JP2022055951A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体基板の表面付近における不純物の濃度のばらつきを抑える半導体装置の製造方法を提供する。【解決手段】製造方法は、半導体基板の１の面に酸化膜を形成する工程と、酸化膜上に第１の導体膜を形成する工程と、半導体基板の１の面上の第１の導体膜が形成された領域から半導体基板の内部に向かって、第１の加速エネルギーでＰ型不純物を注入する工程と、第１の導体膜上に第１の開口部を有する窒化膜を形成する工程と、窒化膜の第１の開口部の側面を覆い且つ第１の導体膜を露出する第２の開口部を有する絶縁膜を形成する工程と、絶縁膜の第２の開口部を埋めるように第２の導体膜を形成する工程と、窒化膜と第１の導体膜の窒化膜の下部に位置する部分とを除去する工程と、半導体基板の１の面の酸化膜が露出した領域から半導体基板の内部に向かって、第１の加速エネルギーよりも小さい第２の加速エネルギーでＰ型不純物を注入する工程と、を含む。【選択図】図４

Description

本発明は、半導体装置の製造方法に関する。
不揮発性の半導体記憶装置として、フローティングゲートを備えた不揮発性メモリが用いられている。かかる不揮発性メモリの製造工程では、ＳＴＩ（Shallow Trench Isolation）プロセスによる素子分離領域の形成により、フローティングゲートのビットライン方向をパターニングすることが行われている。
ＳＴＩプロセスを用いた不揮発性メモリの製造方法として、いわゆるスプリットゲート型の不揮発性メモリの製造方法が提案されている（例えば、特許文献１）。特許文献１の不揮発性メモリの製造方法は、基板上の第１絶縁膜の上にフローティングゲート用の第１導電体膜を形成した後、基板において第１方向に延伸する素子分離絶縁膜を形成する工程と、第１導電体膜と素子分離絶縁膜との上に、第１方向に直角な第２方向に延伸する開口部を有する窒化膜を形成した後、開口部の側面の各々にサイドウォール状のスペーサ絶縁膜を形成する工程と、スペーサ絶縁膜の間に第２導電体膜を形成した後、第２導電体膜の上に第２絶縁膜を形成する工程と、窒化膜を除去して素子分離絶縁膜の上面を露出し、素子分離絶縁膜の上面を第１導電体膜の上面よりも低くなるようにエッチングする工程と、第２絶縁膜とスペーサ絶縁膜とをマスクにして第１導電体膜を選択的に除去してフローティングゲートを形成する工程とを具備している。これにより、第１の素子分離絶縁膜と第２の素子分離絶縁膜との間に、第１のスプリットゲート型不揮発性メモリセルと第２のスプリットゲート型不揮発性メモリセルとが面対称に構成された構造を有する不揮発性メモリが製造される。
特開２００９－８８１４３号公報
上記従来技術の半導体メモリの製造方法では、フローティングゲートを構成するポリシリコン膜（以下、ＦＧポリシリコン膜と称する）の形成後、半導体基板にＰ型ウェルを形成するためのＰ型不純物（例えば、ボロン等）の注入を行う。このＰ型不純物の注入工程は、比較的小さいエネルギーでＰ型不純物の注入を行う第１のインプラ工程と、これに続いて比較的大きいエネルギーでＰ型不純物の注入を行う第２のインプラ工程と、から構成されている。第１のインプラ工程によって基板表面に比較的近い位置（すなわち、浅い位置）に不純物が注入され、第２のインプラ工程によって基板表面から比較的遠い位置（すなわち、深い位置）に不純物が注入される。第１のインプラ工程及び第２のインプラ工程におけるＰ型不純物の注入は、半導体基板の表面に形成されたＦＧポリシリコン膜越しに行われる。
しかしながら、ＦＧポリシリコン膜の膜厚は、半導体基板の表面に平行な方向（以下、表面方向と称する）におけるばらつきが大きい。このため、特に第１のインプラ工程により不純物が注入される半導体基板の表面付近では、半導体基板の表面方向における不純物のチャネル濃度のばらつきが大きいという問題点があった。
本発明は、上記問題点に鑑みてなされたものであり、半導体基板の表面付近における不純物の濃度のばらつきを抑えることが可能な半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、半導体基板の１の面に酸化膜を形成する工程と、前記酸化膜上に第１の導体膜を形成する工程と、前記半導体基板の前記１の面上の前記第１の導体膜が形成された領域から前記半導体基板の内部に向かって、第１の加速エネルギーでＰ型不純物を注入する工程と、前記第１の導体膜上に第１の開口部を有する窒化膜を形成する工程と、前記窒化膜の前記第１の開口部の側面を覆い且つ前記第１の導体膜を露出する第２の開口部を有する絶縁膜を形成する工程と、前記絶縁膜の前記第２の開口部を埋めるように第２の導体膜を形成する工程と、前記窒化膜と前記第１の導体膜の前記窒化膜の下部に位置する部分とを除去し、前記半導体基板の前記１の面上の前記絶縁膜の形成領域の周囲において前記酸化膜を露出させる工程と、前記半導体基板の前記１の面の前記酸化膜が露出した領域から前記半導体基板の内部に向かって、前記第１の加速エネルギーよりも小さい第２の加速エネルギーで前記Ｐ型不純物を注入する工程と、を含むことを特徴とする。
本発明の半導体装置の製造方法によれば、半導体基板の表面付近における不純物の濃度のばらつきを抑えることが可能となる。
本発明に係る半導体装置の構成を示す上面図である。 図１の一部を拡大して示す上面図である。 図２の半導体装置の３－３線に沿った断面図である。 本実施例の半導体装置の製造手順を示すフローチャートである。 第１のＭＷインプラ工程の実行前の半導体装置の断面図である。 第１のＭＷインプラ工程の実行後の半導体装置の断面図である。 窒化膜の形成工程の実行後の半導体装置の断面図である。 ＦＧスロープエッチの実行後の半導体装置の断面図である。 スペーサ形成工程の実行後の半導体装置の断面図である。 第１拡散層形成工程の実行後の半導体装置の断面図である。 ソース形成工程の実行後の半導体装置の断面図である。 第２のＭＷインプラ工程の実行後の半導体装置の断面図である。 比較例の製造方法の製造手順を示すフローチャートである。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１は、本実施例に係る半導体装置１００の一部を素子形成面の上方から見た上面図である。半導体装置１００は、複数のメモリセルを備えた不揮発性メモリである。半導体装置１００は、ビット線方向（図１のＸ方向）に延伸する複数のアクティブ領域１１と、アクティブ領域１１の間を分離するＳＴＩ（Shallow Trench Isolation）からなる素子分離領域１２と、から構成されている。また、素子分離領域１２にはゲート選択トランジスタ（以下、ＧＳＴと称する）１３が設けられ、ビット線方向と直交する方向（図１のＹ方向）に配列されている。図１に破線の枠で示す領域が、半導体装置１００を構成するメモリセルの１つ（メモリセル２０）に相当する領域である。
図２は、メモリセル２０を素子形成面の上方から見た上面図である。メモリセル２０は、上面視で矩形の形状を有する。
メモリセル２０は、図のＹ方向を長手方向として延伸するソース領域を含む。ソース領域は、ソースプラグ（図２では図示を省略）及びその上面に形成されたソース絶縁膜３６から構成されている。また、メモリセル２０は、ソース領域と同様に図のＹ方向を長手方向として延伸し、且つソース領域を挟むように形成された一対のコントロールゲート２２を含む。
ソース領域とコントロールゲート２２との間には、スペーサ絶縁膜２３及びトンネル絶縁膜２４が形成されている。コントロールゲート２２の外側（すなわち、ソース領域と反対側）には、サイドウォール２５が設けられている。サイドウォールの外側にはカップリング酸化膜３５が露出している。
図３は、図２の３－３線に沿った断面図である。メモリセル２０は、ノンドープ領域３１及びウェル領域３２からなる半導体基板３０に形成されている。
ウェル領域３２は、シリコン基板に第１導電型（本実施例では、Ｐ型）の不純物（例えば、ボロン等）を注入することにより形成された第１導電型のウェル領域である。ウェル領域３２は、メモリセル２０の素子形成面となる半導体基板３０の１の面（以下、単に表面と称する）から内部に向かって延在するように形成されている。ウェル領域３２には、第１導電型とは反対導電型である第２導電型（本実施例では、Ｎ型）の第１拡散層３３及び第２拡散層３４が形成されている。
なお、本実施例のメモリセル２０では、後述する製造方法を行うことにより、第１拡散層３３の周辺に位置する半導体基板３０の表層部の領域において、不純物の注入されていないシリコン基板であるノンドープ領域３７が形成されている。
第１拡散層３３は、メモリセル２０にデータを書き込む際にはドレインとして機能し、メモリセル２０からデータを読み出す際にはソースとして機能するソース／ドレイン拡散領域である。第１拡散層３３は、ウェル領域３２にＮ型の不純物（例えば、Ｐ＋等）を拡散させることにより形成されている。
第２拡散層３４は、メモリセル２０にデータを書き込む際にはソースとして機能し、メモリセル２０からデータを読み出す際にはドレインとして機能するソース／ドレイン拡散領域である。第２拡散層３４は、ウェル領域３２にＮ型の不純物を拡散させることにより形成されている。
半導体基板３０の表面には、カップリング酸化膜３５が形成されている。カップリング酸化膜３５は、メモリセル２０におけるゲートとチャネル（基板）との間のゲート絶縁膜として機能する熱酸化膜である。
また、半導体基板３０の表面の上部には、カップリング酸化膜３５を介してフローティングゲート２６が形成されている。フローティングゲート２６の上部には、スペーサ絶縁膜２３が形成されている。スペーサ絶縁膜２３は開口部を有しており、フローティングゲート２６はその開口部を挟んで対向するように分離して形成されている。
また、半導体基板３０の表面の上部には、スペーサ絶縁膜２３の開口部を覆うようにソースプラグ２１が形成されている。ソースプラグ２１の上面にはソース絶縁膜３６が形成されている。また、半導体基板３０の表面の上部のスペーサ絶縁膜２３と隣接する位置には、カップリング酸化膜３５を介してコントロールゲート２２が形成されている。コントロールゲート２２の端部にはサイドウォール２５が形成されている。
本実施例の半導体装置１００のメモリセル２０では、半導体基板３０に発生したホットエレクトロンがフローティングゲート２６に注入されることにより、データの書き込みが行われる。また、フローティングゲート２６からコントロールゲート２２に電子を引き抜くことにより、データの消去が行われる。また、コントロールゲート２２に読み出し用の電圧を印加することにより、データの読み出しが行われる。半導体基板３０の上部には、メモリセル２０に対するデータの書き込み、読み出し及び消去を行う際に電圧を印加するためのコンタクト（図示せず）が設けられている。
次に、本実施例の半導体措置１００の製造方法について、図４に示す製造フローに沿って説明する。
まず、シリコン基板３０（半導体基板３０）の表面にカップリング酸化膜３５を形成する。次に、カップリング酸化膜３５の上にフローティングゲート２６となるＦＧポリシリコン膜４１を形成する。そして、フローティングゲート用ポリシリコン膜の上にフィールド窒化膜を形成する。次に、フィールド窒化膜の上にレジストパターンを形成してエッチングを行い、素子分離のためのトレンチを形成する。これにより、半導体基板３０の表面にカップリング酸化膜３５とフローティングゲート用のＦＧポリシリコン膜４１とが順次積層され。且つ素子分離のためのトレンチが設けられた半導体基板３０が形成される（ＳＴＥＰ１０１）。
次に、ＳＴＥＰ１０１で形成されたトレンチを素子分離用の絶縁膜で埋める。これにより、素子分離領域１２が形成される。そして、素子分離領域１２の一部にＧＳＴを形成するためのホトリソ及びエッチングを行う。これにより、ＧＳＴ１３が形成される（ＳＴＥＰ１０２）。
次に、メモリセル２０のウェル領域３２を形成するための不純物の注入（以下、ＭＷインプラと称する）を行う（ＳＴＥＰ１０３）。本実施例では、まず、第１のＭＷインプラ工程として、比較的強い第１の加速エネルギーで半導体基板３０の表面からＰ型不純物（例えば、ボロン）を注入する。これにより、半導体基板３０の表面から見て深い位置にＰ型不純物が注入される。
図５Ａは、ＳＴＥＰ１０３の工程を実行前の半導体基板３０を示す断面図である。図５Ｂは、ＳＴＥＰ１０３の工程を実行後の半導体基板３０を示す断面図である。ＳＴＥＰ１０３のＭＷインプラ工程により、半導体基板３０の表面から見て深い位置にＰ型不純物が注入される。これにより、ノンドープの基板領域３０Ａと、不純物が注入された基板領域３０Ｂ（深い位置）と、ノンドープの基板領域３０Ｃ（浅い位置）とが積層された状態となる。なお、不純物が注入された基板領域３０Ｂは、以下に説明する製造ステップを経て、図３のウェル領域３２の一部となる。また、不純物が注入されていないノンドープの基板領域３０Ｃの一部は、以下に説明する製造ステップを経て、図３のノンドープ領域３７となる。
次に、ＦＧポリシリコン膜４１の表面に、ＣＶＤ法を用いて窒化膜４２を形成する。そして、フローティングゲート２６形成のためのパターニング及びエッチングによる窒化膜４２の除去を行い、窒化膜４２をマスクとして、ＦＧポリシリコン膜４１に不純物を注入する（ＳＴＥＰ１０４）。
図６Ａは、窒化膜４２が形成された状態における半導体基板３０を示す断面図である。ＦＧポリシリコン膜４１の表面には、開口部（第１の開口部）を有する窒化膜４２が形成されている。窒化膜４２の開口部に露出したＦＧポリシリコン膜４１には、不純物が注入される。
次に、ＦＧポリシリコン膜４１のエッチングを行う。ここでは、ＦＧポリシリコン膜４１の窒化膜４２の開口部に露出した部分全体に浅くエッチングを行う。これにより、図６Ｂに示すように、ＦＧポリシリコン膜４１の窒化膜４１との境界部分にスロープが形成される（ＳＴＥＰ１０５）。
次に、窒化膜４１の開口部の側壁部分を覆い且つＦＧポリシリコン膜４１の一部を露出する開口部（第２の開口部）を有するようにスペーサ絶縁膜２３を形成する（ＳＴＥＰ１０６）。
次に、スペーサ絶縁膜２３の開口部に位置するＦＧポリシリコン膜４１をエッチング（第１ＦＧエッチ）し、当該開口部におけるＦＧポリシリコン膜４１を除去する（ＳＴＥＰ１０７）。これにより、図７Ａに示すようなスプリットゲートの形状を有するＦＧポリシリコン膜４１とその上層部に形成されたスペーサ絶縁膜２３とを含む構造が形成される。
次に、スペーサ絶縁膜２３の開口部から半導体基板３０の内部に向かってＮ型不純物を注入する。これにより、図７Ｂに示すように、第１拡散層３３が形成される（ＳＴＥＰ１０８）。
次に、一対のスペーサ絶縁膜２３の開口部にソースプラグ２１を形成する。また、ソースプラグ２１の上面にソースプラグ絶縁膜３６を形成する。（ＳＴＥＰ１０９）。
次に、ＦＧポリシリコン膜４１のエッチングを行う。ここでは、第２のＦＧエッチングとして、スペーサ絶縁膜２３の形成領域の外側に位置するＦＧポリシリコン膜４１をエッチング（第２ＦＧエッチ）する（ＳＴＥＰ１１０）。これにより、図８Ａに示すように、上面にフローティングゲート２６、スペーサ絶縁膜２３及びソースプラグ２１が設けられた半導体基板３０が形成される。
次に、メモリセル２０のウェル領域３２を形成するため第２のＭＷインプラ工程として、不純物の注入を行う（ＳＴＥＰ１１１）。ここでは、ＳＴＥＰ１０３の第１のＭＷインプラ工程と比較して弱い第２の加速エネルギーでＰ型不純物（ボロン）を注入する。これにより、スペーサ絶縁膜２３の外側で且つ半導体基板３０の表面から見て浅い位置（すなわち、表層付近）にＰ型不純物が注入される。
図８Ｂは、ＳＴＥＰ１０８のＭＷインプラ工程を実行後の半導体基板３０を示す断面図である。図に矢印で示す位置、すなわちスペーサ絶縁膜２３の形成領域の外側の位置にＰ型不純物の注入が行われる。これにより、フローティングゲート２６、スペーサ絶縁膜２３及びソースプラグ２１の直下を除く半導体基板３０の表層部にウェル領域３２が形成される。
以上の工程を経て、さらに第２拡散層３４の形成、コンタクトゲートの形成、サイドウォール２５の形成等を行うことにより、図３に示すようなメモリセル２０が形成する。
本実施例の半導体装置１００の製造方法では、ウェル領域３２を形成するための不純物の注入（ＭＷインプラ）として、半導体基板３０の表面から見て深い位置への不純物の注入を目的とした第１のＭＷインプラと、半導体基板３０の表面から見て浅い位置への不純物の注入を目的とした第２のＭＷインプラと、を異なるタイミングで行っている。具体的には、本実施例の製造方法では、ＳＴＥＰ１０３で第１のＭＷインプラを行った後、ＳＴＥＰ１０４～１０７でフローティングゲート２６、スペーサ絶縁膜２３及びソースプラグ２１を形成し、ＳＴＥＰ１０８でのエッチングによりフローティングゲート２６の形成位置以外のＦＧポリシリコン膜４１を除去した後、ＳＴＥＰ１０９で第２のＭＷインプラを行う。かかる製造方法によれば、半導体基板３０の表面に近い位置へのＭＷインプラをＦＧポリシリコン膜４１の除去前に行った場合（例えば、ＳＴＥＰ１０３での深い位置へのＭＷインプラと連続して或いは一体として行った場合）と比べて、半導体基板内部における不純物の濃度のばらつきを抑えることができる。
図９は、本実施例の製造方法とは異なり、浅い位置へのＭＷインプラと深い位置へのＭＷインプラとを連続して行う比較例の製造方法を示すフローチャートである。比較例の製造方法では、ＳＴＥＰ２０３で比較的弱い加速エネルギーでの不純物の注入を行い、その直後にＳＴＥＰ２０４で比較的強い加速エネルギーでの不純物の注入を行う。比較例の製造方法では、ＳＴＥＰ２０９でＦＧポリシリコン膜のエッチングが行われるよりも前に、比較的弱い加速エネルギーでの不純物の注入が行われる。このため、半導体基板の浅い位置への不純物の注入は、ＦＧポリシリコン膜越し行われることになる。ＦＧポリシリコン膜は膜厚のばらつきが大きいため、ＦＧポリシリコン膜越し不純物の注入を行う比較例の製造方法では、ＦＧポリシリコン膜に近い位置（すなわち、半導体基板の表面から見て浅い位置）において、不純物の濃度（チャネル濃度）に大きなばらつきが生じてしまう。
これに対し、本実施例の製造方法では、ＳＴＥＰ１０８のエッチングによりＦＧポリシリコン膜４１を除去した後に、比較的弱い加速エネルギーでのＭＷインプラを行うため、不純物の注入はＦＧポリシリコン膜４１を介さずに行われる。したがって、ＦＧポリシリコン膜の膜厚のばらつきに起因する不純物の濃度のばらつきが生じない。
以上のように、本実施例の半導体装置の製造方法によれば、半導体基板の表面付近における不純物の濃度のばらつきを抑えることが可能となる。
なお、本発明は上記実施例で示したものに限られない。例えば、上記実施例では、メモリセル２０が上面視で矩形の形状を有する場合を例として説明したが、上面視での形状はこれに限定されない。また、ソースプラグ２１やコントロールゲート２２の形状も上記実施例で示したものに限定されない。
また、上記実施例では、スペーサ絶縁膜２３の外側の領域におけるＦＧポリシリコン膜４１の除去（ＳＴＥＰ１０８）を行った後に、半導体基板３０の表面付近への不純物の注入を目的としたＭＷインプラ（ＳＴＥＰ１０９）を行うものであればよく、ＳＴＥＰ１０４～ＳＴＥＰ１０８の工程については、上記実施例で示したものに限定されない。
１００ 半導体装置
１１ アクティブ領域
１２ 素子分離領域
１３ ゲート選択トランジスタ
２１ ソースプラグ
２２ コントロールゲート
２３ スペーサ絶縁膜
２４ トンネル絶縁膜
２５ サイドウォール
２６ フローティングゲート
３０ 半導体基板
３１ ノンドープ領域
３２ ウェル領域
３３ 第１拡散層
３４ 第２拡散層
３５ カップリング酸化膜
３６ ソースプラグ絶縁膜
３７ ノンドープ領域
４１ ＦＧポリシリコン膜
４２ 窒化膜

Claims (3)

  1. 半導体基板の１の面に酸化膜を形成する工程と、
    前記酸化膜上に第１の導体膜を形成する工程と、
    前記半導体基板の前記１の面上の前記第１の導体膜が形成された領域から前記半導体基板の内部に向かって、第１の加速エネルギーでＰ型不純物を注入する工程と、
    前記第１の導体膜上に第１の開口部を有する窒化膜を形成する工程と、
    前記窒化膜の前記第１の開口部の側面を覆い且つ前記第１の導体膜を露出する第２の開口部を有する絶縁膜を形成する工程と、
    前記絶縁膜の前記第２の開口部を埋めるように第２の導体膜を形成する工程と、
    前記窒化膜と前記第１の導体膜の前記窒化膜の下部に位置する部分とを除去し、前記半導体基板の前記１の面上の前記絶縁膜の形成領域の周囲において前記酸化膜を露出させる工程と、
    前記半導体基板の前記１の面の前記酸化膜が露出した領域から前記半導体基板の内部に向かって、前記第１の加速エネルギーよりも小さい第２の加速エネルギーで前記Ｐ型不純物を注入する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記絶縁膜を形成する工程と前記第２の導体膜を形成する工程との間に、
    前記第２の開口部における前記第１の導体膜を除去する工程と、
    前記第２の開口部から前記半導体基板の内部に向かって、Ｎ型不純物を注入する工程と、
    をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の導体膜はポリシリコン膜であり、
    前記半導体基板はシリコン基板であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
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