CN108695332B - 分栅式闪存及其形成方法、控制方法 - Google Patents

分栅式闪存及其形成方法、控制方法 Download PDF

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Abstract

本发明涉及分栅式闪存及其形成方法、控制方法，所述分栅式闪存包括分开布置有第一存储区和第二存储区的半导体衬底以及在第一存储区和第二存储区之间形成的字线结构，所述字线结构包括沿半导体衬底表面依次叠加的字线氧化层、读栅、介质氧化层和擦除栅，其中读栅和擦除栅均可以作为所述分栅式闪存的字线以执行读操作和擦除操作，在执行擦除操作时，施加在擦除栅上的电压对下方半导体衬底的影响较低，有利于降低半导体衬底内沟道区的漏电流，从而字线氧化层的厚度可以相应地减小，有利于减小漏电流，抑制短沟道效应，并且擦除栅仅涉及字线的一部分，从而相对于传统的分栅式闪存，擦除栅和浮栅之间的耦合系数减小，可以提高擦除效率。

Description

分栅式闪存及其形成方法、控制方法
技术领域
本发明涉及半导体技术领域，尤其涉及分栅式闪存及其形成方法、控制方法。
背景技术
存储器用于存储大量数字信息，多年来，工艺技术的进步及市场需求催生了越来越多的各种类型存储器。其中，闪速存储器(flash memory，以下简称闪存)的发展尤为迅速，闪存在不加电的情况下能长期保持存储的信息，并具有集成度高、存取较快、易于擦除和重写等优点，因而得到了广泛的应用。
闪存的基本结构通常可类比于一个MOS晶体管，包括源极、漏极和栅极(controlgate，CG，即控制栅)，它的构造和一般的MOS晶体管不同的是，闪存在控制栅与导电沟道之间还包括一个与各电极相互隔离的浮栅(floating gate，FG)。由于浮栅的存在，闪存可受控制执行三种基本操作：编程、读和擦除。
通常，依据闪存的栅极结构不同，可以将闪存分为堆叠栅式闪存和分栅式闪存。其中，分栅式闪存具有编程电压低、编程效率高并且可以有效避免过擦除的优点被广泛应用。
图1是现有的一种分栅式闪存的结构示意图。如图1所示，该分栅式闪存100包括半导体衬底101，在半导体衬底101上间隔排列有源极线102和漏极线103以作为位线(bitline，BL)，字线104(word line，WL)形成于源极线102和漏极线103之间的半导体衬底101上方，字线104与半导体衬底101之间具有字线氧化层105，在字线104两侧形成有结构相同的第一存储位单元110和第二存储位单元120；以第一存储位单元110为例，其包括依次形成于半导体衬底101表面的浮栅氧化层106、位于浮栅氧化层106上的浮栅107、位于浮栅107上的控制栅介质层108以及位于控制栅介质层108上的控制栅109；隧穿氧化层111形成于浮栅107与字线104之间。在源极线102、漏极线103、字线104、控制栅108等电极上施加适当的电压，可以控制该分栅式闪存100执行编程、读以及擦除的操作。
继续以图1所示的分栅式闪存100为例，一方面，在擦除操作时，存储于浮栅107中的电子在电场的作用下，通过隧穿氧化层111到达字线104。浮栅107和字线104之间的重叠(overlap)区(如图1中虚线圆圈A)决定了浮栅107和字线104之间的耦合系数(couplingratio)，在满足隧穿功能的条件下，该耦合系数越小，则相同条件下在浮栅107和字线104之间形成的电场越大，擦除效果越好，即在一定范围内缩小字线104和浮栅107的重叠区面积有利于提高擦除效率。
另一方面，随着半导体元件集成度的提高，分栅式闪存的尺寸也在不断减小，短沟道效应构成漏电控制的关键。然而，为了降低字线引起的沟道电阻，目前分栅式闪存100施加在字线上的电压较大(通常大于4V)，并且字线氧化层105较厚(约
Figure BDA0001666137350000021
)；此外，由于字线104与浮栅107之间的耦合作用，会产生字线感应势垒降低效应(WL-inducedbarrier lowering)，导致沟道漏电流增加，造成较明显的短沟道效应，阻碍了分栅式闪存的大规模量产。
可见，现有的分栅型闪存在结构和控制等方面仍需要改进。
发明内容
本发明针对现有分栅式闪存的不足，提出了一种分栅式闪存及其形成方法、控制方法，主要有三个目的，其一，减小字线氧化层的厚度并降低沟道电阻；其二，抑制短沟道效应；其三，减小字线和浮栅之间的耦合系数以提高擦除效率。
在本发明的第一方面，本发明提出一种分栅式闪存，包括：
半导体衬底，在所述半导体衬底内分开布置有第一存储区和第二存储区；以及在所述第一存储区和所述第二存储区之间形成的字线结构，所述字线结构包括沿所述半导体衬底表面依次叠加的字线氧化层、读栅、介质氧化层和擦除栅。
可选的，所述半导体衬底内还布置有与所述第一存储区、所述第二存储区以及所述字线结构均分开布置的引出区，所述分栅式闪存还包括在所述引出区形成的读栅引出层，所述读栅延伸至所述引出区并与所述读栅引出层连接。
可选的，所述读栅引出层的宽度小于所述读栅的宽度，且所述读栅引出层的上表面高于所述读栅的上表面。
可选的，所述读栅引出层的上表面与所述擦除栅的上表面齐平。
可选的，所述分栅式闪存还包括在所述第一存储区的所述半导体衬底上形成的第一存储位结构和在所述第二存储区的所述半导体衬底上形成的第二存储位结构，所述第一存储位结构包括沿所述半导体衬底表面依次叠加的第一浮栅、第一控制栅介质层、第一控制栅以及第一侧墙；所述第二存储位结构包括沿所述半导体衬底表面依次叠加的第二浮栅、第二控制栅介质层、第二控制栅以及第二侧墙，所述第一侧墙和所述第二侧墙延伸至所述引出区并位于所述读栅引出层的两侧。
可选的，所述擦除栅的下表面低于所述第一浮栅和所述第二浮栅的上表面，或者与所述第一浮栅和所述第二浮栅的上表面齐平。
可选的，所述介质氧化层介于所述第一浮栅与所述擦除栅之间以及所述第二浮栅与所述擦除栅之间以作为分栅式闪存的隧穿氧化层。
可选的，所述字线氧化层的厚度为
Figure BDA0001666137350000031
所述介质氧化层的厚度为
Figure BDA0001666137350000032
在本发明的另一方面，本发明提出一种分栅式闪存的形成方法，包括以下步骤：
提供半导体衬底，所述半导体衬底内分开布置有第一存储区和第二存储区；以及在所述第一存储区和所述第二存储区之间形成字线结构，所述字线结构包括沿所述半导体衬底表面依次叠加的字线氧化层、读栅、介质氧化层和擦除栅。
可选的，所述半导体衬底包括有源区和隔离区，所述第一存储区和所述第二存储区位于所述有源区，所述隔离区还布置有引出区，在形成所述字线结构之前，还包括以下步骤：
在半导体衬底上形成覆盖有源区且依次叠加的浮栅氧化层、浮栅层、控制栅介质层、控制栅层以及硬掩模层，其中，所述浮栅氧化层、所述控制栅介质层、所述控制栅层以及所述硬掩模层还覆盖于所述半导体衬底的隔离区上方；
在所述硬掩模层中形成贯穿所述硬掩模层的第一沟槽，所述第一沟槽从所述有源区上方延伸至所述隔离区上方，位于所述有源区的所述第一沟槽的宽度为D11，位于所述隔离区的所述第一沟槽的宽度为D12，并且D11大于D12；
在所述第一沟槽内形成第一子侧墙，并以所述第一子侧墙和所述硬掩模层为掩模，依次刻蚀所述控制栅层和所述控制栅介质层，以形成贯穿所述硬掩模层、所述控制栅层和所述控制栅介质层的第二沟槽；以及，
在所述第一子侧墙和所述第一子侧墙下方的所述控制栅层和所述控制栅介质层的侧面形成第二子侧墙，以所述第一子侧墙、所述第二子侧墙和所述硬掩模层为掩模，刻蚀所述浮栅层，以形成贯穿所述硬掩模层、所述控制栅层、所述控制栅介质层及所述浮栅层的字线沟槽，所述字线沟槽从所述有源区上方延伸至所述隔离区上方，位于所述有源区的所述字线沟槽在的宽度为D31，位于所述隔离区的所述字线沟槽的宽度为D32，并且D31大于D32。
可选的，形成所述字线结构的方法包括以下步骤：
在形成有所述字线沟槽的所述半导体衬底的表面形成字线氧化层；
在所述字线氧化层上形成读栅层并回刻蚀所述读栅层以形成读栅和读栅引出层，所述读栅引出层的上表面高于所述读栅的上表面；
在包括所述读栅和所述读栅引出层的所述半导体衬底表面形成介质氧化层；以及，
在所述介质氧化层上形成擦除栅材料层并去除位于所述隔离区的所述擦除栅材料层，并以所述字线沟槽内剩余的所述擦除栅材料层作为擦除栅，所述字线结构包括所述字线氧化层、所述读栅、所述介质氧化层和所述擦除栅。
可选的，在形成所述字线结构之后，所述分栅式闪存的形成方法还包括以下步骤：依次刻蚀所述硬掩模层以及所述硬掩模层下方的所述控制栅层、所述控制栅介质层和所述浮栅层，以在所述字线结构两侧形成位于所述第一存储区的第一存储位结构以及位于所述第二存储区的所述第二存储位结构。
在本发明的又一方面，本发明还提供一种上述分栅式闪存的控制方法，在控制所述分栅式闪存执行读操作时，使所述擦除栅接地或者悬空，并施加字线读取电压于所述读栅；和/或，在控制所述分栅式闪存执行擦除操作时，使所述读栅接地或者悬空，并施加字线擦除电压于所述擦除栅。
可选的，所述字线读取电压为2V～6V，所述字线擦除电压为7V～9V。
本发明提供的分栅式闪存，其中字线结构包括在第一存储区和第二存储区之间的半导体衬底上依次叠加形成的字线氧化层、读栅(read gate)、介质氧化层和擦除栅(erasegate)，从而所述读栅和擦除栅可以分别作为所述分栅式闪存的字线以执行读操作和擦除操作，与传统的分栅式闪存(如图1)相比，字线氧化层的厚度可以减小，在执行读操作时，可以施加较低的电压在读栅上，以降低字线结构引起的沟道电阻，并且读栅的厚度较小，可以降低甚至避免字线感应势垒降低效应，有利于减小漏电流，抑制短沟道效应。
进一步的，本发明提供的分栅式闪存中，擦除栅仅涉及字线的一部分，从而相对于传统的分栅式闪存，擦除栅和浮栅之间的耦合系数减小，擦除栅耦合到浮栅的电压降低，电场增大，可以提高擦除效率。
此外，本发明提供的分栅式闪存还可以包括读栅引出层，所述读栅引出层的高度大于读栅的高度，在读栅引出层的上方不设置擦除栅，从而可以通过读栅引出层将上述分栅式闪存的读栅引出。
本发明提供的分栅式闪存的形成方法，在形成字线结构时，依次叠加形成相互隔离的读栅和擦除栅，以分别执行读操作和擦除操作，有利于避免擦除操作时施加在擦除栅上的高电压对下方半导体衬底内沟道区漏电流的影响，字线氧化层的厚度可以相应地减小，字线读取电压也可以相应降低从而可以降低字线结构引起的沟道电阻；进一步的，介质氧化层可形成于第一存储位结构与擦除栅之间以及第二存储位结构与擦除栅之间，在第一浮栅与擦除栅之间以及第二浮栅与擦除栅之间起隧穿氧化层的作用。
本发明提供的上述分栅式闪存的控制方法，可以通过相对独立的读栅和擦除栅分别执行读操作和擦除操作，有利于降低擦除操作时施加在字线上的高电压对沟道区漏电流的影响，减小字线氧化层的厚度以及减小字线读取电压，有利于抑制短沟道效应，扩大读操作和擦除操作两个状态之间的窗口，有利于大规模量产。
上述分栅式闪存可以利用上述分栅式闪存的形成方法形成，还可以利用上述分栅式闪存的控制方法控制，因而上述分栅式闪存及其形成方法、控制方法，均可以具有相同或类似的优点。
附图说明
图1是一种分栅式闪存的剖面示意图。
图2是本发明实施例的分栅式闪存的剖面示意图。
图3是本发明实施例的第一存储区、第二存储区以及引出区的平面示意图。
图4是本发明实施例的分栅式闪存的形成方法的流程图。
图5a至图5i是本发明实施例的分栅式闪存的形成方法各个工艺步骤中的剖面示意图。
附图标记说明：
100、200-分栅式闪存；101、201-半导体衬底；102-源极线；103-漏极线；104-字线；105-字线氧化层；110-第一存储位单元；120-第二存储位单元；106-浮栅氧化层；107-浮栅；108-控制栅介质层；109-控制栅；111-隧穿氧化层；10-第一存储区；20-第二存储区；210-字线结构；211-字线氧化层；212-读栅；213-介质氧化层；214-擦除栅；220-第一存储位结构；第一浮栅氧化层221；222-第一浮栅；223-第一控制栅介质层；224-第一控制栅；225-第一侧墙；230-第二存储位结构；231-第二浮栅氧化层；232-第二浮栅；233-第二控制栅介质层；234-第二控制栅；235-第二侧墙；202-隔离结构；203-浮栅氧化层；204-浮栅层；205-控制栅介质层；206-控制栅层；207-硬掩模层；30-引出区；212a-读栅引出层；40-第一沟槽；41-第一子侧墙；50-第二沟槽；51-第二子侧墙；60-字线沟槽；208-帽盖层。
具体实施方式
为了使本领域技术人员更好地理解本发明方案，以下结合附图和具体实施例对本发明的分栅式闪存及其形成方法、控制方法作进一步详细说明，根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明，但附图不会将所有相同构件的标号标于每个图中。
并且，这里所使用的术语仅是为了描述具体实施例，而非意图限制本申请的实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式；应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合；术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序，要理解，在适当情况下，如此使用的这些术语可替换；类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非是可执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法；为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在附图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置或者以其他不同方式定位(如旋转)，示例性术语“在……上方”也可以包括“在……下方”和其他方位关系。
图2是本发明实施例的分栅式闪存的示意图。参照图2，本发明实施例提供一种分栅式闪存200，该分栅式闪存200包括：
半导体衬底201，在半导体衬底201内分开布置有第一存储区10和第二存储区20；以及在第一存储区10和第二存储区20之间形成的字线结构210，字线结构210包括沿半导体衬底201表面依次叠加的字线氧化层211、读栅212、介质氧化层213和擦除栅214。
字线结构210用于在控制分栅式闪存200时提供字线(word line，WL)功能，具体而言，可以施加字线电压于读栅212或擦除栅214上，以控制分栅式闪存200对应的执行读操作或擦除操作。
分栅式闪存200还可包括在第一存储区10形成的第一存储位结构220以及在第二存储区20形成的第二存储位结构230。第一存储位结构220和第二存储位结构230可共享设置于二者之间的字线结构210，因而分栅式闪存200可以存储两个比特(2bits)的数据。第一存储位结构220和第二存储位结构230可以具有本领域公知的结构。
参照图2，在本发明的一些实施例中，第一存储位结构220包括沿半导体衬底201表面依次叠加的第一浮栅氧化层221、位于第一浮栅氧化层221上的第一浮栅222、位于第一浮栅222上的第一控制栅介质层223、位于第一控制栅介质层223上的第一控制栅224以及第一侧墙225，第一侧墙225覆盖第一控制栅224的上表面以及第一控制栅224和第一控制栅介质层223朝向擦除栅214的侧面；第二存储位结构230包括沿半导体衬底201表面依次叠加的第二浮栅氧化层231、位于第二浮栅氧化层231上的第二浮栅232、位于第二浮栅232上的第二控制栅介质层233、位于第二控制栅介质层233上的第二控制栅234以及第二侧墙235，第二侧墙235覆盖第二控制栅234的上表面以及第二控制栅234和第二控制栅介质层233朝向擦除栅214的侧面。
上述字线结构210中，读栅212位于擦除栅214的下方，为了方便对读栅212的控制，本发明的一些实施例中，分栅式闪存200还可包括在半导体衬底201内设置的一引出区以便于将读栅212引出。
图3是本发明实施例的第一存储区、第二存储区以及引出区的平面示意图。以下参照图2至图3对本发明实施例的引出区进行说明。
在半导体衬底201内，引出区30与第一存储区10、第二存储区20均分开布置，优选实施方式中，第一存储区10和第二存储区20以及二者之间的字线结构210位于有源区(即AA区)，而引出区30位于隔离区，所述隔离区例如是浅沟槽隔离结构(STI)所在区域。
在第一存储区10和第二存储区20之间形成的读栅212可以朝引出区30的方向延伸，以形成位于引出区30的读栅引出层212a，也即，读栅212与读栅引出层212a为同一工艺层，读栅212延伸至引出区30并与读栅引出层212a连接。
进一步的，由于有源区的读栅212位于擦除栅214的下方，为了有利于读栅引出层214的电接触引出，即提高读栅引出层214的上表面的高度，优选实施方式中，位于读栅212两侧的第一侧墙225和第二侧墙235朝引出区30的方向延伸，以位于读栅引出层212a两侧从而限定读栅引出层212a的形状，例如使读栅引出层212a的宽度小于读栅212的宽度，并使读栅引出层212a的上表面高于读栅212的上表面，即读栅引出层212a的远离半导体衬底201的表面与半导体衬底201表面之间的距离大于读栅212的远离半导体衬底201的表面与半导体衬底201表面之间的距离。此处术语“宽度”指的是平行于半导体衬底201的平面内，读栅212或读栅引出层212a垂直于读栅212延伸方向的两侧边缘之间的距离。在某些实施例中，读栅引出层212a的上表面与擦除栅214的上表面高度接近或者齐平。上述特征的有利效果在于，后续在擦除栅214以及读栅引出层212a上方分别引出分栅式闪存200的擦除电极和读取电极时，可以利用与现有技术中引出字线104(参照图1)类似的工艺，以降低制作金属互连层及接触插塞的难度。
继续参照图2，分栅式闪存200的字线结构210中，字线氧化层211设置于半导体衬底201与读栅212之间，由于擦除栅214与下方半导体衬底201之间还间隔设置有读栅212，从而施加于擦除栅214的电压对下方半导体衬底201中的沟道的影响降低，也即上述沟道中的漏电流较小，因而字线氧化层211的厚度相对于传统分栅式闪存可以降低。
仍然参照图2，分栅式闪存200的字线结构210中，介质氧化层213设置于读栅212与擦除栅214之间，在某些实施例中，介质氧化层213还可以设置于第一存储位结构220和第二存储位结构230相对的表面，从而位于第一浮栅222与字线结构210之间的介质氧化层213以及位于第二浮栅232与字线结构210之间的介质氧化层213可以作为分栅式闪存200的隧穿氧化层，从而在执行擦除操作时，存储于第一浮栅222或第二浮栅232中的电子在电压的作用下，通过介质氧化层213可以到达擦除栅214。在另一些实施例中，在形成擦除栅214之前，也可以在第一存储位结构220和第二存储位结构230与擦除栅214相对的表面，单独形成隧穿氧化层。
优选实施方式中，位于读栅212和擦除栅214之间的介质氧化层213的上表面低于或者等于第一浮栅222(或第二浮栅232)的上表面的高度，以利于电子从第一浮栅222(或第二浮栅232)隧穿至擦除栅214。
本发明的实施例中，分栅式闪存200还可包括在半导体衬底201中设置的源区S和漏区D，以及与源区S电接触的源极线和与漏区D电接触的漏极线(未示出)。作为示例，源区S可设置于第一存储区10远离第二存储区20的一侧的半导体衬底201中，漏区D可设置于第二存储区20远离第一存储区10的一侧的半导体衬底201中，源极线和漏极线在对分栅式闪存200的控制中可以执行位线(bit line，BL)功能。
作为示例，字线氧化层211、介质氧化层213、第一浮栅氧化层221、第二浮栅氧化层231的材料为二氧化硅或氮氧化硅，第一控制栅介质层223和第二控制栅介质层233的材料为二氧化硅、氮化硅或氮氧化硅或它们的组合，第一侧墙225、第二侧墙235的材料可以是氮化硅、氮化钛或碳化硅，第一浮栅222和第二浮栅232可以是掺杂的多晶硅，第一控制栅224、第二控制栅234、读栅212、擦除栅214、读栅引出层212a可以是金属、合金或者掺杂的多晶硅。当然，分栅式闪存200也可以包括本领域公知的材料或结构。
为了更好的实施上述方案，本发明的实施例还提供一种分栅式闪存的形成方法。
参照图2和图3，本发明实施例的分栅式闪存的形成方法主要包括：提供半导体衬底201，半导体衬底201内分开布置有第一存储区10和第二存储区20；以及，
在第一存储区10和第二存储区20之间形成字线结构210，字线结构210包括沿半导体衬底201表面依次叠加的字线氧化层211、读栅212、介质氧化层213和擦除栅214。
一些实施例中，半导体衬底201内还布置有引出区30，所述分栅式闪存的形成方法还可以包括在第一存储区10形成第一存储位结构220、在第二存储区20形成第二存储位结构230以及在引出区30形成与读栅212连接的读栅引出层212a的步骤，其中，第一存储位结构220包括第一侧墙225，第二存储位结构230包括第二侧墙235，第一侧墙225和第二侧墙235均延伸至引出区30并形成于读栅引出层212a两侧，进而使得读栅引出层212a的上表面高于读栅212的上表面。
图4是本发明实施例的分栅式闪存的形成方法的流程图。图5a至图5i是本发明实施例的分栅式闪存的形成方法各个工艺步骤中的剖面示意图。对应的，图5a至图5i示出了图3中XY方向和X'Y'方向的剖面图。容易理解的是，引出区30与第一存储区10及第二存储区20可以看作是不同截平面的剖面图，图5a至图5i的排布仅是为了方便说明。
半导体衬底201内可包括有源区(或AA区)和隔离区(如STI区)，第一存储区10和第二存储区20位于所述有源区，隔离区可布置引出区30，参照图4以及图5a至图5i，本发明实施例的分栅式闪存的形成方法可包括以下步骤。
参照图5a，步骤S1包括，在半导体衬底201形成覆盖有源区且依次叠加的浮栅氧化层203、浮栅层204、控制栅介质层205、控制栅层206以及硬掩模层207，其中，浮栅氧化层203、控制栅介质层205、控制栅层206以及硬掩模层207还覆盖于半导体衬底201的隔离区上方。
作为示例，半导体衬底201的材料可以为硅、锗、硅锗、碳化硅、砷化镓等Ⅲ、Ⅴ族化合物，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)等。半导体衬底201可以包括取决于分栅式闪存的设计要求的各种掺杂区域。浮栅氧化层203的材料为二氧化硅或氮氧化硅，控制栅介质层205的材料为二氧化硅、氮化硅或氮氧化硅或它们的组合，硬掩模层207的材料可以是氮化硅、氮化钛或碳化硅，浮栅层204可以是掺杂的多晶硅，控制栅层206可以是金属、合金或者掺杂的多晶硅。所述隔离区的浮栅层204例如是在形成隔离结构202的过程中被去除。
参照图5b，步骤S2包括，利用光刻和刻蚀工艺，在硬掩模层207中形成贯穿硬掩模层207的第一沟槽40，第一沟槽40从所述有源区上方延伸至所述隔离区上方，位于所述有源区的第一沟槽40的宽度为D11，位于所述隔离区的第一沟槽40的宽度为D12，并且，D11大于D12。
作为示例，上述光刻和刻蚀工艺可包括：在硬掩模层207上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩模，刻蚀硬掩模层207从而形成第一沟槽40。
参照图5c，步骤S3包括：在第一沟槽40内形成第一子侧墙41，并以第一子侧墙41和硬掩模层207为掩模，依次刻蚀控制栅层206和控制栅介质层205，以形成贯穿硬掩模层207、控制栅层206和控制栅介质层205的第二沟槽50。第一子侧墙41覆盖第一沟槽40的侧面以及与所述侧面连接的部分底面，位于所述有源区的第二沟槽50的宽度为D21，而位于所述隔离区的第二沟槽50的宽度为D22，并且D21大于D22。第一子侧墙41和第二沟槽50可以利用本领域公开的工艺制作，此处不再赘述。
参照图5d，步骤S4包括：在第一子侧墙41和第一子侧墙41下方的控制栅层206和控制栅介质层205的侧面形成第二子侧墙51，以第一子侧墙41、第二子侧墙51和硬掩模层207为掩模，刻蚀浮栅层204，以形成贯穿硬掩模层207、控制栅层206、控制栅介质层205及浮栅层204的字线沟槽60。字线沟槽60从所述有源区上方延伸至所述隔离区上方，位于所述有源区的字线沟槽60的宽度为D31，位于所述隔离区的字线沟槽60的宽度为D32，并且，D31大于D32。
经过步骤S4，位于字线沟槽60底部的浮栅氧化层203容易被破坏，因而参照图5d，在形成字线结构之前，可以将该部分浮栅氧化层203去除。
本领域技术人员容易理解，由于D11>D12，通过控制第一子侧墙41、第二子侧墙51以及第二沟槽50、字线沟槽60的制作过程，上述第二沟槽50及字线沟槽60的宽度满足以下关系：D11>D21>D31，D12>D22>D32，并且D21>D22，D31>D32。清楚起见，将位于字线沟槽60相对的两个侧面的第一子侧墙41和第二子侧墙51分别作为第一侧墙225和第二侧墙235。在实际工艺中，第一沟槽40、第二沟槽50、字线沟槽60的侧面未必是竖直的，准确起见，上述宽度D11、D12、D21、D22及D31均可以看作对应沟槽的最小宽度，或者可以看作对应沟槽在平行于半导体衬底201的同一平面上的宽度。
在步骤S4中，由于宽度较窄，在隔离区的第二沟槽50侧面形成的第二子侧墙51可以是分离的或者互相连接，对后续在所述隔离区形成读栅引出层并没有明显影响。
示例性的，浮栅氧化层203、浮栅层204、控制栅介质层205、控制栅层206以及硬掩模层207、第一侧墙225及第二侧墙235的形成方法包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)或其他适合的沉积工艺，此外，浮栅氧化层203和控制栅介质层205的形成方法还可以包括热氧化、RTA(快速热退火)、ISSG(原位蒸汽生成)、DPN(脱耦等离子体氮化)或其他适合的工艺形成。上述步骤中涉及的刻蚀和去除方法可以是干法或湿法蚀刻工艺。
接下来可以在字线沟槽60中形成字线结构，一些实施例中，形成字线结构包括以下步骤。
参照图5e，步骤S5包括：在形成有字线沟槽60的半导体衬底201的表面形成字线氧化层211。作为示例，可采用热氧化或CVD等方法在包括字线沟槽60的半导体衬底201表面生长一层氧化层作为字线氧化层211，字线氧化层211的厚度例如
Figure BDA0001666137350000131
至
Figure BDA0001666137350000132
相对于传统分栅式闪存中的字线氧化层厚度有所减小。
参照图5f，步骤S6包括：在字线氧化层211上形成读栅层并回刻蚀所述读栅层以形成读栅212和读栅引出层212a，读栅引出层212a的上表面高于读栅212的上表面。
由于字线沟槽60在上述有源区和隔离区的宽度差异，通过选择适当的回刻蚀过程，可以使得读栅引出层212a的上表面高于读栅212的上表面，并且，读栅212的上表面优选低于浮栅层204的上表面，以便于后续在读栅212上方形成的擦除栅的下表面接近或低于浮栅层204的上表面，从而有利于分栅式闪存在工作时电子从第一浮栅或第二浮栅隧穿至擦除栅。优选实施方式中，读栅引出层212a填充满了隔离区的字线沟槽60，也即，读栅引出层212a上表面与硬掩模层207的上表面齐平。
参照图5g，步骤S7包括：在包括读栅212和读栅引出层212a的半导体衬底201表面形成介质氧化层213。
本发明实施例中，介质氧化层213用于隔离读栅212和后续在读栅212上方形成的隔离栅。优选实施方式中，介质氧化层213还可以作为分栅式闪存的第一浮栅和第二浮栅与隔离栅之间的隧穿氧化层(tunnel oxide)。介质氧化层213的厚度约
Figure BDA0001666137350000141
至
Figure BDA0001666137350000142
在一些实施例中，在形成介质氧化层213之前，如图5g所示，可以将覆盖于字线沟槽60侧面的字线氧化层211去除，但这并不是必要的。
参照图5h，步骤S8包括：在介质氧化层213上形成擦除栅材料层并去除位于所述隔离区的所述擦除栅材料层，并以字线沟槽60内剩余的所述擦除栅材料层作为擦除栅214。
作为示例，步骤S8可包括如下过程：首先形成填充满字线凹槽60的擦除栅材料层，然后执行平坦化工艺(如化学机械研磨，CMP)，使所述擦除栅材料层的上表面与硬掩模层207的上表面齐平，然后刻蚀去除读栅引出层212a表面的所述擦除栅材料层，并以字线沟槽60内剩余的擦除栅材料层作为擦除栅214。优选实施方式中，擦除栅214的上表面与读栅引出层212a的上表面齐平。
在形成擦除栅214之后，如图5h所示，还可以在在擦除栅214的表面形成帽盖层208，帽盖层208还覆盖在读栅引出层212a的表面。帽盖层208可以用来在后续工艺中保护擦除栅214、读栅212和读栅引出层212a避免损伤，其材料可以为二氧化硅或氮化硅。
利用上述方法叠加形成的字线氧化层211、读栅212、介质氧化层213和擦除栅214可以作为分栅式闪存200的字线结构210。
在形成字线结构210之后，本发明的分栅式闪存的形成方法还可以包括以下步骤。
参照图5i，步骤S9包括：依次刻蚀硬掩模层207以及硬掩模层207下方的控制栅层206、控制栅介质层205、浮栅层204和浮栅氧化层203，从而在字线结构210两侧形成位于第一存储区10的第一存储位结构220以及位于第二存储区20的第二存储位结构230。第一存储位结构220和第二存储位结构230可以是前述分栅式闪存200的两个存储位结构，即第一存储位结构220包括沿半导体衬底201表面依次叠加的第一浮栅氧化层221、位于第一浮栅氧化层221上的第一浮栅222、位于第一浮栅222上的第一控制栅介质层223、位于第一控制栅介质层223上的第一控制栅224以及第一侧墙225，第一侧墙225覆盖第一控制栅224的上表面以及第一控制栅224和第一控制栅介质层223朝向擦除栅214的侧面；第二存储位结构230包括沿半导体衬底201表面依次叠加的第二浮栅氧化层231、位于第二浮栅氧化层231上的第二浮栅232、位于第二浮栅232上的第二控制栅介质层233、位于第二控制栅介质层233上的第二控制栅234以及第二侧墙235，第二侧墙235覆盖第二控制栅234的上表面以及第二控制栅234和第二控制栅介质层233朝向擦除栅214的侧面。
示例性的，可以先采用湿法蚀刻去除硬掩模层207，然后采用干法蚀刻，以第一侧墙225和第二侧墙235和帽盖层208(或者图案化的光阻)为掩模，去除硬掩模层207下方的控制栅层206、控制栅介质层205、浮栅层204和浮栅氧化层203。
经过上述步骤S1至S9，在半导体衬底101的第一存储区10形成了第一存储位结构220，在第二存储区20形成了第二存储位结构230，字线结构210形成于第一存储位结构220和第二存储位结构230之间，字线结构210包括利用介质氧化层213隔离的读栅212和擦除栅214。其中，介质氧化层213可以作为第一浮栅222与擦除栅214之间，和/或第二浮栅232与擦除栅214之间的隧穿氧化层。
进一步的，本发明的一些实施例中，分栅式闪存的形成方法还可以包括以下步骤：在第一存储位结构220和第二存储位结构230的远离字线结构210一侧的侧壁上形成第二侧墙并在所述第二侧墙远离字线结构210的一侧的半导体衬底201中进行离子注入以形成源区(S)和漏区(D)；分别在所述源区、所述漏区、第一控制栅224、第二控制栅234、擦除栅214、读栅引出层212a上形成接触电极。在所述源区和所述漏区形成的接触电极可以与分栅式闪存的位线连接，在擦除栅214上引出的接触电极可以与分栅式闪存的擦除字线连接，在读栅引出层212a上引出的接触电极可以与分栅式闪存的读取字线连接。具体实施中，上述接触电极可以通过在包括源区和漏区的半导体衬底201上形成金属插塞的方法形成，形成金属插塞的方法可以利用本领域公开的方法，在此不再赘述。
为了更好的实施上述方案，本发明的实施例还提供上述分栅式闪存200的控制方法。
参照图2，分栅式闪存200包括在第一存储区10形成的第一存储位结构220和在第二存储区20形成的第二存储位结构230，字线结构210形成于第一存储区10和第二存储区20之间。因而，通过对各电极的控制，第一存储位结构220和/或第二存储位结构230可以作为待进行编程、读或擦除的存储位单元，可以实现三种操作：编程、读和擦除。
具体而言，控制分栅式闪存200进行编程操作可包括以下过程：
施加第一位线编程电压(如4V～6V)至待编程的存储位单元的位线，并施加第二位线编程电压(如0.1V)至待编程的存储单元另一侧的位线，第一位线编程电压大于第二位线编程电压，从而待编程的存储位单元下方的沟道区开启；
在字线(包括与读栅引出层212a相接触的读取字线和与擦除栅214相接触的擦除字线)上施加字线编程电压(如1.5V)，从而选定待编程的存储位单元；以及，
施加控制栅编程电压(如8V)在待编程的存储位单元对应的控制栅上，而在待编程的存储位单元相邻的控制栅上施加与第一位线编程电压相同的电压，从而将对应沟道区的电子拉至浮栅中，实现对待编程的存储位单元的编程。
对分栅式闪存200进行读操作可包括以下过程：
将待读取的存储位单元一侧的位线接地，而将待读取的存储位单元相邻的位线充电之位线读取电压(如1V)；
将与擦除栅214相接触的擦除字线接地或者电压为0或者使该擦除字线悬空，并通过与读栅引出层212a相接触的读取字线在读栅212上施加字线读取电压，所述字线读取电压约1V至6V，本发明实施例中的字线氧化层可以较传统分栅式闪存的字线氧化层厚度减小，因而所述字线读取电压也可以减小，优选的，所述字线读取电压为1V至2V；
将待读取的存储位单元对应的控制栅接地，而将其相邻的存储位单元的控制栅施加控制栅读取电压(如4.5V)，所述位线读取电压和所述控制栅读取电压之间的电压差大于阈值电压，从而相邻的存储位单元对应的沟道开启；以及，
根据待读取的存储位单元的浮栅中的电子数量，当该电子数量足以将待读取的存储位单元对应的沟道区开启，待读取的存储位单元下方的沟道区有电流流过，从而通过测量待读取的存储位单元的沟道区的电流大小，可获得待读取的存储位单元存储的数据为“0”还是“1”。
对分栅式闪存200进行擦除操作可包括以下过程：
将全部位线接地或悬空；
将与读栅引出层212a相接触的读取字线接地或者电压为0或者使该读取字线悬空，通过与擦除栅214相接触的擦除字线在擦除栅214上施加字线擦除电压，所述字线擦除电压约7V至9V；
在待擦除的存储位单元对应的控制栅上施加控制栅擦除电压，所述控制栅擦除电压为负压，约-5V至-9V，则字线擦除电压与控制栅擦除电压的差值加大(大于10V)，从而能够将待擦除的存储位单元的浮栅中的电子拉至擦除栅214，从而实现对待擦除的存储位单元的擦除。
综上所述，本发明实施例提供了的分栅式闪存及其形成方法和控制方法，其中，分栅式闪存的字线结构包括读栅和擦除栅，其中读栅可通过读栅引出层引出，读栅和擦除栅分别可以在读操作和擦除操作中执行字线的功能，因而可产生以下几个方面的技术效果。
首先，在控制分栅式闪存执行擦除操作时，为了避免造成在字线下方的沟道区产生漏电流，本发明实施例的分栅式闪存在擦除栅下方设置了介质氧化层、读栅以及字线氧化层，使施加在擦除栅上的电压对半导体衬底中的沟道区的影响降低，有利于减小字线氧化层的厚度，从而降低字线结构引入的沟道电阻。
其次，本发明实施例中，仅利用读栅上方的擦除栅执行擦除功能，该擦除栅与第一浮栅和与第二浮栅之间的重叠面积较小，从而耦合系数减小，相同擦除条件下，耦合到第一浮栅或第二浮栅的电压降低，所形成的电场强度增加，从而电子更易于从第一浮栅或第二浮栅中隧穿至擦除栅，可以提高擦除效果。
再次，本发明实施例中，读栅的厚度较小，可以降低甚至避免字线感应势垒降低效应，另外，由于字线氧化层变薄，施加较小的字线读取电压在读栅上即可降低字线结构引入的沟道电阻，有利于抑制短沟道效应，并且可以扩大擦除、编写两个状态之间的窗口，更加适用于大规模的量产。
此外，本发明的实施例中，可以通过读栅延伸到引出区并与读栅引出结构的读栅引出层连接，在将读栅的电信号引出时，可以与已有的互连层及金属插塞的工艺兼容，在制作上难度较低。
上述对于本发明实施例的分栅式闪存、分栅式闪存的形成方法和分栅式闪存的控制方法的描述各有侧重，每部分重点说明的都是与前述其他部分的不同之处，在某个部分中没有详细描述的内容，可以参见对其他部分的相关描述。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种分栅式闪存，其特征在于，包括：
半导体衬底，在所述半导体衬底内分开布置有第一存储区和第二存储区；
在所述第一存储区的所述半导体衬底上形成的第一存储位结构和在所述第二存储区的所述半导体衬底上形成的第二存储位结构，所述第一存储位结构包括沿所述半导体衬底表面依次叠加的第一浮栅、第一控制栅介质层、第一控制栅以及第一侧墙；所述第二存储位结构包括沿所述半导体衬底表面依次叠加的第二浮栅、第二控制栅介质层、第二控制栅以及第二侧墙；以及，
在所述第一存储区和所述第二存储区之间形成的、且被所述第一存储位结构和所述第二存储位结构共享的字线结构，所述字线结构包括沿所述半导体衬底表面依次叠加的字线氧化层、读栅、介质氧化层和擦除栅；
其中，所述半导体衬底内还布置有与所述第一存储区、所述第二存储区以及所述字线结构均分开布置的引出区，所述分栅式闪存还包括在所述引出区形成的读栅引出层，所述读栅延伸至所述引出区并与所述读栅引出层连接，所述第一侧墙和所述第二侧墙延伸至所述引出区并位于所述读栅引出层的两侧从而限定所述读栅引出层的形状，所述读栅引出层的宽度小于所述读栅的宽度，且所述读栅引出层的上表面高于所述读栅的上表面。
2.如权利要求1所述的分栅式闪存，其特征在于，所述读栅引出层的上表面与所述擦除栅的上表面齐平。
3.如权利要求1所述的分栅式闪存，其特征在于，所述擦除栅的下表面低于所述第一浮栅和所述第二浮栅的上表面，或者与所述第一浮栅和所述第二浮栅的上表面齐平。
4.如权利要求1所述的分栅式闪存，其特征在于，所述介质氧化层介于所述第一浮栅与所述擦除栅之间以及所述第二浮栅与所述擦除栅之间以作为分栅式闪存的隧穿氧化层。
5.如权利要求1至4任一项所述的分栅式闪存，其特征在于，所述字线氧化层的厚度为
Figure FDA0002833912560000011
所述介质氧化层的厚度为
Figure FDA0002833912560000012
6.一种如权利要求1至5任一项所述的分栅式闪存的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内分开布置有第一存储区和第二存储区；以及，
在所述第一存储区和所述第二存储区之间形成字线结构，所述字线结构包括沿所述半导体衬底表面依次叠加的字线氧化层、读栅、介质氧化层和擦除栅。
7.如权利要求6所述的分栅式闪存的形成方法，其特征在于，所述半导体衬底包括有源区和隔离区，所述第一存储区和所述第二存储区位于所述有源区，所述隔离区还布置有引出区，在形成所述字线结构之前，还包括以下步骤：
在半导体衬底上形成覆盖有源区且依次叠加的浮栅氧化层、浮栅层、控制栅介质层、控制栅层以及硬掩模层，其中，所述浮栅氧化层、所述控制栅介质层、所述控制栅层以及所述硬掩模层还覆盖于所述半导体衬底的隔离区上方；
在所述硬掩模层中形成贯穿所述硬掩模层的第一沟槽，所述第一沟槽从所述有源区上方延伸至所述隔离区上方，位于所述有源区的所述第一沟槽的宽度为D11，位于所述隔离区的所述第一沟槽的宽度为D12，并且D11大于D12；
在所述第一沟槽内形成第一子侧墙，并以所述第一子侧墙和所述硬掩模层为掩模，依次刻蚀所述控制栅层和所述控制栅介质层，以形成贯穿所述硬掩模层、所述控制栅层和所述控制栅介质层的第二沟槽；以及，
在所述第一子侧墙和所述第一子侧墙下方的所述控制栅层和所述控制栅介质层的侧面形成第二子侧墙，以所述第一子侧墙、所述第二子侧墙和所述硬掩模层为掩模，刻蚀所述浮栅层，以形成贯穿所述硬掩模层、所述控制栅层、所述控制栅介质层及所述浮栅层的字线沟槽，所述字线沟槽从所述有源区上方延伸至所述隔离区上方，位于所述有源区的所述字线沟槽的宽度为D31，位于所述隔离区的所述字线沟槽的宽度为D32，并且D31大于D32。
8.如权利要求7所述的分栅式闪存的形成方法，其特征在于，形成所述字线结构的方法包括以下步骤：
在形成有所述字线沟槽的所述半导体衬底的表面形成字线氧化层；
在所述字线氧化层上形成读栅层并回刻蚀所述读栅层以形成读栅和读栅引出层，所述读栅引出层的上表面高于所述读栅的上表面；
在包括所述读栅和所述读栅引出层的所述半导体衬底表面形成介质氧化层；以及，
在所述介质氧化层上形成擦除栅材料层并去除位于所述隔离区的所述擦除栅材料层，并以所述字线沟槽内剩余的所述擦除栅材料层作为擦除栅，所述字线结构包括所述字线氧化层、所述读栅、所述介质氧化层和所述擦除栅。
9.如权利要求8所述的分栅式闪存的形成方法，其特征在于，在形成所述字线结构之后，所述分栅式闪存的形成方法还包括以下步骤：依次刻蚀所述硬掩模层以及所述硬掩模层下方的所述控制栅层、所述控制栅介质层和所述浮栅层，以在所述字线结构两侧形成位于所述第一存储区的第一存储位结构以及位于所述第二存储区的所述第二存储位结构。
10.一种如权利要求1至5任一项所述的分栅式闪存的控制方法，其特征在于，在控制所述分栅式闪存执行读操作时，使所述擦除栅接地或者悬空，并施加字线读取电压于所述读栅；和/或，在控制所述分栅式闪存执行擦除操作时，使所述读栅接地或者悬空，并施加字线擦除电压于所述擦除栅。
11.如权利要求10所述的分栅式闪存的控制方法，其特征在于，所述字线读取电压为1V～2V，所述字线擦除电压为7V～9V。
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