CN102169854B - 分栅闪存单元及其制造方法 - Google Patents
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Abstract
一种分栅闪存单元制造方法，包括：提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层；依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；在字线两侧形成选择栅；在选择栅两侧形成源、漏区。相应地，本发明的实施例还提供通过上述方法所形成的分栅闪存单元。采用本发明的实施例可以降低分栅闪存单元的编程电压，并且有利于器件的小型化。
Description
技术领域
本发明的实施例涉及闪速存储器，特别涉及分栅闪存单元及其制造方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(闪存，flashmemory)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有高集成度、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
闪存的标准物理结构称为闪存单元(bit)。闪存单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：controlgate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floatinggate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。
闪存中的分离栅存储器具有很多优点，例如可以避免漏电流而导致的过擦除问题，具有低编程电压，而且编程效率高。图1给出现有分离栅存储器的存储单元(分栅闪存单元)的结构示意图。每个分栅闪存单元包括二个存储晶体管200和与之相邻的字线300(WL：wordline)，每个存储晶体管200是一个存储子单元，并且两个存储晶体管200共用字线300，所述存储晶体管200包括浮栅101、控制栅105，所述浮栅101与控制栅105间具有层间绝缘层102；同时在控制栅105和层间绝缘层102两侧形成有侧墙104，所述字线与浮栅101之间具有隧穿绝缘层103。
但是随着半导体技术工艺节点不断向前推进，工艺线宽进一步减小，基于传统浮栅结构的闪存正在遭遇严重的技术难点。主要原因为由于隧穿介质层的持续减薄，漏电现象越发严重，限制了闪存的可缩小化，导致闪存的密度难以提高。并且受隧穿介质层厚度可缩小化的限制，使得传统闪速存储器编程电压的降低受到很大的约束，因此现有闪速存储器编程电压比较大。
发明内容
本发明的实施例解决的问题是提供编程电压小，有利于器件小型化的分栅闪存单元及其制造方法。为解决上述问题，本发明的实施例提供一种分栅闪存单元制造方法，包括：
提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层；
依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；
在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；
在字线两侧形成选择栅；
在选择栅两侧形成源、漏区。
可选地，存储层的材料为硅纳米晶。
可选地，所述硅纳米晶的颗粒直径为5-20nm。
可选地，所述硅纳米晶的形成工艺为低压化学气相沉积工艺或者炉管纳米晶生长方法。
可选地，形成所述硅纳米晶的工艺参数为，温度500-1200℃，气压0.001-0.5torr，反应气体为SiH4、PH3、He，气体流量为20-500sccm。
可选地，形成选择栅的步骤包括：在字线和选择栅电极层表面形成侧墙介质层；依次刻蚀所述侧墙介质层和选择栅电极层，形成覆盖字线侧壁的侧墙和选择栅。
可选地，所述隧穿氧化层的厚度为10-50埃。
可选地，所述顶部氧化层的厚度为70-120埃。
可选地，沟槽深度的范围是100-1000埃。
相应地，本发明的实施例还提供通过上述方法得到的分栅闪存单元，包括：
半导体衬底，所述半导体衬底内形成有沟槽；
依次形成在所述沟槽表面的隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；
形成于半导体衬底表面，且位于字线两侧的选择栅；
形成于选择栅两侧的源、漏区。
可选地，所述存储层的材料是硅纳米晶。
可选地，所述硅纳米晶的颗粒直径为5-20nm。
与现有技术相比，本发明的实施例具有以下优点：
综上，本发明的实施例在半导体衬底内形成存储层，编程时，电子在外加电压的作用下，沿着半导体衬底内选择栅沟道的方向移动，穿过隧穿氧化层进入存储层中。因为电子由半导体衬底进入存储层的过程不需要改变运动方向，或者运动方向改变的角度很小，所以有效降低了编程电压，提高了编程效率，并且有利于器件的小型化。
此外，本发明的实施例以纳米晶存储数据，所以对数据采用的是局域化分离存储，任何局部的隧穿氧化层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度内减薄隧穿氧化层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。
附图说明
图1是现有分栅存储单元的结构示意图。
图2是本发明的一个实施例所提供的分栅闪存单元制造方法的流程示意图。
图3至图10是本发明一个实施例所提供的分栅闪存单元制造方法的剖面示意图。
具体实施方式
由背景技术可知，现有闪速存储器的编程电压较大，并且器件小型化受到限制。本发明的发明人针对上述问题进行研究，发现现有闪速存储器编程时，半导体衬底内部的热电子需要在编程电压的作用下，沿垂直于半导体衬底的方向隧穿进入存储层。因为需要改变电子的运动方向，所以编程电压比较大，并且不利于器件的小型化。
发明人经过进一步研究，在本发明的实施例中提供一种分栅闪存单元及其制造方法。本发明的实施例所提供的分栅闪存单元制造方法，包括：
提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层；
依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；
在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；
在字线两侧形成选择栅；
在选择栅两侧形成源、漏区。
采用本发明的实施例所提供的分栅闪存单元制造方法可以提高闪存的编程效率，并且有利于闪存小型化。
为使本发明的实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明的实施例。但是本发明的实施例能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明的实施例内涵的情况下做类似推广，因此本发明的实施例不受下面公开的具体实施的限制。
其次，本发明的实施例利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2是本发明的一个实施例所提供的分栅闪存单元、制造方法的流程示意图，包括：
步骤S101，提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层和研磨停止层；
步骤S102，依次刻蚀所述研磨停止层、选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；
步骤S103，在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线多晶硅层；
步骤S104，对所述字线多晶硅层进行平坦化处理，直至暴露研磨停止层，形成字线；
步骤S105，去除研磨停止层，并形成覆盖选择栅电极层和字线的侧墙介质层；
步骤S106，刻蚀所述侧墙介质层，形成侧墙；
步骤S107，依次刻蚀所述选择栅电极层、选择栅栅介质层，形成选择栅；
步骤S108，以所述侧墙为掩膜，在选择栅两侧形成源、漏区。
参考图3，执行步骤S101，提供半导体衬底200，所述半导体衬底200表面依次形成有选择栅栅介质层210、选择栅电极层220和研磨停止层230。
具体的，半导体衬底200可以是单晶、多晶或非晶结构的硅、或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成半导体衬底200的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的实施例的精神和范围。
本实施例中，选择栅栅介质层210的材料是氧化硅，采用热氧化形成所述选择栅栅介质层210，形成所述选择栅栅介质层210的工艺气体中包括含硅气体和氧气，所述含硅气体为SiH2Cl2或SiH2。受真空条件的限制，工艺气体中还包括N2。所形成的选择栅栅介质层210的厚度为70-120埃。所述选择栅栅介质层的厚度太大，会增大选择栅电极层220(后续经过刻蚀形成选择栅)与半导体衬底200之间的距离，从而减小选择栅电极层220与半导体衬底200之间的电容，降低闪速存储器的正常的工作电流。
在本实施例中，选择栅电极层220的材料是多晶硅，所述选择栅电极层220的形成工艺为化学气相沉积工艺，所述选择栅电极层220的厚度为500-1000埃。所述选择栅电极层220的作用是在后续过程中形成选择栅。
所述研磨停止层230是与后续形成的字线具有较高研磨选择比的材料，在本发明的一个实施例中，所述研磨停止层230的材料是氮化硅，采用化学气相沉积的方法形成所述研磨停止层230。
参考图4，执行步骤S102，依次刻蚀所述研磨停止层230、选择栅电极层220、选择栅栅介质层210、半导体衬底200，在所述半导体衬底200内形成沟槽240。
在本实施例中，在研磨停止层230表面形成光刻胶层，所述光刻胶层含有开口，所述开口的位置及宽度与后续形成的沟槽240的位置及宽度相对应，然后沿所述开口依次刻蚀研磨停止层230、选择栅电极层220、选择栅栅介质层210、半导体衬底200，在所述半导体衬底200内形成沟槽240，形成沟槽240后，去除光刻胶层，比如采用灰化工艺去除所述光刻胶层。
所述刻蚀可以利用本领域技术人员熟知的方法进行刻蚀，例如利用等离子干法刻蚀。具体包括：选用电感耦合等离子体型刻蚀设备，在刻蚀过程中，例如刻蚀气体包括氩气Ar以及四氟甲烷CF4、六氟乙烷C2F6和三氟甲烷CHF3等含氟气体。在反应室内同时通入上述气体，其中氩气Ar起到稀释刻蚀气体的作用，其流量为100sccm～300sccm。起刻蚀作用的气体中，四氟甲烷CF4的流量为50sccm～100sccm；六氟乙烷C2F6的流量为100sccm～400sccm；三氟甲烷CHF3的流量为10sccm～100sccm。反应室内将所述气体电离为等离子体的射频功率源的输出功率为50W～1000W；射频偏置功率源的输出功率为50W～250W。反应室内的压力设置为50mTorr～200mTorr，半导体基底温度控制在20℃和90℃之间。上述等离子刻蚀的过程是一种各向异性的刻蚀，刻蚀气体和稀释气体的共同作用使刻蚀后的沟槽为斜面。所述刻蚀工艺还可以在其它刻蚀设备中进行，如电容耦合等离子体型刻蚀设备、感应耦合等离子刻蚀设备。
所形成的沟槽深度与后续形成的存储单元的沟道长度相关，可以根据工艺需要进行设置，在本实施例中，所述沟槽的深度为100-1000埃。
参考图5，执行步骤S103，在所述沟槽240表面依次形成隧穿氧化层250、存储层260、顶部氧化层270，以及填充满所述沟槽240的字线多晶硅层280。
所述隧穿氧化层250的材料为二氧化硅，所述隧穿氧化层250的形成工艺为热氧化工艺，所形成的隧穿氧化层250的厚度为10-50埃。
所述存储层260的作用是存储数据，在本实施例中，所述存储层260的材料是纳米晶，在本发明的可选实施例中，所述纳米晶是硅纳米晶，且硅纳米晶的颗粒直径为5nm-20nm，比如6nm-10nm、12nm-15nm等。对于本发明的可选实施例所提供的直径为5nm-20nm的纳米晶，工艺上可以实现纳米晶颗粒的密度为～1012个/um2，而这个密度的纳米晶存储器是较大编程窗口与较低编程电压最佳结合点；此外，当纳米晶颗粒小于5nm(密度很大)时编程时会遇到量子阱效应，从而影响了器件工作窗口，而当颗粒大于20nm时，由于密度较小的问题器件编程均一性会受到影响，而且也不利于隧穿氧化物厚度的减薄。在本发明的实施例中，硅纳米晶的形成工艺为低压化学气相沉积工艺或者炉管纳米晶生长方法。在本发明的一个实施例中，形成所述硅纳米晶的工艺参数为，温度500-1200℃，较佳为600-1100℃，比如800℃，气压为0.001-0.5torr比如0.01-0.5torr，工艺气体为SiH4、PH3、He，气体流量为20-200sccm。
在本发明的实施例中，所形成的硅纳米晶镶嵌在介质层中，在本实施例中，所形成的硅纳米晶镶嵌在二氧化硅中，彼此隔离，每一个硅纳米晶颗粒为一个独立的电荷存储单元，所以隧穿氧化层250任何局域性的缺陷只能影响到与该缺陷所对应的硅纳米晶颗粒的存储性能，而不会影响到整个存储层的存储性能。同样地，任何一个硅纳米晶颗粒的缺陷也不会影响到其他硅纳米晶的存储性能。从而以硅纳米晶为存储介质有利于提高存储器，比如闪存的存储性能，且有利于器件的小型化。
其次，请参考图5，在本实施例中，位于沟槽240内的存储层260与衬底垂直，编程时，电子(在本实施例中，闪存以电子为载流子，本发明的其他实施例中，闪存的载流子也可以是空穴)在外加电压的作用下，在半导体衬底200内沿着后续形成的选择栅沟道的方向移动，并沿平行于半导体衬底200的方向穿过隧穿氧化层250进入存储层260中。因为电子由半导体衬底200进入存储层260的过程不需要改变运动方向，或者运动方向改变的角度很小，所以有效降低了编程电压，提高了编程效率，并且有利于器件的小型化。
第三，采用硅纳米晶为存储材料，有利于提高数据的持久性。
所述顶部氧化层270的材料是氧化硅，所述顶部氧化层270的形成工艺为化学气相沉积工艺，所形成的顶部氧化层270的厚度是70-120埃。
所述字线多晶硅层280的形成工艺为化学气相沉积工艺，所形成的字线多晶硅层280填充满整个沟槽240，并覆盖顶部氧化层270表面。
参考图6，执行步骤S104，对所述字线多晶硅层280进行平坦化处理，直至暴露研磨停止层230，形成字线290。
在本发明的一个实施例中，采用化学机械研磨的方法对所述字线多晶硅层280进行平坦化处理，所述研磨停止在研磨停止层230。
因为在后续去除研磨停止层230的步骤中，位于研磨停止层230表面的隧穿氧化层250、存储层260、顶部氧化层270需要先被去除，所以在本实施例中，在对所述字线多晶硅层280进行平坦化处理，形成字线290的步骤中，所述平坦化处理停止在研磨停止层230表面。
在本发明的其他实施例中，所述平坦化处理也可以停止在隧穿氧化层250、存储层260、顶部氧化层270中的任意一层上，然后采用干法或者湿法去除工艺去除位于研磨停止层230表面的材料。
参考图7，执行步骤S105，去除研磨停止层230，并形成覆盖选择栅电极层220和字线290的侧墙介质层300。
因为氮化硅与多晶硅的刻蚀选择比比较小，所以为了避免在去除去除研磨停止层230的步骤中，对字线290造成损伤，并且所造成的损失对闪存单元的性能产生不利的影响，在本发明的实施例中，采用湿法工艺去除研磨停止层230，具体地，在本发明的一个实施例中，采用热磷酸去除研磨停止层230，因为研磨停止层230的厚度一般为大于1000埃，所以需要几十分钟时间才能将研磨停止层230全部去除。在采用热磷酸湿法去除研磨停止层230的步骤中，热磷酸长时间与字线290侧壁与研磨停止层230侧壁之间的存储层260接触，所以不可避免地去除了存储层260位于字线290侧壁与研磨停止层230侧壁之间的部分，形成如图7所示具有高度差的表面。，但是因为后续编程时，电子存储于位于浅沟槽内的存储层260内，所以不会影响到存储层260的存储性能。
在本发明的实施例中，所述侧墙氧化层300的材料是氧化硅，形成工艺为化学气相沉积工艺。因为去除研磨停止层230后形成的表面具有高度差，所以所形成的侧墙氧化层300的表面不是平整的，如图7所示，位于字线290表面的部分比较高。
参考图8，执行步骤S106，刻蚀所述侧墙介质层300，形成侧墙310。
采用现有形成侧墙的工艺，形成侧墙310。因为形成侧墙的工艺已为本领域技术人员所熟知，所以在此不再赘述。
参考图9，执行步骤S107，依次刻蚀所述选择栅电极层220、选择栅栅介质层210，形成选择栅。
在本发明的可选实施例中，去除研磨停止层230前，采用热氧化工艺在字线290表面形成氧化层，所述氧化层可以在刻蚀选择栅电极层220的步骤中对字线290形成保护，防止刻蚀选择栅电极层220的步骤中对字线造成损伤。所形成的氧化层的厚度大于刻蚀选择栅电极层220的步骤中所损失的厚度即可。
可利用现有工艺，依次刻蚀选择栅电极层220、选择栅栅介质层210，形成选择栅。所述选择栅由刻蚀后的选择栅电极层220和刻蚀后的选择栅栅介质层210构成。
参考图10，执行步骤S108，以所述侧墙310为掩膜，在选择栅两侧形成源、漏区320。
在本发明的可选实施例中，还包括形成覆盖所述选择栅侧壁的选择栅侧墙330，然后以侧墙310和选择栅侧墙330为掩膜，在选择栅两侧形成源、漏区320。
相应地，本发明的实施例还提供通过上述方法所形成的闪存单元，请参考图10，包括：
半导体衬底200，所述半导体200衬底内形成有沟槽；
依次形成在所述沟槽表面的隧穿氧化层210、存储层220、顶部氧化层230，以及填充满所述沟槽的字线290；
形成于半导体衬底200表面，且位于字线290两侧的选择栅；
形成于选择栅两侧的源、漏区320。
本发明的一个实施例中，所述存储层260的材料是硅纳米晶。
本发明的一个实施例中，所述硅纳米晶的颗粒直径为5-20nm。
本发明的一个实施例中，所述浅沟槽的深度是100-1000埃。所述浅沟槽沿垂直于半导体衬底200的方向的截面可以是半圆形、矩形、或者其他形状。
综上，本发明的实施例在半导体衬底内形成存储层，编程时，电子在外加电压的作用下，沿着半导体衬底内选择栅沟道的方向移动，穿过隧穿氧化层进入存储层中。因为电子由半导体衬底进入存储层的过程不需要改变运动方向，或者运动方向改变的角度很小，所以有效降低了编程电压，提高了编程效率，并且有利于器件的小型化。
此外，本发明的实施例以纳米晶存储数据，所以对数据采用的是局域化分离存储，任何局部的隧穿氧化层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度内减薄隧穿氧化层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。
本发明的实施例虽然已以较佳实施例公开如上，但其并不是用来限定本发明的实施例，任何本领域技术人员在不脱离本发明的实施例的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明的实施例技术方案做出可能的变动和修改，因此，凡是未脱离本发明的实施例技术方案的内容，依据本发明的实施例的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明的实施例技术方案的保护范围。
Claims (6)
1.一种分栅闪存单元制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层；
依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；
在所述沟槽的所有表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；
在字线两侧形成选择栅；
在选择栅两侧形成源、漏区；
所述存储层的材料为硅纳米晶；
所述硅纳米晶的颗粒直径为5-20nm；
形成选择栅的步骤包括：在字线和选择栅电极层表面形成侧墙介质层；依次刻蚀所述侧墙介质层和选择栅电极层，形成覆盖字线侧壁的侧墙和选择栅。
2.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述硅纳米晶的形成工艺为低压化学气相沉积工艺或者炉管纳米晶生长方法。
3.依据权利要求1的分栅闪存单元制造方法，其特征在于，形成所述硅纳米晶的工艺参数为，温度500-1200℃，气压0.001-0.5torr，反应气体为SiH4、PH3、He，反应气体流量为20-500sccm。
4.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述隧穿氧化层的厚度为10-50埃。
5.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述顶部氧化层的厚度为70-120埃。
6.依据权利要求1的分栅闪存单元制造方法，其特征在于，沟槽深度的范围是100-1000埃。
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| CN102163576A (zh) * | 2011-03-10 | 2011-08-24 | 上海宏力半导体制造有限公司 | 分栅闪存单元及其制造方法 |
Also Published As
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|---|---|
| CN102169854A (zh) | 2011-08-31 |
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