CN104658978A - 快闪存储器和快闪存储器的制作方法 - Google Patents
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Abstract
一种快闪存储器和快闪存储器的制作方法，其中快闪存储器的制作方法包括：提供半导体衬底，所述半导体衬底表面形成有隧穿介质层、浮栅导电层以及掩膜层；图形化所述掩膜层，依次刻蚀浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成沟槽；形成填充满所述沟槽的隔离层；去除所述掩膜层；在所述浮栅导电层表面形成侧墙，且所述侧墙位于隔离层侧壁；以所述侧墙为掩膜，刻蚀去除部分厚度的浮栅导电层形成凹槽；去除所述侧墙；在所述隔离层和浮栅导电层表面形成栅间介质层；在所述栅间介质层表面形成控制栅导电层。本发明形成的快闪存储器的耦合率高，降低工作电压和功耗，优化快闪存储器的电学性能。
Description
技术领域
本发明涉及半导体制作领域技术，特别涉及快闪存储器及快闪存储器的制作方法。
背景技术
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器（flash memory）。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。其中，快闪存储器根据阵列结构的不同，主要分与非门快闪存储器和或非门快闪存储器，由于与非门快闪存储器比或非门快闪存储器的集成度高，所以与非门快闪存储器具有更广的应用范围。
典型的与非门快闪存储器以掺杂的多晶硅作为浮动栅极（floating gate）和控制栅极（control gate）；其中，控制栅极形成于浮动栅极上，且通过栅间介质层相隔；浮动栅形成于衬底上，通过一层隧穿介质层（tunnel oxide）相隔。当对快闪存储器进行信息的写入操作时，通过在控制栅极与源区/漏区施加偏压，使电子注入浮动栅极中；在读取快闪存储器信息时，在控制栅极施加一工作电压，此时浮动栅极的带电状态会影响其下方沟道（channel）的开/关，而此沟道的开/关即为判断信息值0或1的依据；当快闪存储器在擦除信息时，将衬底、源区、漏区或控制栅极的相对电位提高，并利用隧穿效应使电子由浮动栅极穿过隧穿介质层而进入衬底、源区或漏区中，或是穿过栅间介质层而进入控制栅极中。
快闪存储器的工作电压、读取及擦除的速率与浮动栅极和控制栅极间的耦合率（coupling ratio）有关。耦合率是指施加于控制栅极上的电压耦合至浮动栅极的参数。对于快闪存储器储器而言，耦合率越大，操作快闪存储器所需要的工作电压越低，读取以及擦除的速率越高，且快闪存储器的功耗越低。
因此研究具有高耦合率的快闪存储器是当前亟需解决的问题。
发明内容
本发明解决的问题是提供一种优化的快闪存储器和快闪存储器的制作方法，提高快闪存储器的耦合率，减小快闪存储器的工作电压和功耗。
为解决上述问题，本发明提供一种快闪存储器的制作方法，包括：提供半导体衬底，所述半导体衬底表面形成有隧穿介质层、位于隧穿介质层表面的浮栅导电层以及位于浮栅导电层表面的掩膜层；图形化所述掩膜层，以图形化的掩膜层为掩膜，依次刻蚀浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成沟槽；形成填充满所述沟槽的隔离层；去除所述掩膜层；在所述浮栅导电层表面形成侧墙，所述侧墙位于隔离层侧壁，且所述侧墙暴露出浮栅导电层部分表面；以所述侧墙为掩膜，刻蚀去除部分厚度的浮栅导电层，在浮栅导电层中形成凹槽；去除所述侧墙；形成栅间介质层，且所述栅间介质层覆盖隔离层和具有凹槽的浮栅导电层表面；在所述栅间介质层表面形成控制栅导电层，且所述控制栅导电层填充满所述凹槽。
可选的，所述侧墙的材料为氮化硅。
可选的，所述侧墙的形成过程为：形成覆盖浮栅导电层的侧墙膜；对所述侧墙膜进行回刻蚀工艺，形成位于浮栅导电层表面的侧墙，且所述侧墙位于隔离层侧壁。
可选的，采用干法刻蚀进行所述回刻蚀工艺，所述干法刻蚀的具体工艺参数为：刻蚀气体包括CF4、CHF3和Ar，CHF3流量为65sccm至200sccm，CF4的流量为30sccm至50sccm，Ar的流量为50sccm至70sccm，腔室压强为0毫托至5毫托，电源功率为200瓦至1000瓦，偏置电压为200V至1000V。
可选的，采用干法刻蚀工艺刻蚀去除部分厚度的浮栅导电层。
可选的，所述干法刻蚀工艺的具体工艺参数为：刻蚀气体为CF4、CHF3、CH2F2、CH3F、C4F8或C5F8中的一种或几种，刻蚀气体流量为100sccm至500sccm，腔室压强为0毫托至10毫托，电源功率为200瓦至1000瓦，偏置电压为0伏至1000伏。
可选的，在形成所述浮栅导电层之后，还包括步骤：去除部分厚度的隔离层，暴露出浮栅导电层的侧壁。
可选的，去除部分厚度的隔离层，且隔离层顶部高于隧穿介质层上表面。
可选的，去除部分厚度的隔离层的工艺为干法刻蚀或湿法刻蚀。
可选的，采用湿法刻蚀工艺去除部分厚度的隔离层时，所述湿法刻蚀工艺的刻蚀液体为稀释的氢氟酸。
可选的，所述隧穿介质层的材料为氧化硅。
可选的，所述浮栅导电层或控制栅导电层的材料为多晶硅。
可选的，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠层结构。
可选的，所述隔离层的材料为氧化硅。
本发明还提供一种快闪存储器，包括：半导体衬底；隔离层，所述隔离层位于半导体衬底内且高于半导体衬底表面；隧穿介质层，所述隧穿介质层位于半导体衬底表面，且所述隧穿介质层位于相邻隔离层之间；浮栅导电层，所述浮栅导电层位于隧穿介质层表面，且靠近隔离层区域的浮栅导电层具有第一厚度，远离隔离层区域的浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；栅间介质层，所述栅间介质层位于隔离层和浮栅导电层表面；控制栅导电层，所述控制栅导电层位于栅间介质层表面。
可选的，所述隔离层顶部高于隧穿介质层上表面。
可选的，所述浮栅导电层或控制栅导电层的材料为多晶硅。
可选的，所述隧穿介质层的材料为氧化硅。
可选的，所述隔离层的材料为氧化硅。
可选的，所述栅间介质层的材料为氧化物层、氮化物层和氧化物层的叠层结构。
与现有技术相比，本发明提供的快闪存储器的制作方法的技术方案具有以下优点：
本发明实施例中，在形成浮栅导电层后，刻蚀去除部分厚度的浮栅导电层，在浮栅导电层中形成凹槽，所述浮栅导电层具有远离隔离层的内侧壁（即凹槽的侧壁），后续形成位于浮栅导电层表面的栅间介质层以及位于栅间介质层表面的浮栅导电层；与直接在不具有凹槽的浮栅导电层表面依次形成栅间介质层和控制栅导电层相比较，本实施例中浮栅导电层和控制栅导电层之间的重叠面积增加了，增加的面积为浮栅导电层的内侧壁面积；由于快闪存储器的耦合率与浮栅导电层和控制栅导电层重叠面积成正比，因此本实施例中快闪存储器的耦合率显著提高，有利于降低快闪存储器的工作电压和功耗，优化快闪存储器的电学性能。
同时，本实施例中，采用了特殊的工艺形成凹槽，具体的，采用侧墙作为掩膜，刻蚀去除部分厚度的浮栅导电层，在浮栅导电层中形成凹槽；首先，侧墙的宽度可以做的很小，则本实施例中形成的凹槽的宽度较大，避免由于凹槽宽度过小造成栅间介质层填充满凹槽，而本实施例中在形成栅间介质层后，所述凹槽未被填充满，后续形成控制栅导电层后，可以有效的增加浮栅导电层和控制栅导电层之间的重叠面积。其次，由于形成的凹槽宽度较大，后续在凹槽内形成栅间介质层和控制栅导电层的工艺较简单。再次，所述侧墙的宽度和位置可以通过工艺控制，因此本实施例可以精确得到所需暴露出的浮栅导电层的部分表面，避免出现工艺偏差。
进一步，本实施例中，在形成浮栅导电层后，去除部分厚度的隔离层，暴露出浮栅导电层的外侧壁，所述外侧壁为浮栅导电层靠近隔离层的侧壁，则所述暴露出的侧壁面积也为浮栅导电层和控制栅导电层的重叠面积；因此浮栅导电层和控制栅导电层的重叠面积得到进一步增加，因而进一步增加了耦合率，从而进一步降低快闪存储器的工作电压和功耗，进一步优化快闪存储器的电学性能。
与现有技术相比，本发明提供的快闪存储器的技术方案具有以下优点：
本发明实施例中，采用了性能优越的快闪存储器结构，靠近隔离层区域的浮栅导电层具有第一厚度，远离隔离层区域的浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；所述第一厚度大于第二厚度，使得浮栅导电层具有凹陷的内侧壁，所述内侧壁面积也为浮栅导电层和控制栅导电层重叠面积的一部分；与浮栅导电层的各区域厚度一致相比，本实施例的浮栅导电层和控制栅导电层的重叠面积增加了，从而增加了浮栅导电层和控制栅导电层之间的电容，提高快闪存储器的耦合率，降低工作电压和功耗，优化快闪存储器的电学性能。
进一步，本发明实施例中，所述隔离层顶部高于隧穿介质层上表面，暴露出浮栅导电层靠近隔离层区域的侧壁，则所述暴露出的侧壁面积也为浮栅导电层和控制栅导电层的重叠面积，进一步增加了浮栅导电层和控制栅导电层的重叠面积，从而进一步提高快闪存储器的耦合率，降低快闪存储器的工作电压和功耗，获得更优异的性能。
附图说明
图1为现有技术制作快闪存储器的流程示意图；
图2为快闪存储器单元的等效电路图；
图3本发明一实施例制作的快闪存储器的剖面结构示意图；
图4至图13为本发明另一实施例快闪存储器制作过程的剖面结构示意图。
具体实施方式
由背景技术可知，为了获得低工作电压和低功耗，需要提高快闪存储器的耦合率。
为解决上述问题，针对现有技术快闪存储器的制作方法进行研究，发现快闪存储器的制作工艺包括如下步骤，请参考图1：步骤S1、提供半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；步骤S2、形成隧穿介质层，所述隧穿介质层覆盖在半导体衬底和浅沟槽隔离结构表面；步骤S3、对半导体衬底进行掺杂形成阱区；步骤S4、依次在所述隧穿介质层表面形成浮栅导电层、栅间介质层和控制栅导电层；步骤S5、图形化所述控制栅导电层、栅间介质层、浮栅导电层和隧穿介质层，形成栅极结构；步骤S6、对所述栅极结构两侧的半导体衬底进行LDD离子注入和退火处理；步骤S7、在半导体衬底表面形成侧墙，所述侧墙位于栅极结构两侧；步骤S8、在所述栅极结构两侧的半导体衬底内形成源区和漏区以及进行金属硅化物工艺。
上述方法制作的快闪存储器工作电压高且功耗大，读取信息和擦除信息的速率慢，高工作电压和大功耗主要是由快闪存储器的耦合率低造成的。
针对快闪存储器的耦合率进行进一步研究，图2为快闪存储器单元的等效电路图。
请参考图2，CG为控制栅，FG为浮栅，Cono为浮栅与控制栅间的电容，Cgs为浮栅与源极间的电容，Cgd为浮栅与漏极间的电容，Cgb为浮栅与沟道区间的电容，Ctunnel为浮栅与半导体衬底间的电容，Ctotal为快闪存储器的总电容，Kono为快闪存储器的耦合率。Cono、Cgs、Cgd、Cgb、Ctunnel、Ctotal以及Kono间的关系式如下：
Ctunnel=Cgs+Cgb+Cgd （1）
Ctotal=Ctunnel+Cono （2）
Kono=Cono/Ctotal （3）
由上述关系式可知，快闪存储器的耦合率Kono与浮栅和控制栅间的电容Cono成正比，因此增加浮栅和控制栅间的电容Cono即可增加快闪存储器的耦合率；而浮栅与控制栅间的电容Cono与浮栅和控制栅的重叠面积成正比，因此快闪存储器的耦合率与浮栅和控制栅的重叠面积成正比关系，通过增加浮栅与控制栅的重叠面积，即可提高快闪存储器的耦合率，进而降低快闪存储器的工作电压以及功耗。
图3为本发明一实施例制作的快闪存储器的剖面结构示意图，所述快闪存储器的制作工艺包括如下步骤：
提供半导体衬底100，在所述半导体衬底100表面形成隧穿介质膜、浮栅导电膜和掩膜层；
图形化所述掩膜层，以所述图形化的掩膜层为掩膜，依次刻蚀隧穿介质膜、浮栅导电膜和部分厚度的半导体衬底100，形成浅沟槽、位于相邻沟槽间的隧穿介质层101、浮栅导电层102以及掩膜层；
形成填充满所述浅沟槽的隔离层103，所述隔离层103顶部与掩膜层顶部齐平；
去除所述掩膜层，同时去除部分厚度的隔离层103，且隔离层103顶部与浮栅导电层102底部平齐或高于浮栅导电层底部；
形成覆盖隔离层103和浮栅导电层102的栅间介质层104；
形成覆盖所述栅间介质层104的控制栅导电层105。
与现有技术相比，上述方法形成快闪存储器的浮栅导电层与控制栅导电层的重叠面积增加了，耦合率在一定程度上得到了提高；但是上述方法形成的快闪存储器耦合率提高的程度有限，不足以满足低工作电压以及低功耗的需求。
为此，本发明提供一种优化的快闪存储器的制作方法，在形成浮栅导电层后，在浮栅导电层表面形成侧墙，以侧墙为掩膜，刻蚀去除部分厚度的浮栅导电层形成凹槽；本发明浮栅导电层和控制栅导电层的重叠面积大，制作的快闪存储器的耦合率高，快闪存储器具有低工作电压和低功耗的优点。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13为本发明另一实施例快闪存储器制作过程的剖面结构示意图。
请参考图4，提供半导体衬底200，所述半导体衬底200表面形成有隧穿介质层201、位于隧穿介质层201表面的浮栅导电层202以及位于浮栅导电层202表面的掩膜层203。
所述半导体衬底200的材料为硅、锗、锗化硅、砷化镓、碳化硅或绝缘体上的硅。
本实施例中，所述半导体衬底200的材料为硅。
所述隧穿介质层201用于隔离半导体衬底200和后续形成的浮栅导电层202。
所述隧穿介质层201的材料为氧化硅、氮化硅或氮氧化硅，形成工艺为热氧化法或化学气相沉积法。
本实施例中，所述隧穿介质层201的材料为氧化硅，厚度为50埃至150埃，采用热氧化法形成。
在形成隧穿介质层201之后，对半导体衬底200进行阱区离子掺杂。
具体的，形成的快闪存储器为PMOS快闪存储器时，对半导体衬底200进行N型离子掺杂形成N型阱区；形成的快闪存储器为NMOS快闪存储器时，对半导体衬底200进行P型离子掺杂形成P型阱区。
所述浮栅导电层202的材料为多晶硅，通过化学气相沉积工艺和扩散工艺形成。
本实施例中，所述浮栅导电层202通过淀积多晶硅和磷掺杂形成，所述浮栅导电层202的厚度为200埃至2000埃。
所述掩膜层203作为后续形成浅沟槽隔离结构的掩膜层，所述掩膜层203还可以保护浮栅导电层202不被浅沟槽隔离结构的工艺所破坏。
本实施例中，所述掩膜层203的材料为氮化硅，其形成工艺为化学气相沉积。
请参考图5，图形化所述掩膜层203，以图形化的掩膜层203为掩膜，依次刻蚀浮栅导电层202、隧穿介质层201和部分厚度的半导体衬底200，形成沟槽204。
采用干法刻蚀工艺形成沟槽204。
作为一个实施例，沟槽204的形成步骤包括：在掩膜层203表面形成图形化的光刻胶层，所述光刻胶层具有对应后续形成浅沟槽位置和宽度的第一开口；以光刻胶层为掩膜，沿第一开口刻蚀掩膜层203，在掩膜层203内形成第二开口，去除光刻胶层；以具有第二开口的掩膜层203为掩膜，采用反应离子刻蚀工艺依次刻蚀浮栅导电层202、隧穿介质层201和部分厚度的半导体衬底200，形成沟槽204。
请参考图6，形成填充满所述沟槽204的隔离层205。
在沟槽204中填充隔离层205，形成浅沟槽隔离结构（STI：shallow trenchisolation），隔离浮栅导电层202。
所述隔离层205的材料为氧化硅或氮化硅，形成工艺为化学气相沉积或原子层沉积。
本实施例中，所述隔离层205的材料为氧化硅，采用高密度等离子体（HDP：high density plasma）化学气相沉积形成隔离层205。
作为一个实施例，高密度等离子体化学气相沉积工艺的具体参数为：反应气体为SiH4、H2和O2，SiH4流量为10sccm至100sccm，O2流量为10sccm至100sccm，H2流量为100sccm至1000sccm，反应腔室温度为500度至800度，反应腔室压强为1毫托至50毫托，射频功率为3000瓦至5000瓦，射频偏置功率为2000瓦至4000瓦。
所述隔离层205的形成过程为：采用高密度等离子体化学气相沉积工艺，形成填充满沟槽204的隔离层厚膜，所述隔离层厚膜覆盖掩膜层203，通过化学机械抛光工艺平坦化隔离层厚膜形成隔离层205，使得隔离层205顶部与掩膜层203表面齐平。
在平坦化过程中，由于浮栅导电层202表面覆盖有掩膜层203，掩膜层203保护浮栅导电层202不受平坦化工艺的影响。
需要说明的是，在形成隔离层205之前，还可以在沟槽204的侧壁和底部形成线性氧化层，改善隔离层205与半导体衬底200中的硅之间的界面特性，修复刻蚀半导体衬底200造成的损伤，提高浅沟槽隔离结构的可靠性。
本实施例中，形成浮栅导电层202后再形成浅沟槽隔离结构，浮栅导电层202能够与浅沟槽隔离结构很好的对齐，避免了先形成浅沟槽隔离结构所导致的浮栅导电层202偏移的问题。
请参考图7，去除掩膜层203（请参考图6）。
采用湿法刻蚀工艺去除掩膜层203。
作为一个实施例，所述湿法刻蚀的刻蚀液体为热磷酸溶液，其中，热磷酸溶液的温度为120度至200度，磷酸的质量百分比为65%至85%。
除了热磷酸溶液作为刻蚀液体外，还可以选用其他对浮栅导电层202和隔离层205刻蚀速率慢、对掩膜层203刻蚀速率快的刻蚀液体来进行湿法刻蚀，去除掩膜层203。
请参考图8，在所述浮栅导电层202表面形成侧墙206，所述侧墙206位于隔离层205侧壁，且所述侧墙206暴露出浮栅导电层202部分表面。
所述侧墙206作为后续刻蚀浮栅导电层202的掩膜。
本实施例中，所述侧墙206的材料为氮化硅。
所述侧墙206的形成过程为：形成覆盖浮栅导电层202的侧墙膜，所述侧墙膜暴露出隔离层205表面；对所述侧墙膜进行回刻蚀工艺，形成位于浮栅导电层202表面的侧墙206，且所述侧墙206位于隔离层205侧壁。
采用干法刻蚀工艺进行所述回刻蚀工艺。
作为一个实施例，所述干法刻蚀工艺的具体工艺参数为：刻蚀气体包括CF4、CHF3和Ar，CHF3流量为65sccm至200sccm，CF4的流量为30sccm至50sccm，Ar的流量为50sccm至70sccm，腔室压强为0毫托至5毫托，电源功率为200瓦至1000瓦，偏置电压为200V至1000V。
通过回刻蚀工艺，所述侧墙206与浮栅导电层202的接触面具有较小的宽度；且在浮栅导电层202表面形成侧墙206后，所述侧墙206可以精确的暴露出工艺所需暴露的浮栅导电层202的部分表面。
请参考图9，以所述侧墙206为掩膜，刻蚀去除部分厚度的浮栅导电层202，在浮栅导电层202中形成凹槽212。
采用所述侧墙206为掩膜，主要有如下好处：
首先，所述侧墙206的位置可以通过侧墙206的回刻蚀工艺来精确控制，所述侧墙206可以准确的暴露出浮栅导电层202的部分表面。其次，通过工艺控制，所述侧墙206与浮栅导电层202接触面可以获得很小的宽度，因此暴露出的浮栅导电层202表面宽度较大，相应的，刻蚀浮栅导电层202形成凹槽212后，所述凹槽212的宽度较大，避免后续在凹槽212内形成栅间介质层的工艺难度增加，特别的，避免因凹槽212宽度过小导致后续在凹槽212内形成栅间介质层后，栅间介质层填充满所述凹槽212；而本实施中，采用侧墙206作为掩膜，刻蚀形成的凹槽212宽度较大，后续在凹槽212内形成栅间介质层后，凹槽212未被栅间介质层填充满，继续在所述凹槽212内填充控制栅导电层，从而达到增加浮栅导电层202和控制栅导电层间重叠面积的有益效果；且由于凹槽212宽度较大，后续在凹槽212内形成栅间介质层和控制栅导电层的工艺较易进行。采用干法刻蚀工艺刻蚀去除部分厚度的浮栅导电层202。
作为一个实施例，所述干法刻蚀工艺的具体工艺参数为：刻蚀气体为CF4、CHF3、CH2F2、CH3F、C4F8或C5F8中的一种或几种，刻蚀气体流量为100sccm至500sccm，腔室压强为0毫托至10毫托，电源功率为200瓦至1000瓦，偏置电压为0伏至1000伏。
去除部分厚度的浮栅导电层202后，在浮栅导电层202内形成了凹槽212，将凹槽212的侧壁称为浮栅导电层202的内侧壁（所述内侧壁为浮栅导电层202远离隔离层205的侧壁），则浮栅导电层202的内侧壁面积也为浮栅导电层202和后续形成的控制栅导电层重叠面积的一部分；与不对浮栅导电层202进行刻蚀工艺相比，本实施例浮栅导电层202与控制栅导电层间的重叠面积增加了。
为了进一步增加浮栅导电层202和后续形成的控制栅导电层间的重叠面积，本实施例中，在形成所述浮栅导电层202之后，还包括步骤：去除部分厚度的隔离层205，暴露出浮栅导电层202的侧壁。
需要说明的是，去除部分厚度的隔离层205的步骤是可选的而非必需的，本实施例以在形成浮栅导电层202后，去除部分厚度的隔离层205作示范性说明。
请参考图10，去除所述侧墙206（请参考图9）。
采用湿法刻蚀工艺去除所述侧墙206；采用对侧墙206刻蚀速率大且对浮栅导电层202刻蚀速率小的刻蚀液体，对所述侧墙206进行湿法刻蚀工艺。
作为一个实施例，所述湿法刻蚀的刻蚀液体为热磷酸溶液。
请参考图11，去除部分厚度的隔离层205，且隔离层205顶部高于隧穿介质层201上表面。
去除部分厚度的隔离层205，使得隔离层205顶部低于浮栅导电层202上表面，暴露出浮栅导电层202的外侧壁（所述外侧壁为浮栅导电层202靠近隔离层205的侧壁），则所述暴露出的侧壁面积也为浮栅导电层202和后续形成的控制栅导电层之间的重叠面积，进一步增加了浮栅导电层202和控制栅导电层的重叠面积，进而进一步提高快闪存储器的耦合率，减小工作电压和功耗。
作为一个实施例，去除部分厚度的隔离层205，使得隔离层205顶部与隧穿介质层201上表面齐平，完全暴露出浮栅导电层202靠近隔离层205的外侧壁，则所述浮栅导电层202外侧壁表面面积为浮栅导电层202与后续形成的控制栅导电层间的重叠面积的一部分，重叠面积明显增加。
需要说明的是，去除部分厚度的隔离层205，隔离层205顶部高于隧穿介质层201上表面或与隧穿介质层201上表面齐平。这是由于：若隔离层205顶部低于隧穿介质层201上表面，对增加浮栅导电层202和控制栅导电层的重叠面积无有益影响，且去除隔离层205的厚度过大，会导致浅沟槽隔离结构的隔离效果变差。
本实施例中，以去除部分厚度的隔离层205，使得隔离层205顶部与凹槽212底部齐平作示范性说明。
请参考图12，形成栅间介质层207，且所述栅间介质层207覆盖隔离层205和具有凹槽212的浮栅导电层202表面。
所述栅间介质层207为浮栅导电层202和后续形成的控制栅导电层间的绝缘层。
所述栅间介质层207的材料为氧化硅或氮化硅中的一种或几种，所述栅间介质层207可以为单层结构也可以为多层结构。
所述栅间介质层207的形成工艺为化学气相沉积、热氧化法或物理气相沉积。
本实施例中，所述栅间介质层207为多层结构，具体的，所述栅间介质层207为氧化物层、氮化物层和氧化物层的叠层结构（ONO：oxide-nitride-oxide），厚度为50埃至200埃，所述栅间介质层206的形成工艺为化学气相沉积。
请参考图13，在所述栅间介质层207表面形成控制栅导电层208，且所述控制栅导电层208填充满所述凹槽212（请参考图12）。
本实施例中，所述控制栅导电层208的材料为多晶硅，所述控制栅导电层208的厚度为500埃至2000埃，采用化学气相沉积形成所述控制栅导电层208。
作为一个实施例，所述隔离层205顶部与浮栅导电层202上表面齐平或高于浮栅导电层202上表面，则浮栅导电层202和控制栅导电层208的重叠面积包括浮栅导电层202上表面面积、内侧壁面积；而现有技术中浮栅导电层与控制栅导电层的重叠面积只包括浮栅导电层的上表面面积，与现有技术相比，本实施例中控制栅导电层208与浮栅导电层202间的电容增大，快闪存储器的耦合率增大，工作电压和功耗降低，读写擦除信息的速率得到提高。
作为另一个实施例，形成浮栅导电层202后，去除部分厚度的隔离层205，使得隔离层205顶部与凹槽212（请参考图12）底部齐平，则除了浮栅导电层202上表面面积和内侧壁面积为浮栅导电层202与控制栅导电层208的重叠面积外，浮栅导电层202高于隔离层205的外侧壁面积也为浮栅导电层202与控制栅导电层208的重叠面积，浮栅导电层202和控制栅导电层208间的重叠面积得到进一步增加。
上述两个实施例中，浮栅导电层202与控制栅导电层208都具有较大的重叠面积，浮栅导电层202与控制栅导电层208间的电容大，则形成的快闪存储器的耦合率高；在一定的工作电压下，快闪存储器读取信息和擦出信息的速度快，即快闪存储器具有低工作电压的性能，且由于耦合率高，快闪存储器还具有功耗低的优点。
所述隧穿介质层201、浮栅导电层202、栅间介质层207和控制栅导电层208构成了快闪存储器的栅极结构。
后续会在栅极结构两侧的半导体衬底200内形成轻掺杂源漏区（LDD），对半导体衬底200进行退火处理，以消除LDD工艺对半导体衬底200造成的损伤；LDD工艺完成后，在半导体衬底200表面形成侧墙，所述侧墙位于栅极结构两侧；对栅极结构两侧的半导体衬底200内进行掺杂形成源区和漏区；对源区和漏区进行金属硅化物工艺。
综上，本发明提供的快闪存储器的制作方法的技术方案具有以下优点：
首先，本发明实施例中，在形成浮栅导电层后中形成凹槽，则所述浮栅导电层的凹槽侧壁面积为浮栅导电层与控制栅导电层重叠面积的一部分；与现有技术相比，本实施例中浮栅导电层与控制栅导电层的重叠面积增加了，增加的面积即为浮栅导电层的内侧壁面积；因此与现有技术相比，本实施例中浮栅导电层和控制栅导电层间的电容得到提高，从而提高快闪存储器的耦合率，降低快闪存储器的工作电压和功耗。
其次，本实施例中采用侧墙作为掩膜，通过回刻蚀工艺的控制，侧墙的宽度可以做的很小，因此暴露出的浮栅导电层的表面宽度较大，使得形成的凹槽具有较大的宽度；所述凹槽的宽度较大可以减小形成栅间介质层的工艺难度，所述凹槽的宽度较大还可以避免形成的栅间介质层完全填充满凹槽，本实施例中，形成的控制栅导电层部分位于凹槽内，有效的提高浮栅导电层和控制栅导电层的重叠面积，从而增加快闪存储器的耦合率；且本实施例以侧墙为掩膜时，暴露出的浮栅导电层表面的宽度和位置可以较精确的控制，避免发生工艺偏差。
再次，本实施例中，在形成浮栅导电层后，去除部分厚度的隔离层，且隔离层底部高于隧穿介质层上表面，暴露出浮栅导电层的外侧壁，则所述暴露出的外侧壁面积也为浮栅导电层和控制栅导电层的重叠面积；进一步增加浮栅导电层和控制栅导电层间的电容，进一步提高快闪存储器的耦合率，进而进一步降低快闪存储器的工作电压和功耗。
本发明实施例还提供一种快闪存储器，请继续参考图13，包括：
半导体衬底200；
隔离层205，所述隔离层205位于半导体衬底200内且高于半导体衬底200表面；
隧穿介质层201，所述隧穿介质层201位于半导体衬底表面200，且所述隧穿介质层201位于相邻隔离层205之间；
浮栅导电层202，且所述浮栅导电层202位于隧穿介质层201表面，且靠近隔离层205区域的浮栅导电层202具有第一厚度，远离隔离层205区域的浮栅导电层202具有第二厚度，且所述第一厚度大于第二厚度；
栅间介质层207，所述栅间介质层207位于隔离层205和浮栅导电层202表面；
控制栅导电层208，所述控制栅导电层208位于栅间介质层207表面。
所述半导体衬底200的材料为硅、锗、锗化硅或砷化镓，所述隔离层205的材料为氧化硅或氮氧化硅，所述隧穿介质层201的材料为氧化硅，所述栅间介质层207的材料为氧化硅或氮化硅，所述浮栅导电层202和所述控制栅导电层208的材料为多晶硅。
本实施例中，所述半导体衬底200的材料为硅，所述隧穿介质层201的材料为氧化硅，所述隔离层205的材料为氧化硅，所述栅间介质层207的材料为氧化物层、氮化物层和氧化物层（ONO）的叠层结构，所述浮栅导电层202和所述控制栅导电层208的材料为多晶硅。
由于靠近隔离层205区域的浮栅导电层202具有第一厚度，远离隔离层205区域的浮栅导电层202具有第二厚度，且所述第一厚度大于第二厚度，则浮栅导电层202与控制栅导电层208的重叠面积增加。
具体的，与现有技术的浮栅导电层各区域厚度一致相比，本实施例浮栅导电层202与控制栅导电层208的重叠面积包括浮栅导电层202的内侧壁（所述内侧壁为浮栅导电层202远离隔离层205的侧壁）面积，而现有技术的浮栅导电层和控制栅导电层的重叠面积并未包括上述内侧壁面积；因此，本实施例的快闪存储器的浮栅导电层202和控制栅导电层208的重叠面积明显变大，浮栅导电层202和控制栅导电层208的电容增加，进而提高快闪存储器的耦合率，降低快闪存储器的工作电压和功耗，优化快闪存储器的电学性能。
所述隔离层205顶部高于隧穿介质层201上表面。作为一个具体实施例，所述隔离层205顶部与第二厚度的浮栅导电层202上表面齐平。
所述隔离层205顶部与第二厚度的浮栅导电层202上表面齐平，则暴露出浮栅导电层212的外侧壁（所述外侧壁为靠近隔离层205区域的浮栅导电层202的侧壁），所述外侧壁面积也为浮栅导电层202和控制栅导电层208的重叠面积，因此浮栅导电层202和控制栅导电层208的重叠面积得到进一步增加，从而进一步提高快闪存储器的耦合率，进一步降低快闪存储器的工作电压和功耗。
综上，本发明提供的快闪存储器的技术方案具有以下优点：
本发明实施例中，采用了性能优越的快闪存储器结构，靠近隔离层区域的浮栅导电层具有第一厚度，远离隔离层区域的浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；浮栅导电层具有厚度差使得浮栅导电层具有凹陷的内侧壁，所述内侧壁面积也为浮栅导电层和控制栅导电层重叠面积的一部分；与浮栅导电层的各区域厚度一致相比，本实施例的浮栅导电层和控制栅导电层的重叠面积增加了，从而增加了浮栅导电层和控制栅导电层之间的电容，提高快闪存储器的耦合率，降低工作电压和功耗，优化快闪存储器的电学性能。
进一步，本发明实施例中，所述隔离层顶部高于隧穿介质层上表面，且暴露出浮栅导电层靠近隔离层区域的侧壁，则所述暴露出的侧壁面积也为浮栅导电层和控制栅导电层的重叠面积，进一步增加了浮栅导电层和控制栅导电层的重叠面积，从而进一步提高快闪存储器的耦合率，降低快闪存储器的工作电压和功耗，获得更优异的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种快闪存储器的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有隧穿介质层、位于隧穿介质层表面的浮栅导电层以及位于浮栅导电层表面的掩膜层；
图形化所述掩膜层，以图形化的掩膜层为掩膜，依次刻蚀浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成沟槽；
形成填充满所述沟槽的隔离层；
去除所述掩膜层；
在所述浮栅导电层表面形成侧墙，所述侧墙位于隔离层侧壁，且所述侧墙暴露出浮栅导电层部分表面；
以所述侧墙为掩膜，刻蚀去除部分厚度的浮栅导电层，在浮栅导电层中形成凹槽；
去除所述侧墙；
形成栅间介质层，且所述栅间介质层覆盖隔离层和具有凹槽的浮栅导电层表面；
在所述栅间介质层表面形成控制栅导电层，且所述控制栅导电层填充满所述凹槽。
2.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述侧墙的材料为氮化硅。
3.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述侧墙的形成过程为：形成覆盖浮栅导电层的侧墙膜；对所述侧墙膜进行回刻蚀工艺，形成位于浮栅导电层表面的侧墙，且所述侧墙位于隔离层侧壁。
4.根据权利要求3所述的快闪存储器的制作方法，其特征在于，采用干法刻蚀进行所述回刻蚀工艺，所述干法刻蚀的具体工艺参数为：刻蚀气体包括CF4、CHF3和Ar，CHF3流量为65sccm至200sccm，CF4的流量为30sccm至50sccm，Ar的流量为50sccm至70sccm，腔室压强为0毫托至5毫托，电源功率为200瓦至1000瓦，偏置电压为200V至1000V。
5.根据权利要求1所述的快闪存储器的制作方法，其特征在于，采用干法刻蚀工艺刻蚀去除部分厚度的浮栅导电层。
6.根据权利要求5所述的快闪存储器的制作方法，其特征在于，所述干法刻蚀工艺的具体工艺参数为：刻蚀气体为CF4、CHF3、CH2F2、CH3F、C4F8或C5F8中的一种或几种，刻蚀气体流量为100sccm至500sccm，腔室压强为0毫托至10毫托，电源功率为200瓦至1000瓦，偏置电压为0伏至1000伏。
7.根据权利要求1所述的快闪存储器的制作方法，其特征在于，在形成所述浮栅导电层之后，还包括步骤：去除部分厚度的隔离层，暴露出浮栅导电层的侧壁。
8.根据权利要求7所述的快闪存储器的制作方法，其特征在于，去除部分厚度的隔离层，且隔离层顶部高于隧穿介质层上表面。
9.根据权利要求7所述的快闪存储器的制作方法，其特征在于，去除部分厚度的隔离层的工艺为干法刻蚀或湿法刻蚀。
10.根据权利要求9所述的快闪存储器的制作方法，其特征在于，采用湿法刻蚀工艺去除部分厚度的隔离层时，所述湿法刻蚀工艺的刻蚀液体为稀释的氢氟酸。
11.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述隧穿介质层的材料为氧化硅。
12.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述浮栅导电层或控制栅导电层的材料为多晶硅。
13.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠层结构。
14.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述隔离层的材料为氧化硅。
15.一种快闪存储器，其特征在于，包括：
半导体衬底；
隔离层，所述隔离层位于半导体衬底内且高于半导体衬底表面；
隧穿介质层，所述隧穿介质层位于半导体衬底表面，且所述隧穿介质层位于相邻隔离层之间；
浮栅导电层，所述浮栅导电层位于隧穿介质层表面，且靠近隔离层区域的浮栅导电层具有第一厚度，远离隔离层区域的浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；
栅间介质层，所述栅间介质层位于隔离层和浮栅导电层表面；
控制栅导电层，所述控制栅导电层位于栅间介质层表面。
16.根据权利要求15所述的快闪存储器，其特征在于，所述隔离层顶部高于隧穿介质层上表面。
17.根据权利要求15所述的快闪存储器，其特征在于，所述浮栅导电层或控制栅导电层的材料为多晶硅。
18.根据权利要求15所述的快闪存储器，其特征在于，所述隧穿介质层的材料为氧化硅。
19.根据权利要求15所述的快闪存储器，其特征在于，所述隔离层的材料为氧化硅。
20.根据权利要求15所述的快闪存储器，其特征在于，所述栅间介质层的材料为氧化物层、氮化物层和氧化物层的叠层结构。
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