JPH10335497A

JPH10335497A - 半導体不揮発性記憶装置およびその製造方法

Info

Publication number: JPH10335497A
Application number: JP9146587A
Authority: JP
Inventors: Kosaku Takabayashi; 幸作高林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-06-04
Filing date: 1997-06-04
Publication date: 1998-12-18

Abstract

(57)【要約】【課題】コントロールゲートとフローティングゲートの
カップリング比を大きくとることにより、さらに装置の
高集積化、微細化をすることができる半導体不揮発性記
憶装置を提供する。【解決手段】半導体基板１０のチャネル形成領域の少な
くとも一方側に形成された素子分離絶縁膜２２ａと、前
記チャネル形成領域上に形成されたゲート絶縁膜２３
と、ゲート絶縁膜２３上に形成された凹型の形状を有す
るフローティングゲート３０ａと、フローティングゲー
ト３０ａ上に形成された中間絶縁膜２５と、中間絶縁膜
２５上に形成されたコントロールゲート３１とを有する
構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置およびその製造方法に関し、特にトランジスタの
ゲート電極とチャネル形成領域の間に電荷を蓄積するフ
ローティングゲートを有する半導体不揮発性記憶装置お
よびその製造方法に関する。

【０００２】

【従来の技術】フロッピーディスクなどの磁気記憶装置
に代わり、電気的に書き換え可能な半導体不揮発性記憶
装置（ＥＥＰＲＯＭ：Electrically Erasable and Prog
rammable ROM）が使われ始めている。ＥＥＰＲＯＭとし
ては、フローティングゲート型、ＭＮＯＳ型あるいはＭ
ＯＮＯＳ型、ＴＥＸＴＵＲＥＤＰＯＬＹ型など、様々
な特徴を有する構造のものが開発されている。

【０００３】ＥＥＰＲＯＭの１つであるフローティング
ゲート型の半導体不揮発性記憶装置の一例の断面図を図
９に示す。例えばＬＯＣＯＳ法などにより形成した素子
分離絶縁膜２２ａにより分離された半導体基板１０の活
性領域上に、例えば薄膜の酸化シリコンからなるゲート
絶縁膜２３が形成されており、その上層に例えばポリシ
リコンからなるフローティングゲート３０ａが形成され
ており、さらにその上層に例えばＯＮＯ膜（酸化膜−窒
化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜２５が
形成されている。中間絶縁膜２５の上層には、例えばポ
リシリコンの下側コントロールゲート３１ａおよびタン
グステンシリサイドの上側コントロールゲート３１ｂの
積層体からなるコントロールゲート（ワード線）３１が
形成されている。また、半導体基板１０中には図示しな
いソース・ドレイン拡散層が形成されており、これによ
りコントロールゲート３１と半導体基板１０中のチャネ
ル形成領域の間に、絶縁膜に被覆されたフローティング
ゲートを有する電界効果トランジスタとなる。

【０００４】上記の構造のフローティングゲート型記憶
装置においては、フローティングゲート３０ａは膜中に
電荷を保持する機能を持ち、ゲート絶縁膜２３および中
間絶縁膜２５は電荷をフローティングゲート３０ａ中に
閉じ込める役割を持つ。コントロールゲート３１および
半導体基板１０中のソース・ドレイン拡散層に適当な電
圧を印加することにより、Fowler-Nordheim トンネル電
流が生じ、ゲート絶縁膜２３を通して半導体基板１０か
らフローティングゲート３０ａへ電子が注入され、ある
いはフローティングゲート３０ａから半導体基板１０へ
電子が放出される。

【０００５】上記のようにフローティングゲート３０ａ
中に電荷が蓄積されると、この蓄積電荷による電界が発
生するため、トランジスタの閾値電圧が変化する。この
変化によりデータの記憶が可能となる。例えば、フロー
ティングゲート３０ａ中に電荷を蓄積することでデータ
の消去を行い、また、フローティングゲート３０ａ中に
蓄積した電荷を放出することでデータを書き込みするこ
とができる。

【０００６】上記のフローティングゲート型の半導体不
揮発性記憶装置の製造方法について、図面を参照して以
下に説明する。図１０（ａ）に示すように、ウェルなど
を形成したシリコン半導体基板１０に、ＬＯＣＯＳ法に
よる酸化シリコン膜、あるいはトレンチ状の素子分離用
溝を絶縁体で埋め込んで形成したＳＴＩ（Shallow Tren
ch Isolation）膜などによる素子分離絶縁膜２２ａを形
成する。

【０００７】次に、図１０（ｂ）に示すように、素子分
離絶縁膜２２ａにより分離された半導体基板１０のチャ
ネル形成領域となる活性領域に、例えば熱酸化法による
薄膜のゲート絶縁膜２３を形成し、その上層に全面に、
例えば減圧ＣＶＤ法によりポリシリコンを堆積させてフ
ローティングゲート用層３０を形成する。

【０００８】次に、図１０（ｃ）に示すように、フロー
ティングゲート用層３０の上層に、フローティングゲー
トを形成するためのレジスト膜Ｒ１をフォトリソグラフ
ィーにより形成する。このとき、素子分離絶縁膜２２ａ
とレジスト膜Ｒ１のオーバーラップ部分Ｌを取る必要が
ある。

【０００９】次に、レジスト膜Ｒ１をマスクとしてフロ
ーティングゲート用層３０に対してＲＩＥ（反応性イオ
ンエッチング）などのエッチングを施し、フローティン
グゲート３０ａを形成し、その上層に例えばＣＶＤ法に
よりＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）
を順に積層させ、中間絶縁膜２５を形成する。その上層
に例えばＣＶＤ法によりポリシリコンおよびタングステ
ンシリサイドを順に積層させ、コントロールゲートパタ
ーンに加工して、ポリシリコンの下側コントロールゲー
ト３１ａおよびタングステンシリサイドの上側コントロ
ールゲート３１ｂのポリサイド構造のコントロールゲー
ト３１を形成し、図９に至る。

【００１０】上記の製造方法において、素子分離絶縁膜
２２ａとレジスト膜Ｒ１のオーバーラップ部分Ｌはリソ
グラフィーの合わせ余裕であり、リソグラフィーの合わ
せ精度によるが、これがセルの高集積化を妨げ、メモリ
セルの特性にばらつきを与えている。

【００１１】上記のフローティングゲート型の半導体不
揮発性記憶装置の製造方法において高集積化を妨げてい
る素子分離絶縁膜２２ａとレジスト膜Ｒ１のオーバーラ
ップ部分Ｌを取ることを不要にすることができる、素子
分離絶縁膜をフローティングゲートに対して自己整合的
に形成する方法が特開平８−１２５１４８号公報に開示
されており、この方法により製造したフローティングゲ
ート型の半導体不揮発性記憶装置の断面図を図１１に示
す。トレンチ状の素子分離用溝を絶縁体で埋め込んで形
成したＳＴＩ膜による素子分離絶縁膜２２ａにより分離
された半導体基板１０の活性領域上に、例えば薄膜の酸
化シリコンからなるゲート絶縁膜２３が形成されてお
り、その上層に例えばポリシリコンからなるフローティ
ングゲート３０ａが形成されており、さらにその上層に
例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁
膜）からなる中間絶縁膜２５が形成されている。中間絶
縁膜２５の上層には、例えばポリシリコンの下側コント
ロールゲート３１ａおよびタングステンシリサイドの上
側コントロールゲート３１ｂの積層体からなるコントロ
ールゲート（ワード線）３１が形成されている。また、
半導体基板１０中には図示しないソース・ドレイン拡散
層が形成されており、これによりコントロールゲート３
１と半導体基板１０中のチャネル形成領域の間に、絶縁
膜に被覆されたフローティングゲートを有する電界効果
トランジスタとなる。

【００１２】上記の構造の半導体不揮発性記憶装置にお
いて、フローティングゲート３０ａは膜中に電荷を保持
する機能を持ち、ゲート絶縁膜２３および中間絶縁膜２
５は電荷をフローティングゲート３０ａ中に閉じ込める
役割を持ち、例えば、フローティングゲート３０ａ中に
電荷を蓄積することでデータの消去を行い、また、フロ
ーティングゲート３０ａ中に蓄積した電荷を放出するこ
とでデータを書き込みすることができる。

【００１３】上記のフローティングゲート型の半導体不
揮発性記憶装置の製造方法について、図面を参照して以
下に説明する。図１２（ａ）に示すように、ウェルなど
を形成したチャネル形成領域となるシリコン半導体基板
１０の活性領域に、例えば熱酸化法により全面に薄膜の
ゲート絶縁膜を形成し、その上層に例えばＣＶＤ法によ
りポリシリコンを堆積させてフローティングゲート用層
を形成し、その上層に例えばＣＶＤ法により酸化シリコ
ンを堆積させてマスク層を形成し、その上層にフローテ
ィングゲートパターンにパターニングしたレジスト膜Ｒ
２を形成する。次に、レジスト膜Ｒ２をマスクとしてマ
スク層、フローティングゲート用層およびゲート絶縁膜
に対して各条件でのＲＩＥなどのエッチングを施し、パ
ターン加工したフローティングゲート３０ａを形成す
る。

【００１４】次に、図１２（ｂ）に示すように、レジス
ト膜Ｒ２をマスクとしたＲＩＥなどのエッチングにより
半導体基板１０にエッチングを施し、素子分離用溝Ｔを
形成する。ここで、レジスト膜Ｒ２をマスクとして半導
体基板１０までエッチングして素子分離用溝Ｔを形成す
る代わりに、マスク層２６にフローティングゲートパタ
ーンを転写した後、レジスト膜Ｒ２を除去して、マスク
層２６をマスクとしてフローティングゲート用層、ゲー
ト絶縁膜、および半導体基板１０を順にエッチングして
素子分離用溝Ｔを形成することもできる。

【００１５】次に、レジスト膜を除去した後、例えばＣ
ＶＤ法により酸化シリコンを全面に堆積させ、さらに酸
化シリコンをエッチングする条件で全面にエッチバック
を施して、素子分離用溝Ｔに埋め込まれた素子分離絶縁
膜２２ａを形成する。このときのエッチバックにより、
マスク層２６は除去される。

【００１６】次に、図１１に示すように、フローティン
グゲート３０ａの上層に全面に例えばＣＶＤ法によりＯ
ＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）を順に
積層させ、中間絶縁膜２５を形成する。その上層に例え
ばＣＶＤ法によりポリシリコンおよびタングステンシリ
サイドを順に積層させ、コントロールゲートパターンに
加工して、ポリシリコンの下側コントロールゲート３１
ａおよびタングステンシリサイドの上側コントロールゲ
ート３１ｂのポリサイド構造のコントロールゲート３１
を形成し、図１１に至る。

【００１７】上記のようにして製造した半導体不揮発性
記憶装置は、トレンチ状に埋め込まれた素子分離絶縁膜
２２ａを形成するための素子分離用溝Ｔをフローティン
グゲート３０ａパターンに対して自己整合的に形成して
いることから、セルの高集積化を妨げ、メモリセルの特
性にばらつきを与えている素子分離絶縁膜とレジスト膜
のオーバーラップ部分をとることがなく、装置の高集積
化に適している。また、素子分離絶縁膜２ａの幅とフロ
ーティングゲート３０ａの幅はそれぞれリソグラフィー
における最小線幅で形成することができ、この点からも
装置の高集積化に適している。

【００１８】

【発明が解決しようとする課題】しかしながら、上記の
従来の半導体不揮発性記憶装置は、高集積化、微細化を
さらに進めた場合、フローティングゲートとコントロー
ルゲートとが中間絶縁膜を介して接する面積、すなわ
ち、フローティングゲートとコントロールゲートの重な
り部分が小さくなるという問題があり、これは言い換え
れば、フローティングゲートとコントロールゲートとの
カップリング比が小さくなってしまうということとな
る。コントロールゲートの形成する電界によってフロー
ティングゲートへの電荷の注入および放出を制御するこ
とから、フローティングゲートとコントロールゲートと
が中間絶縁膜を介して接する面積が小さく、カップリン
グ比が小さい場合には、フローティングゲートへの電荷
の注入および放出の制御が困難となってしまう。従っ
て、フローティングゲートとコントロールゲートとが中
間絶縁膜を介して接する面積、すなわちフローティング
ゲートとコントロールゲートとのカップリング比は大き
く取ることが望ましい。

【００１９】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明は、コントロールゲートとフ
ローティングゲートのカップリング比を大きくとること
が可能で、さらに装置の高集積化、微細化をすることが
できる、半導体不揮発性記憶装置およびその製造方法を
提供することを目的とする。

【００２０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体不揮発性記憶装置は、フローティン
グゲートに電荷を蓄積する半導体不揮発性記憶装置であ
って、半導体基板のチャネル形成領域の少なくとも一方
側に形成された素子分離絶縁膜と、前記チャネル形成領
域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成された凹型の形状を有するフローティングゲート
と、前記フローティングゲート上に形成された中間絶縁
膜と、前記中間絶縁膜上に形成されたコントロールゲー
トとを有する。

【００２１】上記の本発明の半導体不揮発性記憶装置
は、フローティングゲートは膜中に電荷を保持する機能
を持ち、ゲート絶縁膜および中間絶縁膜は電荷をフロー
ティングゲート中に閉じ込める役割を持つ。コントロー
ルゲートおよび半導体基板中のソース・ドレイン拡散層
に適当な電圧を印加することにより、Fowler-Nordheim
トンネル電流が生じ、ゲート絶縁膜を通して半導体基板
からフローティングゲートへ電子が注入され、あるいは
フローティングゲートから半導体基板へ電子が放出され
る。フローティングゲート中に電荷が蓄積されると、こ
の蓄積電荷による電界が発生するため、トランジスタの
閾値電圧が変化する。この変化によりデータの記憶が可
能となる。例えば、フローティングゲート中に電荷を蓄
積することでデータの消去を行い、また、フローティン
グゲート中に蓄積した電荷を放出することでデータを書
き込みすることができる。

【００２２】上記のような半導体不揮発性記憶装置にお
いて、高集積化、微細化をさらに進めた場合、フローテ
ィングゲートとコントロールゲートとが中間絶縁膜を介
して接する面積、すなわち、フローティングゲートとコ
ントロールゲートのカップリング比が小さくなって、フ
ローティングゲートへの電荷の注入および放出の制御が
困難となってしまうが、上記の本発明の半導体不揮発性
記憶装置によれば、凹型の形状を有するフローティング
ゲートを有していることから、フローティングゲートの
表面積を広くすることが可能であり、このため、装置の
高集積化、微細化をさらに進めてもフローティングゲー
トとコントロールゲートとが中間絶縁膜を介して接する
面積、すなわち、フローティングゲートとコントロール
ゲートのカップリング比を確保することができ、フロー
ティングゲートへの電荷の注入および放出の制御を確実
に行うことが可能となる。

【００２３】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記素子分離絶縁膜が、前記半導体基板
に形成されたトレンチ状の素子分離用溝を絶縁体で埋め
込んで形成された素子分離絶縁膜である。これにより、
素子分離絶縁膜をチャネル形成領域に対して自己整合的
に形成することができ、チャネル形成領域と素子分離絶
縁膜の幅をフォトリソグラフィー工程における最小線幅
で形成することが可能であり、半導体不揮発性記憶装置
の高集積化、微細化をさらに進めることができる。

【００２４】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記フローティングゲートが前記素子分
離絶縁膜と上方で対向する領域を除く領域であって、前
記チャネル形成領域と上方で対向する領域に形成されて
いる。これにより、半導体基板に形成する素子分離用溝
に埋め込んで形成する素子分離絶縁膜をフローティング
ゲートに対して自己整合的に形成することが可能とな
り、また、フローティングゲートと素子分離絶縁膜の幅
をフォトリソグラフィー工程における最小線幅で形成す
ることが可能であり、半導体不揮発性記憶装置の高集積
化、微細化を高めることが可能となる。

【００２５】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記中間絶縁膜が前記フローティングゲ
ートの少なくとも外壁の一部および凹型形状部分の内壁
に接して形成されている。これにより、凹型の形状を有
するフローティングゲートの表面積を有効に利用し、フ
ローティングゲートとコントロールゲートのカップリン
グ比を高めることができる。

【００２６】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記素子分離絶縁膜が前記半導体基板の
表面に対して凸に形成されており、さらに好適には、前
記素子分離絶縁膜の前記半導体基板の表面よりも凸に突
き出た部分の側壁と前記フローティングゲートの側壁の
一部が接している。これにより、半導体基板に対して凸
に形成した素子分離絶縁膜の側壁を利用して、素子分離
絶縁膜の側壁とゲート絶縁膜表面の形成する凹部に沿っ
てフローティングゲートを凹型の形状に形成することが
でき、フローティングゲートの表面積を広くすることが
可能となり、装置の高集積化および微細化を進めること
が可能となる。

【００２７】さらに、上記の目的を達成するため、本発
明の半導体不揮発性記憶装置の製造方法は、フローティ
ングゲートに電荷を蓄積する半導体不揮発性記憶装置の
製造方法であって、チャネル形成領域を有する半導体基
板に凸に素子分離絶縁膜を形成する工程と、前記素子分
離絶縁膜に挟まれた凹部である前記半導体基板のチャネ
ル形成領域上にゲート絶縁膜を形成する工程と、前記素
子分離絶縁膜の側壁と前記ゲート絶縁膜表面の形成する
凹部に沿ってフローティングゲートを凹型の形状に形成
する工程と、前記フローティングゲート上に中間絶縁膜
を形成する工程と、前記中間絶縁膜上にコントロールゲ
ートを形成する工程とを有する。

【００２８】上記の本発明の半導体不揮発性記憶装置の
製造方法は、チャネル形成領域を有する半導体基板に凸
に素子分離絶縁膜を形成し、素子分離絶縁膜に挟まれた
凹部である半導体基板のチャネル形成領域上にゲート絶
縁膜を形成する。次に、凸の形状の素子分離絶縁膜の側
壁を利用して、素子分離絶縁膜の側壁とゲート絶縁膜表
面の形成する凹部に沿ってフローティングゲートを凹型
の形状に形成する。この後は、フローティングゲート上
に中間絶縁膜を形成し、中間絶縁膜上にコントロールゲ
ートを形成する。

【００２９】上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、半導体基板に対して凸に形成した素
子分離絶縁膜の側壁を利用して、フローティングゲート
を凹型の形状に形成することができ、フローティングゲ
ートの表面積を広くすることができる。これにより、高
集積化、微細化をさらに進めてもフローティングゲート
とコントロールゲートとが中間絶縁膜を介して接する面
積、すなわち、フローティングゲートとコントロールゲ
ートのカップリング比を確保することができ、フローテ
ィングゲートへの電荷の注入および放出の制御を確実に
行うことが可能となる。

【００３０】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程の後、前記ゲート絶縁膜を形成する工程の前に、前
記素子分離絶縁膜をマスクとして前記半導体基板を上面
から除去して表面を低下させる工程をさらに有する。こ
れにより、半導体基板に対して凸に素子分離絶縁膜を形
成する際に、半導体基板に対して素子分離絶縁膜が凸に
突き出た部分の高さを制御することができ、その側壁を
を利用してフローティングゲートを凹型の形状に形成す
ることができる。

【００３１】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程の前に、前記半導体基板上にマスク層を形成する工
程と、前記マスク層を素子分離パターンにパターン加工
する工程と、前記マスク層をマスクとして前記半導体基
板に素子分離用溝を形成する工程とをさらに有し、前記
素子分離絶縁膜を形成する工程が、前記マスク層と前記
半導体基板に形成された溝を絶縁体で埋め込む工程を含
み、前記素子分離絶縁膜を形成する工程の後、前記ゲー
ト絶縁膜を形成する工程の前に、前記マスク層と前記半
導体基板に形成された溝の外部に形成された絶縁体を除
去する工程と、前記マスク層を除去する工程とをさらに
有する。これにより、マスク層の膜厚の分、半導体基板
に対して凸に突き出た素子分離絶縁膜を形成することが
できる。マスク層の膜厚を制御することで半導体基板に
対して素子分離絶縁膜が凸に突き出た部分の高さを制御
することができる。

【００３２】上記の本発明の半導体不揮発性記憶装置の
製造方法は、さらに好適には、前記素子分離用溝を形成
する工程の後、前記マスク層と前記半導体基板に形成さ
れた溝を絶縁体で埋め込む工程の前に、前記素子分離用
溝の内壁に熱酸化絶縁膜を形成する工程をさらに有す
る。これにより、半導体基板に素子分離用に溝を形成す
るときに発生したダメージを除去することができる。

【００３３】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記ゲート絶縁膜を形成する工
程の後、前記フローティングゲートを形成する工程の前
に、前記半導体基板と前記素子分離絶縁膜の形成する凹
凸に沿った凹凸表面を有するフローティングゲート用層
を形成する工程をさらに有し、前記フローティングゲー
トを凹型の形状に形成する工程が、前記素子分離絶縁膜
の上層部分の前記フローティングゲート用層を除去する
工程を含み、さらに好適には、前記フローティングゲー
ト用層を形成する工程の後、前記フローティングゲート
を凹型の形状に形成する工程の前に、前記フローティン
グゲート用層の表面の形成する凹部に犠牲層を形成する
工程をさらに有し、前記素子分離絶縁膜の上層部分の前
記フローティングゲート用層を除去する工程が、前記フ
ローティングゲート用層上方からの研磨処理を施して前
記素子分離絶縁膜の上層部分の前記フローティングゲー
ト用層を除去する工程を含み、前記素子分離絶縁膜の上
層部分の前記フローティングゲート用層を除去する工程
の後、前記中間絶縁膜を形成する工程の前に、前記犠牲
層を除去する工程をさらに有する。これにより、半導体
基板に対して凸に突き出た素子分離絶縁膜を利用してフ
ローティングゲートを凹型の形状に形成することができ
る。

【００３４】上記の本発明の半導体不揮発性記憶装置の
製造方法は、さらに好適には、前記犠牲層を除去する工
程が、同時に前記素子分離絶縁膜を上面から除去して表
面を低下させ、前記フローティングゲートの外壁を露出
させる工程である。これにより、フローティングゲート
とコントロールゲートのカップリング比に寄与する有効
なフローティングゲートの表面積を広くすることが可能
であり、また、犠牲層の除去工程と素子分離絶縁膜を上
面から除去して表面を低下させる工程を同時に行うこと
で工程を簡略化することができる。

【００３５】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記フローティングゲートを凹
型の形状に形成する工程の後、前記中間絶縁膜を形成す
る工程の前に、前記素子分離絶縁膜を上面から除去して
表面を低下させ、前記フローティングゲートの外壁を露
出させる工程をさらに有する。これにより、フローティ
ングゲートとコントロールゲートのカップリング比に寄
与する有効なフローティングゲートの表面積を広くする
ことができる。

【００３６】

【発明の実施の形態】以下に、本発明の半導体不揮発性
記憶装置およびその製造方法の実施の形態について、図
面を参照して下記に説明する。

【００３７】第１実施形態図１は本実施形態の半導体不揮発性記憶装置の断面図で
ある。半導体基板１０に形成された素子分離用溝Ｔに埋
め込まれて、半導体基板１０に対して凸に形成された素
子分離絶縁膜２２ａにより分離されたチャネル形成領域
上に、例えばシリコン酸化膜からなるゲート絶縁膜２３
が形成されており、その上層に例えばポリシリコンから
なる凹型の形状を有するフローティングゲート３０ａが
形成されており、さらにその上層に例えばＯＮＯ膜（酸
化膜−窒化膜−酸化膜の積層絶縁膜）からなる中間絶縁
膜２５が形成されている。素子分離絶縁膜２２ａの半導
体基板１０の表面よりも凸に突き出た部分の側壁とフロ
ーティングゲート３０ａの側壁の一部が接している構造
となっており、また、フローティングゲート３０ａはチ
ャネル形成領域内に形成されていて素子分離絶縁膜２２
ａとの重なり部分を有していない。

【００３８】また、中間絶縁膜２５の上層には、例えば
ポリシリコンからなる下側コントロールゲート３１ａと
タングステンシリサイドからなる上側コントロールゲー
ト３１ｂのポリサイド構造を有するコントロールゲート
（ワード線）３１が形成されている。また、半導体基板
１０中には図示しないソース・ドレイン拡散層が形成さ
れている。これによりコントロールゲート３１と半導体
基板１０中のチャネル形成領域の間に、絶縁膜に被覆さ
れたフローティングゲート３０ａを有する電界効果トラ
ンジスタとなる。

【００３９】上記の半導体不揮発性記憶装置は、フロー
ティングゲート３０ａは膜中に電荷を保持する機能を持
ち、ゲート絶縁膜２３および中間絶縁膜２５は電荷をフ
ローティングゲート３０ａ中に閉じ込める役割を持つ。
コントロールゲート３１および半導体基板中の図示しな
いソース・ドレイン拡散層に適当な電圧を印加すること
により、Fowler-Nordheim トンネル電流が生じ、ゲート
絶縁膜２３を通して半導体基板１０からフローティング
ゲート３０ａへ電子が注入され、あるいはフローティン
グゲート３０ａから半導体基板１０へ電子が放出され
る。フローティングゲート３０ａ中に電荷が蓄積される
と、この蓄積電荷による電界が発生するため、トランジ
スタの閾値電圧が変化する。この変化によりデータの記
憶が可能となる。例えば、フローティングゲート３０ａ
中に電荷を蓄積することでデータの消去を行い、また、
フローティングゲート３０ａ中に蓄積した電荷を放出す
ることでデータを書き込みすることができる。

【００４０】上記の半導体不揮発性記憶装置は、凹型の
形状を有するフローティングゲート３０ａを有してお
り、その外壁の一部および凹型形状部分の内壁がフロー
ティングゲートとコントロールゲートのカップリング比
の向上に寄与する表面となっている。従って、必要なカ
ップリング比を確保できるので、フローティングゲート
への電荷の注入および放出の制御を確実に行うことが可
能となり、装置の高集積化および微細化を進めることが
可能となる。また、フローティングゲート３０ａはチャ
ネル形成領域内に形成されており、素子分離絶縁膜２２
ａとの重なり部分を有していないことから、半導体基板
１０に形成する素子分離用溝Ｔに埋め込んで形成する素
子分離絶縁膜２２ａをフローティングゲート３０ａに対
して自己整合的に形成することが可能となり、装置の高
集積化、微細化を高めることが可能となる。また、フロ
ーティングゲート３０ａと素子分離絶縁膜２２ａの幅を
フォトリソグラフィー工程における最小線幅で形成する
ことが可能であり、この点においても装置の高集積化、
微細化を高めることが可能となる。

【００４１】次に、上記の本実施形態の半導体不揮発性
記憶装置の製造方法について説明する。まず、図２
（ａ）に示すように、ウェルなどを形成したチャネル形
成領域を有するシリコン半導体基板１０上に、例えば熱
酸化法により酸化シリコンを１０〜２０ｎｍの膜厚で堆
積させて第１絶縁膜２０を形成し、その上層に、例えば
ＣＶＤ法により窒化シリコンを１００〜５００ｎｍの膜
厚で堆積させてマスク層２１を形成する。

【００４２】次に、図２（ｂ）に示すように、フォトリ
ソグラフィー工程により、素子分離パターンにパターニ
ングしたレジスト膜を形成し、ＲＩＥ（反応性イオンエ
ッチング）などのエッチングにより、素子分離パターン
に加工したマスク層２１ａを形成する。このとき、素子
分離パターンとしては、素子分離絶縁膜を形成する幅
と、形成しない幅をそれぞれフォトリソグラフィーにお
ける最小線幅にすることができる。マスク層２１ａを加
工した後、レジスト膜を除去する。

【００４３】次に、図２（ｃ）に示すように、マスク層
２１ａをマスクとして第１絶縁膜２０および半導体基板
１０に対してＲＩＥなどのエッチングを施し、十分な深
さを有する素子分離用溝Ｔを形成する。この溝の深さ
は、例えば３００〜５００ｎｍとすることができる。次
に、必要な場合には、素子分離用溝Ｔの底部に素子分離
用の不純物イオンを例えば１０¹²〜１０¹³／ｃｍ²のド
ーズ量でイオン注入する。

【００４４】次に、図３（ｄ）に示すように、熱酸化法
により、上記で形成した素子分離用溝の内壁に図示しな
い薄い酸化膜を形成して、素子分離用溝Ｔを形成すると
きに発生したダメージを除去した後、例えばＴＥＯＳ
（tetraethylorthosilicate ）を原料とした減圧ＣＶＤ
法により酸化シリコンを堆積させ、素子分離用溝Ｔを埋
め込んで素子分離絶縁膜用層２２を形成する。

【００４５】次に、図３（ｅ）に示すように、例えばＣ
ＭＰ（chemical mechanical polishing ）法により素子
分離絶縁膜用層２２の上面からマスク層２１ａをストッ
パとして研磨し、個々の素子分離用溝Ｔに分離した素子
分離絶縁膜２２ａを形成する。

【００４６】次に、図３（ｆ）に示すように、例えばホ
ットリン酸などのウェットエッチングによりマスク層２
１ａを除去する。これにより、素子分離絶縁膜２２ａが
半導体基板１０に対して凸の形状とすることができる。

【００４７】次に、図４（ｇ）に示すように、例えばＲ
ＩＥなどにより第１絶縁膜２０ａを除去して半導体基板
１０のチャネル形成領域を露出させた後、例えば熱酸化
法により露出させた半導体基板１０のチャネル形成領域
上に酸化シリコン膜を膜厚約１０ｎｍ程度に形成し、ゲ
ート絶縁膜２３とする。次に、ゲート絶縁膜２３の上層
に全面に例えばＣＶＤ法により導電性不純物を含有する
ポリシリコンを膜厚２０〜１００ｎｍの膜厚で堆積さ
せ、フローティングゲート用層３０を形成する。あるい
は、ポリシリコンを堆積させた後に導電性不純物をイオ
ン注入してもよい。このとき、半導体基板１０に対して
凸に形成された素子分離絶縁膜２２ａとゲート絶縁膜２
３の表面の形成する凹凸の表面上にフローティングゲー
ト用層３０を形成することにより、ゲート絶縁膜２３の
上層部分に凹部表面を有する表面を形成することができ
る。

【００４８】次に、図４（ｈ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを全面に、フローティングゲ
ート用層３０の表面の凹部を埋め込んで３００〜５００
ｎｍのい膜厚で堆積させ、犠牲層２４を形成する。

【００４９】次に、図４（ｉ）に示すように、例えばＣ
ＭＰ法により犠牲層２４の上面からフローティングゲー
ト用層３０をストッパとして研磨し、フローティングゲ
ート用層３０の表面の凹部に埋め込まれた犠牲層２４ａ
に加工する。

【００５０】次に、図５（ｊ）に示すように、例えばＣ
ＭＰ法によりフローティングゲート用層３０の上面から
素子分離絶縁膜２２ａをストッパとして研磨し、素子分
離絶縁膜２２ａの上層部分のフローティングゲート用層
３０を除去して、個々に分離した凹型の形状を有するフ
ローティングゲート３０ａを形成する。

【００５１】次に、図５（ｋ）に示すように、例えばフ
ッ酸系のウェットエッチングなどにより犠牲層２４ａを
除去するとともに、素子分離絶縁膜を上面からエッチン
グ除去して表面を低下させ、フローティングゲート３０
ａの外壁の一部を露出させる。これにより、フローティ
ングゲート３０ａの側壁をコントロールゲートとのカッ
プリングに有効な表面とすることができる。

【００５２】次に、図５（ｌ）に示すように、フローテ
ィングゲート３０ａを被覆して全面に例えばＣＶＤ法に
よりＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）
を約１５ｎｍの膜厚で堆積させ、中間絶縁膜２５を形成
する。このとき、中間絶縁膜２５は、フローティングゲ
ート３０ａの露出させた外壁および凹型形状部分の内壁
を被覆して形成する。このときの中間絶縁膜２５の表面
の凹型形状部分の幅Ｗは、例えば約８０ｎｍとすること
ができる。

【００５３】次に、中間絶縁膜２５の上層に例えばＣＶ
Ｄ法によりポリシリコンおよびタングステンシリサイド
を順に堆積させ、フォトリソグラフィー工程によりコン
トロールゲートパターンに形成したレジスト膜をマスク
としてエッチング加工を施し、ポリシリコンの下側コン
トロールゲート３１ａとタングステンシリサイド３１ｂ
からなるポリサイド構造のコントロールゲート３１を形
成し、図１に示す装置に至る。この後の工程としては、
コントロールゲートを被覆して層間絶縁膜を形成し、コ
ンタクトなどを開口して、ビット線などの上層配線を形
成し、所望の半導体不揮発性記憶装置とすることができ
る。

【００５４】上記の本実施形態の半導体不揮発性記憶装
置の製造方法によれば、半導体基板に対して凸に形成し
た素子分離絶縁膜の側壁を利用して、フローティングゲ
ートを凹型の形状に形成することができ、フローティン
グゲートの表面積を広くすることができる。これによ
り、高集積化、微細化をさらに進めてもフローティング
ゲートとコントロールゲートとが中間絶縁膜を介して接
する面積、すなわち、フローティングゲートとコントロ
ールゲートのカップリング比を確保することができ、フ
ローティングゲートへの電荷の注入および放出の制御を
確実に行うことが可能となる。

【００５５】第２実施形態次に、第２実施形態における半導体不揮発性記憶装置の
製造方法について説明する。本実施形態において製造す
る半導体不揮発性記憶装置は、第１実施形態において製
造したものと実質的に同一の半導体不揮発性記憶装置で
ある。

【００５６】まず、図６（ａ）に示すように、ウェルな
どを形成したチャネル形成領域を有するシリコン半導体
基板１０上に、例えば熱酸化法により酸化シリコンを１
０〜２０ｎｍの膜厚で堆積させて第１絶縁膜２０を形成
し、その上層に、例えばＣＶＤ法により窒化シリコンを
約１００ｎｍの膜厚で、第１実施形態に比べて薄く堆積
させてマスク層２１を形成する。

【００５７】次に、図６（ｂ）に示すように、フォトリ
ソグラフィー工程により、素子分離パターンにパターニ
ングしたレジスト膜を形成し、ＲＩＥ（反応性イオンエ
ッチング）などのエッチングにより、素子分離パターン
に加工したマスク層２１ａを形成する。このとき、素子
分離パターンとしては、素子分離絶縁膜を形成する幅
と、形成しない幅をそれぞれフォトリソグラフィーにお
ける最小線幅にすることができる。マスク層２１ａを加
工した後、レジスト膜を除去する。

【００５８】次に、図６（ｃ）に示すように、マスク層
２１ａをマスクとして第１絶縁膜２０および半導体基板
１０に対してＲＩＥなどのエッチングを施し、十分な深
さを有する素子分離用溝Ｔを形成する。この溝の深さ
は、例えば３００〜５００ｎｍとすることができる。次
に、必要な場合には、素子分離用溝Ｔの底部に素子分離
用の不純物イオンを例えば１０¹²〜１０¹³／ｃｍ²のド
ーズ量でイオン注入する。

【００５９】次に、図７（ｄ）に示すように、熱酸化法
により、上記で形成した素子分離用溝の内壁に図示しな
い薄い酸化膜を形成して、素子分離用溝Ｔを形成すると
きに発生したダメージを除去した後、例えばＴＥＯＳ
（tetraethylorthosilicate ）を原料とした減圧ＣＶＤ
法により酸化シリコンを堆積させ、素子分離用溝Ｔを埋
め込んで素子分離絶縁膜用層２２を形成する。

【００６０】次に、図７（ｅ）に示すように、例えばＣ
ＭＰ（chemical mechanical polishing ）法により素子
分離絶縁膜用層２２の上面からマスク層２１ａをストッ
パとして研磨し、個々の素子分離用溝Ｔに分離した素子
分離絶縁膜２２ａを形成する。

【００６１】次に、図８（ｆ）に示すように、例えばホ
ットリン酸などのウェットエッチングによりマスク層２
１ａを除去する。これにより、素子分離絶縁膜２２ａが
半導体基板１０に対して凸の形状とすることができる。

【００６２】次に、図８（ｇ）に示すように、例えばＲ
ＩＥなどにより第１絶縁膜２０ａを除去して半導体基板
１０のチャネル形成領域ＡＲを露出させた後、素子分離
絶縁膜２２ａをマスクとしたＲＩＥなどのエッチングに
より半導体基板１０のエッチングを施し、半導体基板１
０の表面を下げて素子分離絶縁膜２２ａに対して十分な
深さＤを持つように形成する。例えば、前記の深さＤと
しては約２００ｎｍ程度とし、半導体基板１０表面から
素子分離用溝Ｔの底部までの深さは約３００ｎｍ程度と
することができる。

【００６３】以降の工程としては、例えば熱酸化法によ
り露出させた半導体基板１０のチャネル形成領域ＡＲ上
に酸化シリコン膜を膜厚約１０ｎｍ程度に形成し、ゲー
ト絶縁膜を形成するなどして、第１実施形態の製造工程
と同様の工程により製造する。

【００６４】上記の本実施形態の半導体不揮発性記憶装
置の製造方法によれば、第１実施形態と同様に、半導体
基板に対して凸に形成した素子分離絶縁膜の側壁を利用
して、フローティングゲートを凹型の形状に形成するこ
とができ、フローティングゲートの表面積を広くするこ
とができるので、高集積化、微細化をさらに進めてもフ
ローティングゲートへの電荷の注入および放出の制御を
確実に行うことが可能となる。

【００６５】本発明の半導体不揮発性記憶装置およびそ
の製造方法は、上記の実施の形態に限定されない。例え
ば、コントロールゲートはポリサイドの２層構成として
いるが、１層としてもとく、また３層以上の多層構成と
してもよい。フローティングゲートも多層構成とするこ
とができる。また、ソース・ドレイン拡散層は、ＬＤＤ
構造などの種々の構造を採用してよい。半導体記憶装置
としてはＮＯＲ型、ＮＡＮＤ型、どちらでもよく、電荷
のフローティングゲートへの注入は、データの書き込
み、消去のどちらに相当する場合でも構わない。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。

【００６６】

【発明の効果】本発明の半導体不揮発性記憶装置によれ
ば、フローティングゲートに電荷を蓄積する半導体不揮
発性記憶装置であって、コントロールゲートとフローテ
ィングゲートのカップリング比を大きくとることが可能
で、さらに装置の高集積化、微細化をすることができ
る、半導体不揮発性記憶装置を提供することができる。

【００６７】本発明の半導体不揮発性記憶装置の製造方
法によれば、上記のコントロールゲートとフローティン
グゲートのカップリング比を大きくとることが可能で、
さらに装置の高集積化、微細化をすることができる半導
体不揮発性記憶装置を、容易に製造することが可能であ
る。

【図面の簡単な説明】

【図１】図１は本発明の半導体不揮発性記憶装置の断面
図である。

【図２】図２は本発明の第１実施形態にかかる半導体不
揮発性記憶装置の製造方法の製造工程を示す断面図であ
り、（ａ）はマスク層の形成工程まで、（ｂ）はマスク
層の素子分離パターン加工工程まで、（ｃ）は素子分離
用溝の形成工程までを示す。

【図３】図３は図２の続きの工程を示す断面図であり、
（ｄ）は素子分離絶縁膜用層の形成工程まで、（ｅ）は
素子分離絶縁膜の形成工程まで、（ｆ）はマスク層の除
去工程までを示す。

【図４】図４は図３の続きの工程を示す断面図であり、
（ｇ）はフローティングゲート用層の形成工程まで、
（ｈ）は犠牲層の形成工程まで、（ｉ）はフローティン
グゲートの表面に形成された凹部の外部に形成された犠
牲層を除去する工程までを示す。

【図５】図５は図４の続きの工程を示す断面図であり、
（ｊ）は素子分離絶縁膜の上層のフローティングゲート
用層を除去する工程まで、（ｋ）は犠牲層の除去および
素子分離絶縁膜を上方から除去して表面を低下させる工
程まで、（ｌ）は中間絶縁膜の形成工程までを示す。

【図６】図６は本発明の第２実施形態にかかる半導体不
揮発性記憶装置の製造方法の製造工程を示す断面図であ
り、（ａ）はマスク層の形成工程まで、（ｂ）はマスク
層の素子分離パターン加工工程まで、（ｃ）は素子分離
用溝の形成工程までを示す。

【図７】図７は図６の続きの工程を示す断面図であり、
（ｄ）は素子分離絶縁膜用層の形成工程まで、（ｅ）は
素子分離絶縁膜の形成工程までを示す。

【図８】図８は図７の続きの工程を示す断面図であり、
（ｆ）はマスク層の除去工程まで、（ｇ）は半導体基板
を上方から除去して表面を低下させる工程までを示す。

【図９】図９は従来例１の半導体不揮発性記憶装置の断
面図である。

【図１０】図１０は従来例１にかかる半導体不揮発性記
憶装置の製造方法の製造工程を示す断面図であり、
（ａ）は素子分離絶縁膜の形成工程まで、（ｂ）はフロ
ーティングゲート用層の形成工程まで、（ｃ）はフロー
ティングゲートパターンのレジスト膜の形成工程までを
示す。

【図１１】図１１は従来例２の半導体不揮発性記憶装置
の断面図である。

【図１２】図１２は従来例２にかかる半導体不揮発性記
憶装置の製造方法の製造工程を示す断面図であり、
（ａ）はフローティングゲートの加工工程まで、（ｂ）
は素子分離絶縁膜の形成工程までを示す。

【符号の説明】１０…半導体基板、２０、２０ａ…第１絶縁膜、２１、
２１ａ…マスク層、２２…素子分離絶縁膜用層、２２ａ
…素子分離絶縁膜、２３…ゲート絶縁膜、２４、２４ａ
…犠牲層、２５…中間絶縁膜、３０…フローティングゲ
ート用層、３０ａ…フローティングゲート、３１ａ…下
側コントロールゲート、３１ｂ…上側コントロールゲー
ト、３１…コントロールゲート、Ｒ１、Ｒ２…レジスト
膜、Ｔ…素子分離用溝、ＡＲ…チャネル形成領域、Ｗ…
中間絶縁膜の表面の凹型形状部分の幅、Ｄ…素子分離絶
縁膜に対する半導体基板の表面の深さ、Ｌ…素子分離絶
縁膜とレジスト膜のオーバーラップ部分。

Claims

【特許請求の範囲】

【請求項１】フローティングゲートに電荷を蓄積する半
導体不揮発性記憶装置であって、半導体基板のチャネル形成領域の少なくとも一方側に形
成された素子分離絶縁膜と、前記チャネル形成領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された凹型の形状を有するフ
ローティングゲートと、前記フローティングゲート上に形成された中間絶縁膜
と、前記中間絶縁膜上に形成されたコントロールゲートとを
有する半導体不揮発性記憶装置。
【請求項２】前記素子分離絶縁膜が、前記半導体基板に
形成されたトレンチ状の素子分離用溝を絶縁体で埋め込
んで形成された素子分離絶縁膜である請求項１記載の半
導体不揮発性記憶装置。
【請求項３】前記フローティングゲートが前記素子分離
絶縁膜と上方で対向する領域を除く領域であって、前記
チャネル形成領域と上方で対向する領域に形成されてい
る請求項１記載の半導体不揮発性記憶装置。
【請求項４】前記中間絶縁膜が前記フローティングゲー
トの少なくとも外壁の一部および凹型形状部分の内壁に
接して形成されている請求項１記載の半導体不揮発性記
憶装置。
【請求項５】前記素子分離絶縁膜が前記半導体基板の表
面に対して凸に形成されている請求項１記載の半導体不
揮発性記憶装置。
【請求項６】前記素子分離絶縁膜の前記半導体基板の表
面よりも凸に突き出た部分の側壁と前記フローティング
ゲートの側壁の一部が接している請求項５記載の半導体
不揮発性記憶装置。
【請求項７】フローティングゲートに電荷を蓄積する半
導体不揮発性記憶装置の製造方法であって、チャネル形成領域を有する半導体基板に凸に素子分離絶
縁膜を形成する工程と、前記素子分離絶縁膜に挟まれた凹部である前記半導体基
板のチャネル形成領域上にゲート絶縁膜を形成する工程
と、前記素子分離絶縁膜の側壁と前記ゲート絶縁膜表面の形
成する凹部に沿ってフローティングゲートを凹型の形状
に形成する工程と、前記フローティングゲート上に中間絶縁膜を形成する工
程と、前記中間絶縁膜上にコントロールゲートを形成する工程
とを有する半導体不揮発性記憶装置の製造方法。
【請求項８】前記素子分離絶縁膜を形成する工程の後、
前記ゲート絶縁膜を形成する工程の前に、前記素子分離
絶縁膜をマスクとして前記半導体基板を上面から除去し
て表面を低下させる工程をさらに有する請求項７記載の
半導体不揮発性記憶装置の製造方法。
【請求項９】前記素子分離絶縁膜を形成する工程の前
に、前記半導体基板上にマスク層を形成する工程と、前
記マスク層を素子分離パターンにパターン加工する工程
と、前記マスク層をマスクとして前記半導体基板に素子
分離用溝を形成する工程とをさらに有し、前記素子分離絶縁膜を形成する工程が、前記マスク層と
前記半導体基板に形成された溝を絶縁体で埋め込む工程
を含み、前記素子分離絶縁膜を形成する工程の後、前記ゲート絶
縁膜を形成する工程の前に、前記マスク層と前記半導体
基板に形成された溝の外部に形成された絶縁体を除去す
る工程と、前記マスク層を除去する工程とをさらに有す
る請求項７記載の半導体不揮発性記憶装置の製造方法。
【請求項１０】前記素子分離用溝を形成する工程の後、
前記マスク層と前記半導体基板に形成された溝を絶縁体
で埋め込む工程の前に、前記素子分離用溝の内壁に熱酸
化絶縁膜を形成する工程をさらに有する請求項９記載の
半導体不揮発性記憶装置の製造方法。
【請求項１１】前記ゲート絶縁膜を形成する工程の後、
前記フローティングゲートを形成する工程の前に、前記
半導体基板と前記素子分離絶縁膜の形成する凹凸に沿っ
た凹凸表面を有するフローティングゲート用層を形成す
る工程をさらに有し、前記フローティングゲートを凹型の形状に形成する工程
が、前記素子分離絶縁膜の上層部分の前記フローティン
グゲート用層を除去する工程を含む請求項７記載の半導
体不揮発性記憶装置の製造方法。
【請求項１２】前記フローティングゲート用層を形成す
る工程の後、前記フローティングゲートを凹型の形状に
形成する工程の前に、前記フローティングゲート用層の
表面の形成する凹部に犠牲層を形成する工程をさらに有
し、前記素子分離絶縁膜の上層部分の前記フローティングゲ
ート用層を除去する工程が、前記フローティングゲート
用層上方からの研磨処理を施して前記素子分離絶縁膜の
上層部分の前記フローティングゲート用層を除去する工
程を含み、前記素子分離絶縁膜の上層部分の前記フローティングゲ
ート用層を除去する工程の後、前記中間絶縁膜を形成す
る工程の前に、前記犠牲層を除去する工程をさらに有す
る請求項１１記載の半導体不揮発性記憶装置の製造方
法。
【請求項１３】前記犠牲層を除去する工程が、同時に前
記素子分離絶縁膜を上面から除去して表面を低下させ、
前記フローティングゲートの外壁を露出させる工程であ
る請求項１２記載の半導体不揮発性記憶装置の製造方
法。
【請求項１４】前記フローティングゲートを凹型の形状
に形成する工程の後、前記中間絶縁膜を形成する工程の
前に、前記素子分離絶縁膜を上面から除去して表面を低
下させ、前記フローティングゲートの外壁を露出させる
工程をさらに有する請求項７記載の半導体不揮発性記憶
装置の製造方法。