KR100668958B1 - 플래쉬 메모리 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리에 대한 것으로 플로팅 게이트의 상부면에 요철을 형성한다. 이와 같이, 플로팅 게이트의 상부면에 요철을 형성하여 플로팅 게이트와 컨트롤 게이트 사이의 커패시턴스를 높이고, 이에 따라 커플링 비(C/R)가 증가되어 낮은 전압에서도 프로그램이 가능하다.
요철, 플래쉬 메모리, 플로팅 게이트, 컨트롤 게이트

Description

플래쉬 메모리 및 그 제조 방법{FLASH MEMORY AND THE MANUFACTURING PROCESS THEREOF}
도 1은 일반적인 플래쉬 메모리의 한 셀에 대한 평면도이다.
도 2 및 도 3은 도 1의 II-II 또는 III-III선에 대한 단면도이다.
도 4는 플래쉬 메모리에서 전압 및 커패시턴스 관계를 보여주는 도면이다.
도 5 및 도 6은 본 발명의 한 실시예에 따른 플래쉬 메모리의 단면도이다.
도 7 내지 도 13은 본 발명의 한 실시예에 따른 플래쉬 메모리를 제조하는 제조 방법을 순서대로 도시한 도면이다.
<도면 부호의 설명>
1: 반도체 기판 2: 게이트 산화막
3: 플로팅 게이트 4: 유전막
5: 컨트롤 게이트 7: 소스 영역
8: 드레인 영역 9: 콘택트
10: STI 11-13: 포토 레지스트
본 발명은 메모리 및 그 제조방법에 관한 것으로, 보다 상세하게는 플로팅 게이트의 상부에 요철을 형성한 플래쉬 메모리 및 그 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory)의 장점을 동시에 구현하고자 하는 데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조 공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리지만 정보의 프로그래밍과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 RAM(Random Access Memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무 자동화 기기의 하드디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜(potential) 차이에 의해 채널 내에서 핫 일렉트론이 발생되면 그 중 게이트를 이루는 다결정 실리콘과 산화막 사이의 포텐셜 장벽 이상의 에너지를 얻은 일부 일렉트론이 컨트롤(control) 게이트에 걸리는 높은 전기장에 의해 플로팅(floating) 게이트로 이동하여 저장된다.
그러면, 도 1 내지 도 3을 참조하여 종래 일반적인 플래쉬 메모리를 개략적으로 설명한다.
도 1은 일반적인 플래쉬 메모리의 한 셀에 대한 평면도이고, 도 2 및 도 3은 도 1의 II-II 또는 III-III선에 대한 단면도이다.
도 1 내지 도 3에 도시한 바와 같이 플래쉬 메모리는, 반도체 기판(100)의 소자 영역 상부의 일부 영역에 게이트 산화막(20)이 형성되어 있으며, 게이트 산화막(20)의 상부에는 폴리 실리콘으로 이루어진 플로팅 게이트(30)가 형성되어 외부와 연결되어 있지 않고 전자의 스토리지 노드(storage node) 역할을 한다.
그리고, 플로팅 게이트(30)의 상부에는 산화막과 질화막 및 산화막이 순차적으로 적층된 구조의 유전막(40)이 형성되어 있다.
이어, 유전막(40)의 상부에는 폴리 실리콘으로 이루어진 컨트롤 게이트(50)가 형성되어 일반 모스 트랜지스터에서의 게이트 역할을 한다. 그리고, 게이트 산화막(20), 플로팅 게이트(30), 유전막(40) 및 컨트롤 게이트(50)를 포함하는 게이트의 측면에는 절연막으로 형성된 스페이서(spacer)(도시하지 않음)가 형성되어 있으며, 스페이서 하부의 반도체 기판에는 반도체 기판(100)과는 반대 도전형의 불순물이 저농도로 도핑된 LDD(Lightly doped drain)(도시하지 않음)가 형성되는 것이 일반적이다. LDD와 접하는 드러난 반도체 기판(10)에는 LDD와 동일 도전형의 불순물이 고농도로 도핑된 소스 영역(70) 및 드레인 영역(80)이 형성되어 있다.
한편, 드레인 영역(80)에는 콘택트(90)가 형성되어 외부와 전기적으로 연결되어 있다.
도 1 내지 도 3에서 도시하고 있는 바와 같이 플로팅 게이트(30)는 컨트롤 게이트(50)와 유전막(40)을 사이에 두고 절연되어 있는데, 핫 일렉트론이 컨트롤 게이트(50)에서 유전막(40)을 지나 플로팅 게이트(30)로 이동시켜 프로그램하기 위 해서는 높은 전압이 인가되어야 한다. 높은 전압을 인가하기 위해서 차징 펌프(charging pump)의 트랜지스터 사이즈가 일정 수준 이상의 크기를 가져야하므로, 칩의 사이즈가 클 수밖에 없다는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 플로팅 게이트와 컨트롤 게이트간의 커패시턴스를 증가시켜 낮은 전압에서도 프로그램이 가능하며, 프로그램의 스피드도 향상시키기 위한 것이다.
이러한 과제를 해결하기 위하여 본 발명에서는 플로팅 게이트의 상부면에 요철을 형성한다.
구체적으로, 본 발명에 따른 플래쉬 메모리는 반도체 기판, 상기 반도체 기판 위에 부분적으로 형성되어 있는 게이트 산화막, 상기 게이트 산화막 위에 형성되어 있으며, 상부면에 요철이 형성되어 있는 플로팅 게이트, 상기 플로팅 게이트의 위에 형성되어 있는 유전막, 상기 유전막 위에 형성되어 있는 컨트롤 게이트를 포함한다.
상기 유전막은 산화막과 질화막 및 산화막이 순차적으로 적층된 ONO (oxide-nitride-oxide)로 형성될 수 있다.
상기 플로팅 게이트 및 상기 컨트롤 게이트는 폴리 실리콘으로 형성될 수 있다.
상기 요철의 모서리는 라운드지게 형성될 수 있다.
본 발명에 따른 플래쉬 메모리 제조 방법은 반도체 기판 위에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 위에 폴리 실리콘을 적층하고 패터닝하여 상부면에 요철을 가지는 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 및 상기 게이트 산화막 위에 유전막을 적층하는 단계; 및 상기 유전막 위에 폴리 실리콘을 적층하고 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함한다.
상기 상부면에 요철은 슬릿 마스크를 이용하여 단차가 발생하도록 패터닝하여 형성할 수 있다.
상기 게이트 산화막 위에 폴리 실리콘을 적층하고 패터닝하여 상부면에 요철을 가지는 플로팅 게이트를 형성하는 단계는 상기 폴리 실리콘 위에 제1 포토 레지스트를 적층하고 노광 현상하는 단계; 상기 제1 포토 레지스트를 마스크로 하여 상기 폴리 실리콘의 상부면을 에칭하여 홈을 형성하는 단계; 상기 제1 포토 레지스트를 제거하는 단계; 상기 폴리 실리콘 위에 제2 포토 레지스트를 적층하고 노광 현상하는 단계; 및 상기 제2 포토 레지스트를 마스크로 하여 상기 폴리 실리콘 및 상기 게이트 산화막을 패터닝하는 단계를 포함할 수 있다.
상기 제1 포토 레지스트를 제거하는 단계와 상기 제2 포토 레지스트를 적층하고 노광 현상하는 단계사이에 상기 폴리 실리콘의 상기 홈에 제3 포토 레지스트를 이용하여 상기 홈을 메우는 단계; 및 상기 제3 포토 레지스트를 에치백하는 단계를 더 포함할 수 있다.
상기 폴리 실리콘 위에 제1 포토 레지스트를 적층하고 노광 현상하는 단계는 곡면 마스크를 사용할 수 있다.
상기 제1 포토 레지스트를 마스크로 하여 상기 폴리 실리콘의 상부면을 에칭하여 홈을 형성하는 단계에서는 라운딩 에칭을 할 수 있다.
상기 제1 포토 레지스트를 마스크로 하여 상기 폴리 실리콘의 상부면을 에칭하여 홈을 형성하는 단계에서 형성된 홈은 이웃하는 홈과 45nm의 간격을 가지도록 형성할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 본 발명의 한 실시예에 따른 플래쉬 메모리에 대하여 도 5 및 도 6을 참고로 하여 상세하게 설명한다.
도 5 및 도 6은 본 발명의 한 실시예에 따른 플래쉬 메모리의 단면도이다.
본 발명의 한 실시예에 따른 플래쉬 메모리는, 반도체 기판(1)의 소자 영역 상부의 일부 영역에 게이트 산화막(2)이 형성되어 있으며, 게이트 산화막(2)의 상 부에는 폴리 실리콘으로 이루어진 플로팅 게이트(3)가 형성되어 있다. 플로팅 게이트(3)는 상부면에 요철이 형성되어 있으며, 외부와 전기적으로 연결되어 있지 않고 절연되어 있다.
그리고, 플로팅 게이트(3)의 상부에는 산화막과 질화막 및 산화막이 순차적으로 적층된 ONO(oxide-nitride-oxide)로 유전막(4)이 형성되어 있다. 유전막(4)도 플로팅 게이트(3)의 상부 요철을 따라 요철을 가진다.
이어, 유전막(4)의 상부에는 폴리 실리콘으로 이루어진 컨트롤 게이트(5)가 형성되어 있다. 컨트롤 게이트(5)는 유전막(4)의 요철을 덮으며 적층되어 있어 컨트롤 게이트(5)와 플로팅 게이트(3)는 요철로 인하여 보다 넓은 면적을 중첩하며, 그 결과 컨트롤 게이트(5)와 플로팅 게이트(3)간의 커패시턴스 값은 증가된다.
도 4는 플래쉬 메모리에서 전압 및 커패시턴스 관계를 보여주는 도면으로, 도 4를 통하여 컨트롤 게이트(5)와 플로팅 게이트(3)간의 커패시턴스와 커플링 비(Coupling Ratio; C/R)간의 관계를 살펴본다.
플래쉬 메모리에서는 단위 셀마다 도 4와 같은 전압 및 커패시턴스 관계가 형성된다. 외부에서 인가되는 전압은 소스측 전압(Vs), 콘택트(9)를 통하여 드레인 측에 인가되는 전압(Vd), 컨트롤 게이트에 인가되는 전압(Vcg) 및 기판 자체의 전압(Vsub)이 있다. 한편, 커패시턴스는 게이트 산화막(2)을 중심으로 플로팅 게이트(3)와 소스 영역(7), 드레인 영역(8) 및 기판(1) 사이에 각각 형성되는 커패시턴스(Csource, Cdrain, Ctunnel), 유전막(4)을 중심으로 플로팅 게이트(3)와 컨트롤 게이 트(5)사이에 형성되는 커패시턴스(Cono), 인접하는 플로팅 게이트(3)간의 커패시턴스(CGtoG) 및 콘택트(9)와 플로팅 게이트(3)간의 커패시턴스(CConttoG)가 있다.
여기서 커플링 비(C/R)는 다음과 같은 식으로 정해진다.
Figure 112005049544735-pat00001
Figure 112005049544735-pat00002
여기서 Cdrain 과 Csource 값은 다른 C 값에 비하여 작아 무시할 수 있다.
이상과 같이 정의되는 커플링 비(C/R)는 플래쉬 메모리에서 중요한 팩터(factor)인데, 이는 플로팅 게이트(3)가 직접 외부로부터 전압이 인가되는 것이 아니라 커플링 비(C/R)에 비례하여 컨트롤 게이트(5)에 인가된 전압이 인가된다. 그러므로 커플링 비(C/R)를 크게 하면 보다 낮은 전압으로 플로팅 게이트(3)에 프로그램이 가능하게 되며, 본 발명에서는 커플링 비(C/R)를 크게 하기 위하여 플로팅 게이트(3)의 상부면에 요철을 형성하여 플로팅 게이트(3)와 컨트롤 게이트(5) 사이의 커패시턴스(Cono)를 크게 한다.
이하에서는 도 7 내지 도 13을 이용하여 본 발명의 한 실시예에 따른 플래쉬 메모리 제조 방법에 대하여 살펴본다.
도 7 내지 도 13은 기판(1)에 STI(shallow trench isolation; 10)을 형성하고, 게이트 산화막(2)을 형성한 이후 공정을 도시하고 있다.
일반적으로 STI(10)는 반도체 기판(1)에 홈을 파고 여기에 SiO2 따위를 채워 형성한다. 그 후 반도체 기판(1)의 액티브 영역에 산화막을 성장시켜 게이트 산화막(2)을 형성한다.
그 후, 도 7에서 도시하고 있는 바와 같이 폴리 실리콘(3-1)을 증착한 후 제1 포토 레지스트(11)를 형성하고 제1 마스크를 사용하여 제1 포토 레지스트(11)를 홈을 가지도록 패터닝한다. 여기서 홈은 선형으로 길게 형성되어 있는 것이 바람직하다. 도 7에서와 같이 제1 포토 레지스트(11)의 에지부분이 곡면을 가지도록 하기 위해 곡면 마스크를 사용하는 것이 바람직하며, 제1 포토 레지스트(11) 간의 간격은 좁을수록 좋으며, 본 실시예에서는 45nm 정도의 간격으로 형성하는 것이 바람직하다.
그 후 도 8에서 도시하고 있는 바와 같이 드라이 에칭을 하여 제1 포토 레지스트(11)와 플로팅 게이트용 폴리 실리콘(3-1)을 식각한다. 여기서 드라이 에칭시 도 8에서 도시하고 있는 바와 같이 폴리 실리콘(3-1)에 형성된 홈의 모서리가 둥글게 형성되도록 하기 위해서는 라운딩 에칭(rounding etching)을 하는 것이 바람직하다.
그 후 도 9와 같이 제1 포토 레지스트(11)를 제거한다. 이때, 습식 클리닝을 하여 제1 포토 레지스트(11)를 완전하게 제거하고 표면을 깨끗하게 하는 것이 바람직하다.
도 10 및 도 11은 플로팅 게이트(3)에 형성되는 요철의 모서리가 부드러운 곡면을 가지도록 하기 위하여 추가적으로 행하는 공정으로 반드시 적용될 필요는 없다.
도 10에서 도시하고 있는 바와 같이 플로팅 게이트용 폴리 실리콘(3-1)의 홈에 제2 포토 레지스트(12)를 채운다. 그 후, 드라이 애셔(dry asher)를 이용하여 폴리 실리콘(3-1)에서 홈이 형성되지 않은 표면을 노출시킨다.
그 후, 도 11에서 도시하고 있는 바와 같이 에치백(etch back)을 하여 제2 포토 레지스트(12)를 제거한다. 여기서도 습식 클리닝을 하여 표면을 깨끗하게 하는 것이 바람직하다.
이렇게 함으로서 에치백 후 폴리 실리콘(3-1) 홈의 모서리가 둥글게 형성된다.
그 후, 제3 포토 레지스트(13)를 형성한 후, 플로팅 게이트용 마스크를 이용하여 노광하고 현상하여 도 12와 같이 제3 포토 레지스트(13)를 패터닝한다.
그 후, 도 13과 같이 제3 포토 레지스트(13)를 마스크로 하여 폴리 실리콘(3-1)과 게이트 산화막(2)을 식각한다. 이와 같이 홈을 가지는 폴리 실리콘(3-1)을 식각함으로써 요철이 상부면에 형성된 플로팅 게이트를 형성한다.
그 후, 산화막과 질화막 및 산화막이 순차적으로 적층된 ONO (oxide-nitride-oxide)로 유전막(4)을 형성하고, 그 위에 컨트롤 게이트용 폴리 실리콘을 적층하여 도 5 및 도 6과 같은 플래쉬 메모리를 형성한다.
이상에서 살펴본 바와 같은 방법으로 플래쉬 메모리의 플로팅 게이트(3) 상부면에 요철을 형성할 수도 있으나, 이와 다른 다양한 방법으로 요철을 형성할 수도 있다.
한 예로 슬릿 마스크를 사용하여 포토 레지스트에 노광되는 빛의 양을 다르게하여 현상할 때 남게되는 포토 레지스트의 양을 조절한다. 이러한 포토 레지스트를 마스크로 식각을 하면 식각의 양을 조절하는 방법으로 요철을 형성할 수도 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 살펴본 바와 같이, 플로팅 게이트의 상부면에 요철을 형성하여 플로팅 게이트와 컨트롤 게이트 사이의 커패시턴스를 높이고, 이에 따라 커플링 비(C/R)가 증가되어 낮은 전압에서도 프로그램이 가능하다.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 기판 위에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 위에 폴리 실리콘을 적층하고 슬릿마스크를 이용하여 단차가 발생하도록 패터닝하여, 상부면에 요철을 가지는 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 및 상기 게이트 산화막 위에 유전막을 적층하는 단계; 및
    상기 유전막 위에 폴리 실리콘을 적층하고 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 제조 방법.
  6. 삭제
  7. 제5항에서,
    상기 게이트 산화막 위에 폴리 실리콘을 적층하고 패터닝하여 상부면에 요철을 가지는 플로팅 게이트를 형성하는 단계는
    상기 폴리 실리콘 위에 제1 포토 레지스트를 적층하고 노광 현상하는 단계;
    상기 제1 포토 레지스트를 마스크로 하여 상기 폴리 실리콘의 상부면을 에칭하여 홈을 형성하는 단계;
    상기 제1 포토 레지스트를 제거하는 단계;
    상기 폴리 실리콘 위에 제2 포토 레지스트를 적층하고 노광 현상하는 단계; 및
    상기 제2 포토 레지스트를 마스크로 하여 상기 폴리 실리콘 및 상기 게이트 산화막을 패터닝하는 단계를 포함하는 플래쉬 메모리 제조 방법.
  8. 제7항에서,
    상기 제1 포토 레지스트를 제거하는 단계와 상기 제2 포토 레지스트를 적층하고 노광 현상하는 단계사이에
    상기 폴리 실리콘의 상기 홈에 제3 포토 레지스트를 이용하여 상기 홈을 메우는 단계; 및
    상기 제3 포토 레지스트를 에치백하는 단계를 더 포함하는 플래쉬 메모리 제조 방법.
  9. 제7항에서,
    상기 폴리 실리콘 위에 제1 포토 레지스트를 적층하고 노광 현상하는 단계는 곡면 마스크를 사용하는 플래쉬 메모리 제조 방법.
  10. 제7항에서,
    상기 제1 포토 레지스트를 마스크로 하여 상기 폴리 실리콘의 상부면을 에칭하여 홈을 형성하는 단계에서는 라운딩 에칭을 하는 플래쉬 메모리 제조 방법.
  11. 제7항에서,
    상기 제1 포토 레지스트를 마스크로 하여 상기 폴리 실리콘의 상부면을 에칭하여 홈을 형성하는 단계에서 형성된 홈은 이웃하는 홈과 45nm의 간격을 가지도록 형성하는 플래쉬 메모리 제조 방법.
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