KR100593599B1 - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 31
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 229920005591 polysilicon Polymers 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체기판의 소노스구조 형성영역을 임의의 깊이로 식각하여 트렌치를 형성하는 단계와; 상기 트렌치가 형성 된 상기 반도체기판 상에 오엔오(ONO)막을 형성하는 단계; 상기 트렌치의 내벽면 및 상기 트렌치 주변의 오엔오막을 남김과 아울러 상기 반도체기판의 나머지 영역의 오엔오막을 제거하는 단계와; 상기 오엔오막 외측의 반도체기판 상에 게이트산화막을 형성하는 단계와; 상기 반도체기판 상에 다결정실리콘을 증착시켜 상기 트렌치를 채우는 단계와; 상기 다결정실리콘을 제거하여 상기 게이트산화막 및 상기 트렌치 상에 각각 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 본 발명은 게이트전극을 형성하는 다결정 실리콘의 양측면을 ONO층이 둘러 싸고 있기 때문에 질화막의 크기가 극대화되어 데이터 집적률이 향상될 뿐 아니라, 데이터를 기록 및 소거함에 있어서, 종래와 동일한 전압으로 더 많은 양의 데이터를 저장할 수 있으므로, 낮은 비용으로 고밀도의 소자를 만들 수 있다.
SONOS, ONO막, 게이트 전극, 다결정 실리콘층
Description
도 1은 종래의 소노스(SONOS: silicon-oxide-nitride-oxide-silicon) 구조의 비휘발성 메모리 소자의 셀 영역을 나타낸 단면 구조도.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 소노스(SONOS: silicon-oxide-nitride-oxide-silicon)구조를 갖는 비휘발성 메모리소자의 질화막층의 면적을 증가시킴으로써 메모리 집적도를 향상시키는 한편 낮은 전압으로 소거 및 기록을 가능케 하여 적은 비용으로 고 집적밀도를 가진 소자를 만들 수 있도록 하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 메모리소자들 중에 비휘발성 메모리소자는 전원이 공급되지 않을지라 도 전상태의 정보(previous data)가 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 반도체 메모리(Nonvolatile Semiconductor Memories; NVSM) 기술은 크게 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 혹은 3중으로 적층된 적층게이트 계열로 구분되며, 일반적으로, 적층게이트 구조(stacked gate structure)가 비휘발성 메모리소자의 셀 트랜지스터에 널리 채택되고 있다.
적층게이트 구조는 셀 트랜지스터의 채널 영역 상에 차례로 적층된 터널산화막, 부유게이트, 게이트층간 유전체막 및 제어게이트 전극을 포함하는데, 특히, 고집적 비휘발성 메모리소자의 경우에, 부유게이트의 표면적을 증가시키기 위한 방법으로 소노스(SONOS: silicon-oxide-nitride-oxide-silicon)게이트 구조를 갖는 셀 트랜지스터가 제안된 바 있다.
SONOS구조를 가진 SONOS 소자는 비휘발성 메모리 소자와 유사하게 읽기(read), 쓰기(program) 및 소거(erase)의 세가지 동작으로 구분된다. 쓰기 동작의 경우, 셀의 트랜지스터의 게이트와 드레인에 프로그램 전압을 인가시켜 핫 전자(hot electron)를 형성한 후 게이트 절연막의 터널링(tunneling)에 의해 드레인의 인접 영역의 질화막에 포획함으로써 데이터의 쓰기가 이루어진다. 한편, 소거 동작의 경우, 게이트와 드레인 및 소스를 오픈시켜 반도체 기판에 소거 전압을 인가시킴으로써, 질화막에 포획되었던 전자를 반도체 기판 측으로 밀어냄으로써 데이터의 소거가 이루어진다.
종래의 SONOS 구조를 갖는 비휘발성 메모리 소자는 도 1에 도시된 바와 같이, P형 반도체기판(10)의 액티브 영역의 셀(cell) 영역이 반도체기판(10)의 필드 영역의 트렌치(11) 내의 소자 분리막(13)에 의해 정의된다. 셀 영역의 반도체기판(10) 상에는 전체적으로 게이트산화막(15)이 형성되고, 게이트산화막(15) 상에 소정 이격 간격을 가지고 제1, 2게이트전극(21),(23)이 형성되며, 제1게이트전극(21)과 제2게이트전극(23) 사이에는 제3게이트전극(35)이 형성되는데, 제3게이트전극(35)은 게이트산화막(15) 상에 질화막(31)과 산화막(33)을 증착시킨 후 형성된다.
제3게이트전극(35)의 게이트산화막(15)과 질화막(31) 및 산화막(33)은 ONO(oxide-nitride-oxide)막(30)을 구성하는데, 여기서, 게이트산화막(15)은 ONO막(30)의 하부 터널링 산화막으로 작용하고, 그 위에 증착된 질화막(31)은 ONO막(30)의 트랩(trap) 질화막으로 작용하며, 산화막(33)은 제3게이트전극(35)과 직접 접촉되어 ONO막(30)의 상부 산화막으로서 역할을 담당한다.
그런데, 종래의 SONOS 구조를 갖는 비휘발성 메모리 소자를 제조하는 경우, 상기 반도체 기판(10)의 셀 영역 상에 게이트 절연막(15)을 형성하고, 상기 게이트 절연막(15) 상에 제 1, 2 게이트 전극(21),(23)을 위한 다결정 실리콘층을 적층하고, 사진식각공정을 이용하여 상기 다결정 실리콘층의 불필요 부분을 제거시킴으로써 상기 제 1, 2 게이트 전극(21),(23)을 형성한다.
그런 다음, 상기 게이트 절연막(15)과 제 1, 2 게이트 전극(21),(23) 상에 상기 질화막(31)과 산화막(33)을 순차적으로 적층하고, 상기 산화막(33) 상에 상기 제 3 게이트 전극(35)을 위한 다결정 실리콘을 적층하고, 사진식각공정을 이용하여 상기 다결정 실리콘층과 산화막(33) 및 질화막(31)을 제거시킴으로써 상기 제 3 게 이트 전극(35)을 형성한다.
한편, 종래에는 데이터가 저장되는 질화막 층이 산화막을 통해 접촉되는 제3게이트전극의 면적과 동일한 영역에 걸쳐 형성되므로 데이터가 저장될 수 있는 영역이 한정되어 집적도를 향상시키기가 용이하지 않다는 문제점이 있었다.
따라서, 본 발명의 목적은 소노스(SONOS: silicon-oxide-nitride-oxide-silicon)구조를 갖는 비휘발성 메모리소자의 질화막층의 면적을 증가시킴으로써 메모리 집적도를 향상시키는 한편 낮은 전압으로 소거 및 기록을 가능케하여 적은 비용으로 고 집적밀도를 가진 소자를 만들 수 있도록 하는 반도체 소자의 제조 방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체기판의 소노스구조 형성영역을 임의의 깊이로 식각하여 트렌치를 형성하는 단계와; 상기 트렌치가 형성 된 상기 반도체기판 상에 오엔오(ONO)막을 형성하는 단계; 상기 트렌치의 내벽면 및 상기 트렌치 주변의 오엔오막을 남김과 아울러 상기 반도체기판의 나머지 영역의 오엔오막을 제거하는 단계와; 상기 오엔오막 외측의 반도체기판 상에 게이트산화막을 형성하는 단계와; 상기 반도체기판 상에 다결정실리콘을 증착시켜 상기 트렌치를 채우는 단계와; 상기 다결정실리콘을 제거하 여 상기 게이트산화막 및 상기 트렌치 상에 각각 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 트렌치를 형성하는 단계는, 상기 트렌치의 깊이를 게이트전극의 높이의 5~100%로 만드는 단계인 것이 가장 바람직 하다.
그리고, 상기 트렌치의 내벽면에 형성된 상기 ONO층의 높이는 상기 게이트전극의 높이의 5~100%인 것이 바람직 하다.
또한, 상기 게이트전극을 형성하는 단계는, 상기 게이트전극을 사진식각하기 위해 상기 다결정실리콘 상에 도포되는 감광막의 상부 및 하부 중 어느 한 편에 BARC(Bottom Anti-Reflect Coating)막을 200~1300Å으로 형성하는 단계를 포함하는 것이 가능하다.
그리고, 상기 오엔오막은 20~100Å의 하부 산화막과, 30~200Å의 트랩 질화막과, 50~200Å의 상부 산화막으로 형성하는 것이 바람직 하다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
본 발명에 따르면, 먼저 도 2a에 도시 된 바와 같이, 반도체 기판(10)의 SONOS구조 형성 영역에 게이트전극의 높이의 5~100% 깊이로 트렌치(55)를 형성한 다. 트렌치(55)의 형성과정은 다음과 같다. 단결정실리콘기판과 같은 반도체기판(10)에 예를 들어, 저압화학기상증착(LPCVD) 공정에 의해 하드마스크층, 예를 들어 질화막(51)을 적층한다. 여기서, 질화막(51)은 후속의 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정에서 식각 정지막으로서의 역할을 담당한다. 그런 다음, 질화막(51) 상의 ONO막의 패턴영역에 트렌치 형성을 위한 감광막(53)의 패턴을 스핀코팅(spin-coating)한 후 상기 감광막(53)의 패턴을 식각 마스크층으로 이용하여, 예를 들어 반응성 이온 식각(Reactive Ion Etching: RIE)고정 또는, 고밀도 플라즈마식각(High Density Plasma : HDP)장치를 이용하여 제거시킴으로써 상기 반도체 기판(10)의 필드 영역을 노출시키고, 계속하여 상기 반도체 기판(10)을 예를 들어 반응성 이온 식각 공정 또는 고밀도 플라즈마식각 공정에 의해 소정 깊이로 식각한다. 따라서, 상기 반도체 기판(10)의 필드 영역에 트렌치(55)가 형성된다. 이후, 감광막(53)을 애싱(ashing) 공정 ,또는 스트리핑(stripping) 공정을 통해 제거하고 나서 상기 반도체 기판(10)을 예를 들어, 세정액을 이용한 습식 세정공정에 의해 세정한다.
도 2b를 참조하면, 그런 다음 트렌치(55)가 형성된 반도체기판(10)의 전역 상에 ONO막(40)을 위한 하부산화막(41)과 질화막(43)과 상부산화막(45)을 순차적으로 형성한다.
상기 하부산화막(41)을 예를 들어 습식 산화공정에 의해 20~100Å의 두께로 성장시키고, 질화막(43)을 저압화학기상증착 공정에 의해 30~200Å의 두께로 적층하고, 상기 상부산화막(45)을 고온 산화(HTO: high temperature oxidation) 공정에 의해 50~200Å정도로 형성한다.
즉, 본 발명의 ONO막(40)의 경우 트렌치(55)의 내벽면 상에 개재되므로 종래 반도체기판(10)의 평판면 위에 형성하는 것 보다 더 두껍게 도포하는 것이 가능하다. 이에 따라, 트랩 질화막의 역할을 수행하는 질화막(43)의 두께를 종래에 비해 3~4배까지 증가시킬 수 있다.
도 2c를 참조하면, 이후, 트렌치(55)가 형성 된 반도체기판(10)의 패턴형성 영역 상에 게이트 산화막(63)을 예를 들어, 열산화공정에 의해 20~50??의 두께로 형성한다. 이를 좀 더 상세히 언급하면, 도면에 도시하지 않았지만, 상기 게이트산화막(63)의 형성 공정을 진행하기 전에 상기 반도체기판(10)의 노출된 액티브 영역의 전역 상에 고압 게이트 산화막을 형성하고, 사진식각공정을 이용하여 상기 반도체 기판(10)의 고압 로직 영역 상에 상기 고압 게이트 산화막을 남기고 상기 반도체 기판(10)의 나머지 영역 상의 고압 게이트산화막을 제거시킨다. 그 다음에, 상기 반도체기판(10)의 저압 로직 영역과 셀 영역 상에 예를 들어, 열산화공정에 의해 저압 게이트산화막과 같은 게이트산화막(63)을 형성한다. 그리고, 반도체기판(10)의 전역 및 트렌치(55)를 갭 필링(gap filling)하도록 다결정실리콘층(65)을 적층한다.
이어서, 다결정실리콘층(65) 상에 N형 불순물 이온주입 영역을 노출하는 이온주입 마스크층으로서 감광막(미도시)의 패턴을 형성하고 상기 셀 영역의 다결정실리콘층(65)에 N형 불순물, 예를 들어 인(P)을 이온주입한다. 이때, 상기 셀 영역과 함께 상기 고압 로직 영역과 저압 로직 영역의 NMOS 트랜지스터를 위한 다결정 실리콘층에 상기 인(P)을 함께 이온주입한다.
그 다음에, 상기 감광막의 패턴을 제거하고 나서 상기 반도체 기판(10)을 예를 들어 세정액을 이용해 세정시킨다.
도 2d를 참조하면, 이후, 사진식각공정을 이용하여 도 2c의 다결정 실리콘층(65)을 상기 게이트산화막(63)의 게이트 전극 형성영역에 남김으로써 제1, 2게이트 전극(71),(73)을 각각 형성함과 아울러, 내벽면에 ONO막(40)이 적층 된 트렌치 형성영역에 남김으로써 제 3 게이트 전극(75)을 형성한다.
이상 설명한 바와 같이, 본 발명은 ONO층을 갖는 게이트전극의 형성 영역을 식각하여 트렌치를 형성하고 트렌치 내벽면을 감싸도록 ONO층을 증착시킨 후 다결정실리콘을 증착하여 고압 로직 영역 및 저압 로직 영역 상에 게이트 전극을 동시에 형성하므로 질화막층의 면적을 증가시킬 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은, ONO층을 갖는 게이트전극의 형성 영역에 트렌치를 식각하고 트렌치 내벽면을 감싸도록 ONO층을 증착시킨 후 다결정실리콘을 증착하여 고압 로직 영역 및 저 압 로직 영역 상에 게이트 전극을 동시에 형성하고 있다.
즉, 게이트전극을 형성하는 다결정 실리콘의 양측면을 ONO층이 둘러 싸고 있기 때문에 질화막의 크기가 극대화되어 데이터 집적률이 향상될 뿐 아니라, 데이터를 기록 및 소거함에 있어서, 종래와 동일한 전압으로 더 많은 양의 데이터를 저장할 수 있으므로, 낮은 비용으로 고밀도의 소자를 만들 수 있다.
Claims (5)
- 반도체기판의 소노스구조 형성영역을 임의의 깊이로 식각하여 트렌치를 형성하는 단계와;상기 트렌치가 형성 된 상기 반도체기판 상에 오엔오(ONO)막을 형성하는 단계;상기 트렌치의 내벽면 및 상기 트렌치 주변의 오엔오막을 남김과 아울러 상기 반도체기판의 나머지 영역의 오엔오막을 제거하는 단계와;상기 오엔오막 외측의 반도체기판 상에 게이트산화막을 형성하는 단계와;상기 반도체기판 상에 다결정실리콘을 증착시켜 상기 트렌치를 채우는 단계와;상기 다결정실리콘을 제거하여 상기 게이트산화막 및 상기 트렌치 상에 각각 소노스(SONOS)게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계는,상기 트렌치의 깊이를 게이트전극의 높이의 5~100%로 만드는 단계인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 트렌치의 내벽면에 형성된 상기 ONO층의 높이는 상기 게이트전극의 높이의 5~100%인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트전극을 형성하는 단계는,상기 게이트전극을 사진식각하기 위해 상기 다결정실리콘 상에 도포되는 감광막의 상부 및 하부 중 어느 한 편에 BARC(Bottom Anti-Reflect Coating)막을 200~1300Å으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 오엔오막은 20~100Å의 하부 산화막과, 30~200Å의 트랩 질화막과, 50~200Å의 상부 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100569A KR100593599B1 (ko) | 2003-12-30 | 2003-12-30 | 반도체 소자의 제조 방법 |
| DE102004063142A DE102004063142A1 (de) | 2003-12-30 | 2004-12-22 | Verfahren für die Herstellung von Halbleiter-Bauelementen |
| JP2004376936A JP2005197705A (ja) | 2003-12-30 | 2004-12-27 | 半導体デバイスを製造するための方法 |
| US11/027,079 US7005348B2 (en) | 2003-12-30 | 2004-12-29 | Methods for fabricating semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100569A KR100593599B1 (ko) | 2003-12-30 | 2003-12-30 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050068764A KR20050068764A (ko) | 2005-07-05 |
| KR100593599B1 true KR100593599B1 (ko) | 2006-06-28 |
Family
ID=34698779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030100569A KR100593599B1 (ko) | 2003-12-30 | 2003-12-30 | 반도체 소자의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7005348B2 (ko) |
| JP (1) | JP2005197705A (ko) |
| KR (1) | KR100593599B1 (ko) |
| DE (1) | DE102004063142A1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763918B1 (ko) * | 2006-07-28 | 2007-10-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US20080029803A1 (en) * | 2006-08-02 | 2008-02-07 | Infineon Technologies Ag | Programmable non-volatile memory cell |
| KR100763335B1 (ko) * | 2006-09-12 | 2007-10-04 | 삼성전자주식회사 | 트랜지스터들, 집적 회로배선들 및 그의 형성방법들 |
| KR100869745B1 (ko) | 2007-06-01 | 2008-11-21 | 주식회사 동부하이텍 | 반도체소자 및 그의 제조 방법 |
| US20120181600A1 (en) * | 2007-08-17 | 2012-07-19 | Masahiko Higashi | Sonos flash memory device |
| US8552490B2 (en) * | 2010-06-18 | 2013-10-08 | United Microelectronics Corp. | Nonvolatile memory device with a high-K charge storage layer having a U-shaped,cross-sectional structure |
| US8754338B2 (en) * | 2011-05-28 | 2014-06-17 | Banpil Photonics, Inc. | On-chip interconnects with reduced capacitance and method of afbrication |
| CN106298671A (zh) * | 2015-05-11 | 2017-01-04 | 联华电子股份有限公司 | 具sonos存储单元的非挥发性存储器的制造方法 |
| CN114335004B (zh) * | 2022-03-11 | 2022-05-17 | 江苏游隼微电子有限公司 | 一种1.5t sonos器件及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003218242A (ja) * | 2002-01-24 | 2003-07-31 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| JP2003309192A (ja) * | 2002-04-17 | 2003-10-31 | Fujitsu Ltd | 不揮発性半導体メモリおよびその製造方法 |
| KR20050064233A (ko) * | 2003-12-23 | 2005-06-29 | 주식회사 하이닉스반도체 | Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404007B1 (en) * | 1999-04-05 | 2002-06-11 | Fairchild Semiconductor Corporation | Trench transistor with superior gate dielectric |
| US6936887B2 (en) * | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
| DE10129958B4 (de) * | 2001-06-21 | 2006-07-13 | Infineon Technologies Ag | Speicherzellenanordnung und Herstellungsverfahren |
| US20030235076A1 (en) * | 2002-06-21 | 2003-12-25 | Micron Technology, Inc. | Multistate NROM having a storage density much greater than 1 Bit per 1F2 |
| US6888755B2 (en) * | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US6965143B2 (en) * | 2003-10-10 | 2005-11-15 | Advanced Micro Devices, Inc. | Recess channel flash architecture for reduced short channel effect |
-
2003
- 2003-12-30 KR KR1020030100569A patent/KR100593599B1/ko not_active IP Right Cessation
-
2004
- 2004-12-22 DE DE102004063142A patent/DE102004063142A1/de not_active Withdrawn
- 2004-12-27 JP JP2004376936A patent/JP2005197705A/ja active Pending
- 2004-12-29 US US11/027,079 patent/US7005348B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003218242A (ja) * | 2002-01-24 | 2003-07-31 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
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| KR20050064233A (ko) * | 2003-12-23 | 2005-06-29 | 주식회사 하이닉스반도체 | Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7005348B2 (en) | 2006-02-28 |
| JP2005197705A (ja) | 2005-07-21 |
| KR20050068764A (ko) | 2005-07-05 |
| DE102004063142A1 (de) | 2005-08-04 |
| US20050142759A1 (en) | 2005-06-30 |
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Legal Events
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| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120521 Year of fee payment: 7 |
|
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