JP2004056071A - 半導体素子の製造方法及びその素子 - Google Patents

Abstract

【課題】一つのセルに４ビットの情報を格納することが可能な半導体素子の製造方法を提供する。
【解決手段】ＭＯＮＯＳ構造を二段積層する。半導体基板１０上に、第１方向に配列された複数の下部ビットライン１２と下部フィールド酸化膜１４を形成して活性領域及び素子分離領域を定義し、活性領域上に第１電荷蓄積絶縁膜を形成し、第１方向と交差する第２方向に配列された複数のワードライン１８を形成し、全体構造上に酸化膜２２を蒸着して平坦化した後、ワードライン上部の酸化膜をエッチング除去し、第１電荷蓄積絶縁膜に相応するワードライン上に第２電荷蓄積絶縁膜を形成し、下部フィールド酸化膜に相応するワードライン上に上部フィールド酸化膜２６を形成し、全体構造上にポリシリコンを蒸着してイオン注入を行って上部ビットラインと上部基板を形成し、上部フィールド酸化膜上で上部ビットラインを分離する。
【選択図】図８

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、不揮発性半導体記憶素子のＭＯＮＯＳ／ＳＯＮＯＳ構造を有する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
現在、工程技術の側面からみて、不揮発性半導体メモリ技術（ＮＶＳＭ：Ｎｏｎｖｏｌａｔｉｌｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏｒｉｅｓ）は、フローティングゲート系列と２種類以上の誘電膜が二重または三重に積層されるＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）系列に大別される。
【０００３】
フローティングゲート系列は、電位井戸（Ｐｏｔｅｎｔｉａｌ　Ｗｅｌｌ）を用いて記憶特性を具現し、現在フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）として最も広く応用されているＥＴＯＸ（ＥＰＲＯＭ　Ｔｕｎｎｅｌ　Ｏｘｉｄｅ）構造が代表的である。一方、ＭＩＳ系列は、誘電膜バルク、誘電膜−誘電膜界面及び誘電膜−半導体界面に存在するトラップ（ｔｒａｐ）を用いて記憶機能を行い、現在、フラッシュＥＥＰＲＯＭとして主に応用されているＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＳＯＮＯＳ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が代表的な例である。
【０００４】
以下、添付図を参照して従来のＭＯＮＯＳ／ＳＯＮＯＳ構造を有する半導体素子を説明する。
【０００５】
図１０は従来のＭＩＳ系列不揮発性半導体記憶素子のＭＯＮＯＳ／ＳＯＮＯＳメモリ素子の断面図である。図１０に示すように、Ｐ型半導体基板１０１上の一定の領域に第１酸化膜１０２、窒化膜１０３、第２酸化膜１０４、ゲート電極１０５が順次積層され、前記積層された構造体の両側の半導体基板１０１の表面内にはソース領域１０６とドレイン領域１０７が形成されている。ここで、前記第１酸化膜１０２はトンネリング酸化膜として用いられ、第２酸化膜１０４はブロッキング酸化膜として用いられる。
【０００６】
このような半導体素子の製造方法は、半導体基板１０１上に第１酸化膜１０２を形成し、前記第１酸化膜１０２上に窒化膜１０３と第２酸化膜１０４を順次形成してＯＮＯ構造を形成する。次いで、前記ＯＮＯ構造が形成された半導体基板１０１上に不純物のドープされたポリシリコンを形成し、フォト及びエッチング工程によってゲート電極１０５を形成する。そして、前記選択的に除去されたゲート電極１０５をマスクとしてＮ型不純物イオンを注入して半導体基板１０１の表面内にソース領域１０６とドレイン領域１０７を形成する。
【０００７】
このような構造において、プログラミングはチャネルホットエレクトロンインジェクション（Ｃｈａｎｎｅｌ　Ｈｏｔ　Ｅｌｅｃｔｒｏｎ　Ｉｎｊｅｃｔｉｏｎ）方法を用いる。すなわち、ゲート電極１０５に十分大きい陽（＋）の電圧を印加すると、半導体基板１０１から電子が半導体基板の真上の第１酸化膜１０２をトンネリングして窒化膜１０３に注入される。この際、窒化膜１０３上の第２酸化膜１０４は、窒化膜１０３に注入された電子がゲート電極１０５に漏洩されることを防止すると同時に、ゲート電極１０５から窒化膜１０３へ正孔が注入されることを防止する。このような意味で半導体基板１０１上の第１酸化膜１０２をトンネリング酸化膜と称し、前記窒化膜１０３上の第２酸化膜１０４をブロッキング酸化膜（ｂｌｏｃｋｉｎｇ　ｏｘｉｄｅ）と称する。第１酸化膜１０２をトンネリングして窒化膜１０３に注入された電子は窒化膜バルクトラップ及び窒化膜の両側縁部の各界面トラップにトラッピング（ｔｒａｐｐｉｎｇ）され、しきい値電圧は増加する。
【０００８】
一方、消去のためにはホットホールインジェクション（Ｈｏｔ　Ｈｏｌｅ　Ｉｎｊｅｃｔｉｏｎ）方式を用いるが、ゲート電極１０５に陰（−）の電圧を印加して、トラッピングされた電子を半導体基板１０１に放出させ、しきい値電圧をプログラムする前の値に減少させる。ここで、第１酸化膜１０２の厚さは、プログラム及び消去の側面では減少させるほど有利であるが、記憶維持特性の側面では増加させるほど有利である。
【０００９】
このようなＭＯＮＯＳ／ＳＯＮＯＳ構造を有する不揮発性メモリ素子は、それぞれ一つのセルに２ビットの情報を格納することができる。ところで、最近はメモリ半導体素子がコンピュータまたは携帯電話を含んだ各種情報処理装置に広範囲にわたって用いられており、大量の情報を記憶しなければならないので、一つのセルに２ビットの情報を格納する方式はメモリ素子の情報格納能力において問題になる。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、積層構造を用いて一つのセルに４ビットの情報を格納することにより、データ格納能力を向上させることが可能な半導体素子の製造方法を提供することにある。
【００１１】
本発明の他の目的は、積層構造を用いて一つのセルに４ビットの情報を格納することにより、データ格納能力を向上させることが可能な半導体素子を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上に、下部ビットラインを定義するマスクを用いたイオン注入を行って、第１方向に平行に配列された複数の下部ビットラインを形成する段階と、下部ビットラインが形成された領域の内部に下部フィールド酸化膜を形成して活性領域及び素子分離領域を定義する段階と、活性領域上に第１電荷蓄積絶縁膜を形成する段階と、下部ビットラインの第１方向に対して交差する第２方向に平行に配列された複数のワードラインを形成する段階と、下部ビットライン及びワードラインを含んだ半導体基板の全体構造上に酸化膜を蒸着し平坦化した後、ワードライン上部の酸化膜をエッチングして除去する段階と、第１電荷蓄積絶縁膜に相応するワードライン上に第２電荷蓄積絶縁膜を形成し、下部フィールド酸化膜に相応するワードライン上に上部フィールド酸化膜を形成する段階と、半導体基板の全体構造上にポリシリコンを蒸着し、ポリシリコン上に上部ビットラインを定義するマスクを用いたイオン注入を行って上部ビットラインを形成し、上部基板を定義するマスクを用いたイオン注入によって上部基板を形成する段階と、上部フィールド酸化膜上に形成された上部ビットラインの所定の部分を除去して上部ビットラインを分離する段階とを含むことが好ましい。
【００１３】
前記他の目的を達成するために、本発明に係る半導体素子は、半導体基板上に第１方向に平行に配列された複数の下部ビットラインと、下部ビットライン内に形成され、活性領域及び素子分離領域を定義する下部フィールド酸化膜と、活性領域上に形成され、酸化膜上に窒化膜と酸化膜を順次積層した構造を有する第１電荷蓄積絶縁膜と、下部ビットラインの第１方向に対して交差する第２方向に平行に配列された複数のワードラインと、第１電荷蓄積絶縁膜に対応するワードライン上に形成され、酸化膜上に窒化膜と酸化膜を順次積層した構造を有する第２電荷蓄積絶縁膜と、下部フィールド酸化膜に対応するワードライン上に形成される上部フィールド酸化膜と、下部ビットラインに対応する上部フィールド酸化膜及び第２電荷蓄積絶縁膜上に第１方向に平行に配列された複数の上部ビットラインと、第２電荷蓄積絶縁膜上の複数の上部ビットラインの間に形成された上部基板とを備えることが好ましい。
【００１４】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は当技術分野で通常の知識を有する者が本発明を十分理解し得るように提供されるもので、いろいろの形に変形することができ、本発明の範囲を限定するものではない。
【００１５】
図１ないし図８は本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図及び平面図である。
【００１６】
まず、図１を参照すると、半導体基板１０上にビットライン１２を形成する。
これはビットラインのそれぞれに対応する開口部を有するマスクとなるフォトレジストパターンを形成し、前記フォトレジストパターンの開口部を介してイオン注入を行うことによりなされる。イオン注入は砒素Ａｓなどを用いて実施することができる。したがって、前記基板内にはビットラインに対応したｎ型拡散領域が多数、平行に形成される。
【００１７】
図２を参照すると、所定のアイソレーション（Ｉｓｏｌａｔｉｏｎ）工程を用いてビットライン拡散領域１２の内部に（素子分離領域となる）下部フィールド酸化膜１４を形成する。次に、しきい値電圧イオン注入工程（Ｖｔａｄｊｕｓｔ　Ｉｍｐｌａｎｔａｔｉｏｎ）を行って不純物領域（図示せず）を形成する。
【００１８】
図３を参照すると、活性領域上に第１電荷蓄積絶縁膜となる第１ＯＮＯ膜１６を形成する。より具体的には、活性領域において露出された基板上に酸化膜を形成し、前記酸化膜上に窒化膜を形成し、前記窒化膜上に再び酸化膜を形成して酸化膜−窒化膜−酸化膜の構造を有するＯＮＯ膜を形成する。この際、酸化膜及び窒化膜は化学気相蒸着法ＣＶＤなどを用いて形成することができる。
【００１９】
その後、図４（ａ）を参照すると、ビットライン１２が延長している方向にワードライン１８を形成する。ワードライン１８は所定のマスクを用いてポリシリコンで形成する。図４（ｂ）は半導体基板１０上にビットライン１２及びワードライン１８が形成された形態を示す半導体素子の平面図である。ビットラインＢＬ_ｉ−１、ＢＬ_ｉ、ＢＬ_ｉ＋１）とワードライン（ＷＬ_ｉ、ＷＬ_ｉ＋１）が互いに直交しながら多数配列されていることが分かる。結局、図４（ｂ）のＸ−Ｘ′部分に沿った断面図が図４（ａ）である。また、図４（ｂ）のＹ−Ｙ′部分に沿った断面図が図４（ｃ）であり、半導体基板上１０にビットライン１２及び下部フィールド酸化膜１４が形成されており、その上部にビットライン１２と直交する方向にワードライン１８が多数形成されていることが分かる。
【００２０】
次に、ワードライン及びビットラインを含んだ半導体基板の全体構造上に酸化膜を蒸着し、化学機械的研磨（Ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程を用いて平坦化する。この際、酸化膜は７０００Å以下の厚さに形成することが好ましい。その後、所定のマスクを用いたエッチング工程によってワードラインの上部にある酸化膜を除去する。したがって、図５を参照すると、それぞれのワードライン１８の間に酸化膜２０が形成されている構造になる。ここで、図５は酸化膜２０を形成した後、図４（ｂ）のＹ−Ｙ′部分を切断した断面図である。
【００２１】
図６を参照すると、第２電荷蓄積絶縁膜となる第２ＯＮＯ膜を形成するために、半導体基板１０の全体構造上に第１酸化膜２２を蒸着した後、第１酸化膜２２上に窒化膜２４を蒸着する。この際、第１酸化膜２２は５０Å以下の厚さに形成し、室化膜２４は６０Å以下の厚さに形成することが好ましい。窒化膜を蒸着した後、第１電荷蓄積絶縁膜となる第１ＯＮＯ膜１６が形成された領域を除いた全ての部分を開放するフォトレジストパターンを用いて、第２電荷蓄積絶縁膜となる第２ＯＮＯ膜が形成される領域を除いた全ての部分の窒化膜を除去する。
【００２２】
図７を参照すると、全体構造上に酸化膜を蒸着し、所定のマスクを用いたエッチング工程によって、ビットライン１２の下部フィールド酸化膜１４に対応する上部フィールド酸化膜２６を形成する。その後、フォトレジストパターン形成の誤差（ミスアライン）によってワードライン上の酸化膜が除去できるので、これを防止するために酸化膜を蒸着し、スペーサ（図示せず）を形成する。この際、酸化膜は５００Å以下の厚さに蒸着することが好ましい。
【００２３】
図８を参照すると、半導体基板１０の全体構造上に５０Å以下の厚さに第２酸化膜２８を蒸着する。これにより、第２ＯＮＯ膜２２、２４及び２８の形成が完了する。
【００２４】
次いで、半導体基板１０の全体構造上にポリシリコンを蒸着する。その後、所定のマスクを用いたイオン注入を行って、ビットラインとして用いられるＮ^＋領域３０と基板として用いられるＰ^＋領域３２を定義する。次に、所定のマスクを用いたエッチング工程を行って、上部フィールド酸化膜２６上に形成されたＮ^＋領域を所定の部分除去して各ビットライン３０を分離する。
【００２５】
次に、前記製造方法で形成された半導体素子の動作を図９に基づいて説明する。図９は本発明の一実施例に係る積層構造を有する半導体素子の動作を説明するための素子の断面図である。第１ないし第４ビットライン９０、９１、９２及び９３、共通ワードライン９４、第１及び第２ＯＮＯ膜９５及び９６、下部基板９７及び上部基板９８、下部フィールド酸化膜９９及び上部フィールド酸化膜１００からなる。ここで、第１ビットライン９０は第１ソースとして用いられ、第２ビットライン９１は第１ドレインとして用いられる。また、第３ビットライン９２は第２ソースとして用いられ、第４ビットライン９３は第２ドレインとして用いられる。共通ゲートとして用いられるワードライン９４は上部及び下部構造が共通として使用し、電子をトラッピングするためのＯＮＯ膜９５及び９６は上部及び下部構造に形成されている。
【００２６】
まず、上部のプログラム過程について説明する。プログラムを行うために、第１ソース９０は接地され、第１ドレイン９１には大きい正電圧＋Ｖ_ｗ１が、また共通ゲート９４には大きい正電圧＋Ｖ_ｇ１がそれぞれ印加される。その結果、チャネル領域の第１ドレイン９１において電子の加速によってチャネル内にホットエレクトロンが発生し、このようにして形成されたホットエレクトロンが第１ＯＮＯ膜９５内に注入される。注入されたホットエレクトロンは、第１ＯＮＯ膜９５内で第１ドレイン９１近傍の部分に保管維持される。第１ドレイン９１と第１ソース９０に印加される駆動電圧を変えて印加することにより、同一のホットエレクトロンの注入を第１ＯＮＯ膜９５の第１ソース９０近傍において行うことも可能である。したがって、第１ＯＮＯ膜９５を有する下部トランジスタには、１セル２ビットプログラムが可能になる。同一の方法で第２ソース９２、第２ドレイン９３及び共通ゲート９４にそれぞれ接地、＋Ｖ_ｗ２及び＋Ｖ_ｇ２を印加すると、第２ＯＮＯ膜９６にホットエレクトロンがトラッピングされて２ビット書き込みが可能になり、結局１セル４ビットプログラムが可能になる。
【００２７】
次いで、プログラムされた情報を消去する際には、第１ドレイン９１に大きい正電圧＋Ｖ_ｅを印加し、また共通ゲート９４に大きい負電圧−Ｖ_ｇ３を印加することにより、第１ドレイン９１から第１ＯＮＯ膜９５へホールを注入し、第１ＯＮＯ膜９５内で第１ドレイン９１近傍領域に蓄積されていた電子を消滅させる。電子が第１ＯＮＯ膜９５内の第１ソース９０近傍領域に蓄積されている場合には、このようなホール注入を第１ソース９０から行えばよい。また、第２ＯＮＯ膜９６に格納された情報を消去するときにも同一の方法で実施する。
【００２８】
そして、第１ＯＮＯ膜９５の第１ドレイン９１領域にプログラムされた情報を読み出す場合には、共通ゲート電極９４に所定のゲート電圧Ｖ_ｇ４を印加し、第１ドレイン９１は接地し、第１ソース９０に読み出し電圧Ｖ_ｒを印加する。その結果、第１ＯＮＯ膜９５の第１ドレイン９１の近傍領域に電子が蓄積されていない場合には、半導体基板９７内を第１ゲート電極９４の真下に形成されたチャネルを介してキャリアが第１ドレイン９１から第１ソース９０へ流れることが可能である。逆に、第１ＯＮＯ膜９５の第１ドレイン９１の近傍領域に電子が蓄積されている場合には、共通ゲート電極９４の真下のチャネルが第１ドレイン９１において遮断される。一方、第１ＯＮＯ膜９５の第１ソース９０の近傍領域にプログラムされた情報を読み出す場合には、第１ソース９０は接地し、第１ドレイン９１には読み出し電圧Ｖ_ｒを印加して実施する。また、第２ＯＮＯ膜９６に格納された情報を読み出すときにも同一の方法で実施する。
【００２９】
【発明の効果】
以上述べたように、本発明に係る半導体素子の製造方法は、ＭＯＮＯＳ／ＳＯＮＯＳ構造を有する半導体素子のセル上部にＯＮＯ層及びビットラインを積層構造で形成するので、一つのセルに４ビットの情報を格納することにより、データ格納容量を増加させ、セルの密度を向上させて、結果としてメモリチップのサイズを減らすことができ、生産コストを減らすことができるという効果を奏する。
【００３０】
以上、本発明の好適な実施例によって詳細に説明したが、本発明は、前記実施例に限定されるものではなく、本発明の技術的思想から外れない範囲内で、当分野で通常の知識を有する者によって様々な変形が可能である。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図及び平面図である。
【図２】本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図及び平面図である。
【図３】本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図及び平面図である。
【図４】本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図及び平面図である。
【図５】本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図及び平面図である。
【図６】本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図及び平面図である。
【図７】本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図及び平面図である。
【図８】本発明の一実施例に係る半導体素子の製造方法を説明するための素子の断面図及び平面図である。
【図９】本発明の一実施例に係る積層構造を有する半導体素子の動作を説明するための素子の断面図である。
【図１０】従来の技術に係るＭＯＮＯＳ／ＳＯＮＯＳメモリ素子の断面図である。
【符号の説明】
１０…半導体基板
１２…ビットライン（ビットライン拡散領域）
１４…下部フィールド酸化膜
１６…第１ＯＮＯ膜
１８…ワードライン
２０…酸化膜
２２…第１酸化膜
２４…窒化膜
２６…上部フィールド酸化膜
２８…第２酸化膜
３０…ビットライン
９０、９１、９２及び９３…第１ないし第４ビットライン
９４…共通ワードライン
９５及び９６…第１及び第２ＯＮＯ膜
９７…下部基板
９８…上部基板
９９…下部フィールド酸化膜
１００…上部フィールド酸化膜

Claims (7)

1. （ａ）半導体基板上に下部ビットラインを定義するマスクを用いたイオン注入を行って、第１方向に平行に配列された複数の下部ビットラインを形成する段階と、
   （ｂ）前記下部ビットラインが形成された領域の内部に下部フィールド酸化膜を形成して活性領域及び素子分離領域を定義する段階と、
   （ｃ）前記活性領域上部に第１電荷蓄積絶縁膜を形成する段階と、
   （ｄ）前記下部ビットラインの第１方向に対して交差する第２方向に平行に配列された複数のワードラインを形成する段階と、
   （ｅ）前記下部ビットライン及びワードラインを含んだ前記半導体基板の全体構造上に酸化膜を蒸着し平坦化した後、前記ワードライン上の酸化膜をエッチングして除去する段階と、
   （ｆ）前記第１電荷蓄積絶縁膜に相応する前記ワードライン上に第２電荷蓄積絶縁膜を形成し、前記下部フィールド酸化膜に相応する前記ワードライン上に上部フィールド酸化膜を形成する段階と、
   （ｇ）前記半導体基板の全体構造上にポリシリコンを蒸着し、該ポリシリコンに上部ビットラインを定義するマスクを用いたイオン注入によって上部ビットラインを形成し、上部基板を定義するマスクを用いたイオン注入を行って上部基板を形成する段階と、
   （ｈ）前記上部フィールド酸化膜上に形成された前記上部ビットラインの所定の部分を除去して前記上部ビットラインを分離する段階とを含むことを特徴とする半導体素子の製造方法。
2. 前記（ｃ）段階は、
   前記活性領域上に第１酸化膜を形成する段階と、
   前記第１酸化膜上に窒化膜を形成する段階と、
   前記窒化膜上に第２酸化膜を形成する段階とを含んでなることを特徴とする請求項１記載の半導体素子の製造方法。
3. 前記（ｅ）段階の前記酸化膜は、７０００Å以下の厚さに形成することを特徴とする請求項１記載の半導体素子の製造方法。
4. 前記（ｆ）段階は、
   前記半導体基板の全体構造上に第１酸化膜及び窒化膜を順次蒸着する段階と、前記第１電荷蓄積絶縁膜が形成された部分を除いた全ての部分の前記窒化膜を除去する段階と、
   前記半導体基板の全体構造上に酸化膜を蒸着しエッチングして、前記下部フィールド酸化膜に対応する上部フィールド酸化膜を形成する段階と、
   前記半導体基板の全体構造上に第２酸化膜を蒸着する段階とを含むことを特徴とする請求項１記載の半導体素子の製造方法。
5. 前記第１酸化膜は、５０Å以下の厚さに形成し、前記窒化膜は６０Å以下の厚さに形成し、前記第２酸化膜は５０Å以下の厚さに形成することを特徴とする請求項４記載の半導体素子の製造方法。
6. 半導体基板上に第１方向に平行に配列された複数の下部ビットラインと、
   前記下部ビットライン内に形成され、活性領域及び素子分離領域を定義する下部フィールド酸化膜と、
   前記活性領域上に形成され、酸化膜上に窒化膜と酸化膜を順次積層した構造を有する第１電荷蓄積絶縁膜と、
   前記下部ビットラインの前記第１方向に対して交差する第２方向に平行に配列された複数のワードラインと、
   前記第１電荷蓄積絶縁膜に対応する前記ワードライン上に形成され、酸化膜上に窒化膜と酸化膜を順次積層した構造を有する第２電荷蓄積絶縁膜と、
   前記下部ビットラインに対応するワードライン上に形成される上部フィールド酸化膜と、
   前記下部ビットラインに対応する前記上部フィールド酸化膜及び第２電荷蓄積絶縁膜上に第１方向に平行に配列された複数の上部ビットラインと、
   前記第２電荷蓄積絶縁膜上の複数の上部ビットライン間に形成された上部基板とを備えることを特徴とする半導体素子。
7. 前記第２電荷蓄積絶縁膜の酸化膜は５０Å以下の厚さに形成し、前記第２電荷蓄積絶縁膜の前記窒化膜は６０Å以下の厚さに形成することを特徴とする請求項６記載の半導体素子。

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