KR100751680B1 - 플래시 메모리 소자 - Google Patents

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박선미
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    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
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Abstract

본 발명은 소오스/드레인을 사이에 두고 순차적으로 배열되는 이븐 전원전압 선택라인, 이븐 비트라인 선택라인, 오드 비트라인 선택라인, 오드 전원전압 선택라인, 이븐 및 오드 전원전압 선택라인 양단의 소오스/드레인 부 각각에 제 1 및 제 2 콘택 플러그로 연결되는 전원전압 라인 및 제 1 및 제 2 콘택 플러그보다 넓고 전원전압 라인과 제 1 및 제 2 콘택 플러그를 연결하는 패드막으로 이루어진다.
플래시, 콘택, 금속배선, 오버레이 마진, 패드, 페이지 버퍼

Description

플래시 메모리 소자{Flash memory device}
도 1a 내지 도 1b는 종래의 플래시 메모리 소자를 설명하기 위한 도면이다.
도 2a 내지 도 2b는 본 발명의 일 실시예에 따른 플래시 메모리 소자를 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 플래시 메모리 소자를 설명하기 위한 레이아웃도이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 나타낸 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 플래시 메모리 소자의 단면도이다.
<도면의 주요 부분에 따른 부호의 설명>
11 : 메모리 셀 어레이
B1~Bn : 비트라인 선택부
P1~Pn : 페이지 버퍼
100, 200 : 패드
21~25, 101~105, 201~205 : 콘택 플러그
301 : 반도체 기판 302 : 제 1 층간 절연막
303a : 제 1 콘택 플러그 303b : 패드
304 : 제 2 층간 절연막 305 : 제 2 콘택 플러그
306 : 금속배선
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 페이지 버퍼의 고전압 회로부의 오버레이 마진을 확보하기 위한 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리 소자는 데이터를 저장하는 메모리 셀 어레이와 데이터의 프로그램 및 독출 동작을 위한 페이지 버퍼를 포함한다. 메모리 셀 어레이와 페이지 버퍼는 복수의 비트라인들로 연결되는데, 복수의 비트라인들은 이븐(even) 및 오드(odd) 비트라인이 하나의 쌍을 이루어 하나의 페이지 버퍼와 연결된다. 이때, 메모리 셀 어레이와 페이지 버퍼간에 비트라인 선택부가 형성되어 있다. 비트라인 선택부는 고전압을 비트라인으로 전달하고 메모리 셀 어레이와 페이지 버퍼간을 연결한다.
도 1a 내지 도 1b는 종래의 플래시 메모리 소자를 설명하기 위한 도면이다.
도 1a를 참조하면, 플래시 메모리 소자(10)는 메모리 셀 어레이(11), 복수의 비트라인 선택부들(B1~Bn; n은 정수) 및 복수의 페이지 버퍼들(P1~Pn)을 포함한다. 메모리 셀 어레이(11)는 복수의 메모리 셀 스트링들(도시되지 않음)을 포함하고, 복수의 메모리 셀 스트링들 각각은 데이터를 저장하는 복수의 메모리 셀들(도시되지 않음)을 포함한다.
복수의 비트라인 선택부들(B1~Bn) 각각은 서로 유사한 구조로 형성되며, 그 중 어느 하나의 비트라인 선택부(B1)를 예로 설명하면 다음과 같다. 비트라인 선택부(B1)는 복수의 NMOS 트랜지스터들(N1~N4)을 포함한다. NMOS 트래지스터들(N1, N2)은 이븐(even) 비트라인(BLe)과 오드(odd) 비트라인(BLo) 사이에 직렬 연결된다. 또한, NMOS 트랜지스터들(N1, N2)의 사이에 전원전압 라인(VIRPWR)이 연결되어 고전압이 인가된다. 상기 NMOS 트랜지스터들(N1, N2)은 전원라인(DISe, DISo)을 통하여 인가되는 신호에 의해 턴 온 또는 턴 오프 된다. 만약, NMOS 트랜지스터들(N1, N2) 중 어느 하나가 턴 온 되면, 턴 온 된 NMOS 트랜지스터와 연결된 비트라인에 고전압이 인가된다. NMOS 트랜지스터들(N3, N4)은 이븐 및 오드 비트라인(BLe, BLo)에 각각 연결되고, NMOS 트랜지스터들(N3, N4) 사이에 센싱노드(SO)가 연결된다. NMOS 트랜지스터들(N3, N4) 각각은 비트라인 선택라인(BSLe, BSLo)에 인가되는 신호에 응답하여 이븐 또는 오드 비트라인(BLe or BLo) 중 어느 하나와 센싱노드(SO)를 연결한다.
복수의 페이지 버퍼부들(P1~Pn) 각각은 복수의 비트라인 선택부들(B1~Bn)과 센싱노드(SO)를 통해 연결되어 메모리 셀 어레이(11)로 프로그램하거나, 메모리 셀 어레이(11)로부터 소거(erase) 또는 독출(read) 동작을 수행한다.
최근에 플래시 메모리 소자의 집적도가 낮아짐에 따라 소자 및 배선간의 간 격이 매우 좁아지게 되었다. 특히, 도 1에 도시된 비트라인 선택부(B1)의 센싱노드(SO)부분의 마진(margin)이 매우 협소하게 형성되는데, 비트라인 선택부(B1)의 레이아웃도를 도 1b를 참조하여 설명하면 다음과 같다.
도 1b를 참조하면, 도 1a의 복수의 비트라인 선택부들(B1~Bn) 중 어느 하나(B1)를 나타낸 레이아웃도이다. 이븐 및 오드 비트라인 선택라인들(BSLe, BSLo)이 형성되고, 그 사이에 이븐 및 오드 전원라인들(DISe, DISo)이 형성된다. 각각의 라인들(BSLe, BSLo, DISe, DISo)의 하부에는 게이트들(도시되지 않음)이 형성되어 있다. 또한, 각각의 라인들(BSLe, BSLo, DISe, DISo) 사이의 반도체 기판상에 이온주입을 통한 제 1 내지 제 5 소오스/드레인(S/D1~S/D5)이 형성된다. 그리고, 센싱노드(SO), 전원전압 라인(VIRPWR), 이븐 비트라인(BLe) 및 오드 비트라인(BLo)이 형성되고, 각각 제 1 내지 제 5 소오스/드레인(S/D1~S/D5)의 소정 영역에 콘택(21~25)을 형성한다.
이때, 집적도가 낮아진 공정 조건으로 인하여 콘택(21~22) 상부에 금속배선을 형성하기가 매우 어렵다. 특히, 센싱라인(SO) 부근(30)에 비트라인들(BLe, BLo)이 매우 조밀하게 배열되기 때문에 하부 콘택과 상부 금속배선간의 마진이 매우 부족하게 된다. 따라서, 하부 콘택과 상부 금속배선이 서로 어긋나게 되어 전위의 전달이 제대로 이루어 지지 않을 수 있다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 소자는 반도체 기판 상부에 접하는 하부 콘택을 형성하고 상부 구조로 금속배선을 형성할 시에 하부 콘택과 상부의 금속배선 간에 콘택 마진을 넓힐 수 있는 패드층을 형성하여 콘택과 콘택을 이어 줌으로써, 하부 콘택과 상부 금속배선간의 오버레이 마진을 확보할 수 있도록 하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자는,
소오스/드레인을 사이에 두고 순차적으로 배열되는 이븐 전원전압 선택라인, 이븐 비트라인 선택라인, 오드 비트라인 선택라인, 오드 전원전압 선택라인, 이븐 및 오드 전원전압 선택라인 양단의 소오스/드레인 부 각각에 제 1 및 제 2 콘택 플러그로 연결되는 전원전압 라인 및 제 1 및 제 2 콘택 플러그보다 넓고 전원전압 라인과 제 1 및 제 2 콘택 플러그를 연결하는 패드막을 포함하는 플래시 메모리 소자를 포함한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자는, 소오스/드레인을 사이에 두고 순차적으로 배열되는 이븐 비트라인 선택라인, 이븐 전원전압 선택라인, 오드 전원전압 선택라인 및 오드 비트라인 선택라인, 이븐 및 오드 비트라인 선택라인 양단의 소오스/드레인 부 각각에 제 1 및 제 2 콘택 플러그로 연결되는 센싱노드 및 제 1 및 제 2 콘택 플러그보다 넓고 센싱노드와 제 1 및 제 2 콘택 플러그를 연결하는 패드막을 포함하는 플래시 메모리 소자를 포함한다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계, 제 1 층간 절연막의 소정 영역을 식각하여 제 1 콘택홀 및 트렌치를 형성하는 단계, 제 1 콘택홀 및 트렌치가 매립되도록 제 1 도전막을 형성하고 평탄화 공정을 수행하여 제 1 콘택 플러그 및 패드를 형성하는 단계, 패드를 포함하는 전체구조 상부에 제 2 층간 절연막을 형성하는 단계, 제 2 층간 절연막의 소정 영역을 식각하여 제 2 콘택홀을 형성하는 단계, 제 2 콘택홀이 매립되도록 제 2 도전막을 형성하고 평탄화 공정을 수행하여 제 2 콘택 플러그를 형성하는 단계 및 제 2 콘택 플러그를 포함하는 전체구조 상부에 금속배선을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2b는 본 발명의 일 실시예에 따른 플래시 메모리 소자를 설명하기 위한 도면이다.
도 2a를 참조하면, 플래시 메모리 소자의 구성 중 비트라인 선택부를 나타낸 레이아웃도 이다. 비트라인 선택부는 이븐 및 오드 비트라인 선택라인들(BSLe, BSLo), 이븐 및 오드 전원라인들(DISe, DISo), 비트라인들(BLe, BLo), 센싱노드(SO), 전원전압 라인(VIRPWR) 및 패드(100)를 포함한다. 비트라인들은 복수의 메모리 셀 스트링들(도시되지 않음)의 개수만큼 배열되지만 이해 편의를 위하여 이븐 및 오드 비트라인 각각 하나씩만을 도시하였다.
각각의 이븐 및 오드 비트라인 선택라인들(BSLe, BSLo)과 이븐 및 오드 전원라인들(DISe, DISo) 사이의 반도체 기판상에는 이온주입 공정을 통하여 제 1 내지 제 5 소오스/드레인(S/D1~S/D5)을 형성한다.
본 발명의 일 실시예를 설명하기 위하여 도 2b를 함께 참조하도록 한다. 도 2b의 비트라인 선택부는 도 2a의 레이아웃도를 회로도로 나타낸 도면이다. 이븐 및 오드 전원라인들(DISe, DISo)은 외각에 배열하고 그 안쪽 영역에 이븐 및 오드 비트라인 선택라인들(BSLe, BSLo)을 배열한다. 이븐 및 오드 전원라인들(DISe, DISo) 각각의 하부에는 게이트로 NMOS 트랜지스터(T1, T2)가 형성된다. 이븐 및 오드 비트라인 선택라인들(BSLe, BSLo) 각각의 하부에는 게이트로 NMOS 트랜지스터(T3, T4)가 형성된다. 제 2 소오스/드레인(S/D2) 상의 콘택(105)을 통하여 이븐 비트라인(BLe)이 연결된다. 제 4 소오스/드레인(S/D4) 상의 콘택(104)을 통하여 오드 비트라인(BLo)이 연결된다. 제 3 소오스/드레인(S/D3) 상의 콘택(103)을 통하여 센싱노드(SO)가 연결된다. 전원전압 라인(VIRPWR)은 제 1 및 제 5 소오스/드레인(S/D1, S/D5) 상의 콘택(101, 102)을 통하여 연결된다. 이때, 하부 콘택(101, 102) 형성 후 콘택(101, 102) 상부에 콘택(101, 102) 보다 넓은 패드(100)를 형성함으로써 오버레이 마진을 확보한다. 패드(101, 102)는 콘택(101)과 콘택(102) 간을 연결하여 고전압(Vpp)을 전달한다.
각 부의 동작은 다음과 같다. 동작 설명은 이븐 비트라인(BLe)이 선택된 경우의 독출 동작을 위주로 설명한다. 전원전압 라인(VIRPWR)을 통하여 고전압이 인가되고, 이븐 전원라인(DISe)을 통하여 신호가 인에이블 되면 게이트 하부의 액티브에 채널이 형성된다. 그러면, 제 1 소오스/드레인(S/D1) 상의 콘택(101)에서 제 2 소오스/드레인(S/D2) 상의 콘택(105)으로 고전압이 전달되어 이븐 비트라인(BLe)에 고전압이 차지된다. 즉, NMOS 트랜지스터(T1)가 턴 온 되어 이븐 비트라인(BLe)이 고전압으로 차지되면, 메모리 셀(도시되지 않음)의 데이터 상태에 따라 이븐 비트라인(BLe)의 전위가 바뀌게 된다. 이븐 비트라인 선택라인(BLSe)을 통하여 신호가 인에이블 되면 이븐 비트라인 선택라인(BLSe) 하부의 게이트에 신호가 전달되어 게이트 하부의 액티브에 채널이 형성된다. 그러면, 이븐 비트라인(BLe)의 전위각 제 2 소오스/드레인(S/D2) 상의 콘택(105)을 통하여 제 3 소오스/드레인(S/D3) 상의 콘택(103)으로 전달된다. 콘택(103)과 접속된 센싱노드(SO)를 통하여 데이터는 페이지 버퍼(도시되지 않음)로 인가된다. 오드 비트라인(BLo)이 선택되는 경우에도 이와 유사하게 동작한다.
도 3은 본 발명의 다른 실시예에 따른 플래시 메모리 소자를 설명하기 위한 레이아웃도이다. 플래시 메모리 소자의 구성 중 비트라인 선택부를 나타낸 레이아웃도 이다. 비트라인 선택부는 이븐 및 오드 비트라인 선택라인들(BSLe, BSLo), 이븐 및 오드 전원라인들(DISe, DISo), 비트라인들(BLe, BLo), 센싱노드(SO), 전원전압 라인(VIRPWR) 및 패드(200)를 포함한다. 비트라인들은 복수의 메모리 셀 스트링 들(도시되지 않음)의 개수만큼 배열되지만 이해 편의를 위하여 이븐 및 오드 비트라인 각각 하나씩만을 도시하였다.
각각의 이븐 및 오드 비트라인 선택라인들(BSLe, BSLo)과 이븐 및 오드 전원라인들(DISe, DISo) 사이의 반도체 기판상에는 이온주입 공정을 통하여 제 1 내지 제 5 소오스/드레인(S/D1~S/D5)을 형성한다. 이븐 및 오드 비트라인 선택라인들(BSLe, BSLo)의 안쪽으로 이븐 및 전원라인(DISe, DISo)이 형성된다. 제 2 소오스/드레인(S/D2) 상에 형성된 콘택(205)을 통하여 이븐 비트라인(BLe)이 연결된다. 제 3 소오스/드레인(S/D3) 상에 형성된 콘택(203)을 통하여 전원전압 라인(VIRPWR)이 연결된다. 제 4 소오스/드레인(S/D4) 상에 형성된 콘택(204)을 통하여 오드 비트라인(BLo)이 연결된다. 제 1 및 제 5 소오스/드레인(S/D1, S/D5) 상의 콘택(201, 202)을 통하여 센싱노드(SO)가 연결된다. 이때, 센싱노드(SO)와 하부 콘택(201, 202) 사이에 콘택(201, 202)보다 넓은 패드(200)를 형성하여 콘택(201)과 콘택(202) 간을 연결한다. 패드(200)를 형성함으로써 센싱노드(SO) 형성 공정시 오버레이 마진을 확보할 수 있으므로 하부 콘택(201, 202)과 상부 금속배선 즉, 센싱노드(SO)의 접합시 안정성을 향상시킬 수 있다.
각 부의 동작은 다음과 같다. 동작 설명은 이븐 비트라인(BLe)이 선택된 경우의 독출 동작을 위주로 설명한다. 이븐 전원라인(DISe)으로 신호가 인에이블 되면 이븐 전원라인(DISe) 하부의 게이트가 활성화되고, 게이트 하부의 액티브에 채널이 형성된다. 전원전압 라인(VIRPWR)으로부터 고전압을 인가받고, 채널을 통해 콘택(203)에서 콘택(205)으로 고전압이 전달된다. 그러면, 이븐 비트라인(BLe)에 콘택(205)을 통하여 고전압이 차지되고, 이븐 비트라인(BLe)과 연결된 메모리 셀(도시되지 않음)의 데이터에 따라 이븐 비트라인(BLe)의 고전압 레벨이 바뀌게 된다. 이븐 비트라인 선택라인(BSLe)을 통해 신호가 인에이블 되면 이븐 비트라인 선택라인(BSLe) 영역의 하부 액티브에 채널이 형성되어 제 2 소오스/드레인(S/D2)과 제 1 소오스/드레인(S/D1)이 연결된다. 따라서, 이븐 비트라인(BLe)의 전위가 센싱노드(SO)를 통하여 페이지 버퍼(도시되지 않음)로 전달된다. 오드 비트라인(BLo)이 선택되는 경우에도 이와 유사하게 동작한다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 나타낸 단면도이다. 도 2a에서 A-A'의 단면도를 나타낸다.
도 4a를 참조하면, 소오스/드레인(301a)이 형성된 반도체 기판(301) 상부에 하부층과 상부층을 절연하기 위한 제 1 층간 절연막(302)을 형성한다. 제 1 층간 절연막(302) 상부에 듀얼 다마신 공정을 위한 제 1 단계로 제 1 마스크막 패턴(도시되지 않음)을 형성한다. 제 1 마스크막 패턴은 소오스/드레인과 후속 형성될 패드와 접속하는 제 1 콘택홀(Ta)을 형성하기 위하여 형성된다. 제 1 마스크막 패턴에 따라 제 1 절연막(302)을 식각 하여 제 1 콘택홀(Ta)을 형성한다. 제 1 마스크막 패턴을 제거한 뒤, 다마신 공정 제 2 단계로써 패드 형성을 위한 제 2 마스크막 패턴(도시되지 않음)을 형성한다. 제 2 마스크막 패턴에 따라 제 1 층간 절연막(302)을 식각하여 트렌치(Tb)를 형성하고 제 2 마스크막 패턴을 제거한다.
도 4b를 참조하면, 제 1 콘택홀(Ta) 및 트렌치(Tb)가 모두 매립되도록 제 1 도전막을 형성한다. 제 1 도전막은 Mo으로 형성한다. 제 1 도전막 상부를 화학적 기계적 평탄화 공정을 수행하여 제 1 층간 절연막(302)이 드러나도록 연마하여 제 1 콘택 플러그(303a) 및 패드(303b)를 형성한다. 패드(303b)의 폭(OM)은 후속 식각공정의 오버레이 마진을 고려하여 제 1 콘택 플러그(303a)보다 길고 후속 공정으로 형성될 이웃하는 금속배선과 중첩되지 않는 길이로 형성한다.
도 4c를 참조하면, 패드(303b)를 포함한 전체구조 상부에 제 2 층간 절연막(304)을 형성한다. 제 2 층간 절연막(304) 상부에 패드(303b)와 상부에 형성될 금속배선 간의 제 2 콘택홀(Tc) 형성을 위하여 제 3 마스크막 패턴(도시되지 않음)을 형성한다. 제 3 마스크막 패턴에 따라 노출된 제 2 층간 절연막(304)을 식각하여 제 2 콘택홀(Tc)을 형성한다. 이때, 낮아진 집적도에 의하여 제 2 콘택홀(Tc)과 제 1 콘택 플러그(303a)의 위치를 정확하게 일치시키기가 매우 어렵기 때문에 제 2 콘택홀(Tc)의 위치가 쉬프트(shift) 될 수 있다. 하지만, 본 발명에서 제 2 콘택홀(Tc) 하부에 오버레이 마진을 확보하는 패드(303b)를 형성하기 때문에 얼라인(align)을 용이하게 할 수 있다.
도 4d를 참조하면, 제 2 콘택홀(Tc)이 매립되도록 전체구조 상부에 제 2 도전막을 형성한다. 화학적 기계적 평탄화 공정(CMP)을 수행하여 제 2 층간 절연막(304)이 드러나도록 제 2 도전막을 연마하여 제 2 콘택 플러그(305)를 형성한다. 상기 기술한 공정으로 형성한 제 1 콘택 플러그(303a), 패드(303b) 및 제 2 콘택 플러그(305)를 모두 합한 높이는 종래의 콘택 플러그와 같도록 형성한다. 제 2 콘택 플러그(305)를 포함하는 전체구조 상부에 금속배선(306)용 도전막을 형성한다.
도 5는 본 발명의 또 다른 실시예에 따른 플래시 메모리 소자의 단면도이다. 제 1 콘택 플러그(303a)와 제 2 콘택 플러그(305)를 따로 형성한다. 도 2a를 함께 참조하면, 콘택(101) 영역에는 제 1 콘택 플러그(303a), 패드(303b) 및 제 2 콘택 플러그(305) 모두 형성하고, 같은 라인상의 다른 콘택(102) 영역에는 제 1 콘택 플러그(303a) 및 패드(303b)만을 형성하여 콘택(101)과 콘택(102) 간을 패드(303b)로 연결할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 기술에 의하여 콘택 형성시 하부 콘택과 상부 콘택 간에 패드를 형성함으로써 다양한 레이아웃을 구현할 수 있고, 집적도가 줄어듦에 따라 발생할 수 있는 미스 얼라인(mis-align)을 방지할 수 있다.

Claims (9)

  1. 소오스/드레인을 사이에 두고 순차적으로 배열되는 이븐 전원전압 선택라인, 이븐 비트라인 선택라인, 오드 비트라인 선택라인 및 오드 전원전압 선택라인;
    상기 이븐 및 오드 전원전압 선택라인 양단의 상기 소오스/드레인 부 각각에 제 1 및 제 2 콘택 플러그로 연결되는 전원전압 라인; 및
    상기 제 1 및 제 2 콘택 플러그보다 넓고 상기 전원전압 라인과 제 1 및 제 2 콘택 플러그를 연결하는 패드막을 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 이븐 전원전압 선택라인 및 상기 이븐 비트라인 선택라인 사이의 소오스/드레인과 제 3 콘택 플러그로 연결되는 이븐 비트라인;
    상기 오드 비트라인 선택라인 및 상기 오드 전원전압 선택라인 사이의 소오스/드레인과 제 4 콘택 플러그로 연결되는 오드 비트라인; 및
    상기 이븐 비트라인 선택라인 및 상기 오드 비트라인 선택라인 사이의 소오스/드레인과 제 5 콘택 플러그로 연결되는 센싱노드를 포함하는 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 패드막은 상기 제 1 및 제 2 콘택 플러그보다 넓고, 상기 제 1 및 제 2 콘택 플러그간을 연결하여 상기 전원전압 라인과 연결되는 플래시 메모리 소자.
  4. 소오스/드레인을 사이에 두고 순차적으로 배열되는 이븐 비트라인 선택라인, 이븐 전원전압 선택라인, 오드 전원전압 선택라인 및 오드 비트라인 선택라인,
    상기 이븐 및 오드 비트라인 선택라인 양단의 상기 소오스/드레인 부 각각에 제 1 및 제 2 콘택 플러그로 연결되는 센싱노드; 및
    상기 제 1 및 제 2 콘택 플러그보다 넓고 상기 센싱노드와 제 1 및 제 2 콘택 플러그를 연결하는 패드막을 포함하는 플래시 메모리 소자.
  5. 제 4 항에 있어서,
    상기 이븐 비트라인 선택라인 및 상기 이븐 전원전압 선택라인 사이의 소오스/드레인과 제 3 콘택 플러그로 연결되는 이븐 비트라인;
    상기 오드 전원전압 선택라인 및 상기 오드 비트라인 선택라인 사이의 소오스/드레인과 제 4 콘택 플러그로 연결되는 오드 비트라인; 및
    상기 이븐 전원전압 선택라인 및 상기 오드 전원전압 선택라인 사이의 소오스/드레인과 제 5 콘택 플러그로 연결되는 전원전압 라인을 포함하는 플래시 메모 리 소자.
  6. 제 5 항에 있어서,
    상기 패드막은 상기 제 1 및 제 2 콘택 플러그보다 넓고, 상기 제 1 및 제 2 콘택 플러그 간을 연결하여 상기 센싱노드와 연결되는 플래시 메모리 소자.
  7. 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막의 소정 영역을 식각하여 제 1 콘택홀 및 트렌치를 형성하는 단계;
    상기 제 1 콘택홀 및 상기 트렌치가 매립되도록 제 1 도전막을 형성하고 평탄화 공정을 수행하여 제 1 콘택 플러그 및 패드를 형성하는 단계;
    상기 패드를 포함하는 전체구조 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막의 소정 영역을 식각하여 제 2 콘택홀을 형성하는 단계;
    상기 제 2 콘택홀이 매립되도록 제 2 도전막을 형성하고 평탄화 공정을 수행하여 제 2 콘택 플러그를 형성하는 단계; 및
    상기 제 2 콘택 플러그를 포함하는 전체구조 상부에 금속배선을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 트렌치는 상기 제 1 콘택홀보다 넓게 형성하는 플래시 메모리 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 1 도전막은 Mo으로 형성하는 플래시 메모리 소자의 제조 방법.
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