KR20220090211A - 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자 - Google Patents

멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자 Download PDF

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Abstract

본 발명의 기술적 사상은 수직 채널층의 미스-얼라인을 최소화하여 신뢰성이 향상된 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자를 제공한다. 그 수직형 비휘발성 메모리 소자는 셀 영역(cell area), 및 상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 가지고 배치된 확장 영역(extension area)을 구비하고, 상기 셀 영역과 상기 확장 영역은 멀티-스택(multi-stack) 구조로 형성된 메인 칩 영역; 및 상기 메인 칩 영역을 둘러싸고, 단차 키(step key)가 배치된 외부 칩 영역;을 포함하고, 상기 메인 칩 영역은 기판 상에 배치된 제1 층, 및 상기 제1 층 상의 제2 층을 구비하고, 상기 제1 층에는 상기 기판에 연결된 하부 수직 채널층이 배치되며, 상기 단차 키는 상기 하부 수직 채널층에 대응하는 정렬 수직 채널층을 구비하고, 상기 정렬 수직 채널층의 상면은 상기 하부 수직 채널층의 상면보다 낮은, 멀티-스택 구조를 갖는다.

Description

멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자{Vertical type non-volatile memory device having multi-stack structure}
본 발명의 기술적 사상은 비휘발성 메모리 소자에 관한 것으로서, 특히, 집적도 증가를 위해 수직 채널 구조를 갖는 비휘발성 메모리 소자에 관한 것이다.
최근 들어 비휘발성 메모리 소자를 사용하는 장치들이 증가하고 있다. 예를 들면 MP3 플레이어, 디지털 카메라, 휴대 전화, 캠코더, 플래시 카드 및 SSD(Solid State Disk) 등은 저장 장치로 비휘발성 메모리를 사용하고 있다. 비휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지기 때문에, 하드디스크를 대신하여 저장장치로 널리 사용되고 있다. 최근 저장 용량 증가의 추세에 따라, 플래시 메모리의 저장 공간을 효율적으로 사용하기 위한 방법이 요구되고 있다. 그에 따라, 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자, 즉, 3차원의 수직형 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상은, 수직 채널층의 미스-얼라인을 최소화하여 신뢰성이 향상된 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 셀 영역(cell area), 및 상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 가지고 배치된 확장 영역(extension area)을 구비하고, 상기 셀 영역과 상기 확장 영역은 멀티-스택(multi-stack) 구조로 형성된 메인 칩 영역; 및 상기 메인 칩 영역을 둘러싸고, 단차 키(step key)가 배치된 외부 칩 영역;을 포함하고, 상기 메인 칩 영역은 기판 상에 배치된 제1 층, 및 상기 제1 층 상의 제2 층을 구비하고, 상기 제1 층에는 상기 기판에 연결된 하부 수직 채널층이 배치되며, 상기 단차 키는 상기 하부 수직 채널층에 대응하는 정렬 수직 채널층을 구비하고, 상기 정렬 수직 채널층의 상면은 상기 하부 수직 채널층의 상면보다 낮은, 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판; 상기 기판 상에 다수의 셀들이 배치된 셀 영역; 상기 기판 상에 상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 가지고 배치된 확장 영역; 상기 기판 상에, 상기 제1 방향으로 상기 확장 영역에 인접하고 상기 제1 방향에 수직하는 제2 방향으로 상기 셀 영역에 인접하며, 수직 채널층의 정렬에 이용하는 단차 키가 배치된 외부 영역;을 포함하고, 상기 셀 영역과 상기 확장 영역은 각각 상기 기판 상의 제1 층, 및 상기 제1 층 상의 제2 층을 포함하며, 상기 수직 채널층은 상기 제1 층에 배치된 제1 수직 채널층과 상기 제2 층에 배치된 제2 수직 채널층을 포함하며, 상기 단차 키는 상기 제1 수직 채널층에 대응하는 정렬 수직 채널층을 구비하고, 상기 정렬 수직 채널층의 상면은 상기 제1 수직 채널층의 상면보다 낮은, 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 셀 영역, 및 상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 가지고 배치된 확장 영역을 구비하고, 상기 셀 영역과 상기 확장 영역은 멀티-스택 구조로 형성된 메인 칩 영역; 및 상기 메인 칩 영역을 둘러싸고, 수직 채널층의 정렬에 이용하는 단차 키의 제1 부분이 남아 있는 외부 칩 영역;을 포함하고, 상기 메인 칩 영역은 기판 상에 배치된 제1 층, 및 상기 제1 층 상의 제2 층을 포함하며, 상기 수직 채널층은 상기 제1 층에 배치된 제1 수직 채널층과 상기 제2 층에 배치된 제2 수직 채널층을 포함하며, 상기 제1 부분은 상기 제1 수직 채널층에 대응하는 정렬 수직 채널층을 구비하고, 상기 정렬 수직 채널층의 상면은 상기 제1 수직 채널층의 상면보다 낮은, 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자를 제공한다.
본 발명의 기술적 사상에 의한 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자에서, 외부 칩 영역에 배치된 단차 키는 메인 칩 영역의 제1 수직 채널층에 대응하는 정렬 수직 채널층을 포함하되, 정렬 수직 채널층의 상면은 제1 채널 채널층의 상면보다 제1 깊이만큼 낮을 수 있다. 이와 같이, 단차 키의 정렬 수직 채널층이 제1 수직 채널층보다 낮게 형성됨으로써, 평탄화 공정에 의해 크게 영향을 받지 않고, 단차 키 상부에 배치된 몰드 구조체의 상면 상에 단차 키의 형태에 대응하는 굴곡이 그대로 유지될 수 있고, 따라서, 단차 키 및 몰드 구조체 상면 상의 굴곡을 이용하여 제2 수직 채널층을 위한 채널 홀이 제1 수직 채널층에 정확하게 정렬되어 형성될 수 있다. 결과적으로 본 발명의 기술적 사상에 의한 수직형 비휘발성 메모리 소자는, 수직 채널층의 미스-얼라인을 효과적으로 방지하여 신뢰성 있는 수직형 비휘발성 메모리 소자를 구현할 수 있도록 한다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자에 대한 평면도, 및 단면도들이다.
도 3a 내지 도 3c는 각각 소잉 전의 도 2a의 수직형 비휘발성 메모리 소자에 대한 평면도들이다.
도 4a 및 도 4b는 도 2a의 수직형 비휘발성 메모리 소자의 장점을 설명하기 위한 개념도들이다.
도 5a 및 도 5b는 도 2a의 수직형 비휘발성 메모리 소자에서, 단차 키 깊이에 따른 효과를 설명하기 위한 그래프 및 사진들이다.
도 6a 내지 도 6c는 본 발명의 일 실시예들에 따른 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자에 대한 평면도, 및 단면도들이다.
도 7a 내지 도 7e는 도 2a의 수직형 비휘발성 메모리 소자를 제조하는 과정을 보여주는 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 포함하는 전자 시스템을 개략적으로 보여주는 개념도이다.
도 9는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 포함하는 전자 시스템 패키지에 대한 사시도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로도이다.
도 1을 참조하면, 본 실시예에 따른 수직형 비휘발성 메모리 소자(10)는, 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL0 ~ BLm), 및 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL0 ~ BLm)은 2차원적으로 배열되고, 비트 라인들(BL0 ~ BLm) 각각에 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터들(SST1, SST2), 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)를 포함할 수 있다. 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다. 구체적으로, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 직렬 연결되고, 제2 스트링 선택 트랜지스터(SST2)는 해당 비트 라인에 연결되며, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 또한, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극은 스트링 선택 라인들(SSL1, SSL2)에 연결되고, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결될 수 있다.
메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결될 수 있다. 한편, 실시예에 따라, 셀 스트링들(CSTR) 각각에 하나의 스트링 선택 트랜지스터가 배치될 수 있다. 도 1에 도시된 바와 같이, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 제1 더미 셀 트랜지스터(DMC1)와, 접지 선택트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 제2 더미 셀 트랜지스터(DMC2)를 포함할 수 있다. 그러나 실시예에 따라, 제1 및 제2 더미 셀 트랜지스터(DMC1, DMC2) 중 적어도 하나는 생략될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)을 포함하므로, 공통 소스 라인들(CSL)과 비트 라인들(BL0 ~ BLm) 사이에 다층의 워드 라인들(WL0 ~ WLn)이 배치될 수 있다. 또한, 공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0 ~ WLn) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다.
본 실시예의 수직형 비휘발성 메모리 소자(10)는, 멀티-스택(multi-stack) 공정을 통해 형성될 수 있다. 즉, 본 실시예의 수직형 비휘발성 메모리 소자(10)는 멀티-스택 구조를 가질 수 있다. 여기서, 멀티-스택 공정은, 수직형 비휘발성 메모리 소자(10)의 층수가 증가하면서 수직 방향의 높이가 높아짐에 따라, 기판까지 관통하는 채널 홀들을 한 번에 형성하기가 점점 어려워지고, 그에 따라, 몰드 구조체를 2번 이상 나누어 형성하고, 또한, 채널 홀들도 각 몰드 구조체에 나누어 형성하는 공정을 의미할 수 있다. 또한, 본 실시예의 수직형 비휘발성 메모리 소자(10)는, 메인 칩 영역(도 2a의 MCA 참조)과 외부 칩 영역(도 2a의 OCA 참조)을 포함하고, 외부 칩 영역(OCA)에는 단차 키(도 2a 및 도 2b의 110 참조)가 존재할 수 있다. 단차 키(110)는, 멀티-스택 공정에서 제2 수직 채널층(도 2b의 121-2 참조)을 위한 채널 홀을 상부 몰드 구조체에 형성할 때, 채널 홀이 하부 몰드 구조체의 제1 수직 채널 층(도 2b의 121-1 참조)에 정렬되도록 하는 데에 이용될 수 있다. 한편, 본 실시예의 수직형 비휘발성 메모리 소자(10)에서, 단차 키(110)는 제1 수직 채널층(121-1)에 대응하는 정렬 수직 채널층(도 2b의 111 참조)을 포함하고, 정렬 수직 채널층(111)의 상면은 제1 수직 채널층(121-1)의 상면보다 제1 깊이(도 2c의 D1 참조)만큼 낮을 수 있다. 본 실시예의 수직형 비휘발성 메모리 소자(10)에서, 단차 키(110)의 정렬 수직 채널층(111)이 제1 수직 채널층(121-1)보다 낮게 형성됨으로써, 평탄화 공정에 의해 크게 영향을 받지 않고, 단차 키(110) 상부에 배치된 몰드 구조체(도 2b의 MS 참조)의 상면 상에 단차 키(110)의 형태에 대응하는 굴곡이 그대로 유지될 수 있다. 따라서, 단차 키(110) 및 몰드 구조체(MS) 상면 상의 굴곡을 이용하여 제2 수직 채널층(121-2)을 위한 채널 홀이 제1 수직 채널층(121-1)에 정확하게 정렬되어 형성될 수 있고, 결과적으로 수직 채널층의 미스-얼라인이 효과적으로 방지되어 신뢰성 있는 수직형 비휘발성 메모리 소자가 구현될 수 있다. 단차 키(110) 및 단차 키(110)를 이용한 수직 채널층(121-1, 121-2)의 정렬에 대해서, 도 3a 내지 도 3c의 설명 부분에서 좀더 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자에 대한 평면도, 및 단면도들로서, 도 2b는 도 2a의 I-I' 부분을 절단하여 보여주는 단면도이고, 도 2c는 도 2b의 수직 채널층과 단차 키의 일부를 확대하여 보여주는 단면도이다. 도 1을 함께 참조하여 설명한다.
도 2a 내지 도 2c를 참조하면, 본 실시예의 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자(100, 이하, 간단히 '메모리 소자'라 한다)는, 상부 기판(105) 상에 메인 칩 영역(MCA)과 외부 칩 영역(OCA)을 포함할 수 있다. 메인 칩 영역(MCA)은 셀 영역(CA), 확장 영역(EA), 페리 영역(PA), 및 외부 페리 영역(OPA)을 포함할 수 있다.
상부 기판(105)은 제1 방향(x 방향) 및 제2 방향(y 방향)으로 연장되는 상면(FS)을 가질 수 있다. 상부 기판(105)은, 예컨대, 폴리실리콘으로 형성될 수 있다. 물론, 상부 기판(105)의 재질이 폴리실리콘에 한정되는 것은 아니다. 예컨대, 상부 기판(105)은, 폴리실리콘 이외의 IV족 반도체 물질, III-V족 화합물 반도체 물질, 또는 II-VI족 산화물 반도체 물질로 형성될 수 있다. 한편, 외부 페리 영역(OPA)의 적어도 일부에서 상부 기판(105)이 존재하지 않을 수 있다.
셀 영역(CA)은, 도 1에서 설명한 셀 스트링들을 구성하는 스트링 선택 트랜지스터(SST1, SST2), 메모리 셀 트랜지스터(MCT), 및 접지 선택 트랜지스터(GST)가 배치되는 영역일 수 있다. 셀 영역(CA)의 상부에 다수의 비트 라인들(BL0 ~ BLm)이 배치되고, 하부에 불순물 영역들과 공통 소스 라인들(CSL)이 배치될 수 있다. 도 2b에 도시된 바와 같이, 셀 영역(CA)은 제1 층(1st-FL)과 제2 층(2nd-FL)을 포함할 수 있다. 제1 층(1st-FL)은 제1 수직 채널층(121-1), 제1 층간 절연층(123-1), 및 제1 게이트 전극층(125-1)을 포함할 수 있다. 제1 수직 채널층(121-1)은 상부 기판(105)으로부터 제3 방향(z 방향)으로 연장하고, 제1 층간 절연층(123-1)과 제1 게이트 전극층(125-1)이 제1 수직 채널층(121-1)을 둘러싸면서 교대로 적층될 수 있다. 또한, 제2 층(2nd-FL)은 제2 수직 채널층(121-2), 제2 층간 절연층(123-2), 및 제2 게이트 전극층(125-2)을 포함하고, 제2 수직 채널층(121-2)은 제1 수직 채널층(121-1)으로부터 제3 방향(z 방향)으로 연장하고, 제2 층간 절연층(123-2)과 제2 게이트 전극층(125-2)이 제2 수직 채널층(121-2)을 둘러싸면서 교대로 적층될 수 있다. 게이트 전극층들(125-1, 125-2)은 도 1의 스트링 선택 트랜지스터(SST1, SST2), 메모리 셀 트랜지스터(MCT), 및 접지 선택 트랜지스터(GST)의 게이트 전극들에 해당할 수 있다.
제1 수직 채널층(121-1)과 제2 수직 채널층(121-2) 각각은 반도체층, 데이터 저장층, 및 매립 절연층을 포함할 수 있다. 반도체층은 상부 기판(105)에 연결될 수 있다. 실시예에 따라, 반도체층과 상부 기판(105) 사이에 상부 기판(105)으로부터 성장된 기둥(pillar) 형태의 에피택셜층이 형성될 수도 있다. 한편, 반도체층의 내부는 매립 절연층으로 채워질 수 있다. 실시예에 따라, 매립 절연층은 생략되고, 반도체층만이 배치될 수도 있다. 데이터 저장층은 제3 방향(z 방향)으로 연장되고, 반도체층의 측벽을 둘러쌀 수 있다. 그에 따라, 데이터 저장층은 게이트 전극층(125-1, 125-2)과 반도체층 사이와 층간 절연층(123-1, 123-2)과 반도체층 사이에 배치될 수 있다. 데이터 저장층은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 실시예의 메모리 소자(100)에서, 데이터 저장층은 NAND 플래시 메모리 소자의 데이터 저장막으로서, 터널 절연층, 전하 저장막, 및 블록킹 절연층을 포함할 수 있다. 예컨대, 본 실시예의 메모리 소자(100)는 NAND 플래시 메모리 소자일 수 있다. 한편, 반도체층은 데이터 저장층을 관통하여 상부 기판(105)에 전기적으로 연결될 수 있다.
확장 영역(EA)은, 셀 영역(CA)의 게이트 전극층(125-1, 125-2)이 제1 방향(x 방향)으로 연장하여 형성된 전극 패드가 배치되는 영역으로, 확장 영역(EA)에서, 전극 패드는 수직 콘택에 연결될 수 있다. 도 2b에서 알 수 있듯이, 전극 패드는 확장 영역(EA)에서, 계단형 구조로 형성될 수 있다. 확장 영역(EA) 역시 제1 층(1st-FL)과 제2 층(2nd-FL)을 포함할 수 있다. 제1 층(1st-FL)은 제1 수직 채널층(121-1), 제1 층간 절연층(123-1), 및 패드 전극을 포함하고, 제2 층(2nd-FL)은 제2 수직 채널층(121-2), 제2 층간 절연층(123-2), 및 패드 전극을 포함할 수 있다.
참고로, 확장 영역(EA)에 배치된 수직 채널층(121-1, 121-2)은 전기적인 기능을 하지 않는 더미 채널층이고, 게이트 전극층(125-1, 125-2)으로의 대체 공정에서, 몰드 구조체를 지지하는 기능을 할 수 있다. 실시예에 따라, 확장 영역(EA)의 수직 채널층(121-1, 121-2)은 생략될 수도 있다. 한편, 확장 영역(EA)에서 수직 채널층(121-1, 121-2)은 적어도 일부만 층간 절연층(123-1, 123-2), 및 패드 전극에 의해 둘러싸이고, 나머지 부분은 절연 구조체(130-1, 130-2)로 둘러싸일 수 있다. 절연 구조체(130-1, 130-2)는, 제1 층(1st-FL)과 제2 층(2nd-Fl)에 대응하여, 제1 절연 구조체(130-1)와 제2 절연 구조체(130-2)를 포함할 수 있다. 다만, 제1 절연 구조체(130-1)와 제2 절연 구조체(130-2)는 동일 물질로 형성되므로 실질적으로 구별되지 않을 수 있다. 한편, 도 2b를 통해 알 수 있듯이, 확장 영역(EA)에서 제2 수직 채널층(121-2)의 일부는, 제2 절연 구조체(130-2)로만 둘러싸일 수 있다.
셀 영역(CA)과 확장 영역(EA)에는 분리 영역이 배치될 수 있다. 분리 영역은 제1 방향(x 방향)으로 연장하는 형태를 가지며, 제2 방향(y 방향)으로 소정 간격을 가지고 배치될 수 있다. 이러한 분리 영역에 의해 셀 영역(CA)과 확장 영역(EA)은 제2 방향(y 방향)을 따라 블록 단위로 서로 이격되어 배치될 수 있다. 또한, 분리 영역을 이용하여 게이트 전극층(125-1, 125-2)으로의 대체 공정이 수행될 수 있다. 분리 영역은 워드 라인 컷 영역으로 불리기도 한다.
평탄 절연층(119)이 셀 영역(CA)과 확장 영역(EA)의 제2 층(2nd-FL)의 상면을 덮을 수 있다. 평탄 절연층(119)은 실질적으로 평탄한 상면을 가질 수 있다. 또한, 평탄 절연층(119)은 확장 영역(EA)에서 제2 절연 구조체(130-2)의 일부를 구성할 수 있다. 평탄 절연층(119)은 하나의 절연층 또는 복수의 절연층들을 포함할 수 있다. 제2 층(2nd-FL) 상부에 수직 채널층(121-1, 121-2)에 연결되는 비트 라인 전극 패드, 서브 비트 라인, 및 비트 라인이 순차적으로 배치될 수 있다. 비트 라인 전극 패드와 서브 비트 라인, 그리고 서브 비트 라인과 비트 라인은 제3 방향(z 방향)으로 연장하는 콘택 플러그를 통해 서로 연결될 수 있다. 도 2b는, 편의상 평탄 절연층(119) 상부의 비트 라인 전극 패드, 서브 비트 라인, 및 비트 라인, 그 사이의 절연층과 콘택 플러그는 생략하고, 평탄 절연층(119)까지만 도시하고 있다.
외부 페리 영역(OPA)은 확장 영역(EA)에서 제1 방향(x 방향)으로 인접하여 배치될 수 있다. 확장 영역(EA)는, 도 2a에서 점선으로 도시된 바와 같이, 셀 영역(CA) 각각에 하나씩 배치될 수 있다. 그에 반해, 외부 페리 영역(OPA)은 어느 한쪽의 확장 영역(EA)에 인접하여 배치될 수 있다. 외부 페리 영역(OPA)에는, 예컨대, 관통-비아들이 배치될 수 있다. 또한, 외부 페리 영역(OPA)에는 셀 영역(CA) 및/또는 확장 영역(EA)의 배선들에 연결되는 매개 배선들이 배치될 수 있다. 외부 페리 영역(OPA)의 관통-비아들과 매개 배선들을 통해 셀 영역(CA) 및/또는 확장 영역(EA)의 배선들이 상부 기판(105)의 하부의 주변 회로(103)에 연결될 수 있다. 외부 페리 영역(OPA)의 구조와 관련하여, 도 6a 내지 도 6c의 설명 부분에서 좀더 상세히 설명한다.
도 2b에 도시된 바와 같이, 주변 회로(103)는 상부 기판(105)의 하부에 배치될 수 있다. 바꾸어 말하면, 본 실시예의 메모리 소자(100)는, 주변 회로(103) 상부에 셀 영역(CA)이 적층된 구조, 예컨대, COP(Cell On Peri) 구조를 가질 수 있다. 주변 회로(103)는 하부 기판(101) 상에 형성될 수 있다. 하부 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 본 실시예의 메모리 소자(100)에서, 하부 기판(101)은, 예컨대, 단결정 실리콘 웨이퍼를 기반으로 형성될 수 있다. 하부 기판(101)에는 n형 불순물이 도핑된 n웰 영역과 p형 불순물이 도핑된 p웰 영역이 형성되고, n웰 영역과 p웰 영역에는 소자 분리층에 의해 활성 영역들이 정의될 수 있다.
주변 회로(103)는, 고전압 및/또는 저전압 트랜지스터와, 저항이나 캐패시터 등의 수동 소자를 포함할 수 있다. 또한, 주변 회로(103)는 트랜지스터와 수동 소자에 연결되는 배선들을 포함할 수 있다. 하부 기판(101) 상에 하부 층간 절연층(104)이 배치되어, 트랜지스터, 수동 소자, 및 배선들을 덮을 수 있다. 한편, 전술한 바와 같이, 셀 영역(CA) 및/또는 확장 영역(EA) 상의 배선들은 외부 페리 영역(OPA)의 관통-비아들을 통해 주변 회로(103)의 배선들에 연결될 수 있다. 실시예에 따라, 셀 영역(CA) 및/또는 확장 영역(EA)의 일부, 또는 셀 영역(CA)에 인접하는 주변 영역(PA)에 관통-비아들이 배치될 수도 있다.
전술한 바와 같이, 상부 기판(105)은 폴리실리콘으로 형성될 수 있다. 예컨대, 하부 층간 절연층(104)의 상부 부분에 기판용 트렌치 영역이 형성되고, 트렌치 영역을 폴리실리콘으로 채워 상부 기판(105)을 형성할 수 있다. 이와 같이, 상부 기판(105)을 폴리실리콘으로 형성하는 경우, 하부 기판(101) 상에 주변 회로(103) 및 하부 층간 절연층(104)을 형성하고, 하부 층간 절연층(104)의 상부 부분에 상부 기판(105)을 형성한다. 이후, 상부 기판(105) 상에 셀 영역(CA)과 확장 영역(EA)을 형성하고, 외부 페리 영역(OPA)에 관통-비아를 형성함으로써, COP 구조의 메모리 소자를 구현할 수 있다.
외부 칩 영역(OCA)은 메인 칩 영역(MCA)을 둘러싸는 구조를 가질 수 있다. 예컨대, 메인 칩 영역(MCA)이 직사각형 형태를 갖는 경우, 외부 칩 영역(OCA)은 메인 칩 영역(MCA)을 둘러싸는 직사각형 링 형태를 가질 수 있다. 외부 칩 영역(OCA)은, 본 실시예의 메모리 소자(100)가 웨이퍼 상태에서 소잉(sawing)을 통해 분리될 때, 웨이퍼의 스크라이브 레인(Scribe Lane: S/L)이 소잉 후에 남은 부분에 해당할 수 있다.
외부 칩 영역(OCA)은 단차 키(110)와 키 외부 영역(115)을 포함할 수 있다. 단차 키(110)는 정렬 수직 채널층(111)과 리세스(113)를 포함할 수 있다. 정렬 수직 채널층(111)은 메인 칩 영역(MCA)의 제1 수직 채널층(121-1)을 형성할 때 함께 형성될 수 있다. 그러나 정렬 수직 채널층(111)의 높이는 제1 수직 채널층(121-1)의 높이와 다를 수 있다. 즉, 도 2c에 도시된 바와 같이, 정렬 수직 채널층(111)의 상면(Fck)은 제1 수직 채널층(121-1)의 상면(Fc1)보다 제1 깊이(D1)만큼 낮을 수 있다. 예컨대, 제1 깊이(D1)은 400Å 내지 800Å 정도일 수 있다. 물론, 제1 깊이(D1)가 상기 수치에 한정되는 것은 아니다. 제1 깊이(D1)와 관련하여, 도 5a 및 도 5b의 설명 부분에서 좀더 상세히 설명한다.
한편, 제1 수직 채널층(121-1)과 정렬 수직 채널층(111)은 형태 및 사이즈에 있어서도 다를 수 있다. 예컨대, 제1 수직 채널층(121-1)가 수백 ㎚ 정도의 지름을 갖는 원기둥 형태를 갖는 반면, 정렬 수직 채널층(111)은 수 ㎛ 정도의 폭을 갖는 사각 기둥 형태를 가질 수 있다. 한편, 제1 수직 채널층(121-1) 및 제2 수직 채널층(121-2)은 도 2c에 도시된 바와 같이, 하부로 갈수록 지름이 좁아지는 테이퍼진 형태를 가질 수 있다. 그에 따라, 제1 수직 채널층(121-1)과 제2 수직 채널층(121-2)이 만나는 부분에서, 제1 수직 채널층(121-1)의 상면(Fc1)이 제2 수직 채널층(121-2)의 하면보다 넓고, 그에 따라, 제1 수직 채널층(121-1)의 상면(Fc1)의 일부가 노출될 수 있다. 정렬 수직 채널층(111)의 형태와 사이즈에 대해서는 도 3a 내지 도 3c의 설명 부분에서 좀더 상세히 설명한다.
단차 키(110)에서, 정렬 수직 채널층들(111) 사이에 리세스(113)가 형성되고, 리세스(113)의 바닥면(Frb)은 정렬 수직 채널층(111)의 상면(Fck)보다 제1 단차(S1)만큼 낮을 수 있다. 제1 단차(S1)은 수백 ㎚ 내지 수 ㎛ 정도의 높이를 가질 수 있다. 물론, 제1 단차(S1)의 높이가 전술한 수치에 한정되는 것은 아니다. 한편, 단차 키(110) 외부의 키 외부 영역(115)의 상면(Fok)은 정렬 수직 채널층(111)의 상면(Fck)보다 높고, 또한, 제1 수직 채널층(121-1)의 상면(Fc1)과 실질적으로 동일한 높이를 가질 수 있다. 그에 따라, 정렬 수직 채널층(111)의 상면(Fck)은 키 외부 영역(115)의 상면(Fok)보다 제1 깊이(D1)만큼 낮을 수 있다.
한편, 도시하지 않았지만, 외부 칩 영역(OCA)에는 단차 키(110) 이외에 다양한 종류의 키들이 배치될 수 있다. 예컨대, 외부 칩 영역(OCA)에는 정렬 키, TEG(Test Element Group), 오버레이 키(overlay key), BEOS(Back End Of Site), OS(Oxide Site), OCD(Optical CD) 등이 배치될 수 있다. 여기서, 정렬 키는 포토리소그라피 공정에서 일반적으로 이용하는 정렬 키를 의미하고, TEG는 반도체 소자의 제조 공정 및 완성된 반도체 소자의 특성을 테스트하기 위한 패턴이며, 오버레이 키는 이전 공정에서 형성된 층과 현재 공정에서 형성된 층의 정렬 상태를 측정하기 위한 패턴일 수 있다. 또한, BEOS는 CMP 공정 후 최상부층의 두께를 측정하기 위한 패턴이고, OS는 BEOS와 유사하게 최외곽 층의 두께를 측정하기 위한 패턴으로, 경우에 따라 BEOS가 OS를 대체할 수도 있다. 한편, OCD는 광학적 방법으로 CD나 내부 쪽의 두께를 측정하기 위한 패턴을 의미할 수 있다. 물론, 외부 칩 영역(OCA)에 형성되는 키들이 전술한 키들에 한정되는 것은 아니다.
한편, 단차 키(110)의 상부에는 몰드 구조체(MS)가 배치될 수 있다. 몰드 구조체(MS)는 교대로 적층된 다수의 층간 절연층(117)과 희생층(118)을 포함할 수 있다. 예컨대, 층간 절연층(117)은 실리콘옥사이드와 같은 산화막으로 형성되고 희생층(118)은 실리콘나이트라이드와 같은 질화막으로 형성될 수 있다. 물론, 층간 절연층(117)과 희생층(118)의 재질이 상기 물질들에 한정되는 것은 아니다.
몰드 구조체(MS)는, 제1 방향(x 방향)으로 단차 키(110)에서 키 외부 영역(115)으로 확장되고, 키 외부 영역(115)에서 계단 구조를 가질 수 있다. 한편, 단차 키(110)의 정렬 수직 채널층(111)의 상면(Fck)과 리세스(113)의 바닥면(Frb)이 키 외부 영역(115)의 상면(Fok)보다 낮으므로, 몰드 구조체(MS)에서, 키 외부 영역(115) 상부의 층간 절연층(117)과 희생층(118)의 부분은, 단차 키(110) 상부의 층간 절연층(117)과 희생층(118)의 부분보다 높을 수 있다.
한편, 몰드 구조체(MS)의 최상부 희생층(도 7d의 118s 참조)은 다른 층의 희생층(118)보다 두껍게 형성될 수 있다. 물론, 실시예에 따라, 최상부 희생층은 다른 층의 희생층(118)과 실질적으로 동일한 두께로 형성될 수도 있다. 최상부 희생층은 CMP 공정에서 식각 정지막의 기능을 할 수 있다. 그에 따라, 최상부 희생층은 식각 정지막으로 명칭될 수도 있다. 한편, 도 2b는 평탄화 공정 후에 최상부 희생층이 제거된 상태에 해당하므로, 최상부 희생층은 도시하지 않고 있다. 또한, 도 2b에서 도시하지 않았지만, 메인 칩 영역(MCA)의 평탄 절연층(119) 상의 절연층에 대응하는 절연층이 외부 칩 영역(OCA) 상의 평탄 절연층(119) 상에도 배치될 수 있다.
참고로, 단차 키(110)를 이용한 수직 채널층(121-1, 121-2)의 정렬은, 단차 키(110) 상부에 형성된 몰드 구조체(MS)의 상면 부분을 광학 측정 장비로 측정하고, 몰드 구조체(MS)의 상면 상의 굴곡에 기인한 반사광의 인텐서티 및/또는 위상 차이를 검출하여 하부의 정렬 수직 채널층(111)의 위치를 확인하는 방법으로 진행할 수 있다. 그러나 몰드 구조체(MS)를 평탄화하는 CMP 공정에서, 식각 정지막에 해당하는 최상부 희생층이 그라인딩되어 제거되는 경우, 몰드 구조체(MS)의 상면 상의 굴곡이 정확하게 유지되지 못하고, 광학 측정 장비에 의한 측정에서 에러가 발생할 수 있다. 결과적으로, 수직 채널층(121-1, 121-2)의 정렬에 에러, 즉, 미스-얼라인이 발생할 수 있다. 그러나 본 실시예의 메모리 소자(100)의 경우, 단차 키(110)의 정렬 수직 채널층(111)이 키 외부 영역(115)보다 낮게 형성됨으로써, 차후 몰드 구조체(MS)의 평탄화 과정에서, 단차 키(110)에 대응하는 최상부 희생층이 유지되어 몰드 구조체(MS) 상면 상의 굴곡이 그대로 유지될 수 있다. 그에 따라, 수직 채널층(121-1, 121-2)의 미스-얼라인이 방지되어 메모리 소자(100)의 신뢰성이 크게 향상될 수 있다.
도 3a 내지 도 3c는 각각 소잉 전의 도 2a의 메모리 소자에 대한 평면도들이다. 도 3b는 도 3a의 A 부분을 확대하여 보여주고, 도 3c는 도 3a의 단차 키를 확대하여 보여준다. 도 1 내지 도 2c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a 내지 도 3c를 참조하면, 본 실시예의 메모리 소자(100)는 웨이퍼 상태에서 소잉을 통해 분리된 하나의 반도체 칩에 해당할 수 있다. 도 3a는 소잉 전의 메모리 소자(100)를 보여주며, 메인 칩 영역(MCA) 외부에 외부 칩 영역(OCAa)이 온전한 형태로 존재할 수 있다. 외부 칩 영역(OCAa)은 메인 칩 영역들(MCA) 사이에 배치될 수 있다. 다시 말해서, 외부 칩 영역(OCAa)은 웨이퍼의 스크라이브 레인(S/L)에 해당할 수 있다. 그에 따라, 메인 칩 영역들(MCA)은 외부 칩 영역(OCAa)을 사이에 두고 제1 방향(x 방향)과 제2 방향(y 방향)으로 서로 인접하여 배치될 수 있다. 외부 칩 영역(OCAa)의 제1 방향(x 방향)으로의 폭은 제1 폭(W1)일 수 있고, 제1 폭(W1)은, 예컨대, 70㎛ 정도일 수 있다. 물론, 외부 칩 영역(OCAa)의 제1 폭(W1)이 70㎛에 한정되는 것은 아니다.
외부 칩 영역(OCAa)에는 단차 키(110a)가 배치될 수 있다. 인접하는 2개의 메인 칩 영역들(MCA) 사이의 부분만을 한정하여 1개의 외부 칩 영역(OCAa)이라 할 때, 1개의 외부 칩 영역(OCAa) 내에 단차 키(110a)가 2개 배치될 수 있다. 물론, 1개의 외부 칩 영역(OCAa) 내에 배치되는 단차 키(110a)의 개수가 2개에 한정되는 것은 아니다.
단차 키(110a)는 도 3b에 도시된 바와 같이, 정사각형 또는 직사각형 형태를 가질 수 있다. 단차 키(110a)가 정사각형일 때, 제1 방향(x 방향)으로의 폭은 제2 폭(W2)일 수 있고, 제2 폭(W2)은, 35㎛ 정도일 수 있다. 물론, 단차 키(110a)의 제2 폭(W2)이 35㎛에 한정되는 것은 아니다. 한편, 웨이퍼로부터 반도체 칩들을 분리하는 소잉 공정에서, 소잉 폭은 제3 폭(W3)을 가지며, 제3 폭(W3)은 예컨대, 20㎛ 정도일 수 있다. 물론, 단차 키(110a)의 제2 폭(W2)과 소잉 폭의 제3 폭(W3)이 상기 수치들에 한정되는 것은 아니다. 참고로, 소잉이 외부 칩 영역(OCAa)의 정 중앙 부분을 통해 이루어지고, 제1 폭(W1), 제2 폭(W2), 및 제3 폭(W3)이 앞서 수치들을 갖는다고 할 때, 소잉 후의 메모리 소자(100)에서 외부 칩 영역(도 2a의 OCA 참조)은 25㎛ 정도의 폭을 가지며, 또한, 단차 키(도 2a의 110 참조)는 7 내지 8㎛의 정도의 폭을 가질 수 있다.
한편, 도 3c에 도시된 바와 같이, 단차 키(110a)는 정렬 수직 채널층(111a)과 리세스(113a)를 포함할 수 있다. 정렬 수직 채널층(111a)은 일방향으로 길쭉한 직사각형 형태를 가질 수 있다. 구체적으로, 정렬 수직 채널층(111a)은 짧은 변이 제4 폭(W4)을 가지며, 제4 폭(W4)은, 예컨대, 1㎛ 정도이고, 긴 변이 제5 폭(W5)을 가지며, 제45 폭(W5)은, 예컨대, 4㎛ 정도일 수 있다. 물론, 제4 폭(W4)과 제5 폭(W5)이 상기 수치들에 한정되는 것은 아니다. 전술한 바와 같이, 수직 채널층(121-1, 121-2)은 수백 ㎚의 지름, 예컨대, 100 내지 200㎚의 지름을 가질 수 있다. 따라서, 수직 채널층(121-1, 121-2)의 지름은 정렬 수직 채널층(111a)의 짧은 변의 제4 폭(W4)보다도 수배 더 작을 수 있다. 덧붙여, 앞서 소잉 후의 메모리 소자(100)에서, 단차 키(110)는 7 내지 8㎛의 정도의 폭을 가지고 외부 칩 영역(OCA) 내에 남게 되고, 단차 키(110)에는 적어도 하나의 정렬 수직 채널층(111)이 온전하게 포함될 수 있다. 예컨대, 도 3c에서, 제2 방향(y 방향)으로 소잉이 수행된다고 할 대, 소잉 후에 왼쪽 하부와 오른쪽 상부의 정렬 수직 채널층들(111a) 중 적어도 하나 온전하게 유지될 수 있다.
도 4a 및 도 4b는 도 2a의 메모리 소자의 장점을 설명하기 위한 개념도들로서, 도 4a는 평탄화 공정 전의 외부 칩 영역(OCA)의 단차 키를 보여주고, 도 4b는 도 4a의 수직 채널층과 단차 키의 일부를 확대하여 보여준다. 도 2a 내지 도 2c를 함께 참조하여 설명하고, 도 2a 내지 도 2c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a 및 도 4b를 참조하면, 도 4a에서, 외부 칩 영역(OCA)의 제1 방향(x 방향) 양 쪽에 메인 칩 영역(MCA)이 배치되고, 메인 칩 영역(MCA)의 셀 영역(CA)과 확장 영역(EA)의 제1 몰드 구조체(1st-MS)와 제2 몰드 구조체(2nd-MSa)가 개략적으로 도시되고 있다. 제1 몰드 구조체(1st-MS)의 경우, 도 2b의 제1 층(1st-FL)과 유사하나, 제1 게이트 전극층(125-1) 대신 제1 희생층(도 7a의 127-1 참조)을 포함할 수 있다. 또한, 제2 몰드 구조체(2nd-MSa)는 단차 키(110b) 상부의 몰드 구조체(MSa)와 마찬가지로, 채널 홀이 형성되지 않은 몰드 구조체 상태이고, 역시 제2 게이트 전극층(125-2) 대신 제2 희생층(도 7d의 127-2 참조)을 포함할 수 있다.
한편, 도 4b를 통해 알 수 있듯이, 단차 키(110b)는 정렬 수직 채널층(111b)과 리세스(113b)를 포함하되, 정렬 수직 채널층(111b)의 상면(F'ck)은 제1 수직 채널층(121-1)의 상면(Fc1)과 실질적으로 동일한 높이를 가질 수 있다. 다시 말해서, 단차 키(110b)에서 정렬 수직 채널층(111b)은 키 외부 영역(115)과 실질적으로 동일한 높이로 형성될 수 있다. 한편, 단차 키(110b)에서, 정렬 수직 채널층들(111b)과 리세스(113b) 사이에 제1 단차(S1)가 유지될 수 있다. 제1 단차(S1)은 도 2c에서의 제1 단차(S1)와 실질적으로 동일할 수 있다.
일반적으로 CMP를 통한 평탄화 과정에서, 다수의 층간 절연층(117)과 희생층(118)이 교대로 적층된 구조의 몰드 구조체 부분보다 단일 물질층인 절연 구조체(130) 부분이 더 많이 식각되는 디싱(dishing) 현상이 발생할 수 있다. 디싱 현상은 몰드 구조체(MS)로부터 멀어질수록 더 심각하게 발생할 수 있다. 도 4a에서 디싱 현상에 의해 식각된 부분을 점선의 디싱 라인(DL)으로 표시하고 있는데, 이해의 편의를 위해 조금 과장하여 표시하고 있다.
단차 키(110b)의 정렬 수직 채널층(111b)이 키 외부 영역(115)과 실질적으로 동일한 높이를 갖는 경우, CMP를 통한 평탄화 과정에서, 디싱 현상에 의해 단차 키(110b)에 대응하는 몰드 구조체(MSa)의 최상부 희생층이 식각 정지막으로서 기능하지 못하고 그라인딩되어 제거될 수 있다. 결과적으로, 단차 키(110b)에 대응하는 몰드 구조체(MSa)의 상면 부분이 단차 키(110b)의 형태를 대변할 수 없고, 따라서, 광학 측정 장비에서 측정 에러 및 수직 채널층의 미스-얼라인을 초래할 수 있다.
그에 반해, 본 실시예의 메모리 소자(100)에서는, 단차 키(110) 상부에 몰드 구조체(MS)를 형성하기 전에, 단차 키(110)의 정렬 수직 채널층(111)을 키 외부 영역(115)보다 낮게 형성되도록 함으로써, CMP를 통한 평탄화 과정에서, 디싱 현상에도 불구하고, 단차 키(110)에 대응하는 몰드 구조체(MS)의 최상부 희생층을 유지시킬 수 있다. 결과적으로 단차 키(110)에 대응하는 몰드 구조체(MS)의 상면 부분에 단차 키(110)의 형태를 대변할 수 있는 굴곡이 그대로 유지되고, 따라서, 광학 측정 장비를 통해 단차 키(110)의 위치를 정확하게 측정하여 수직 채널층의 미스-얼라인을 효과적으로 방지함으로써, 신뢰성 있는 메모리 소자를 구현할 수 있도록 한다.
도 5a 및 도 5b는 도 2a의 메모리 소자에서, 단차 키 깊이에 따른 효과를 설명하기 위한 그래프 및 사진들이다. 도 5a는 단차 키 깊이(KD)에 따른 그라인딩 나쁨(GB), 및 패터닝 나쁨(PB)을 나타내고, 도 5b는 웨이퍼의 센터 부분(C), 웨이퍼에서 지름 8 인치에 해당하는 부분(8-In), 그리고 웨이퍼 에지 부분(E)에서의 단차 키 깊이(KD)에 따른 단차 키의 그라인딩 상태를 보여주는 사진들이다. 도 2a 내지 도 2c를 함께 참조하여 설명하고, 도 2a 내지 도 2c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5a를 참조하면, 그래프를 통해 단차 키 깊이(KD)가 600Å를 기준으로 예컨대, ±150Å 정도의 범위를 가질 때, 단차 키(110)의 그라인딩이 양호하게 개선될 수 있음을 알 수 있다. 여기서, 단차 키 깊이(KD)는 앞서 도 2c의 제1 깊이(D1)에 해당할 수 있다.
좀더 구체적으로 설명하면, 왼쪽 실선을 통해 알 수 있듯이 단차 키 깊이(KD)가 400Å 이하로 얕아지는 경우, 단차 키(110)의 그라인딩 상태가 나빠짐을 알 수 있다. 여기서, 그라인딩 상태는 단차 키의 그라인딩의 적고 많음을 나타내고, 그라인딩이 많을수록 그라인딩 상태가 나빠질 수 있다. 한편, 단차 키의 그라인딩은, 앞서 도 2b에서, 단차 키(110)에 대한 직접적인 그라인딩이 아니라, 단차 키(110)의 상부의 몰드 구조체(MS)의 상면의 그라인딩을 의미할 수 있다.
오른쪽 점선을 통해 알 수 있듯이, 단차 키 깊이(KD)가 850Å 이상로 깊어지는 경우, 패터닝 상태가 나빠짐을 알 수 있다. 여기서, 패터닝 상태는 채널 홀의 패터닝에 대한 상태로서, 단차 키 깊이(KD)가 850Å 이상로 깊어지는 경우, 채널 홀의 패터닝이 어려워짐을 의미할 수 있다.
도 5b를 참조하면, 단차 키 깊이(KD)가 0인 경우, 웨이퍼의 모든 위치에서 단차 키(110)의 그라인딩 상태가 나쁨을 알 수 있다. 또한, 단차 키 깊이(KD)가 400Å과 700Å인 경우, 웨이퍼의 센터 부분(C)과 웨이퍼에서 지름 8 인치에 해당하는 부분(8-In)에서, 단차 키(110)의 그라인딩 상태는 어느 정도 양호하나, 웨이퍼 에지 부분(E)에서는 여전히 단차 키(110)의 그라인딩 상태가 나쁨을 알 수 있다. 한편, 단차 키 깊이(KD)가 1000Å인 경우, 웨이퍼의 모든 위치에서 단차 키(110)의 그라인딩 상태가 양호할 수 있다. 다만, 도 5a의 설명 부분에서 언급한 바와 같이, 단차 키 깊이(KD)가 깊어지는 경우, 채널 홀의 패터닝이 어려워지는 문제가 발생할 수 있다. 참고로, 도 5b의 사진은 광학 측정 장비에서 측정된 사진들로서, 단차 키(110)가 실제로 그라인딩 된 것을 보여주는게 아니고, 상부의 몰드 구조체(MS)의 상면 부분이 그라인딩 상태에 따라, 단차 키(110)가 검출되는 형태를 보여주는 것이다.
결국, 단차 키 깊이(KD)는 그라인딩 상태와 채널 홀의 패터닝 상태를 고려하여 적절하게 선택될 수 있다. 예컨대, 도 5a의 그래프를 기초로 하여, 600Å를 기준으로 하여 ±150Å 내외에서 단차 키 깊이(KD)가 선택될 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예들에 따른 메모리 소자에 대한 평면도, 및 단면도들로서, 도 6b와 도 6c는 메인 칩 영역만을 보여준다. 도 2a 내지 도 5b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6a 및 도 6b를 참조하면, 본 실시예의 메모리 소자(100a)는 메인 칩 영역(MCA)의 외부 페리 영역(OPA)에 더미 몰드 구조체(DMS)을 더 포함한다는 측면에서, 도 2a의 메모리 소자(100)와 다를 수 있다. 구체적으로, 본 실시예의 메모리 소자(100a)에서, 제2 층(2nd-FL)에 대응하는 외부 페리 영역(OPA)에는 더미 몰드 구조체(DMS)가 형성될 수 있다. 더미 몰드 구조체(DMS)는 교대로 적층된 다수의 더미 층간 절연층(123d)과 더미 희생층(127d)을 포함할 수 있다. 또한, 더미 몰드 구조체(DMS)는 양쪽 에지 부분에 계단 구조를 포함할 수 있다.
외부 페리 영역(OPA)에 더미 몰드 구조체(DMS)가 배치되는 경우, 셀 영역(CA) 및/또는 확장 영역(EA)과 외부 칩 영역(OCA) 사이에 배치된 단일 물질층의 절연 구조체(130) 부분이 상대적으로 좁아지고, 또한, 외부 칩 영역(OCA)의 단차 키(110) 상부의 몰드 구조체(MS)가 더미 몰드 구조체(DMS)에 인접하게 됨으로써, CMP를 통한 평탄화 공정에서 디싱 현상이 감소될 수 있다. 또한, 본 실시예의 메모리 소자(100a)에서, 단차 키(110)의 정렬 수직 채널층(111)은 키 외부 영역(115)보다 낮게 형성될 수 있다. 따라서, 본 실시예의 메모리 소자(100a)에서 단차 키(110)에 대응하는 몰드 구조체(MS)의 최상부 희생층 및 상면 상의 굴곡에 대한 그라인딩이 더욱 방지될 수 있다.
도 6a 및 도 6c를 참조하면, 본 실시예의 메모리 소자(100b)는 메인 칩 영역(MCA)의 외부 페리 영역(OPA)에 2층의 더미 몰드 구조체(DMS-1, DMS-2)을 포함한다는 측면에서, 도 6b의 메모리 소자(100a)와 다를 수 있다. 구체적으로, 본 실시예의 메모리 소자(100b)에서, 제1 층(1st-FL)과 제2 층(2nd-FL)에 대응하는 외부 페리 영역(OPA)에는 제1 더미 몰드 구조체(DMS-1)와 제2 더미 몰드 구조체(DMS-2)가 형성될 수 있다. 제1 더미 몰드 구조체(DMS-1)와 제2 더미 몰드 구조체(DMS-2) 각각은 교대로 적층된 다수의 더미 층간 절연층(123d-1, 123d-2)과 더미 희생층(127d-1, 127d-2)을 포함할 수 있다. 또한, 제1 더미 몰드 구조체(DMS-1)와 제2 더미 몰드 구조체(DMS-2) 각각은 양쪽 에지 부분에 계단 구조를 포함할 수 있다.
본 실시예의 메모리 소자(100b)의 경우도, 더미 몰드 구조체(DMS-1, DMS-2)에 기인하여 CMP를 통한 평탄화 공정에서 디싱 현상이 감소할 수 있다. 또한, 본 실시예의 메모리 소자(100b)에서, 단차 키(110)의 정렬 수직 채널층(111)은 키 외부 영역(115)보다 낮게 형성될 수 있다. 따라서, 본 실시예의 메모리 소자(100b)에서 단차 키(110)에 대응하는 몰드 구조체(MS)의 최상부 희생층 및 상면 상의 굴곡에 대한 그라인딩이 더욱 방지될 수 있다.
한편, 도 6b와 도 6c의 메모리 소자(100a, 100b)의 더미 몰드 구조체(DMS, DMS-1, DMS-2)의 형태에 한정되지 않고, 더욱 다양한 형태로 더미 몰드 구조체가 외부 페리 영역(OPA)에 배치될 수 있다. 예컨대, 제1 층(1st-FL)에 대응하는 외부 페리 영역(OPA)에 서로 이격된 2개의 하부 더미 몰드 구조체가 배치되고, 제2 층(2nd-FL)에 대응하는 외부 페리 영역(OPA)에 1개의 상부 더미 몰드 구조체가 배치되되, 2개의 하부 더미 몰드 구조체의 사이에 대응하는 위치에 배치될 수 있다. 또한, 반대로 제1 층(1st-FL)에 대응하는 외부 페리 영역(OPA)에 1개의 하부 더미 몰드 구조체가 배치되고, 제2 층(2nd-FL)에 대응하는 외부 페리 영역(OPA)에 2개의 상부 더미 몰드 구조체가 배치되되, 하부 더미 몰드 구조체는 2개의 상부 더미 몰드 구조체의 사이에 대응하는 위치에 배치될 수 있다. 그 이외에도 다양한 형태로 더미 몰드 구조체가 배치될 있음은 물론이다.
덧붙여, 전술한 바와 같이, 외부 페리 영역(OPA)에는 관통-비아들이 배치될 수 있다. 그러나 편의상 도 6b와 도 6c에서 관통-비아들은 생략되어 도시되지 않고 있다.
도 7a 내지 도 7e는 도 2a의 메모리 소자를 제조하는 과정을 보여주는 단면도들이다. 도 2a 내지 도 2c를 함께 참조하여 설명하고, 도 2a 내지 도 6c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7a를 참조하면, 본 실시예의 메모리 소자(100)의 제조 방법은, 먼저 하부 기판(101) 상에 주변 회로(103) 및 하부 층간 절연층(104)을 형성하고, 하부 층간 절연층(104)을 평탄화한다. 이후, 하부 층간 절연층(104)의 상부 부분에 기판용 트렌치를 형성하고, 트렌치 부분을 폴리실리콘으로 채워 상부 기판(105)을 형성한다. 계속해서, 상부 기판(105) 상에 제1 층간 절연층(123-1) 및 제1 희생층(127-1)을 교대로 적층하고, 확장 영역(EA)에 계단 구조를 형성한 후, 상부 기판(105) 상의 결과물 전체를 덮는 절연층을 형성하고 평탄화하여 제1 절연 구조체(130-1)를 형성한다. 또한, 메인 칩 영역(MCA)에 채널 홀을 형성하고, 채널 홀을 반도체층, 데이터 저장층, 및 매립 절연층으로 채워 제1 수직 채널층(121-1)을 형성함으로써, 제1 몰드 구조체(1st-MS)를 완성한다. 제1 몰드 구조체(1st-MS)는 제1 게이트 전극층(125-1) 대신 제1 희생층(127-1)을 포함한다는 측면에서, 도 2b의 메모리 소자에서의 제1 층(1st-FL)과 다를 수 있다.
한편, 제1 수직 채널층(121-1)을 형성할 때, 외부 칩 영역(OCA)에 프리(pre)-정렬 수직 채널층(111b)이 형성될 수 있다. 프리-정렬 수직 채널층(111b)은 제1 수직 채널층(121-1)과 형태 및 사이즈에서 다를 수 있다. 다만, 프리-정렬 수직 채널층(111b)과 제1 수직 채널층(121-1)의 상면은 높이가 실질적으로 동일할 수 있다.
도 7b를 참조하면, 제1 몰드 구조체(1st-MS) 및 제1 절연 구조체(130-1) 상에 PR 패턴(140)을 형성한다. PR 패턴(140)은 메인 칩 영역(MCA) 전체를 덮고, 또한, 외부 칩 영역(OCA)에서 단차 키(110)가 형성될 영역을 제외한 영역, 즉 키 외부 영역(115)을 덮을 수 있다. 이후, PR 패턴(140)을 마스크로 하여 제1 절연 구조체(130-1)의 상부 부분을 습식 식각(Wet Etch: WE) 하여, 프리-리세스(113b)와 프리-정렬 수직 채널층(111b)을 포함한 프리-단차 키(110b)를 형성한다. 제1 절연 구조체(130-1)의 상부를 습식 식각(WE) 할 때, 식각 선택비가 높은, 즉 제1 절연 구조체(130-1)에 대하여 식각 속도가 빠른 에천트를 이용하여 제1 절연 구조체(130-1)만 식각할 수 있다.
도 7b에 도시된 바와 같이, 프리-단차 키(110b)에서, 프리(pre)-리세스(113b)의 바닥면과 프리-정렬 수직 채널층(111b)의 상면은 제1 단차(S1)를 가질 수 있다. 한편, 프리-단차 키(110b)는 도 4b의 단차 키(110b)와 실질적으로 동일한 구조를 가질 수 있다.
도 7c를 참조하면, 계속해서, PR 패턴(140)을 마스크로 하여 프리-단차 키(110b)를 건식 식각(Dry Etch: DE) 하여, 정렬 수직 채널층(111)과 리세스(113)을 포함한 단차 키(110)를 형성한다. 건식 식각(DE)을 통해 프리-단차 키(110b)가 제1 깊이(D1)만큼 낮아져 단차 키(110)가 형성될 수 있다. 즉, 프리-리세스(113b)가 제1 깊이(D1)만큼 낮아져 리세스(113)이 되고, 프리-정렬 수직 채널층(111b)이 제1 깊이(D1)만큼 낮아져 정렬 수직 채널층(111)이 될 수 있다. 그에 따라, 단차 키(110)에서, 리세스(113)의 바닥면과 정렬 수직 채널층(111)의 상면은 제1 단차(S1)를 가질 수 있다. 한편, 단차 키(110)는 도 2b의 단차 키(110)와 실질적으로 동일한 구조를 가질 수 있다.
도 7d를 참조하면, 이후, PR 패턴(140)을 애싱(ashing) 및 스트립 공정을 통해 제거하고, 상부 기판(105) 상의 결과물 전면 상에 절연층 물질과 희생층 물질을 교대로 적층하고, 확장 영역(EA)과 외부 칩 영역(OCA)의 에지 부분에 계단 구조를 형성한 후, 상부 기판(105) 상의 결과물 전체를 덮는 절연층을 형성하고 CMP를 통해 평탄화한다. 평탄화 공정을 통해 메인 칩 영역에 초기 제2 몰드 구조체(2nd-MSa)가 형성될 수 있다.
평탄화 공정에서, 외부 칩 영역(OCA)의 최상부 희생층(118s)의 일부가 식각될 수 있다. 즉, 키 외부 영역(115)에 대응하는 부분의 최상부 희생층(118s)의 전부 또는 일부가 식각될 수 있다. 또한, 도 7d에 도시된 바와 같이, 단차 키(110)의 정렬 수직 채널층(111)에 대응하는 최상부 희생층(118s) 부분은 적어도 일부가 유지되고, 리세스(113)에 대응하는 최상부 희생층(118s) 부분은 그대로 유지될 수 있다. 또한, 실시예에 따라, 단차 키(110)의 정렬 수직 채널층(111)에 대응하는 최상부 희생층(118s) 부분이 그대로 유지될 수도 있다. 이는 단차 키(110)의 정렬 수직 채널층(111)이 키 외부 영역(115)에 비해 제1 깊이(D1)만큼 낮게 형성됨에 기인할 수 있다.
도 7e를 참조하면, 메인 칩 영역(MCA) 상의 최상부 희생층(118s)을 제거하고, 채널 홀을 형성한 후, 채널 홀을 반도체층, 데이터 저장층, 및 매립 절연층으로 채워 제2 수직 채널층(121-2)을 형성함으로써, 제2 몰드 구조체(2nd-MS)를 완성한다. 제2 몰드 구조체(2nd-MS)는 제2 게이트 전극층(125-2) 대신 제2 희생층(127-2)을 포함한다는 측면에서, 도 2b의 메모리 소자에서의 제2 층(2nd-FL)과 다를 수 있다. 이후에 분리 영역을 형성하고, 분리 영역을 이용하여 대체 공정을 통해 게이트 전극층(125-1, 125-2)을 형성함으로써, 도 2b의 제1 층(1st-FL)과 제2 층(2n-FL)을 형성할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 소자를 포함하는 전자 시스템을 개략적으로 보여주는 개념도이다. 도 1 내지 도 6c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8을 참조하면, 본 실시예에 따른 메모리 소자(100)를 포함하는 전자 시스템(1000, 이하, 간단히 '전자 시스템]이라 한다)은, 메모리 소자(100), 및 메모리 소자(100)에 전기적으로 연결되는 컨트롤러(200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 메모리 소자(100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예컨대, 전자 시스템(1000)은 하나 또는 복수의 메모리 소자(100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다. 메모리 소자(100)는 수직형 비휘발성 메모리 소자, 예컨대, NAND 플래시 메모리 소자일 수 있다. 또한, 메모리 소자(100)는 도 2a 내지 도 2c 및 도 6a 내지 도 6c의 메모리 소자들(100, 100a, 100b)일 수 있다.
메모리 소자(100)는 제1 구조물(100-1) 및 제1 구조물(100-1) 상의 제2 구조물(100-2)을 포함할 수 있다. 실시예에 따라, 제1 구조물(100-1)은 제2 구조물(100-2)의 옆에 배치될 수도 있다. 제1 구조물(100-1)은 디코더 회로(150), 페이지 버퍼(160), 및 로직 회로(170) 등의 주변 회로를 포함할 수 있다. 제2 구조물(100-2)은 도 1에 예시된 바와 같이 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL0 ~ BLm), 및 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다. 또한, 셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터들(SSt1, SSt2), 메모리 셀 트랜지스터들(MCT), 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 한편, 스트링 선택 트랜지스터들(SSt1, SSt2)의 게이트 전극은 스트링 선택 라인들(SSL1, SSL2)에 연결되고, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0 ~ WLn)에 연결될 수 있다.
공통 소스 라인(CSL), 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL0 ~ WLn), 및 접지 선택 라인(GSL)은, 제1 구조물(100-1) 내에서 제2 구조물(100-2)까지 연장되는 제1 연결 배선들(182)을 통해 디코더 회로(150)에 전기적으로 연결될 수 있다. 비트 라인들(BL0 ~ BLm)은 제1 구조물(100-1) 내에서 제2 구조물(100-2)까지 연장되는 제2 연결 배선들(184)을 통해 페이지 버퍼(160)에 전기적으로 연결될 수 있다.
제1 구조물(100-1)에서, 디코더 회로(150) 및 페이지 버퍼(160)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(150) 및 페이지 버퍼(160)는 로직 회로(170)에 의해 제어될 수 있다. 메모리 소자(100)는 로직 회로(170)에 전기적으로 연결되는 입출력 패드(190)를 통해, 컨트롤러(200)와 통신할 수 있다. 입출력 패드(190)는 제1 구조물(100-1) 내에서 제2 구조물(100-2)까지 연장되는 입출력 연결 배선(186)을 통해 로직 회로(170)에 전기적으로 연결될 수 있다.
컨트롤러(200)는 프로세서(210), NAND 컨트롤러(220), 및 호스트 인터페이스(230)를 포함할 수 있다. 실시예에 따라, 전자 시스템(1000)은 복수의 메모리 소자들(100)을 포함할 수 있으며, 이 경우, 컨트롤러(200)는 복수의 메모리 소자들(100)을 제어할 수 있다. 프로세서(210)는 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(220)를 제어하여 메모리 소자(100)에 억세스할 수 있다. NAND 컨트롤러(220)는 메모리 소자들(100)와의 통신을 처리하는 NAND 인터페이스(221)를 포함할 수 있다. NAND 인터페이스(221)를 통해, 메모리 소자(100)를 제어하기 위한 제어 명령, 메모리 소자(100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 메모리 소자(100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(210)는 제어 명령에 응답하여 메모리 소자(100)를 제어할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 소자를 포함하는 전자 시스템 패키지에 대한 사시도이다. 도 1 내지 도 6c, 및 도 8의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 9를 참조하면, 본 실시예에 따른 메모리 소자(100)를 포함하는 전자 시스템 패키지(2000, 이하, 간단히 '전자 시스템 패키지'이라 한다)은 메인 보드(2001), 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 보드(2001)에 형성되는 배선 패턴들(2005)를 통해 컨트롤러(2002)에 연결될 수 있다.
메인 보드(2001)는 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 핀들의 개수와 배치는, 전자 시스템 패키지(2000)와 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 실시예에 따라, 전자 시스템 패키지(2000)는 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 또한, 실시예에 따라, 전자 시스템 패키지(2000)는 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템 패키지(2000)는 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템 패키지(2000)의 동작 속도를 개선 및 제어할 수 있다. DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템 패키지(2000)에 포함된 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있고, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장할 수도 있다. 전자 시스템 패키지(2000)가 DRAM(2004)을 포함하는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하면 상의 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 배선들(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200)과 배선들(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 기판 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 반도체 칩들(2200) 각각은 도 2a 내지 도 2c 및 도 6a 내지 도 6c의 메모리 소자들(100, 100a, 100b)일 수 있다.
실시예에 따라, 배선들(2400)은 입출력 패드(2210)와 기판 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 또한, 실시예에 따라, 반도체 칩들(2200)은 본딩 와이어의 배선들(2400) 대신에, 관통 전극들을 통해 패키지 기판(2100)에 전기적으로 연결될 수도 있다. 한편, 실시예에 따라, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수 있다. 또한, 실시예에 따라, 메인 보드(2001)와 다른 별도의 인터포저 기판 상에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 인터포저 기판의 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결되고, 또한, 메인 보드로 연결될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 100, 100a, 100b: 메모리 소자, 101: 하부 기판, 103: 주변 회로, 104: 하부 층간 절연층, 105: 상부 기판, 110, 110a, 110b: 단차 키, 111, 111a, 111b: 정렬 수직 채널층, 113, 113a, 113b: 리세스, 115: 키 외부 영역, 117: 층간 절연층, 118: 희생층, 119: 평탄 절연층, 121: 수직 채널층, 123: 층간 절연층, 125: 게이트 전극층, 127: 희생층, 123d: 더미 층간 절연층, 127d: 더미 희생층, 130: 절연 구조체, 100-1, 100-2: 제1, 제2 구조물, 150: 디코더, 160: 페이지 버퍼, 170: 로직 회로, 182, 184, 186: 연결 배선, 190: 입출력 패드, 200: 컨트롤러, 210: 프로세서, 220: NAND 컨트롤러, 230: 호스트 I/F, 1000: 전자 시스템, 2000: 전자 시스템 패키지, 2001: 메인 보드, 2003: 반도체 패키지, 2004: DRAM, 2005: 배선 패턴들, 2100: 패키지 기판, 2200: 반도체 칩, 2300: 접착층들, 2400: 배선들, 2500: 몰딩층

Claims (10)

  1. 셀 영역(cell area), 및 상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 가지고 배치된 확장 영역(extension area)을 구비하고, 상기 셀 영역과 상기 확장 영역은 멀티-스택(multi-stack) 구조로 형성된 메인 칩 영역; 및
    상기 메인 칩 영역을 둘러싸고, 단차 키(step key)가 배치된 외부 칩 영역;을 포함하고,
    상기 메인 칩 영역은 기판 상에 배치된 제1 층, 및 상기 제1 층 상의 제2 층을 구비하고, 상기 제1 층에는 상기 기판에 연결된 하부 수직 채널층이 배치되며,
    상기 단차 키는 상기 하부 수직 채널층에 대응하는 정렬 수직 채널층을 구비하고, 상기 정렬 수직 채널층의 상면은 상기 하부 수직 채널층의 상면보다 낮은, 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 단차 키는 상기 정렬 수직 채널층 이외의 부분인 리세스를 더 포함하고,
    상기 정렬 수직 채널층의 상면은 제1 단차만큼 상기 리세스의 바닥면보다 높은 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 제1 방향으로 상기 확장 영역과 상기 외부 칩 영역 사이에 배치된 외부 페리(outer peri) 영역을 더 포함하고,
    상기 외부 페리 영역은 절연 구조체, 및 몰드 구조체 중 적어도 하나로 형성된 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 수직형 비휘발성 메모리 소자는, 소잉(sawing)을 통해 웨이퍼로부터 분리된 칩 형태를 가지며,
    상기 외부 칩 영역은, 상기 소잉 후에 남은 상기 웨이퍼의 스크라이브 레인(Scribe Lane: S/L)의 일부이며,
    상기 단차 키는, 상기 스크라이브 레인(S/L)에 형성된 제1 단차 키가 상기 소잉에 의해 남은 형태를 갖는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 메인 칩 영역은, 상기 기판 하부에 배치된 주변 회로층을 더 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  6. 기판;
    상기 기판 상에 다수의 셀들이 배치된 셀 영역;
    상기 기판 상에 상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 가지고 배치된 확장 영역;
    상기 기판 상에, 상기 제1 방향으로 상기 확장 영역에 인접하고 상기 제1 방향에 수직하는 제2 방향으로 상기 셀 영역에 인접하며, 수직 채널층의 정렬에 이용하는 단차 키가 배치된 외부 영역;을 포함하고,
    상기 셀 영역과 상기 확장 영역은 각각 상기 기판 상의 제1 층, 및 상기 제1 층 상의 제2 층을 포함하며,
    상기 수직 채널층은 상기 제1 층에 배치된 제1 수직 채널층과 상기 제2 층에 배치된 제2 수직 채널층을 포함하며,
    상기 단차 키는 상기 제1 수직 채널층에 대응하는 정렬 수직 채널층을 구비하고, 상기 정렬 수직 채널층의 상면은 상기 제1 수직 채널층의 상면보다 낮은, 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자.
  7. 제6 항에 있어서,
    상기 단차 키는 상기 정렬 수직 채널층 이외의 부분인 리세스를 더 포함하고,
    상기 외부 영역은, 상기 제1 층에 대응하는 상기 단차 키와 키 외부 영역, 그리고 상기 제2 층에 대응하고 상기 단차 키와 키 외부 영역을 덮는 몰드 구조체를 포함하며,
    상기 몰드 구조체는 교대로 적층된 다수의 희생층과 층간 절연층을 포함하며,
    상기 키 외부 영역의 상면은 상기 제1 수직 채널층의 상면과 실질적으로 동일한 높이를 갖는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  8. 제6 항에 있어서,
    상기 외부 영역은, 소잉 후에 남은 웨이퍼의 스크라이브 레인(S/L)의 일부이며,
    상기 단차 키는, 상기 스크라이브 레인(S/L)에 형성된 직사각형 형태의 제1 단차 키가 상기 소잉에 의해 남은 형태를 가지며,
    상기 정렬 수직 채널층은 상기 직사각형 내에 소정 배치 규칙을 가지고 다수개 배치된 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  9. 셀 영역, 및 상기 셀 영역에서 제1 방향으로 연장되어 계단형 구조를 가지고 배치된 확장 영역을 구비하고, 상기 셀 영역과 상기 확장 영역은 멀티-스택 구조로 형성된 메인 칩 영역; 및
    상기 메인 칩 영역을 둘러싸고, 수직 채널층의 정렬에 이용하는 단차 키의 제1 부분이 남아 있는 외부 칩 영역;을 포함하고,
    상기 메인 칩 영역은 기판 상에 배치된 제1 층, 및 상기 제1 층 상의 제2 층을 포함하며,
    상기 수직 채널층은 상기 제1 층에 배치된 제1 수직 채널층과 상기 제2 층에 배치된 제2 수직 채널층을 포함하며,
    상기 제1 부분은 상기 제1 수직 채널층에 대응하는 정렬 수직 채널층을 구비하고, 상기 정렬 수직 채널층의 상면은 상기 제1 수직 채널층의 상면보다 낮은, 멀티-스택 구조를 갖는 수직형 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 외부 칩 영역은, 상기 제1 층에 대응하는 상기 제1 부분과 키 외부 영역, 그리고 상기 제2 층에 대응하고 상기 제1 부분과 키 외부 영역을 덮는 몰드 구조체를 포함하고,
    상기 제1 부분은 상기 정렬 수직 채널층 이외의 부분인 리세스를 더 포함하고,
    상기 키 외부 영역의 상면은 상기 제1 수직 채널층의 상면과 실질적으로 동일한 높이를 가지며,
    상기 정렬 수직 채널층의 상면은 제1 단차만큼 상기 리세스의 바닥면보다 높고,
    상기 몰드 구조체의 상면에는 상기 제1 단차에 대응하는 굴곡이 형성된 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
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Publication number Priority date Publication date Assignee Title
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KR100567059B1 (ko) 2003-11-28 2006-04-04 주식회사 하이닉스반도체 반도체 소자의 정렬 패턴 형성방법
KR20140063145A (ko) 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR102270099B1 (ko) * 2014-12-08 2021-06-29 삼성전자주식회사 더미 패턴을 갖는 반도체 소자 및 그 제조방법
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9679910B2 (en) * 2015-08-28 2017-06-13 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
KR102693517B1 (ko) 2016-05-27 2024-08-08 삼성전자주식회사 수직형 메모리 장치
KR20210012772A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 수직형 반도체 장치 및 그 제조 방법

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