KR20220111567A - 집적회로 소자 및 이를 포함하는 전자 시스템 - Google Patents

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김종수
임주영
심선일
조원석
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 베이스 구조물; 상기 베이스 구조물 상에 배치되며, 상기 베이스 구조물의 주면에 수직한 제1 방향으로 이격된 복수의 게이트 전극을 포함하는 게이트 스택; 상기 게이트 스택 상에 배치된 제2 상부 절연층; 상기 게이트 스택을 관통하여 상기 베이스 구조물에 접촉된 복수의 채널 구조물로서, 각각 상기 게이트 스택으로부터 돌출된 얼라인 키를 포함하는 복수의 채널 구조물; 상기 제2 상부 절연층의 키 개구부 내에 배치되고, 상기 복수의 채널 구조물 각각의 상기 얼라인 키를 덮는 제2 상부 절연층; 상기 제2 상부 절연층 상의 상부 지지층; 상기 상부 지지층 상에 배치된 비트 라인; 및 상기 제2 상부 절연층 및 상기 상부 지지층을 관통하고, 상기 복수의 채널 구조물을 상기 비트 라인에 전기적으로 연결시키는 복수의 비트 라인 컨택;을 포함하고, 상기 제2 상부 절연층의 상기 키 개구부를 정의하는 측벽은 제1 단차를 포함하는 집적회로 장치를 제공한다.

Description

집적회로 소자 및 이를 포함하는 전자 시스템 {INTEGRATED CIRCUIT DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명의 기술분야는 집적회로 소자 및 이를 포함하는 전자 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 수직형 메모리 소자를 구비하는 집적회로 소자 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 집적회로 소자가 요구되고 있다. 집적회로 소자의 데이터 저장 용량을 증가시키기 위해, 집적회로 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 소자의 집적도는 제품의 경제성을 결정하는 중요한 요인이다. 2차원 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 미세 패턴 형성을 위해서는 고가의 장비들이 필요하고, 칩 다이(die)의 면적은 제한적이기 때문에, 2차원 메모리 소자의 집적도가 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원 구조를 가지는 수직형 메모리 소자가 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 집적회로 소자 및 이를 포함하는 전자 시스템을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 베이스 구조물; 상기 베이스 구조물 상에 배치되며, 상기 베이스 구조물의 주면에 수직한 제1 방향으로 이격된 복수의 게이트 전극을 포함하는 게이트 스택; 상기 게이트 스택 상에 배치된 제2 상부 절연층; 상기 게이트 스택을 관통하여 상기 베이스 구조물에 접촉된 복수의 채널 구조물로서, 각각 상기 게이트 스택으로부터 돌출된 얼라인 키를 포함하는 복수의 채널 구조물; 상기 제2 상부 절연층의 키 개구부 내에 배치되고, 상기 복수의 채널 구조물 각각의 상기 얼라인 키를 덮는 제2 상부 절연층; 상기 제2 상부 절연층 상의 상부 지지층; 상기 상부 지지층 상에 배치된 비트 라인; 및 상기 제2 상부 절연층 및 상기 상부 지지층을 관통하고, 상기 복수의 채널 구조물을 상기 비트 라인에 전기적으로 연결시키는 복수의 비트 라인 컨택;을 포함하고, 상기 제2 상부 절연층의 상기 키 개구부를 정의하는 측벽은 제1 단차를 포함하는 집적회로 장치를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 베이스 구조물; 상기 베이스 구조물 상에 배치되며, 상기 베이스 구조물의 주면에 수직한 제1 방향으로 이격된 복수의 게이트 전극을 포함하는 게이트 스택; 상기 게이트 스택을 관통하여 상기 베이스 구조물에 접촉된 복수의 채널 구조물로서, 각각 상기 게이트 스택으로부터 돌출된 얼라인 키를 포함하는 복수의 채널 구조물; 상기 게이트 스택 상에 배치되고, 상기 복수의 채널 구조물과 상기 제1 방향으로 중첩된 키 개구부를 포함하는 제2 상부 절연층; 상기 복수의 채널 구조물 각각의 상기 얼라인 키를 덮도록 상기 제2 상부 절연층의 상기 키 개구부를 채우고, 상측에 리세스부를 포함하는 제2 상부 절연층; 상기 제2 상부 절연층의 상기 리세스부를 채우는 매립 절연 패턴; 상기 제2 상부 절연층 상에 배치되고, 상기 매립 절연 패턴을 덮는 상부 지지층; 상기 상부 지지층 상에 배치된 비트 라인; 및 상기 제2 상부 절연층, 상기 매립 절연 패턴, 및 상기 상부 지지층을 관통하고, 상기 복수의 채널 구조물을 상기 비트 라인에 전기적으로 연결시키는 복수의 비트 라인 컨택;을 포함하는 집적회로 장치를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 메인 기판; 상기 메인 기판 상의 집적회로 소자; 및 상기 메인 기판 상에서 상기 집적회로 소자와 전기적으로 연결되는 컨트롤러;를 포함하고, 상기 집적회로 소자는, 베이스 구조물; 상기 베이스 구조물 아래에 배치된 주변 회로 구조물; 상기 주변 회로 구조물과 전기적으로 연결되는 입출력 패드; 상기 주변 회로 구조물 상에 배치되고, 상기 베이스 구조물의 주면에 수직한 제1 방향으로 이격된 복수의 게이트 전극을 포함하는 게이트 스택; 상기 게이트 스택을 관통하도록 상기 제1 방향으로 연장된 복수의 채널 구조물로서, 각각 상기 게이트 스택으로부터 돌출된 얼라인 키를 포함하는 복수의 채널 구조물; 상기 게이트 스택 상에 배치되고 상기 복수의 채널 구조물과 상기 제1 방향으로 중첩된 키 개구부를 포함하고, 상기 키 개구부를 정의하는 측벽은 제1 단차를 포함하는 제2 상부 절연층; 상기 제2 상부 절연층의 키 개구부 내에 배치되고, 상기 복수의 채널 구조물 각각의 상기 얼라인 키를 덮는 제2 상부 절연층; 상기 제2 상부 절연층 상의 상부 지지층; 상기 상부 지지층 상에 배치된 비트 라인; 및 상기 제2 상부 절연층 및 상기 상부 지지층을 관통하고, 상기 복수의 채널 구조물을 상기 비트 라인에 전기적으로 연결시키는 복수의 비트 라인 컨택;을 포함하는 전자 시스템을 제공한다.
본 발명의 예시적인 실시예들에 의하면, 집적회로 소자의 제조 과정에서 복수의 채널 구조물 각각의 일부분을 포토 리소그래피 공정을 위한 정렬 구조물로 활용할 수 있으므로, 포토 리소그래피 공정 시 발생하는 정렬 불량 이슈를 줄일 수 있다.
또한, 본 발명의 예시적인 실시예들에 의하면, 복수의 채널 구조물의 각각의 일부분을 노출시키는 키 개구부는 순차적으로 진행되는 1차 및 2차 식각 공정을 통해 형성되어, 키 개구부를 정의하는 제1 상부 절연층의 측벽은 완만한 경사를 가지도록 형성될 수 있다. 이에 따라, 제1 상부 절연층의 키 개구부를 채우는 하부 마스크층 부분도 완만한 경사의 측벽을 가지게 되므로, 하부 마스크층 상에 도포되는 상부 마스크층의 도포 불량 이슈를 제거할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 나타내는 블록도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 메모리 셀 어레이의 등가 회로도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 주요 구성을 나타내는 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ' 선을 따라 절단한 집적회로 소자의 단면도이다.
도 5는 도 4의 "Ⅴ"로 표시된 영역을 나타내는 확대도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 일부를 나타내는 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 나타내는 단면도이다.
도 8a 내지 도 8o는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 나타내는 단면도들이다.
도 9는 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 포함하는 전자 시스템을 나타내는 도면이다.
도 10는 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 포함하는 전자 시스템을 나타내는 사시도이다.
도 11은 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 포함하는 반도체 패키지를 나타내는 단면도이다.
도 12는 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 포함하는 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 예시적인 실시예들에 따른 집적회로 소자(10)를 나타내는 블록도이다.
도 1을 참조하면, 집적회로 소자(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)을 포함한다. 상기 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 상기 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
상기 메모리 셀 어레이(20)는 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 상기 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)에 포함된 복수의 메모리 셀은 각각 플래시 메모리 셀일 수 있다. 상기 메모리 셀 어레이(20)는 3차원 메모리 셀 어레이를 포함할 수 있다. 상기 3차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 복수의 낸드 스트링은 각각 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 도시되지는 않았으나, 상기 주변 회로(30)는 집적회로 소자(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 메모리 셀 어레이(20)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로, 입출력 인터페이스 등의 다양한 회로들을 더 포함할 수도 있다.
상기 주변 회로(30)는 집적회로 소자(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 집적회로 소자(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
상기 주변 회로(30)의 구성에 대하여 구체적으로 살펴보면 다음과 같다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 상기 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 상기 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 상기 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 상기 데이터 입출력 회로(36)는 프로그램 동작 시 메모리 컨트롤러(미도시)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 상기 데이터 입출력 회로(36)는 독출 동작 시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러에 제공할 수 있다. 상기 데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다.
제어 로직(38)은 상기 메모리 컨트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 상기 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 상기 제어 로직(38)은 제어 신호(CTRL)에 응답하여 집적회로 소자(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 상기 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 메모리 셀 어레이의 등가 회로도이다.
도 2를 참조하면, 수직 채널 구조를 갖는 수직형 낸드 플래시 메모리 소자의 등가 회로도가 예시되어 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 상기 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL), 복수의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다.
복수의 비트 라인(BL) 및 공통 소스 라인(CSL)의 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도면에는 복수의 메모리 셀 스트링(MS)이 각각 2개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 복수의 메모리 셀 스트링(MS)은 각각 1개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL)에 연결될 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 집적회로 소자(100)의 주요 구성을 나타내는 평면도이다. 도 4는 도 3의 Ⅳ-Ⅳ' 선을 따라 절단한 집적회로 소자(100)의 단면도이다. 도 5는 도 4의 "Ⅴ"로 표시된 영역을 나타내는 확대도이다.
도 3 내지 도 5를 참조하면, 집적회로 소자(100)는 메모리 셀 영역(MCR) 및 연결 영역(CON)을 포함하는 셀 어레이 구조물(CS)을 포함할 수 있다.
메모리 셀 영역(MCR)은 앞서 도 2를 참조하여 설명한 수직 채널 구조 낸드 타입의 메모리 셀 어레이(MCA)가 형성되는 영역일 수 있다. 연결 영역(CON)은 메모리 셀 영역(MCR)에 형성되는 메모리 셀 어레이(MCA)와 주변 회로 영역(미도시)과의 전기적 연결을 위한 패드부(PAD)가 형성되는 영역일 수 있다.
베이스 구조물(110)은 반도체 기판을 포함할 수 있다. 상기 반도체 기판은 반도체 물질, 예를 들어, Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저머늄(Ge), 또는 실리콘-저머늄을 포함할 수 있다. 상기 반도체 기판은 벌크 웨이퍼 또는 에피택셜층이 형성된 웨이퍼로 제공될 수도 있다. 다른 실시예들에서, 상기 반도체 기판은 SOI(silicon on insulator) 기판 또는 GeOI(germanium on insulator) 기판을 포함할 수도 있다. 일부 예시적인 실시예들에서, 베이스 구조물(110)은 수직 방향으로 적층된 하부 베이스층과 상부 베이스층을 포함할 수 있다. 이 경우, 상기 하부 베이스층은 텅스텐(W)과 같은 금속 물질로 형성될 수 있고, 상기 상부 베이스층은 실리콘과 같은 반도체 물질로 형성될 수 있다.
게이트 스택(GS)이 베이스 구조물(110) 상에서 상기 베이스 구조물(110)의 주면에 평행한 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장될 수 있다. 게이트 스택(GS)은 복수의 게이트 전극(130) 및 복수의 절연층(140)을 포함할 수 있고, 복수의 게이트 전극(130)과 복수의 절연층(140)은 베이스 구조물(110)의 상면에 수직한 제3 방향(Z 방향)을 따라 교대로 배치될 수 있다.
게이트 전극(130)은 매립 도전층(132)과, 상기 매립 도전층(132)의 상면, 바닥면, 및 측면을 둘러싸는 절연 라이너(134)를 포함할 수 있다. 예를 들어, 매립 도전층(132)은 텅스텐과 같은 금속, 텅스텐 실리사이드와 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 절연 라이너(134)는 알루미늄 산화물과 같은 고유전체 물질을 포함할 수 있다.
복수의 게이트 전극(130)은 앞서 도 2를 참조하여 설명한 메모리 셀 스트링(MS)을 구성하는 접지 선택 라인(GSL), 워드 라인(WL), 및 적어도 하나의 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 최하층의 게이트 전극(130)은 접지 선택 라인(GSL)으로 기능하고, 최상층의 게이트 전극(130)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 게이트 전극(130)은 워드 라인(WL)으로 기능할 수 있다. 이에 따라 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다.
베이스 구조물(110) 상에는 워드 라인 컷 개구부(WLH)를 채우는 복수의 워드 라인 컷(150)이 배치될 수 있다. 복수의 워드 라인 컷(150)이 제1 방향(X 방향)을 따라 연장될 수 있다. 복수의 워드 라인 컷(150)은 베이스 구조물(110)로부터 제3 방향(Z방향)으로 연장될 수 있다. 한 쌍의 워드 라인 컷(150) 사이에 배치되는 게이트 스택(GS)이 하나의 블록을 구성할 수 있고, 한 쌍의 워드 라인 컷(150)은 게이트 스택(GS)의 제2 방향(Y 방향)을 따른 폭을 한정할 수 있다. 상기 워드 라인 컷(150)은 절연 구조물로 구성될 수 있다. 상기 워드 라인 컷(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 상기 워드 라인 컷(150)은 실리콘 산화막, 실리콘 질화막, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 채널 구조물(160)은 메모리 셀 영역(MCR)에서 베이스 구조물(110)의 상면으로부터 게이트 전극(130)을 관통하여 제3 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(160)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(160)은 지그재그 형상 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
상기 복수의 채널 구조물(160)은 게이트 스택(GS)을 관통하여 제3 방향(Z 방향)으로 연장될 수 있다. 상기 복수의 채널 구조물(160)은 게이트 스택(GS)을 관통하는 채널홀(160H)에 채워질 수 있다. 상기 복수의 채널 구조물(160) 각각은 게이트 절연층(162), 채널층(164), 매립 절연층(166), 및 도전 플러그(168)를 포함할 수 있다. 채널홀(160H)의 측벽 상에 게이트 절연층(162)과 채널층(164)이 순차적으로 배치될 수 있다. 예를 들어, 게이트 절연층(162)은 채널홀(160H)의 측벽 상에 컨포멀하게 배치되고, 채널층(164)이 채널홀(160H)의 측벽과 바닥부 상에 컨포멀하게 배치될 수 있다. 채널층(164) 상에서 채널홀(160H)의 잔류 공간을 채우는 매립 절연층(166)이 배치될 수 있다. 채널홀(160H)의 상측에는 채널층(164)과 접촉하며 채널홀(160H)의 입구(예를 들어, 최상단)를 막는 도전 플러그(168)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(166)이 생략되고, 채널층(164)이 채널홀(160H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
상기 복수의 채널 구조물(160)은 베이스 구조물(110)과 접촉할 수 있다. 일부 실시예들에서, 채널층(164)은 채널홀(160H)의 바닥부에서 베이스 구조물(110)의 상면과 접촉하도록 배치될 수 있다. 다른 실시예들에서, 채널홀(160H)의 바닥부에서 베이스 구조물(110) 상에 소정의 높이를 갖는 컨택 반도체층(미도시)이 형성되고, 채널층(164)이 상기 컨택 반도체층을 통해 베이스 구조물(110)과 전기적으로 연결될 수도 있다. 다른 실시예들에서, 채널층(164)의 바닥면은 베이스 구조물(110)의 상면보다 낮은 수직 레벨에 배치될 수도 있다.
예시적인 실시예들에서, 복수의 채널 구조물(160) 각각은 게이트 스택(GS)에서 최상부의 절연층(140)으로부터 돌출된 얼라인 키(161)를 포함할 수 있다. 상기 얼라인 키(161)는 최상부의 절연층(140)으로부터 돌출된 각 채널 구조물(160)의 일 부분을 의미할 수 있다. 상기 얼라인 키(161)는 도전 플러그(168)의 일부와, 상기 도전 플러그(168)의 일부를 포위하는 게이트 절연층(162)을 포함할 수 있다. 예를 들면, 최상부의 절연층(140)은 상측에 주변부로부터 리세스된 리세스부를 포함하며, 복수의 채널 구조물(160)의 복수의 얼라인 키(161)는 최상부의 절연층(140)의 리세스부 내에 있을 수 있다. 상기 복수의 채널 구조물(160)의 복수의 얼라인 키(161)는 집적회로 소자(100)의 제조 과정에서, 포토 리소그래피 공정을 위한 정렬 구조물로 활용될 수 있다. 예를 들어, 상기 복수의 채널 구조물(160)의 복수의 얼라인 키(161)는 워드 라인 컷 개구부(WLH) 형성 시 이용되는 마스크 패턴을 형성하기 위한 정렬 구조물로 활용될 수 있다.
게이트 절연층(162)은 채널층(164)의 외측벽 상에 순차적으로 터널링 유전막, 전하 저장막, 및 블로킹 유전막을 포함하는 구조를 가질 수 있다. 터널링 유전막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막은 채널층(164)으로부터 터널링 유전막을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다.
하나의 블록 내에서 최상부의 게이트 전극(130)은 스트링 분리 절연층(미도시)에 의해 평면적으로 두 개의 부분들로 분리될 수 있다. 상기 두 개의 부분들은 앞서 도 2를 참조하여 설명한 스트링 선택 라인(SSL)을 구성할 수 있다.
연결 영역(CON)에서 게이트 스택(GS)이 연장되어 패드부(PAD)를 구성할 수 있다. 연결 영역(CON)에서 복수의 게이트 전극(130)은 베이스 구조물(110)의 상면으로부터 멀어짐에 따라 제1 수평 방향(X 방향)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 패드부(PAD)는 계단 형태로 배치되는 제1 게이트 전극(130)의 부분들을 지칭할 수 있다. 패드부(PAD)를 구성하는 게이트 스택(GS) 부분 상에는 커버 절연층(120)이 배치될 수 있다. 연결 영역(CON)에서 커버 절연층(120)을 관통하여 게이트 전극(130)에 연결되는 컨택 구조물(CNT)이 배치될 수 있다.
상기 연결 영역(CON)에는, 커버 절연층(120)을 관통하여 게이트 전극(130)의 패드부(PAD)에 연결되는 컨택 구조물(CNT)이 배치될 수 있다. 상기 컨택 구조물(CNT)은 상부 영역에서 하부 영역으로 제3 방향(Z 방향)을 따라 폭이 좁아지는 테이퍼진(tapered) 기둥 형상을 가질 수 있다.
도시되지는 않았지만, 연결 영역(CON)에서 베이스 구조물(110)의 상면으로부터 게이트 스택(GS)을 관통하여 수직 방향(Z 방향)으로 연장되는 복수의 더미 채널 구조물(도시 생략)이 더 형성될 수 있다. 상기 더미 채널 구조물은 집적회로 소자(100)의 제조 공정에서 게이트 스택(GS)의 리닝 또는 휨 등을 방지하고 구조적 안정성을 확보하기 위하여 형성될 수 있다. 상기 복수의 더미 채널 구조물 각각은 복수의 채널 구조물(160)과 유사한 구조 및 형상을 가질 수 있다.
게이트 스택(GS) 및 커버 절연층(120) 상에는, 제1 상부 절연층(170)이 배치될 수 있다. 예를 들어, 제1 상부 절연층(170)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
제1 상부 절연층(170)은 복수의 채널 구조물(160)의 복수의 얼라인 키(161)가 배치된 영역과 수직 방향으로 중접된 위치에 형성된 키 개구부(172)를 포함할 수 있다. 키 개구부(172)는 게이트 스택(GS)의 최상부의 절연층(140)의 리세스부의 바로 위에 형성될 수 있다. 키 개구부(172)는 제1 상부 절연층(170)을 수직 방향으로 관통할 수 있다. 키 개구부(172)는 대체로 베이스 구조물(110)로부터 멀어지는 방향으로 폭이 넓어지는 테이퍼진 형상을 가질 수 있다.
제1 상부 절연층(170)의 키 개구부(172)를 정의하는 측벽(174)은 경사면을 포함할 수 있다. 예를 들어, 제1 상부 절연층(170)의 키 개구부(172)를 정의하는 측벽(174)은 베이스 구조물(110)의 상면에 수직한 제3 방향(Z 방향)에 대해 소정 각도 기울어진 경사면을 포함할 수 있다.
제1 상부 절연층(170)의 키 개구부(172)를 정의하는 측벽(174)은 단차(173)를 포함할 수 있다. 단차(173)는 키 개구부(172)의 둘레를 따라 연속적으로 연장될 수 있다. 제1 상부 절연층(170)의 측벽(174)이 단차(173)를 포함하므로, 제1 상부 절연층(170)의 측벽(174)은 서로 다른 방향으로 연장된 적어도 2개의 세그먼트를 포함할 수 있다. 예를 들어, 제1 상부 절연층(170)의 측벽(174)이 측벽(174)의 하단과 상단 사이에서 이어진 두 세그먼트를 포함할 때, 상기 두 세그먼트들의 연장 방향들 간의 사잇각은 약 20°(degree) 내지 약 90° 사이일 수 있다. 바꿔 말해서, 제1 상부 절연층(170)의 측벽(174)의 상기 두 세그먼트들 중 하나가 기준 방향(예를 들어, 베이스 구조물(110)의 주면에 평행한 방향)과 이루는 각도와 제1 상부 절연층(170)의 측벽(174)의 상기 두 세그먼트들 중 다른 하나가 상기 기준 방향과 이루는 각도 간의 차이는 약 20°도 내지 약 90° 사이일 수 있다.
예시적인 실시예들에서, 제1 상부 절연층(170)의 측벽(174)은 상기 측벽(174)의 하단과 상단 사이에서 이어진 제1 세그먼트(174a), 제2 세그먼트(174b), 및 제3 세그먼트(174c)를 포함할 수 있다. 이 때, 제1 세그먼트(174a)와 제2 세그먼트(174b) 사이의 연장 방향이 서로 상이하고, 제2 세그먼트(174b)와 제3 세그먼트(174c) 사이의 연장 방향이 서로 상이할 수 있다. 좀 더 구체적으로, 제1 세그먼트(174a)의 연장 방향이 베이스 구조물(110)의 주면에 평행한 제1 방향(X 방향)과 이루는 제1 경사각은 제2 세그먼트(174b)의 연장 방향이 베이스 구조물(110)의 주면에 평행한 제1 방향(X 방향)과 이루는 제2 경사각보다 크고, 제2 세그먼트(174b)의 상기 제2 경사각은 제3 세그먼트(174c)의 연장 방향이 베이스 구조물(110)의 주면에 평행한 제1 방향(X 방향)과 이루는 제3 경사각보다 작을 수 있다.
예시적인 실시예들에서, 제1 상부 절연층(170)의 측벽(174)의 하단과 상단 사이의 수평 방향(X 방향 또는 Y 방향)에 따른 거리는 0.1 마이크로미터(㎛) 내지 10㎛ 사이일 수 있다.
예시적인 실시예들에서, 제1 상부 절연층(170)은 게이트 스택(GS) 상에 차례로 적층된 제1 서브 절연층 및 제2 서브 절연층을 포함할 수 있다. 상기 제1 서브 절연층 및 제2 서브 절연층은 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 서브 절연층은 실리콘 질화물을 포함할 수 있고, 상기 제2 서브 절연층은 실리콘 산화물을 포함할 수 있다.
예를 들어, 제1 상부 절연층(170)은 제1 상부 절연층(170)을 구성하는 물질막을 도포하는 단계와, 상기 물질막에 대해 순차적으로 진행되는 1차 식각 공정 단계 및 2차 식각 공정 단계를 통해 키 개구부(172)를 형성하는 단계를 포함할 수 있다. 이 때, 상기 2차 식각 공정에 이용되는 마스크 패턴의 마스크 오프닝의 폭은 상기 1차 식각 공정에 이용되는 마스크 패턴의 오프닝의 폭보다 클 수 있다. 이에 따라, 제1 상부 절연층(170)의 측벽(174)은 1차 식각 공정 및 2차 식각 공정을 거쳐 단차(173)를 가지도록 형성될 수 있다.
제1 상부 절연층(170) 상에는 제2 상부 절연층(182)이 배치될 수 있다. 제2 상부 절연층(182)은 제1 상부 절연층(170)의 키 개구부(172)를 채울 수 있다. 제2 상부 절연층(182)은 키 개구부(172)에 채워져, 복수의 채널 구조물(160)의 복수의 얼라인 키(161)를 덮을 수 있다. 제2 상부 절연층(182)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
제2 상부 절연층(182)은 제1 상부 절연층(170)의 키 개구부(172)를 채우도록 형성되되, 제1 상부 절연층(170)의 키 개구부(172)에 채워진 제2 상부 절연층(182) 부분의 상측에는 리세스부(182R)가 형성될 수 있다. 제2 상부 절연층(182)의 리세스부(182R)는 그 주변으로부터 리세스된 부분일 수 있다. 제2 상부 절연층(182)의 리세스부(182R)는 평면적 관점에서 복수의 채널 구조물(160)의 복수의 얼라인 키(161)가 배치된 영역과 중첩되는 크기를 가질 수 있다. 제1 상부 절연층(170)의 키 개구부(172) 내에서, 제2 상부 절연층(182)은 복수의 채널 구조물(160)의 복수의 얼라인 키(161)가 게이트 스택(GS)의 최상부의 절연층(140)으로부터 돌출되어 형성된 굴곡을 따라 형성되므로, 제2 상부 절연층(182)의 리세스부(182R)는 요철 형태의 표면을 제공할 수 있다.
제2 상부 절연층(182) 상에는 상부 지지층(TS)이 배치될 수 있다. 상부 지지층(TS)은 집적회로 소자(100)의 제조 공정 동안에 게이트 스택(GS)에 구조적 안정성을 부여하여 게이트 스택(GS)이 휘거나 리닝됨에 의해 발생하는 공정 불량 등을 방지할 수 있다. 상부 지지층(TS)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
제1 상부 절연층(170) 및 제2 상부 절연층(182)에는, 복수의 홀부(TSH)가 형성될 수 있다. 복수의 홀부(TSH)는 워드 라인 컷 개구부(WLH)와 수직 오버랩되도록 배치될 수 있다. 상부 매립층(184)은 복수의 홀부(TSH)를 채울 수 있다. 일부 실시예들에서, 상부 매립층(184)은 워드 라인 컷(150)과 동일한 물질로 형성될 수도 있다. 상부 매립층(184)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
제2 상부 절연층(182)과 상부 지지층(TS) 사이에는 매립 절연 패턴(190)이 배치될 수 있다. 매립 절연 패턴(190)은 제2 상부 절연층(182)의 리세스부(182R) 내에 채워질 수 있다. 매립 절연 패턴(190)은 제2 상부 절연층(182)과 상부 지지층(TS) 사이에 위치되며, 제2 상부 절연층(182)에 의해 평면적으로 둘러싸일 수 있다. 매립 절연 패턴(190)은 복수의 채널 구조물(160)의 복수의 얼라인 키(161)와 수직 방향(Z방향)으로 중첩되도록 위치될 수 있다. 예를 들어, 매립 절연 패턴(190)은 평면적 관점에서 복수의 채널 구조물(160)의 복수의 얼라인 키(161) 모두에 중첩되는 평면적을 가질 수 있다.
매립 절연 패턴(190)은 상면(192U), 하면(192L), 및 측면(192S)을 포함할 수 있다. 매립 절연 패턴(190)의 상면(192U)은 상부 지지층(TS)의 하면에 접촉할 수 있고, 매립 절연 패턴(190)의 하면(192L)은 복수의 채널 구조물(160)을 향할 수 있다. 매립 절연 패턴(190)의 측면(192S)은 매립 절연 패턴(190)의 하면(192L)과 상면(192U) 사이에서 연장될 수 있다. 매립 절연 패턴(190)의 측면(192S)은 제2 상부 절연층(182)에 둘러싸일 수 있다.
매립 절연 패턴(190)의 상면(192U)은 평평할 수 있다. 예시적인 실시예들에서, 매립 절연 패턴(190)과 제2 상부 절연층(182)은 동일한 평탄화 공정을 통해 평탄화된 표면을 가질 수 있다. 이러한 평탄화 공정에 의해, 매립 절연 패턴(190)의 상면(192U)과 제2 상부 절연층(182)의 상면은 동일 평면 상에 있을 수 있다,
또한, 매립 절연 패턴(190)은 제2 상부 절연층(182)의 리세스부(182R)에 채워지므로, 매립 절연 패턴(190)의 하면(192L) 및 측면(192S)은 제2 상부 절연층(182)의 리세스부(182R)가 제공하는 표면에 대응된 형태를 가질 수 있다.
매립 절연 패턴(190)의 하면(192L)은 요철 형태를 가질 수 있다. 전술한 바와 같이, 제2 상부 절연층(182)의 리세스부(182R)가 복수의 채널 구조물(160)의 복수의 얼라인 키(161)가 게이트 스택(GS)의 최상부의 절연층(140)으로부터 돌출되어 형성된 굴곡에 대응된 요철 형태의 표면을 제공하므로, 제2 상부 절연층(182)의 리세스부(182R)에 채워진 매립 절연 패턴(190)의 하면(192L)은 요철 형태를 가질 수 있다.
매립 절연 패턴(190)의 측면(192S)은 매립 절연 패턴(190)의 하면(192L)으로부터 상면(192U)까지 경사지게 연장될 수 있다. 매립 절연 패턴(190)의 측면(192S)은 하단으로부터 상단까지 외측으로 경사지게 연장될 수 있다.
예를 들어, 상기 매립 절연 패턴(190)은 제1 상부 절연층(170) 및 제2 상부 절연층(182) 각각과 상이한 물질을 포함할 수 있다. 예를 들어, 상기 매립 절연 패턴(190)은 폴리실리콘을 포함할 수 있다.
비트 라인 컨택(BLC)은 상부 지지층(TS) 및 제2 상부 절연층(182)을 관통하여, 채널 구조물(160)의 도전 플러그(168)에 접촉할 수 있다. 상부 지지층(TS) 상에는 비트 라인 컨택(BLC)과 접촉하는 비트 라인(BL)이 제2 방향(Y 방향)으로 연장될 수 있다. 비트 라인 컨택(BLC)은 비트 라인(BL)과 채널 구조물(160) 사이를 전기적으로 연결할 수 있다. 예시적인 실시예들에서, 복수의 비트 라인 컨택(BLC)은 상부 지지층(TS)과 제2 상부 절연층(182) 사이에 끼여있는 매립 절연 패턴(190)을 관통하여, 복수의 채널 구조물(160)에 연결될 수 있다.
또한, 연결 영역(CON)에서, 상부 지지층(TS) 상에는 복수의 도전 라인(ML)이 배치될 수 있다. 컨택 구조물(CNT)은 상부 지지층(TS), 제1 상부 절연층(170), 제2 상부 절연층(182), 및 커버 절연층(120)을 관통하여, 도전 라인(ML)과 게이트 전극(130) 사이를 전기적으로 연결할 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 집적회로 소자(100a)의 일부를 나타내는 단면도이다. 도 6에서는 도 4의 "Ⅴ"로 표시된 영역에 대응된 부분이 도시된다.
도 6을 참조하면, 제1 상부 절연층(170a)의 키 개구부(도 4의 172 참조)를 정의하는 측벽(176)은 그 하단과 그 상단 사이에서 제1 단차(175a) 및 제2 단차(175b)를 포함할 수 있다. 제2 단차(175b)는 제1 단차(175a)와 제1 상부 절연층(170a)의 측벽(176)의 상단 사이에 배치될 수 있다. 제1 단차(175a) 및 제2 단차(175b)는 각각 키 개구부의 둘레를 따라 연속적으로 연장될 수 있다. 제1 상부 절연층(170a)의 측벽(176)의 제1 단차(175a)는 서로 다른 방향으로 연장된 2개의 세그먼트에 의해 정의될 수 있고, 제1 상부 절연층(170a)의 측벽(176)의 제2 단차(175b)는 서로 다른 방향으로 연장된 2개의 세그먼트에 의해 정의될 수 있다.
예를 들어, 제1 상부 절연층(170a)의 측벽(176)이 측벽(176)의 하단과 상단 사이에서 순차적으로 이어진 제1 세그먼트(176a), 제2 세그먼트(176b), 제3 세그먼트(176c), 제4 세그먼트(176d), 및 제5 세그먼트(176e)를 포함할 수 있다. 제1 내지 제5 세그먼트(176e) 중에서 인접된 두 세그먼트는 서로 다른 연장 방향으로 연장될 수 있다. 예를 들어, 제1 세그먼트(176a)와 제2 세그먼트(176b) 사이의 연장 방향이 서로 상이하고, 제2 세그먼트(176b)와 제3 세그먼트(176c) 사이의 연장 방향이 서로 상이할 수 있고, 제3 세그먼트(176c)와 제4 세그먼트(176d) 사이의 연장 방향이 서로 상이하고, 제4 세그먼트(176d)와 제5 세그먼트(176e) 사이의 연장 방향이 서로 상이할 수 있다. 예를 들어, 제1 내지 제5 세그먼트(176e) 중에서 인접된 두 세그먼트의 연장 방향들 간의 사잇각은 약 20° 내지 약 90° 사이일 수 있다.
예를 들어, 제1 상부 절연층(170a)은 제1 상부 절연층(170a)을 구성하는 물질막을 도포하는 단계와, 상기 물질막에 대해 순차적으로 진행되는 1차 식각 공정 단계, 2차 식각 공정 단계, 및 3차 식각 공정 단계를 통해 키 개구부를 형성하는 단계를 포함할 수 있다. 이 때, 상기 2차 식각 공정에 이용되는 마스크 패턴의 마스크 오프닝의 폭은 상기 1차 식각 공정에 이용되는 마스크 패턴의 오프닝의 폭보다 클 수 있고, 상기 3차 식각 공정에 이용되는 마스크 패턴의 마스크 오프닝의 폭은 상기 2차 식각 공정에 이용되는 마스크 패턴의 오프닝의 폭보다 클 수 있다. 이에 따라, 제1 상부 절연층(170a)의 측벽(174)은 1차 식각 공정, 2차 식각 공정 및 3차 식각 공정을 거쳐 제1 단차(175a) 및 제2 단차(175b)를 가지도록 형성될 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 집적회로 소자(100b)를 나타내는 단면도이다.
도 7에 나타난 집적회로 소자(100b)는 주변 회로 구조물(PS)을 더 포함하는 점에서 도 3 내지 도 5를 참조하여 설명된 집적회로 소자(100)와 대체로 유사할 수 있다. 이하에서, 도 3 내지 도 5과의 차이점을 중심으로, 도 7의 집적회로 소자(100b)를 설명한다.
도 7을 참조하면, 집적회로 소자(100b)는 주변 회로 구조물(PS)과, 주변 회로 구조물(PS)보다 높은 수직 레벨에 배치된 셀 어레이 구조물(CS)을 포함할 수 있다. 셀 어레이 구조물(CS)은 메모리 셀 영역(MCR) 및 연결 영역(CON)을 포함할 수 있고, 주변 회로 구조물(PS)은 주변 회로 영역을 포함할 수 있다.
본 실시예의 집적회로 소자(100b)는, 주변 회로 구조물(PS) 상에 셀 어레이 구조물(CS)이 배치되는 COP(Cell On Periphery) 구조를 가질 수 있다. 주변 회로 구조물(PS)과 셀 어레이 구조물(CS)의 사이에는 베이스 구조물(110)이 배치될 수 있다.
주변 회로 구조물(PS)은 반도체 기판(101) 상에 배치된 주변 회로 트랜지스터(60TR)와 주변 회로 배선(70)을 포함할 수 있다. 반도체 기판(101)에는 소자 분리막(102)에 의해 활성 영역(AC)이 정의될 수 있고, 활성 영역(AC) 상에 복수의 주변 회로 트랜지스터(60TR)가 형성될 수 있다. 복수의 주변 회로 트랜지스터(60TR)는 주변 회로 게이트(60G)와, 주변 회로 게이트(60G)의 양측의 반도체 기판(101) 일부분에 배치되는 소스/드레인 영역(62)을 포함할 수 있다.
주변 회로 배선(70)은 복수의 주변 회로 컨택(72)과 복수의 주변 회로 금속층(74)을 포함한다. 반도체 기판(101) 상에는 주변 회로 트랜지스터(60TR)와 주변 회로 배선(70)을 덮는 층간 절연막(80)이 배치될 수 있다. 복수의 주변 회로 금속층(74)은 서로 다른 수직 레벨에 배치되는 복수의 금속층을 포함하는 다층 구조를 가질 수 있다. 도면에는 복수의 주변 회로 금속층(74)이 모두 동일한 높이로 형성된 것이 도시되었으나, 이와 달리, 일부 레벨에 배치되는(예를 들어, 최상부 레벨에 배치되는) 주변 회로 금속층(74)이 나머지 레벨에 배치되는 주변 회로 금속층(74)보다 더 큰 높이로 형성될 수도 있다.
도 8a 내지 도 8o는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 8a 내지 도 8o를 참조하여, 도 3 내지 도 5를 참조하여 설명된 집적회로 소자(100)의 제조 방법을 설명한다.
도 8a를 참조하면, 베이스 구조물(110)의 주면 상에 복수의 절연층(140)과 복수의 몰드층(130M)을 교대로 형성함에 의해, 희생 게이트 스택(SGS)을 형성할 수 있다. 예시적인 실시예들에서, 복수의 절연층(140)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 복수의 몰드층(130M)은 복수의 절연층(140)과 서로 다른 물질로 구성될 수 있으며, 복수의 몰드층(130M)은 실리콘 질화물, 실리콘 산질화물, 또는 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
도 8b를 참조하면, 연결 영역(CON)에서 희생 게이트 스택(SGS)을 순차적으로 패터닝함에 의해 패드부(PAD)를 형성할 수 있다. 예시적인 실시예들에서, 패드부(PAD)는 제1 수평 방향(X 방향)을 따라 상면 레벨의 차이를 갖는 계단 형태로 형성할 수 있다.
이후, 패드부(PAD)를 커버하는 커버 절연층(120)을 형성할 수 있다. 커버 절연층(120)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
도 8c를 참조하면, 희생 게이트 스택(SGS)을 패터닝하여 채널홀(160H)을 형성하고, 채널홀(160H) 내벽 상에 게이트 절연층(162), 채널층(164), 매립 절연층(166), 및 도전 플러그(168)를 포함하는 채널 구조물(160)을 형성할 수 있다.
도 8d를 참조하면, 희생 게이트 스택(SGS) 및 커버 절연층(120) 상에 제1 상부 절연층(170)을 형성할 수 있다. 제1 상부 절연층(170)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
도 8e를 참조하면, 제1 상부 절연층(170) 상에 제1 마스크 패턴(M1)을 형성한다. 제1 마스크 패턴(M1)은 제1 마스크 오프닝(M1O)을 포함할 수 있다. 제1 마스크 패턴(M1)을 형성한 이후, 제1 마스크 패턴(M1)을 식각 마스크로 사용하여 1차 식각 공정을 수행할 수 있다. 상기 1차 식각 공정에 의해, 제1 상부 절연층(170)의 일부분을 제거되며, 제1 상부 절연층(170)에 상부 개구부(172a)가 형성될 수 있다.
도 8e 및 도 8f를 참조하면, 제1 마스크 패턴(M1)에 대한 트리밍(trimming) 공정을 수행할 수 있다. 트리밍 처리된 제1 마스크 패턴(M1')은 제2 마스크 오프닝(M1O')을 가질 수 있다. 제2 마스크 오프닝(M1O')의 폭은 제1 마스크 오프닝(M1O)의 폭보다 클 수 있다. 제2 마스크 오프닝(M1O')의 폭이 제1 마스크 오프닝(M1O)의 폭보다 크기 때문에, 상부 개구부(172a) 주변의 제1 상부 절연층(170)의 상면이 노출될 수 있다.
도 8g를 참조하면, 트리밍 처리된 제1 마스크 패턴(M1')을 식각 마스크로 사용하여 2차 식각 공정을 수행할 수 있다. 예를 들어, 2차 식각 공정은 습식 식각 공정을 포함할 수 있다. 상기 2차 식각 공정에 의해, 상부 개구부(172a)와 연통하는 하부 개구부(172b)가 형성될 수 있다. 상부 개구부(172a)와 하부 개구부(172b)는 키 개구부(172)를 구성할 수 있다. 상기 2차 식각 공정에 의해, 제1 상부 절연층(170)의 일부가 제거되고, 게이트 스택(GS)에서 최상부의 절연층(140)의 일부가 제거될 수 있다. 2차 식각 공정은 복수의 채널 구조물(160) 각각의 일부분이 게이트 스택(GS)으로부터 소정 높이로 돌출될 때까지 수행될 수 있다.
도 8e 내지 도 8g에서 설명된 바와 같이, 2차 식각 공정 시 이용되는 제1 마스크 패턴(M1')의 제2 마스크 오프닝(M1O')의 폭이 1차 식각 공정 시 이용되는 제1 마스크 패턴(M1)의 제1 마스크 오프닝(M1O)의 폭보다 크기 때문에, 1차 식각 공정 및 2차 식각 공정을 통해 형성된 제1 상부 절연층(170)의 측벽은 단차를 가지도록 형성될 수 있다.
도 8h를 참조하면, 도 8g의 결과물 상에 하부 마스크층(211)을 형성한다. 하부 마스크층(211)은 하드 마스크로서, 예를 들어 비정질 탄소층(amorphous carbon layer)을 포함할 수 있다. 하부 마스크층(211)은 제1 상부 절연층(170)을 덮고 제1 상부 절연층(170)의 키 개구부(172)를 채우도록 형성될 수 있다. 하부 마스크층(211)은 제1 상부 절연층(170)의 키 개구부(172)를 채우도록 형성되되, 제1 상부 절연층(170)의 키 개구부(172)에 채워진 하부 마스크층(211) 부분의 상측에는 리세스부(211R)가 형성될 수 있다.
하부 마스크층(211)을 형성한 이후, 하부 마스크층(211) 상에 상부 마스크층(213)을 형성한다. 상부 마스크층(213)은 포토 레지스트를 포함할 수 있다. 하부 마스크층(211) 및 상부 마스크층(213)은 마스크층(210)을 구성할 수 있다.
상부 마스크층(213)이 하부 마스크층(211)의 표면을 따라 도포될 때, 하부 마스크층(211)의 리세스부(211R)에 의해 제공된 측벽의 경사가 가파를수록, 상부 마스크층(213)의 도포 불량 이슈가 발생될 염려가 있다. 그러나, 본 발명의 실시예들에서, 도 8e 내지 도 8g에서 설명된 바와 같이, 2번의 식각 공정을 통해 키 개구부(172)를 정의하는 제1 상부 절연층(170)의 측벽은 전체적으로 완만한 경사를 가지게 된다. 예를 들어, 1회의 식각 공정을 통해 제1 상부 절연층(170)에 복수의 채널 구조물(160)을 노출시키는 개구부를 형성하는 경우와 비교하여, 2번의 식각 공정을 통해 제1 상부 절연층(170)의 측벽은 완만한 경사를 가지게 된다. 하부 마스크층(211)의 측벽도 완만한 경사를 가지게 되므로, 상부 마스크층(213)의 도포 불량 이슈를 제거할 수 있다.
도 8i를 참조하면, 마스크층(210)에 대한 패터닝 공정을 통해 마스크 오프닝(215)을 형성한다. 예를 들어, 상부 마스크층(213)을 패터닝하여 상부 오프닝을 형성하고, 상부 오프닝이 형성된 상부 마스크층(213)을 식각 마스크로 이용하여 하부 마스크층(211)에 하부 오프닝을 형성할 수 있다. 상부 마스크층(213)의 상부 오프닝 및 하부 마스크층(211)의 하부 오프닝은 마스크층(210)의 마스크 오프닝(215)을 구성할 수 있다. 상기 마스크층(210)에 마스크 오프닝(215)을 형성하기 위한 패터닝 공정 시, 복수의 채널 구조물(160)의 얼라인 키를 포토 리소그래피 공정을 위한 정렬 구조물로 활용할 수 있다.
마스크층(210)에 마스크 오프닝(215)을 형성한 이후, 희생 게이트 스택(SGS)의 일부분을 제거하여 워드 라인 컷 개구부(WLH)를 형성할 수 있다. 워드 라인 컷 개구부(WLH)는 상기 마스크층(210)을 식각 마스크로 이용한 식각 공정을 통해 형성될 수 있다.
도 8j를 참조하면, 도 8i의 결과물에서 마스크층(210)을 제거하고, 이후 제2 상부 절연층(182)을 형성한다. 제2 상부 절연층(182)은 제1 상부 절연층(170) 상에 형성되고, 제1 상부 절연층(170)의 키 개구부(172)를 채우도록 형성될 수 있다. 제1 상부 절연층(170)의 키 개구부(172)에 채워진 제2 상부 절연층(182) 부분의 상측에는 리세스부(182R)가 형성될 수 있다. 제1 상부 절연층(170)의 키 개구부(172) 내에서, 제2 상부 절연층(182)은 복수의 채널 구조물(160)의 복수의 얼라인 키가 게이트 스택(GS)의 최상부의 절연층(140)으로부터 돌출되어 형성된 굴곡을 따라 형성되므로, 제2 상부 절연층(182)의 리세스부(182R)는 요철 형태의 표면을 제공할 수 있다. 또한, 제2 상부 절연층(182)은 워드 라인 컷 개구부(WLH)의 내벽을 덮도록 형성될 수 있다. 제2 상부 절연층(182)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
제2 상부 절연층(182)을 형성한 이후, 제2 상부 절연층(182) 상에 물질층(220)을 형성할 수 있다. 물질층(220)의 일부는 워드 라인 컷 개구부(WLH) 내에 형성되며 워드 라인 컷 개구부(WLH)의 내벽을 덮는 제2 상부 절연층(182) 부분 상에 형성될 수 있다. 상기 물질층(220)은 절연성 물질을 포함할 수 있다. 예를 들어, 물질층(220)은 폴리실리콘을 포함할 수 있다.
도 8j 및 도 8k를 참조하면, 도 8j의 결과물에 대한 평탄화 공정을 수행할 수 있다. 평탄화 공정은 제2 상부 절연층(182)이 노출되도록 물질층(220)의 일부분을 제거할 수 있다. 평탄화 공정을 통해, 물질층(220)의 일부는 제2 상부 절연층(182)의 리세스부(182R)에 채워진 매립 절연 패턴(190)을 형성할 수 있고, 물질층(220)의 다른 일부는 워드 라인 컷 개구부(WLH)에 채워진 희생 매립층(221)을 형성할 수 있다. 평탄화 공정에 의해, 매립 절연 패턴(190)의 노출된 상면, 제2 상부 절연층(182)의 노출된 표면, 및 희생 매립층(221)의 노출된 표면은 동일 평면 상에 있을 수 있다.
도 8l을 참조하면, 제2 상부 절연층(182) 및 매립 절연 패턴(190) 상에, 복수의 홀부(TSH)를 포함하는 상부 지지층(TS)을 형성할 수 있다. 평면적 관점에서, 복수의 홀부(TSH)는 워드 라인 컷 개구부(WLH)와 수직 오버랩되며 제1 수평 방향(X 방향)을 따라 상호 이격되어 배치될 수 있다. 복수의 홀부(TSH)를 형성하는 공정에서, 복수의 홀부(TSH) 아래에 배치되는 제2 상부 절연층(182)의 일부분이 제거될 수 있다.
도 8l 및 도 8m을 참조하면, 복수의 홀부(TSH)를 통해 노출되는 희생 매립층(221)을 제거하고, 워드 라인 컷 개구부(WLH) 내에 있는 제1 상부 절연층(170)의 일부를 제거한다. 예를 들어, 희생 매립층(221) 및 워드 라인 컷 개구부(WLH) 내에 있는 제1 상부 절연층(170)의 일부를 각각 제거하기 위해, 복수의 습식 식각 공정을 수행할 수 있다.
도 8m 및 도 8n을 참조하면, 워드 라인 컷 개구부(WLH)의 측벽에 노출된 복수의 몰드층(130M)을 제거할 수 있다. 복수의 몰드층(130M)의 제거 공정은 인산 용액을 식각액으로 사용한 습식 식각 공정일 수 있다. 복수의 몰드층(130M)이 제거된 위치에 도전 물질을 매립하여 복수의 게이트 전극(130)을 형성할 수 있다.
도 8o를 참조하면, 워드 라인 컷 개구부(WLH) 내에 절연 물질을 채워 워드 라인 컷(150)을 형성하고, 홀부(TSH) 내에 절연 물질을 채워 상부 매립층(184)을 형성할 수 있다. 일부 실시예들에서, 상부 매립층(184)은 워드 라인 컷(150)과 동일한 공정에서 동일한 물질로 형성될 수도 있다.
이후, 상부 지지층(TS), 제2 상부 절연층(182), 제1 상부 절연층(170), 및 커버 절연층(120)을 관통하여, 패드부(PAD)와 전기적으로 연결되는 컨택 구조물(CNT)을 형성할 수 있다. 이후, 상부 지지층(TS), 제2 상부 절연층(182), 및 제1 상부 절연층(170)을 관통하여 채널 구조물(160)과 전기적으로 연결되는 비트 라인 컨택(BLC)을 형성할 수 있다.
다음으로 도 4를 참조하면, 상부 지지층(TS) 상에 비트 라인 컨택(BLC)에 전기적으로 연결되는 비트 라인(BL)을 형성하고, 컨택 구조물(CNT)과 전기적으로 연결되는 도전 라인(ML)을 형성할 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 집적회로 소자(1100)를 포함하는 전자 시스템(1000)을 나타내는 도면이다.
도 9를 참조하면, 본 발명에 따른 전자 시스템(1000)은 집적회로 소자(1100) 및 집적회로 소자(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다.
전자 시스템(1000)은 하나 또는 복수의 집적회로 소자(1100)를 포함하는 스토리지 장치 또는 스토리지 장치를 포함하는 전자 장치일 수 있다. 예를 들어, 전자 시스템(1000)은 적어도 하나의 집적회로 소자(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치, 또는 통신 장치일 수 있다.
집적회로 소자(1100)는 비휘발성 수직형 메모리 소자일 수 있다. 예를 들어, 집적회로 소자(1100)는 앞서 도 3 내지 도 7을 참조하여 설명한 집적회로 소자(100, 100a, 100b) 중 적어도 하나를 포함하는 낸드 플래시 메모리 소자일 수 있다. 집적회로 소자(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 일부 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다.
제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 게이트 상부 라인(UL1, UL2), 제1 및 제2 게이트 하부 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2)의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
일부 실시예들에서, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있다. 복수의 게이트 하부 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극일 수 있고, 게이트 상부 라인(UL1, UL2)은 상부 트랜지스터(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 복수의 게이트 하부 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 게이트 상부 라인(UL1, UL2)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제1 연결 배선(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 복수의 비트 라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제2 연결 배선(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중 적어도 하나에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다.
집적회로 소자(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), 낸드 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 전자 시스템(1000)은 복수의 집적회로 소자(1100)를 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 집적회로 소자(1100)를 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 낸드 컨트롤러(1220)를 제어하여 집적회로 소자(1100)에 억세스할 수 있다. 낸드 컨트롤러(1220)는 집적회로 소자(1100)와의 통신을 처리하는 낸드 인터페이스(1221)를 포함할 수 있다. 낸드 인터페이스(1221)를 통해, 집적회로 소자(1100)를 제어하기 위한 제어 명령, 집적회로 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 집적회로 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 집적회로 소자(1100)를 제어할 수 있다.
도 10는 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 포함하는 전자 시스템(2000)을 나타내는 사시도이다.
도 10를 참조하면, 본 발명의 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 디램(2004)을 포함할 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀의 개수와 배치는 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 일부 실시예들에서, 전자 시스템(2000)은 USB, PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 일부 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다. 반도체 패키지(2003) 및 디램(2004)은 메인 기판(2001)에 형성되는 복수의 배선 패턴(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
디램(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 디램(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 디램(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 낸드 컨트롤러 외에 디램(2004)을 제어하기 위한 디램 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200)과 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2201)를 포함할 수 있다. 입출력 패드(2201)는 도 9의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 복수의 게이트 스택(3210) 및 복수의 채널 구조물(3220)을 포함할 수 있다. 복수의 반도체 칩(2200)은 앞서 도 3 내지 도 7를 참조하여 설명한 집적회로 소자(100, 100a, 100b) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 연결 구조물(2400)은 입출력 패드(2201)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 일부 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
일부 실시예들에서, 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 일부 실시예들에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 11 및 도 12는 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 포함하는 반도체 패키지(3003, 4003)를 나타내는 단면도들이다.
구체적으로, 도 11 및 도 12에는 도 10의 A-A' 선을 따라 절단한 단면도의 구성이 상세하게 도시되어 있다.
도 11을 참조하면, 반도체 패키지(3003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다.
패키지 기판(2100)은 바디부(2120), 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130, 도 10 참조), 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 바디부(2120) 내부에서 복수의 상부 패드(2130)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 복수의 상부 패드(2130)는 복수의 연결 구조물(2400, 도 10 참조)과 전기적으로 연결될 수 있다. 복수의 하부 패드(2125)는 복수의 도전성 연결부(2800)를 통해 도 10에 예시한 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다.
복수의 반도체 칩(2200) 각각은 반도체 기판(3010), 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 복수의 주변 배선(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제1 구조물(3100)은 도 7을 참조하여 설명한 바와 같이, 주변 회로 트랜지스터(60TR)를 포함할 수 있다. 도면에는 제1 구조물(3100)이 도 7에 예시한 집적회로 소자(100b)의 주변 회로 영역과 같은 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 스택(3210), 게이트 스택(3210)을 관통하는 채널 구조물(3220), 및 채널 구조물(3220)과 전기적으로 연결되는 비트 라인(3240)을 포함할 수 있다.
복수의 반도체 칩(2200) 각각은 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되며, 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 스택(3210)의 외측에 배치될 수 있다. 다른 실시예들에서, 반도체 패키지(3003)는 게이트 스택(3210)을 관통하는 관통 배선을 더 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되는 입출력 패드(2201, 도 10 참조)를 더 포함할 수 있다.
도 12를 참조하면, 반도체 패키지(4003)는 도 11을 참조하여 설명한 반도체 패키지(3003)와 유사한 구성을 가진다.
반도체 패키지(4003)는 복수의 반도체 칩(2200a)을 포함한다. 복수의 반도체 칩(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 복수의 제1 접합 구조물(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제1 구조물(4100)은 도 7를 참조하여 설명한 바와 같이, 주변 회로 트랜지스터(60TR)를 포함할 수 있다. 도면에는 제1 구조물(4100)이 도 7 예시한 집적회로 소자(100b)의 주변 회로 영역과 같은 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 스택(4210), 및 게이트 스택(4210)을 관통하는 채널 구조물(4220)을 포함할 수 있다.
또한, 복수의 반도체 칩(2200a) 각각은 게이트 스택(4210)의 복수의 게이트 전극(도 4의 130 참조)과 각각 전기적으로 연결되는 복수의 제2 접합 구조물(4250)을 포함할 수 있다. 예를 들어, 복수의 제2 접합 구조물(4250) 중 일부는 채널 구조물(4220)과 전기적으로 연결되는 비트 라인(4240)에 연결되도록 구성될 수 있다. 복수의 제2 접합 구조물(4250) 중 다른 일부는 복수의 컨택 구조물(CNT)을 통해 게이트 전극(130)과 전기적으로 연결되도록 구성될 수 있다.
제1 구조물(4100)의 복수의 제1 접합 구조물(4150) 및 제2 구조물(4200)의 복수의 제2 접합 구조물(4250)은 서로 접촉하면서 접합될 수 있다. 복수의 제1 접합 구조물(4150) 및 복수의 제2 접합 구조물(4250)의 접합되는 부분들은 금속, 예를 들어, 구리(Cu)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 예시적인 실시예들에 의하면, 집적회로 소자의 제조 과정에서 복수의 채널 구조물(160) 각각의 일부분을 포토 리소그래피 공정을 위한 정렬 구조물로 활용할 수 있으므로, 포토 리소그래피 공정 시 발생하는 정렬 불량 이슈를 줄일 수 있다.
또한, 본 발명의 예시적인 실시예들에 의하면, 복수의 채널 구조물(160)의 각각의 일부분을 노출시키는 키 개구부(172)는 순차적으로 진행되는 1차 및 2차 식각 공정을 통해 형성되어, 키 개구부(172)를 정의하는 제1 상부 절연층(170)의 측벽은 완만한 경사를 가지도록 형성될 수 있다. 이에 따라, 제1 상부 절연층(170)의 키 개구부(172)를 채우는 하부 마스크층(도 8h의 211) 부분도 완만한 경사의 측벽을 가지게 되므로, 하부 마스크층(211) 상에 도포되는 상부 마스크층(도 8h의 213)의 도포 불량 이슈를 제거할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100a, 100b: 집적회로 소자 1000, 2000: 전자 시스템
110: 베이스 구조물 120: 커버 절연층
130: 게이트 전극 140: 절연층
150: 워드 라인 컷 160: 채널 구조물
170: 제1 상부 절연층 182: 제2 상부 절연층
190: 매립 절연 패턴 TS: 상부 지지층

Claims (10)

  1. 베이스 구조물;
    상기 베이스 구조물 상에 배치되며, 상기 베이스 구조물의 주면에 수직한 제1 방향으로 이격된 복수의 게이트 전극을 포함하는 게이트 스택;
    상기 게이트 스택 상에 배치된 제2 상부 절연층;
    상기 게이트 스택을 관통하여 상기 베이스 구조물에 접촉된 복수의 채널 구조물로서, 각각 상기 게이트 스택으로부터 돌출된 얼라인 키를 포함하는 복수의 채널 구조물;
    상기 제2 상부 절연층의 키 개구부 내에 배치되고, 상기 복수의 채널 구조물 각각의 상기 얼라인 키를 덮는 제2 상부 절연층;
    상기 제2 상부 절연층 상의 상부 지지층;
    상기 상부 지지층 상에 배치된 비트 라인; 및
    상기 제2 상부 절연층 및 상기 상부 지지층을 관통하고, 상기 복수의 채널 구조물을 상기 비트 라인에 전기적으로 연결시키는 복수의 비트 라인 컨택;
    을 포함하고,
    상기 제2 상부 절연층의 상기 키 개구부를 정의하는 측벽은 제1 단차를 포함하는 집적회로 장치.
  2. 제 1 항에 있어서,
    상기 제2 상부 절연층의 상기 측벽은 상기 제1 단차의 상기 측벽의 상단 사이의 제2 단차를 더 포함하는 집적회로 장치.
  3. 제 1 항에 있어서,
    상기 제2 상부 절연층과 상기 상부 지지층 사이에서 상기 복수의 채널 구조물 각각의 상기 얼라인 키와 상기 제1 방향으로 중첩되도록 위치된 매립 절연 패턴을 더 포함하는 집적회로 장치.
  4. 제 3 항에 있어서,
    상기 매립 절연 패턴은 폴리실리콘을 포함하는 집적회로 장치.
  5. 제 3 항에 있어서,
    상기 복수의 비트 라인 컨택은 상기 매립 절연 패턴을 관통하는 집적회로 장치.
  6. 제 3 항에 있어서,
    상기 매립 절연 패턴은,
    상기 상부 지지층에 접하는 상면;
    상기 제2 상부 절연층에 접하는 하면; 및
    상기 제2 상부 절연층에 접하고, 상기 매립 절연 패턴의 상기 하면으로부터 상기 상면까지 경사지게 연장된 측면;
    을 포함하는 집적회로 장치.
  7. 제 6 항에 있어서,
    상기 매립 절연 패턴의 상기 상면은 평평한 표면인 집적회로 장치.
  8. 제 6 항에 있어서,
    상기 매립 절연 패턴의 상기 하면은 요철 형태를 가지는 집적회로 장치.
  9. 베이스 구조물;
    상기 베이스 구조물 상에 배치되며, 상기 베이스 구조물의 주면에 수직한 제1 방향으로 이격된 복수의 게이트 전극을 포함하는 게이트 스택;
    상기 게이트 스택을 관통하여 상기 베이스 구조물에 접촉된 복수의 채널 구조물로서, 각각 상기 게이트 스택으로부터 돌출된 얼라인 키를 포함하는 복수의 채널 구조물;
    상기 게이트 스택 상에 배치되고, 상기 복수의 채널 구조물과 상기 제1 방향으로 중첩된 키 개구부를 포함하는 제2 상부 절연층;
    상기 복수의 채널 구조물 각각의 상기 얼라인 키를 덮도록 상기 제2 상부 절연층의 상기 키 개구부를 채우고, 상측에 리세스부를 포함하는 제2 상부 절연층;
    상기 제2 상부 절연층의 상기 리세스부를 채우는 매립 절연 패턴;
    상기 제2 상부 절연층 상에 배치되고, 상기 매립 절연 패턴을 덮는 상부 지지층;
    상기 상부 지지층 상에 배치된 비트 라인; 및
    상기 제2 상부 절연층, 상기 매립 절연 패턴, 및 상기 상부 지지층을 관통하고, 상기 복수의 채널 구조물을 상기 비트 라인에 전기적으로 연결시키는 복수의 비트 라인 컨택;
    을 포함하는 집적회로 장치.
  10. 메인 기판;
    상기 메인 기판 상의 집적회로 소자; 및
    상기 메인 기판 상에서 상기 집적회로 소자와 전기적으로 연결되는 컨트롤러;를 포함하고,
    상기 집적회로 소자는,
    베이스 구조물;
    상기 베이스 구조물 아래에 배치된 주변 회로 구조물;
    상기 주변 회로 구조물과 전기적으로 연결되는 입출력 패드;
    상기 주변 회로 구조물 상에 배치되고, 상기 베이스 구조물의 주면에 수직한 제1 방향으로 이격된 복수의 게이트 전극을 포함하는 게이트 스택;
    상기 게이트 스택을 관통하도록 상기 제1 방향으로 연장된 복수의 채널 구조물로서, 각각 상기 게이트 스택으로부터 돌출된 얼라인 키를 포함하는 복수의 채널 구조물;
    상기 게이트 스택 상에 배치되고 상기 복수의 채널 구조물과 상기 제1 방향으로 중첩된 키 개구부를 포함하고, 상기 키 개구부를 정의하는 측벽은 제1 단차를 포함하는 제2 상부 절연층;
    상기 제2 상부 절연층의 키 개구부 내에 배치되고, 상기 복수의 채널 구조물 각각의 상기 얼라인 키를 덮는 제2 상부 절연층;
    상기 제2 상부 절연층 상의 상부 지지층;
    상기 상부 지지층 상에 배치된 비트 라인; 및
    상기 제2 상부 절연층 및 상기 상부 지지층을 관통하고, 상기 복수의 채널 구조물을 상기 비트 라인에 전기적으로 연결시키는 복수의 비트 라인 컨택;
    을 포함하는 전자 시스템.
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