KR20210035465A - 실리사이드를 갖는 스트링 선택 라인 게이트 전극을 포함하는 3차원 메모리 소자 - Google Patents

실리사이드를 갖는 스트링 선택 라인 게이트 전극을 포함하는 3차원 메모리 소자 Download PDF

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KR20210035465A
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안종선
한지훈
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Abstract

기판 상의 셀 스택, 스트링 선택 라인 게이트 전극, 하부 수직 채널 구조, 상부 수직 채널 구조, 및 비트 라인을 포함하는 3차원 메모리 소자가 제안된다. 상기 스트링 선택 라인 게이트 전극은 하부 스트링 선택 라인 게이트 전극 및 상기 하부 스트링 선택 라인 게이트 전극의 상면 상의 상부 스트링 선택 라인 게이트 전극을 포함할 수 있다. 상기 하부 스트링 선택 라인 게이트 전극은 N-도프드 폴리 실리콘을 포함할 수 있다. 상기 상부 스트링 선택 라인 게이트 전극은 실리사이드를 포함할 수 있다.

Description

실리사이드를 갖는 스트링 선택 라인 게이트 전극을 포함하는 3차원 메모리 소자{3-Dimensional Memory Device Including a String Selection Line Gate Electrode Having a Silicide Layer}
본 개시는 실리사이드 층을 갖는 스트링 선택 라인 게이트 전극을 포함하는 3차원 메모리 소자를 제공한다.
3차원 메모리 소자의 메모리 셀 및 워드 라인들의 적층 높이가 높아지면서 스트링 선택 라인을 별도의 공정을 통해 형성하는 기술이 제안되었다. 제안된 스트링 선택 라인은 폴리 실리콘으로 형성되므로, 저항이 높아 저전력화 및 고속 동작이 어렵다.
본 개시의 실시예들이 해결하고자 하는 과제는 낮은 저항을 갖는 스트링 선택 라인 게이트 전극을 포함하는 3차원 메모리 소자를 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 상기 3차원 메모리 소자를 제조하는 방법들을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 다양한 과제들이 본문 내에서 구체적으로 언급될 것이다.
본 개시의 일 실시예에 의한 3차원 메모리 소자는 기판, 상기 기판 상의 셀 스택, 상기 셀 스택 상의 스트링 선택 라인 게이트 전극, 상기 셀 스택을 수직으로 관통하는 하부 수직 채널 구조, 상기 스트링 선택 라인 게이트 전극을 수직으로 관통하여 상기 하부 수직 채널 구조와 연결된 상부 수직 채널 구조, 및 상기 상기 수직 채널 구조 상의 비트 라인을 포함할 수 있다. 상기 스트링 선택 라인 게이트 전극은 하부 스트링 선택 라인 게이트 전극 및 상기 하부 스트링 선택 라인 게이트 전극의 상면 상의 상부 스트링 선택 라인 게이트 전극을 포함할 수 있다. 상기 하부 스트링 선택 라인 게이트 전극은 N-도프드 폴리 실리콘을 포함할 수 있다. 상기 상부 스트링 선택 라인 게이트 전극은 실리사이드를 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 메모리 소자는 기판, 상기 기판 상의 공통 소스 층, 상기 공통 소스 층 상의 셀 스택, 상기 셀 스택 상의 스트링 선택 라인 게이트 전극, 상기 셀 스택을 수직으로 관통하여 상기 공통 소스 층과 연결되는 하부 수직 채널 구조, 상기 스트링 선택 라인 게이트 전극을 수직으로 관통하여 상기 하부 수직 채널 구조와 연결된 상부 수직 채널 구조, 상기 상기 수직 채널 구조 상의 패드 패턴, 및 상기 패드 패턴 상의 비트 라인을 포함할 수 있다. 상기 패드 패턴은 하부 패드 패턴 및 상기 하부 패드 패턴 상의 상부 패드 패턴을 포함할 수 있다. 상기 하부 패드 패턴은 N-도프드 폴리 실리콘을 포함할 수 있다. 상기 상부 패드 패턴은 실리사이드를 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 메모리 소자는 기판, 상기 기판 상의 로직 회로 층, 상기 로직 회로 층 상의 공통 소스 층, 상기 공통 소스 층 상의 셀 스택, 상기 셀 스택을 수직으로 관통하여 상기 공통 소스 층과 연결되는 하부 수직 채널 구조, 상기 셀 스택 및 상기 하부 수직 채널 구조 상의 스트링 선택 라인 게이트 전극, 상기 스트링 선택 라인 게이트 전극을 수직으로 관통하여 상기 하부 수직 채널 구조와 연결된 상부 수직 채널 구조, 상기 상기 수직 채널 구조 상의 패드 패턴, 및 상기 패드 패턴 상의 비트 라인을 포함할 수 있다. 상기 패드 패턴은 하부 패드 패턴 및 상기 하부 패드 패턴 상의 상부 패드 패턴을 포함할 수 있다. 상기 스트링 선택 라인 게이트 전극은 하부 스트링 선택 라인 게이트 전극 및 상기 하부 스트링 선택 라인 게이트 전극 상의 상부 스트링 선택 라인 게이트 전극을 포함할 수 있다. 상기 하부 패드 패턴 및 상기 하부 스트링 선택 라인 게이트 전극은 N-도프드 폴리 실리콘을 포함할 수 있다. 상기 상부 패드 패턴 및 상기 상부 스트링 선택 라인 게이트 전극은 실리사이드를 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 메모리 소자를 제조하는 방법은 기판 상에 몰드 층들 및 희생층들을 포함하는 몰드 스택을 형성하고, 상기 몰드 스택을 수직으로 관통하는 하부 수직 채널 구조를 형성하고, 상기 몰드 스택 및 상기 하부 수직 채널 구조 상에 스트링 선택 라인 게이트 전극을 형성하고, 상기 스트링 선택 라인 게이트 전극을 수직으로 관통하여 상기 하부 수직 채널 구조와 연결되는 상부 수직 채널 구조를 형성하고, 상기 상부 수직 채널 구조 상에 패드 패턴을 형성하고, 및 상기 패드 패턴 상에 비트 라인을 형성하는 것을 포함할 수 있다. 상기 스트링 선택 라인 게이트 전극을 형성하는 것은 N-도프드 폴리 실리콘을 포함하는 예비 스트링 선택 라인 게이트 전극을 형성하고, 및 상기 예비 스트링 선택 라인 게이트 전극의 상부를 실리사이드화 하여 상기 N-도프드 폴리 실리콘을 포함하는 하부 스트링 선택 라인 게이트 전극, 및 실리사이드를 포함하는 상부 스트링 선택 라인 게이트 전극을 형성하는 것을 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 메모리 소자를 제조하는 방법은 기판 상에 공통 소스 층을 형성하고, 상기 공통 소스 층 상에 몰드 스택을 형성하고, 상기 몰드 스택을 수직으로 관통하여 상기 공통 소스 층과 연결되는 하부 수직 채널 구조를 형성하고, 상기 몰드 스택 상에 스트링 선택 라인 게이트 전극을 형성하고, 상기 스트링 선택 라인 게이트 전극을 수직으로 관통하여 상기 하부 수직 채널 구조와 연결된 상부 수직 채널 구조를 형성하고, 상기 상기 수직 채널 구조 상에 패드 패턴을 형성하고, 및 상기 패드 패턴 상에 비트 라인을 형성하는 것은 포함할 수 있다. 상기 스트링 선택 라인 게이트 전극을 형성하는 것은 N-도프드 폴리 실리콘을 포함하는 예비 스트링 선택 라인 게이트 전극을 형성하고, 상기 예비 스트링 선택 라인 게이트 전극의 상부를 실리사이드화하여 상기 N-도프드 폴리 실리콘을 포함하는 하부 스트링 선택 라인 게이트 전극 및 실리사이드를 포함하는 상부 스트링 선택 라인 게이트 전극을 형성하는 것을 포함할 수 있다. 상기 패드 패턴을 형성하는 것은 N-도프드 폴리 실리콘을 포함하는 예비 패드 패턴을 형성하고, 상기 예비 패드 패턴의 상부를 실리사이드화 하여 상기 N-도프드 폴리 실리콘을 포함하는 하부 패드 패턴 및 실리사이드를 포함하는 상부 패드 패턴을 형성하는 것을 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 메모리 소자를 제조하는 방법은 기판 상에 로직 회로 층을 형성하고, 상기 로직 회로 층 상에 공통 소스 층을 형성하고, 상기 공통 소스 층 상에 몰드 스택을 형성하고, 상기 몰드 스택을 수직으로 관통하여 상기 공통 소스 층과 연결되는 하부 수직 채널 구조를 형성하고, 상기 몰드 스택 및 상기 하부 수직 채널 구조 상에 스트링 선택 라인 게이트 전극을 형성하고, 상기 스트링 선택 라인 게이트 전극을 수직으로 관통하여 상기 하부 수직 채널 구조와 연결된 상부 수직 채널 구조를 형성하고, 상기 상기 수직 채널 구조 상에 패드 패턴을 형성하고, 및 상기 패드 패턴 상에 비트 라인을 형성하는 것을 포함할 수 있다. 상기 스트링 선택 라인 게이트 전극을 형성하는 것은 N-도프드 폴리 실리콘을 포함하는 예비 스트링 선택 라인 게이트 전극을 형성하고, 상기 예비 스트링 선택 라인 게이트 전극의 상부를 실리사이드화 하여 상기 N-도프드 폴리 실리콘을 포함하는 하부 스트링 선택 라인 게이트 전극 및 실리사이드를 포함하는 상부 스트링 선택 라인 게이트 전극을 형성하는 것을 포함할 수 있다.
본 개시의 실시예들에 의한 3차원 메모리 소자의 스트링 선택 라인 게이트 전극은 실리사이드 층을 포함하므로 낮아진 저항을 갖는다.
본 개시의 실시예들에 의한 3차원 메모리 소자의 패드 패턴은 실리사이드 층을 포함하므로 낮아진 저항을 갖는다.
본 개시의 실시예들에 의한 3차원 메모리 소자의 스트링 선택 라인 게이트 전극은 리세스된 상태에서 형성되므로, 인접하는 구성 요소들 간의 전기적 브리징이 방지된다.
본 개시의 실시예들에 따른 다양한 효과들이 본문 내에서 언급될 것이다.
도 1은 본 개시의 일 실시예에 의한 3차원 메모리 소자의 레이아웃이다.
도 2a 내지 2i는 본 개시의 다양한 실시예들에 의한 3차원 메모리 소자들의 종단면도들이다.
도 3 내지 25는 본 개시의 일 실시예에 의한 3차원 메모리 소자를 제조하는 방법을 설명하는 도면들이다.
도 26 내지 37은 본 발명의 다양한 실시예들에 의한 3차원 반도체 소자를 형성하는 방법들을 설명하는 도면들이다.
도 1은 본 개시의 일 실시예에 의한 3차원 메모리 소자(100)의 레이아웃이다. 도 1을 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자(100)는 다수의 수직 채널 구조들(VC1, VC2), 워드 라인 분리 구조들(WS), 스트링 선택 라인들(SSL), 스트링 선택 라인 분리 패턴들(SSP), 및 비트 라인들(BL)을 포함할 수 있다.
다수의 수직 채널 구조들(VC1, VC2)은 원형 모양을 가질 수 있다. 다수의 수직 채널 구조들(VC1, VC2)은 지그재그 모양으로 배열될 수 있다. 다수의 수직 채널 구조들(VC1, VC2)은 각각, 하부 수직 채널 구조(VC1) 및 상부 수직 채널 구조(VC2)를 포함할 수 있다. 하부 수직 채널 구조(VC1)는 상부 수직 채널 구조(VC2) 보다 큰 직경을 가질 수 있다. 하부 수직 채널 구조(VC1)와 상부 수직 채널 구조(VC2)는 완전히 중첩하도록 배열될 수 있다. 일 실시예에서, 하부 수직 채널 구조(VC1)와 상부 수직 채널 구조(VC2)는 동심원 모양으로 중첩 및 배열될 수 있다. 일 실시예에서, 하부 수직 채널 구조(VC1)와 상부 수직 채널 구조(VC2)는 편심 모양으로 중첩 및 배열될 수 있다.
스트링 선택 라인들(SSL)은 스트링 선택 라인 분리 패턴들(SSP)에 의해 전기적 및 물리적으로 분리될 수 있다. 예를 들어, 스트링 선택 라인들(SSL)은 2열로 배열된 상부 수직 채널 구조들(VC2)을 감쌀 수 있다. 스트링 선택 라인 분리 패턴들(SSP)은 물결 모양 또는 지그재그 모양을 가질 수 있다.
비트 라인들(BL)은 스트링 선택 라인들(SSL) 및 스트링 선택 라인 분리 패턴들(SSP)과 직교하는 방향으로 연장할 수 있다. 예를 들어, 비트 라인들(BL)은 로우 방향으로 연장할 수 있고, 및 스트링 선택 라인들(SSL) 및 스트링 선택 라인 분리 패턴들(SSP)은 컬럼 방향으로 연장할 수 있다. 비트 라인들(BL)은 로우 방향으로 동일선 상에 정렬된 상부 수직 채널 구조들(VC2)과 중첩할 수 있다.
워드 라인 분리 구조(WS)는 컬럼 방향으로 연장할 수 있다. 상술된 구성 요소들은 다른 도면들을 참조하여 보다 상세하게 설명될 것이다.
도 2a 내지 2i는 본 개시의 다양한 실시예들에 의한 3차원 메모리 소자들(100A-100I)의 종단면도들이다. 예를 들어, 도 1의 I-I' 선을 따라 취해진 종단면도들이다. 도 2a를 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자(100A)는 기판(10) 상의 로직 회로 층(11), 공통 소스 층(25), 셀 스택(CS), 하부 수직 채널 구조(VC1), 상부 수직 채널 구조(VC2), 스트링 선택 라인 게이트 전극(50), 스트링 선택 라인 분리 패턴(SSP), 패드 패턴(70), 패드 스페이서(75), 상부 절연층(80), 캡핑 절연층(87), 비아 플러그(88), 및 비트 라인(BL)을 포함할 수 있다. 상기 3차원 메모리 소자(100B)는 셀 스택(CS)과 스트링 선택 라인 게이트 전극(50) 사이의 하부 버퍼 절연층(48), 셀 스택(CS)을 분리하는 워드 라인 분리 절연층(83), 및 공통 소스 층(25)과 연결된 공통 소스 플러그(85)를 더 포함할 수 있다.
기판(10)은 실리콘 웨이퍼를 포함할 수 있다. 일 실시예에서, 기판(10)은 실리콘 층, 실리콘 저마늄 층, 또는 실리콘 카바이드 층 같은 에피택셜 성장한 물질층을 포함할 수 있다. 일 실시예에서, 기판(10)은 SOI (silicon-on-insulator)를 포함할 수 있다.
로직 회로 층(11)은 트랜지스터(12), 금속 배선(17), 및 하부 절연층(20)을 포함할 수 있다. 예를 들어, 트랜지스터(12)는 소자 분리 영역에 의해 정의된 활성 영역 내에 형성된 소스/드레인 영역 및 채널 영역을 포함할 수 있고, 기판(10) 상에 형성된 게이트 절연층, 게이트 전극, 게이트 캡핑층, 및 게이트 스페이서를 포함할 수 있다. 금속 배선(17)은 수직으로 연장하는 컨택 플러그 패턴 및 수평으로 연장하는 수평 라인 패턴을 포함할 수 있다. 도면이 복잡해지는 것을 피하기 위하여, 구체적인 참조 부호들이 생략되었다. 하부 절연층(20)은 트랜지스터(12) 및 금속 배선(17)를 덮을 수 있다. 하부 절연층(20)은 실리콘 산화물 층, 실리콘 질화물 층, 및 그 조합 중 적어도 하나를 포함할 수 있다.
공통 소스 층(25)은 하부 절연층(20) 상에 수평으로 연장하도록 형성될 수 있다. 예를 들어, 공통 소스 층(25)은 N-도프드 폴리 실리콘을 포함할 수 있다. 상면도에서(in a top view), 공통 소스 층(25)은 플레이트(plate) 형태 또는 라인 (line) 형태를 가질 수 있다.
셀 스택(CS)은 공통 소스 층(25) 상에 배치될 수 있다. 셀 스택(CS)은 교대로 적층된 다수의 몰드 층들(31) 및 다수의 워드 라인들(81)을 포함할 수 있다. 몰드 층들(31)은 실리콘 산화물을 포함할 수 있다. 다수의 워드 라인들(81)은 각각, 배리어 층 및 전극 층을 포함할 수 있다. 배리어 층은 블로킹 절연층 및 확산 배리어 층을 포함할 수 있다. 예를 들어, 블로킹 절연층은 알루미늄 산화물 같이 높은 일 함수를 갖는 절연물을 포함할 수 있고, 및 확산 배리어 층은 티타늄 질화물 같은 전도성 금속 화합물을 포함할 수 있다. 전극 층은 텅스텐 같은 금속을 포함할 수 있다. 도면이 복잡해지는 것을 피하기 위하여, 구체적인 참조 부호들이 생략되었다. 배리어 층 및 전극 층은 다른 도면을 참조하여 다시 설명될 것이다.
스트링 선택 라인 게이트 전극(50)은 셀 스택(CS) 상에 배치될 수 있다. 스트링 선택 라인 게이트 전극(50)은 하부 스트링 선택 라인 게이트 전극(51) 및 상부 스트링 선택 라인 게이트 전극(52)을 포함할 수 있다. 하부 스트링 선택 라인 게이트 전극(51)의 측면들과 상부 스트링 선택 라인 게이트 전극(52)의 측면들은 수직으로 정렬될 수 있다. 하부 스트링 선택 라인 게이트 전극(51)은 인(P) 또는 비소(As)를 포함하는 N-도프드 폴리 실리콘을 포함할 수 있고, 상부 스트링 선택 라인 게이트 전극(52)은 금속 실리사이드를 포함할 수 있다. 예를 들어, 상부 스트링 선택 라인 게이트 전극(52)은 실리사이드화된 하부 스트링 선택 라인 게이트 전극(51)의 상부일 수 있다. 상부 스트링 선택 라인 게이트 전극(52)은 니켈 실리사이드 (NiSi), 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드 물질을 포함할 수 있다. 금속 실리사이드를 포함하는 상부 스트링 선택 라인 게이트 전극(52)이 N-도프드 폴리 실리콘을 포함하는 하부 스트링 선택 라인 게이트 전극(51)의 상부에 형성되므로, 인접한 다른 스트링 선택 라인 게이트 전극(50)과 이격된 거리에 상관 없이 충분한 두께의 금속 실리사이드 전극이 형성될 수 있다. 따라서, 스트링 선택 라인 게이트 전극(50)의 전기적 저항이 낮아질 수 있다. 상부 스트링 선택 라인 게이트 전극(52)의 상면은 돌출한 부분과 리세스된 부분을 포함할 수 있다. 예를 들어, 상부 수직 채널 구조(VC2)와 인접한 부분이 돌출할 수 있고, 및 상부 수직 채널 구조(VC2)와 이격된 부분이 리세스될 수 있다. 상면도에서, 상부 스트링 선택 라인 게이트 전극(52)의 돌출부는 상부 수직 채널 구조(VC2)를 감싸는 디스크(disc) 모양을 가질 수 있다.
셀 스택(CS)과 스트링 선택 라인 게이트 전극(50) 사이의 하부 버퍼 절연층(48)은 실리콘 산화물을 포함할 수 있다.
스트링 선택 라인 분리 패턴(SSP)은 스트링 선택 라인 게이트 전극들(50) 사이에 배치되어 스트링 선택 라인 게이트 전극들(50)을 물리적 및 물질적으로 분리할 수 있다. 도 1을 더 참조하여, 스트링 선택 라인 분리 패턴(SSP)은 컬럼 방향으로 웨이브 또는 물결 모양으로 연장할 수 있다. 따라서, 스트링 선택 라인 분리 패턴(SSP)은 댐(dam) 또는 벽(wall) 모양을 가질 수 있다. 스트링 선택 라인 분리 패턴(SSP)은 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 스트링 선택 라인 분리 패턴(SSP)은 하부 버퍼 절연층(48)과 동일한 물질을 포함할 수 있다.
하부 수직 채널 구조(VC1)는 셀 스택(CS)(예를 들어 몰드 층들(31) 및 워드 라인들(81)을 수직으로 관통하여 공통 소스 층(25)과 연결되는 필라(pillar) 형태를 가질 수 있다. 하부 수직 채널 구조(VC1)는 메모리 층(41), 하부 채널 층(45), 및 하부 갭-필 패턴(47)을 포함할 수 있다. 하부 채널 층(45)은 하부 갭-필 패턴(47)을 둘러쌀 수 있고, 및 메모리 층(41)은 하부 채널 층(45)을 둘러쌀 수 있다. 예를 들어, 하부 수직 채널 구조(VC1)는 몰드 층들(31) 및 워드 라인들(81)을 수직으로 관통하여 공통 소스 층(25)을 노출하는 하부 수직 채널 홀의 내벽 상에 컨포멀하게 형성된 메모리 층(41), 메모리 층(41)의 내벽 상에 컨포멀하게 형성된 하부 채널 층(45), 및 하부 수직 채널 홀을 채우도록 하부 채널 층(45) 상에 형성된 하부 갭-필 패턴(47)을 포함할 수 있다. 메모리 층(41)은 다른 도면을 참조하여 보다 상세하게 설명될 것이다. 하부 채널 층(45)은 언도프드 폴리 실리콘을 포함할 수 있다. 하부 수직 채널 구조(VC1)의 하단부는 공통 소스 층(25) 내부로 돌출할 수 있다. 예를 들어, 메모리 층(41), 하부 채널 층(45), 및 하부 갭-필 패턴(47)은 공통 소스 층(25) 내부로 연장할 수 있고, 및 하부 채널 층(45)은 공통 소스 층(25)과 연결될 수 있다. 하부 갭-필 패턴(47)의 상부는 메모리 층(41)의 상부 보다 낮은 레벨에 위치할 수 있다.
상부 수직 채널 구조(VC2)는 스트링 선택 라인 게이트 전극(50) 및 하부 버퍼 절연층(48)을 수직으로 관통하여 하부 수직 채널 구조(VC1)의 상부와 연결될 수 있다. 상부 수직 채널 구조(VC2)는 절연 라이너(61), 상부 채널 층(65) 및 상부 갭-필 패턴(67)을 포함할 수 있다.
절연 라이너(61)는 상부 채널 층(65)과 스트링 선택 라인 게이트 전극(50) 사이에 배치되어 상부 채널 층(65)의 측면을 둘러쌀 수 있다. 절연 라이너(61)는 실리콘 산화물 또는 고유전율을 가진 산화물을 포함할 수 있다. 예를 들어, 스트링 선택 라인 게이트 전극(50)은 스트링 선택 라인일 수 있고, 및 절연 라이너(61)는 스트링 선택 라인 게이트 전극(50)의 게이트 절연층일 수 있다.
상부 채널 층(65)은 스트링 선택 라인 게이트 전극(50) 사이에 수직으로 연장하는 제1 상부 채널 층(65a), 하부 수직 채널 구조(VC1)의 상부의 메모리 층(41)의 내벽 상에 컨포멀하게 수직적으로 형성된 제2 상부 채널 층(65b), 및 하부 수직 채널 구조(VC1)의 하부 갭-필 패턴(47)의 상면 상에 컨포멀하게 수평적으로 형성된 제3 상부 채널 층(65c)을 포함할 수 있다. 예를 들어, 절연 라이너(61)와 제1 상부 채널층(65a)이 직접적으로 접촉하도록 절연 라이너(61)는 제1 상부 채널층(65a)의 측면을 둘러쌀 수 있다. 제3 상부 채널층(65c)은 하부 갭-필 패턴(47)과 상부 갭-필 패턴(67) 사이에 배치될 수 있다. 따라서, 제3 상부 채널층(65c)에 의해 하부 갭-필 패턴(47)과 상부 갭-필 패턴(67)이 분리될 수 있다. 일 실시예에서, 상부 채널 층(65)의 상부, 예를 들어, 제1 상부 채널 층(65a)의 상부는 N-형 불순물을 포함할 수 있다. 제1 상부 채널 층(65a)의 하부, 제2 상부 절연층(65b), 및 제3 상부 채널층(65c)은 언도프드 폴리 실리콘을 포함할 수 있다.
메모리 층(41)은 하부 채널 층(45)의 외벽 및 제2 상부 채널층(65b)의 외벽을 감쌀 수 있다. 제2 상부 채널 층(65b)은 하부 버퍼 절연층(48)의 하면 상으로 수평적으로 연장하여 제1 상부 채널층(65a)과 연결될 수 있다. 제2 상부 채널 층(65b) 및/또는 제3 상부 채널층(65c)은 하부 채널 층(45)과 연결될 수 있다. 예를 들어, 상부 채널층(65)은 디캔터(decanter) 또는 플래곤(flagon) 모양을 가질 수 있다. 상부 갭-필 패턴(67)은 상부 채널 층(65)에 의해 둘러싸일 수 있다. 상부 갭-필 패턴(67)은 상대적으로 넓은 폭 (또는 직경) 및 작은 높이(height)를 갖는 하부 및 상대적으로 좁은 폭 (또는 직경) 및 큰 높이를 갖는 상부를 포함할 수 있다. 예를 들어, 상부 갭-필 패턴(67)의 하부는 하부 갭-필 패턴(47)과 유사한 수평 폭(또는 직경)을 가질 수 있다. 도면이 복잡해지는 것을 피하기 위하여 상부 갭-필 패턴(67)의 하부 및 상부 갭-필 패턴(67)의 상부의 참조 부호가 생략되었다.
패드 패턴(70)은 상부 수직 채널 구조(VC2) 상에 배치될 수 있다. 패드 패턴(70)은 하부 패드 패턴(71) 및 상부 패드 패턴(72)을 포함할 수 있다. 하부 패드 패턴(71)의 외측면들, 상부 패드 패턴(72)의 외측면들, 및 제1 상부 채널 층(65a)의 외측면들은 수직으로 정렬될 수 있다. 예를 들어, 하부 패드 패턴(71)의 외측면들, 상부 패드 패턴(72)의 외측면들, 및 제1 상부 채널 층(65a)의 외측면들은 수직으로 공면을 가질 수 있다. 하부 패드 패턴(71)은 N-도프드 폴리 실리콘을 포함할 수 있고, 및 상부 패드 패턴(72)은 금속 실리사이드를 포함할 수 있다. 하부 패드 패턴(71)과 상부 채널 층(65)은 동일한 물질, 예를 들어, 폴리 실리콘을 포함할 수 있다. 일 실시예에서, 상부 패드 패턴(72)은 하부 패드 패턴(71)의 실리사이드화된 상부일 수 있다.
비트 라인(BL)은 텅스텐(W) 같은 금속을 포함할 수 있다. 도 1을 더 참조하여, 비트 라인(BL)은 로우 방향으로 수평적으로 연장할 수 있다. 비트 라인(BL)과 상부 수직 채널 구조(VC2) 사이에 비아 플러그(88)가 배치될 수 있다. 비아 플러그(88)는 텅스텐(W) 같은 금속을 포함할 수 있다. 비아 플러그(88)는 상부 패드 패턴(72)과 직접적으로 접촉할 수 있다. 비아 플러그(88)는 필라(pillar) 모양을 가질 수 있다.
패드 스페이서(75)는 상부 스트링 선택 라인 게이트 전극(52)의 돌출한 부분 상에 배치되어 상부 수직 채널 구조(VC2)의 상부의 측면들을 감쌀 수 있다. 패드 스페이서(75)는 패드 패턴(70)의 측면들 및 비아 플러그(88)의 측면들도 감쌀 수 있다. 상면도에서, 패드 스페이서(75)는 디스크 모양을 가질 수 있다.
상부 절연층(80)은 스트링 선택 라인 게이트 전극(50) 및 패드 스페이서(75)를 덮을 수 있다. 상부 절연층(80)은 비아 플러그(88)의 측면들을 둘러쌀 수 있다. 상부 절연층(80)은 스트링 선택 라인 분리 패턴(SSP)과 동일한 물질을 포함할 수 있다. 따라서, 상부 절연층(80)과 스트링 선택 라인 분리 패턴(SSP)의 계면이 생략되었다. 상부 절연층(80)과 스트링 선택 라인 분리 패턴(SSP)의 계면은 다른 도면을 참조하여 설명될 것이다. 상부 절연층(80)은 패드 스페이서(75)와 동일한 물질을 포함할 수 있다. 따라서, 상부 절연층(80)과 패드 스페이서(75)의 계면이 점선으로 표시되었다.
워드 라인 분리 절연층(83)은 셀 스택(CS)을 수직으로 관통하여 공통 소스 층(25)을 노출시키는 워드 라인 분리 트렌치의 측벽 상에 컨포멀하게 형성될 수 있다. 워드 라인 분리 트렌치는 다른 도면을 참조하여 설명될 것이다. 예를 들어, 워드 라인 분리 절연층(83)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 알루미늄 산화물 같은 금속 산화물, 또는 기타 절연성 물질을 포함할 수 있다. 도 1을 더 참조하여, 워드 라인 분리 절연층(83)은 워드 라인 분리 구조(WS)의 보더(border) 라인을 따라 컬럼 방향으로 연장하는 댐 또는 벽 모양을 가질 수 있다.
공통 소스 플러그(85)는 워드 라인 분리 절연층(83)으로 둘러싸인 전도체를 포함할 수 있다. 도 1을 더 참조하여, 공통 소스 플러그(85)는 워드 라인 분리 구조(WS)의 내부를 채우며 컬럼 방향으로 연장하는 댐 또는 벽 모양을 가질 수 있다. 공통 소스 플러그(85)는 공통 소스 층(35)과 전기적으로 연결될 수 있다.
도 2b를 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자(100B)는, 도 2a에 도시된 상기 3차원 메모리 소자(100A)와 비교하여, 캡핑 절연층(87) 및 비아 플러그(88)가 생략될 수 있다. 패드 패턴(70)의 상부 패드 패턴(72)과 비트 라인(BL)이 직접적으로 접촉할 수 있다. 공통 소스 플러그(85)는 패드 패턴(70)의 상부 패드 패턴(72)보다 낮게 리세스될 수 있다. 예를 들어, 공통 소스 플러그(85)의 상면은 상부 패드 패턴(72)의 상면 및 하면보다 낮은 레벨에 위치할 수 있다. 기타, 설명되지 않은 구성 요소들은 도 2a를 참조하면 이해될 수 있을 것이다.
도 2c를 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자(100C)는, 도 2a 및 2b에 도시된 상기 3차원 메모리 소자들(100A, 100B)과 비교하여, 평탄한 상면을 가진 하부 스트링 선택 라인 게이트 전극(51)을 포함할 수 있다. 예를 들어, 스트링 선택 라인 게이트 전극(50)의 하부 스트링 선택 라인 게이트 전극(51)의 상면은 리세스 되지 않고 평탄할 수 있다. 기타, 설명되지 않은 구성 요소들은 도 2a 및 2b를 참조하면 이해될 수 있을 것이다.
도 2d를 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자(100D)는 도 2a 내지 2c에 도시된 상기 3차원 메모리 소자들(100A-100C)와 비교하여, 스토플(stopple) 절연층(86)을 더 포함할 수 있다. 스토플 절연층(86)은 공통 소스 플러그(85)와 비트 라인(BL) 사이에 배치될 수 있다. 스토플 절연층(86)은 도 1을 참조하여, 컬럼 방향으로 연장할 수 있다. 기타, 설명되지 않은 구성 요소들은 도 2a 내지 2c를 참조하면 이해될 수 있을 것이다.
도 2e 및 2f를 참조하면, 본 개시의 실시예들에 의한 3차원 메모리 소자들(100E, 100F)은, 도 2a 내지 2d에 도시된 상기 3차원 메모리 소자들(100A-100D)과 비교하여, 하부 수직 채널 구조(VC1)와 스트링 선택 라인 게이트 전극(50) 사이의 하부 버퍼 절연층(48) 및 상부 버퍼 절연층(49)을 포함할 수 있다. 워드 라인 분리 절연층(83) 및 공통 소스 플러그(85)의 상면들는 하부 버퍼 절연층(48)의 상면과 공면을 가질 수 있다. (be co-planar) 기타, 설명되지 않은 구성 요소들은 도 2a 내지 2d를 참조하면 이해될 수 있을 것이다.
도 2g 내지 2i를 참조하면, 본 개시의 실시예들에 의한 3차원 메모리 소자들(100G-100I)는, 도 2a 내지 2f에 도시된 상기 3차원 메모리 소자들(100A-100F)과 비교하여, 로직 회로 층(11)이 생략될 수 있고, 공통 소스 층(25)이 기판(10) 상에 직접적으로 형성될 수 있다. 하부 수직 채널 구조(VC1)의 하부 채널 층(45)과 공통 소스 층(25)이 직접적으로 연결될 수 있다. 하단 메모리 층(41x) 및 하단 하부 채널 층(45x)이 하부 수직 채널 구조(VC1)의 하단부에 부분적으로 배치될 수 있다. 하단 메모리 층(41x) 및 하단 하부 채널 층(45x)은 기판(10)의 내부로 돌출할 수 있다. 하부 수직 채널 구조(VC1)의 메모리 층(41)과 하단 메모리 층(41x)은 공통 소스 층(25)에 의해 분리될 수 있다. 도 2g를 참조하면, 비트 라인(BL)은 상부 패드 패턴(72) 상에 직접적으로 형성될 수 있다. 도 2h를 참조하면, 비아 플러그(88)가 상부 패드 패턴(72)과 비트 라인(BL) 사이에 형성될 수 있다. 도 2i를 참조하면, 상부 스트링 선택 라인 게이트 전극(52)은 평평한 상면을 가질 수 있다. 기타, 설명되지 않은 구성 요소들은 도 2a 내지 2f를 참조하면 이해될 수 있을 것이다.
도 3 내지 25는 본 개시의 일 실시예에 의한 3차원 메모리 소자를 제조하는 방법을 설명하는 도면들이다. 도 6 내지 21은 도 5의 A 영역을 확대한 도면들이다. 도 3을 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자를 제조하는 방법은 기판(10) 상에 로직 회로 층(11)을 형성하고, 및 로직 회로 층(11) 상에 공통 소스 층(25)을 형성하고, 및 공통 소스 층(25) 상에 몰드 스택(MS)을 형성하는 것을 포함할 수 있다.
기판(10)은 실리콘 웨이퍼를 포함할 수 있다. 일 실시예에서, 기판(10)은 에피택셜 층, SOI(silicon-on-insulator) 층, 기타 반도체성 물질 층을 포함할 수 있다.
로직 회로 층(11)을 형성하는 것은 기판(10) 상에 트랜지스터(12) 및 금속 배선(17)을 형성하고, 및 트랜지스터(12)와 금속 배선(17)을 덮는 하부 절연층(20)을 형성하는 것을 포함할 수 있다. 하부 절연층(20)은 실리콘 산화물, 실리콘 질화물, 또는 그 조합 중 적어도 하나를 포함할 수 있다.
공통 소스 층(25)을 형성하는 것은 증착 공정을 수행하여 인(P) 또는 비소(As) 같은 N-형 불순물을 포함하는 N-도프드 폴리 실리콘(N-doped poly-Si)을 형성하는 것 포함할 수 있다.
몰드 스택(MS)을 형성하는 것은 증착 공정들을 수행하여 다수의 몰드 층들(31) 및 희생 층들(32)을 교대로 적층하는 것을 포함할 수 있다. 몰드 층들(31)은 실리콘 산화물 같은 절연물을 포함할 수 있다. 희생 층들(32)은 공통 소스 층(25) 및 몰드 층들(31)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 희생 층들(32)은 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 저마늄, 또는 기타 절연물 중 하나를 포함할 수 있다.
도 4를 참조하면, 상기 방법은 몰드 스택(MS)을 수직으로 관통하여 공통 소스 층(25)과 연결되는 하부 수직 채널 구조(VC1)를 형성하는 것을 포함할 수 있다. 하부 수직 채널 구조(VC1)를 형성하는 것은 몰드 스택(MS)을 수직으로 관통하여 공통 소스 층(25)을 노출하는 하부 수직 채널 홀을 형성하고, 및 하부 수직 채널 홀 내에 메모리 층(41), 하부 채널 층(45), 및 하부 갭-필 패턴(47)을 형성하는 것을 포함할 수 있다.
메모리 층(41)을 형성하는 것은 하부 수직 채널 홀의 내벽 및 바닥면 상에 컨포멀하게 메모리 물질 층을 형성하고, 및 에치-백 공정을 수행하여 하부 수직 채널 홀의 바닥 면 상의 메모리 물질 층을 부분적으로 제거하는 것을 포함할 수 있다.
하부 채널 층(45)을 형성하는 것은 메모리 층(41)의 내벽 상에 채널 물질 층을 컨포멀하게 형성하고, 및 에치-백 공정을 수행하여 하부 수직 채널 홀의 바닥 면 상의 채널 물질 층을 부분적으로 제거하는 것을 포함할 수 있다. 하부 채널 층(45)은 진성 반도체성 물질을 포함할 수 있다. 예를 들어, 하부 채널 층은(45) 도핑되지 않은(un-doped) 폴리 실리콘을 포함할 수 있다. 하부 채널 층(45)은 공통 소스 층(25)과 직접적으로 접촉할 수 있다.
하부 갭-필 패턴(47)을 형성하는 것은 하부 수직 채널 홀을 채우도록 하부 채널 층(45)의 내벽 상에 하부 갭-필 절연물을 형성하고, 및 CMP(chemical mechanical polishing) 같은 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 하부 갭-필 패턴(47)은 실리콘 산화물을 포함할 수 있다. 몰드 스택(MS)의 상면과 하부 수직 채널 구조(VC1)의 상면은 공면을 가질 수 있다. (be co-planar)
도 5를 참조하면, 상기 방법은 몰드 스택(MS) 및 하부 수직 채널 구조(VC1) 상에 하부 버퍼 절연층(48)을 형성하고, 하부 버퍼 절연층(48) 상에 예비 스트링 선택 라인 게이트 전극(50p)을 형성하는 것을 포함할 수 있다. 하부 버퍼 절연층(48)을 형성하는 것은 증착 공정을 수행하여 전면적으로 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 예비 스트링 선택 라인 게이트 전극(50p)을 형성하는 것은 하부 버퍼 절연층(48) 상에 스트링 선택 라인 게이트 물질 층을 형성하고, 및 스트링 선택 라인 분리 트렌치(SST)를 형성하여 스트링 선택 라인 게이트 물질 층을 분리하는 것을 포함할 수 있다. 스트링 선택 라인 분리 트렌치(SST)는 도 1을 참조하여, 상면도에서(in a top view) 웨이브(wave) 모양 또는 지그재그 모양을 갖도록 하부 수직 채널 구조들(VC1) 사이에 배열될 수 있다.
도 6 내지 21은 도 5의 A 영역을 확대한 도면들이다. 도 6을 참조하면, 상기 방법은 예비 스트링 선택 라인 게이트 전극(50p) 상에 희생 버퍼 절연층(55)을 형성하고, 및 희생 버퍼 절연층(55) 상에 마스크 패턴(56)을 형성하는 것을 포함할 수 있다. 희생 버퍼 절연층(55)은 실리콘 산화물을 포함할 수 있고, 및 마스크 패턴(56)은 희생 버퍼 절연층(55)과 식각 선택비를 갖도록 실리콘 질화물을 포함할 수 있다. 스트링 선택 라인 분리 트렌치(SST) 내에 채워진 희생 버퍼 절연층(55)은 스트링 선택 라인 분리 패턴(SSP)으로 형성될 수 있다.
메모리 층(41)은 블로킹 배리어 층(42), 전하 트랩층(43), 및 터널 절연층(44)을 포함할 수 있다. 예를 들어, 블로킹 배리어 층(42) 및 터널 절연층(44)은 실리콘 산화물을 포함할 수 있고, 및 전하 트랩층(43)은 실리콘 질화물 또는 고유전 금속 산화물을 포함할 수 있다.
도 7을 참조하면, 상기 방법은 하부 수직 채널 구조(VC1)와 수직으로 정렬하는 상부 수직 채널 홀(H)을 형성하는 것을 포함할 수 있다. 상부 수직 채널 홀(H)의 하단은 하부 갭-필 패턴(47)의 상부를 부분적으로 리세스 시킬 수 있다.
도 8을 참조하면, 상기 방법은 상부 수직 채널 홀(H)의 내벽 상에 절연 라이너(61), 및 희생 라이너(62)를 형성하는 것을 포함할 수 있다. 절연 라이너(61) 및 희생 라이너(62)는 실린더 또는 스트로우 모양을 가질 수 있다. 예를 들어, 상면도에서(in a top view), 상부 수직 채널 홀(H)은 원 모양을 가질 수 있고, 및 절연 라이너(61) 및 희생 라이너(62)는 각각, 디스크 모양을 가질 수 있다. 절연 라이너(61)는 실리콘 산화물을 포함할 수 있고, 및 희생 라이너(62)는 폴리 실리콘을 포함할 수 있다. 따라서, 절연 라이너(61)와 희생 라이너(62)는 식각 선택비를 가질 수 있다. 절연 라이너(61) 및 희생 라이너(62)는 상부 수직 채널 홀(H)의 측벽을 따라 하부 수직 채널 구조(VC1) 내부로 연장할 수 있다. 희생 라이너(62)의 하단은 하부 갭-필 패턴(47)과 접촉하지 않을 수 있다. 예를 들어, 절연 라이너(61)의 일부가 희생 라이너(62)의 하단과 하부 갭-필 패턴(47) 사이에 형성될 수 있다. 절연 라이너(61), 희생 버퍼 절연층(55), 하부 버퍼 절연층(48), 및 하부 갭-필 패턴(47)은 동일한 물질을 포함할 수 있다. 예를 들어, 절연 라이너(61)와 희생 버퍼 절연층(55) 사이의 계면, 절연 라이너(61)와 하부 버퍼 절연층(48) 사이의 계면, 및 절연 라이너(61)와 하부 갭-필 패턴(47)의 계면은 사라질 수 있다.
도 9를 참조하면, 상기 방법은 습식 식각 공정을 수행하여 절연 라이너(61)의 상부를 리세스 시키고 및 하부 수직 채널 구조(VC1)의 하부 갭-필 패턴(47)의 상부를 제거하는 것을 포함할 수 있다. 이 공정에서, 절연 라이너(61)의 하부도 제거될 수 있다. 따라서, 희생 라이너(62)와 마스크 패턴(56) 사이에 희생 라이너(62)의 상부를 둘러싸는 링(ring) 모양의 리세스(Ra)가 형성될 수 있고, 및 하부 수직 채널 구조(VC1)의 상부에 베이컨시(Va)가 형성될 수 있다. 희생 라이너(62)의 상부 및 하부는 측면 상의 절연 라이너(61)가 제거됨으로써 각각, 상방 및 하방으로 돌출할 수 있다. 베이컨시(Va)의 하면은 최상위 희생 층(32a)과 차상위 희생 층(32b) 사이의 차상위 몰드 층(31b)의 중간 레벨에 위치할 수 있다.
도 10을 참조하면, 상기 방법은 습식 식각 공정을 수행하여 상부 수직 채널 홀(H) 내의 희생 라이너(62) 및 베이컨시(Va) 내에 노출된 하부 채널 층(45)을 제거하는 것을 포함할 수 있다. 베이컨시(Va)의 측면에 메모리 층(41)의 터널 절연층(44)이 노출될 수 있다. 베이컨시(Va)의 하면에 하부 채널 층(45)의 상단부들 및 하부 갭-필 패턴(47)의 상면이 노출될 수 있다. 예를 들어, 절연 라이너(61)는 상부 수직 채널 홀(H)의 내벽 상에만 잔존할 수 있다.
도 11을 참조하면, 상기 방법은 상부 수직 채널 홀(H) 및 베이컨시(Va) 내에 상부 채널층(65)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상부 채널층(65)은 언-도프드 폴리 실리콘을 포함할 수 있다. 상부 채널층(65)은 상부 수직 채널 홀(H) 내의 절연 라이너(61) 상에 형성된 제1 상부 채널층(65a), 베이컨시(Va) 내에 노출된 터널링 절연층(44)의 측벽 상에 형성된 제2 상부 채널층(65b), 및 하부 갭-필 패턴(47)의 상면 상에 형성된 제3 상부 채널층(65c)을 포함할 수 있다. 예를 들어, 베이컨시(Va) 내에서, 상부 채널층(65)은 터널 절연층(44)의 노출된 표면, 하부 갭-필 패턴(47)의 노출된 상면, 하부 채널 층(45)의 노출된 상단부들, 희생 버퍼 절연층(55)의 노출된 하면, 및 절연 라이너(61)의 노출된 하단부 상에 형성될 수 있다. 상부 채널 층(65)은 절연 라이너(61)의 상단부 및 마스크 패턴(56)의 노출된 측면 및 상면 상에 형성될 수 있다. 따라서, 하부 채널 층(45)과 상부 채널 층(65)은 서로 전기적 및 물질적으로 연결될 수 있다.
도 12를 참조하면, 상기 방법은 베이컨시(Va) 및 상부 수직 채널 홀(H) 내에 상부 갭-필 패턴(67)을 형성하는 것을 포함할 수 있다. 상부 갭-필 패턴(67)은 베이컨시(Va) 내의 상부 채널 층(65)의 표면을 덮도록 베이컨시(Va)를 채울 수 있다. 일 실시예에서, 베이컨시(Va) 내에 보이드(Vb)가 형성될 수 있다. 상부 갭-필 패턴(67)은 실리콘 산화물을 포함할 수 있다.
도 13을 참조하면, 상기 방법은 에치-백 공정을 수행하여 상부 갭-필 패턴(67)의 상부를 부분적으로 제거하여 상부 수직 채널 홀(H) 내에 리세스(Rb)를 형성하는 것을 포함할 수 있다. 리세스(Rb)의 하면은 희생 버퍼 절연층(55)의 중간 레벨에 위치할 수 있다. 리세스(Rb)의 측면에 상부 채널 층(65)이 노출될 수 있다.
도 14를 참조하면, 상기 방법은 증착 공정을 수행하여 리세스(Rb) 내에 패드 물질 층(70a)을 채우는 것을 포함할 수 있다. 패드 물질 층(70a)은 N-도프드 폴리 실리콘을 포함할 수 있다. 패드 물질 층(70a)과 상부 채널 층(65)이 접촉 및 연결되므로, 패드 물질 층(70a) 내의 N-형 불순물들이 상부 채널 층(65) 내부로 확산(out-diffusion)할 수 있다. N-형 불순물들의 확산 거리는 예비 스트링 선택 라인 게이트 전극(50p)의 중간 레벨 보다 높은 레벨에 위치할 수 있다. 예를 들어, 예비 스트링 선택 라인 게이트 전극(50a)과 확산된 N-형 불순물들을 포함하는 상부 채널 층(65)은 수평적으로 중첩될 수 있다.
도 15를 참조하면, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 예비 패드 패턴(70p)을 형성하는 것을 포함할 수 있다. 이 공정에서, 마스크 패턴(56) 및 마스크 패턴(56)의 상면 상의 물질들, 및 상부 수직 채널 홀(H)의 상부 내의 물질들이 제거될 수 있다. 예비 패드 패턴(70p)의 상면, 절연 라이너(61)의 상단, 및 희생 버퍼 절연층(55)의 상면이 공면을 가질 수 있다. (be co-planar)
도 16을 참조하면, 상기 방법은 희생 버퍼 절연층(55)을 제거하는 것을 포함할 수 있다. 이 공정에서, 예비 패드 패턴(70p)의 표면, 상부 채널 층(65)의 상부 측면, 절연 라이너(61)의 상단, 예비 스트링 선택 라인 게이트 전극(50p)의 상면, 및 스트링 선택 라인 분리 패턴(SSP)의 상면이 노출될 수 있다.
도 17을 참조하면, 상기 방법은 증착 공정을 수행하여 스페이서 절연층(75p)을 전면적으로 컨포멀하게 형성하는 것을 포함할 수 있다. 스페이서 절연층(75p)은 실리콘 산화물을 포함할 수 있다.
도 18을 참조하면, 상기 방법은 에치-백 공정을 수행하여 패드 스페이서(75)를 형성하는 것을 포함할 수 있다. 패드 스페이서(75)는 예비 패드 패턴(70p)의 측면 및 상부 채널 층(65)의 측면을 감싸도록 형성될 수 있고, 및 절연 라이너(61)와 인접한 예비 스트링 선택 라인 게이트 전극(50p)의 상면의 일부 상에 형성될 수 있다.
도 19를 참조하면, 상기 방법은 패드 스페이서(75)를 식각 마스크로 이용하는 에칭 공정을 수행하여 예비 패드 패턴(70p) 및 예비 스트링 선택 라인 게이트 전극(50p)의 상면을 리세스하는 것을 포함할 수 있다. 스트링 선택 라인 분리 패턴(SSP)의 상부는 리세스된 예비 스트링 선택 라인 게이트 전극(50p)의 상면으로부터 상방으로 돌출할 수 있다.
도 20을 참조하면, 상기 방법은 실리시데이션 공정을 수행하여 패드 패턴(70) 및 스트링 선택 라인 게이트 전극(50)을 형성하는 것을 포함할 수 있다. 예비 패드 패턴(70p)의 상부가 부분적으로 실리시데이션됨으로써 하부 패드 패턴(71) 및 상부 패드 패턴(72)을 포함하는 패드 패턴(70)이 형성될 수 있고, 예비 스트링 선택 라인 게이트 전극(50p)의 노출된 상부가 부분적으로 실리시데이션됨으로써 하부 스트링 선택 라인 게이트 전극(51) 및 상부 스트링 선택 라인 게이트 전극(52)을 포함하는 스트링 선택 라인 게이트 전극(50)이 형성될 수 있다. 하부 패드 패턴(71) 및 하부 스트링 선택 라인 게이트 전극(51)은 N-도프드 폴리 실리콘을 포함할 수 있고, 및 상부 패드 패턴(72) 및 상부 스트링 선택 라인 게이트 전극(52)은 금속 실리사이드를 포함할 수 있다. 예를 들어, 상부 패드 패턴(72) 및 상부 스트링 선택 라인 게이트 전극(52)은 니켈 실리사이드(NiSi), 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 텅스텐 실리사이드(WSi) 또는 기타 금속 실리사이드 중 하나를 포함할 수 있다. 일 실시예에서, 상부 패드 패턴(72) 및 상부 스트링 선택 라인 게이트 전극(52)은 니켈 실리사이드(NiSi)를 포함할 수 있다. 니켈 실리사이드는 니켈 원자가 실리콘 내부로 침투함으로써 형성되므로, 폴리 실리콘 패턴의 체적이 증가하지 않을 수 있다. 따라서, 체적이 팽창함으로 인한 상부 패드 패턴(72) 및 상부 스트링 선택 라인 게이트 전극(52)의 구조적 불안정 및 브리지 현상이 방지될 수 있다.
도 21을 참조하면, 상기 방법은 증착 공정을 수행하여 상부 절연층(80)을 형성하는 것을 포함할 수 있다. 상부 절연층(80)과 패드 스페이서(75)는 동일한 물질을 포함할 수 있다. 따라서, 상부 절연층(80)과 패드 스페이서(75)의 계면이 사라질 수 있다.
도 22를 참조하면, 상기 방법은 워드 라인 분리 트렌치(WST)를 형성하는 것을 포함할 수 있다. 워드 라인 분리 트렌치(WST)를 형성하는 것은 에치 공정을 수행하여 상부 절연층(80), 하부 버퍼 절연층(48), 및 몰드 스택(MS)을 수직으로 관통하여 공통 소스 층(25)을 노출시키는 것을 포함할 수 있다.
도 23을 참조하면, 상기 방법은 희생 층들(32)을 제거하고 워드 라인들(81)을 형성하는 것을 포함할 수 있다. 희생 층들(32)을 제거하는 것은 습식 식각 공정을 수행하여 워드 라인 분리 트렌치(WST)를 통하여 희생 층들(32)을 제거하는 것을 포함할 수 있다. 워드 라인들(81)을 형성하는 것은 희생 층들(32)이 제거된 공간들 내에 배리어 물질층 및 전극 물질층을 형성하고, 에치-백 공정을 수행하는 것을 포함할 수 있다. 배리어 물질층은 알루미늄 산화물 같은 블로킹 절연층 및 티타늄 질화물 같은 전도성 배리어 물질을 포함할 수 있다. 전극 물질층은 텅스텐 같은 금속을 포함할 수 있다.
도 24를 참조하면, 상기 방법은 워드 라인 분리 트렌치(WST)의 내벽 상에 워드 라인 분리 절연층(83)을 형성하고, 및 워드 라인 분리 절연층(83) 내에 공통 소스 플러그(85)를 형성하는 것을 포함할 수 있다. 공통 소스 플러그(85)는 댐 모양을 가질 수 있다. 상기 방법은 CMP 같은 평탄화 공정을 수행하여 워드 라인 분리 절연층(83), 공통 소스 플러그(85), 및 상부 절연층(80)의 상면들을 평탄화하는 것을 더 포함할 수 있다.
도 25를 참조하면, 상기 방법은 상부 절연층(80) 상에 캡핑 절연층(87)을 형성하고, 및 비아 플러그(88)를 형성하는 것을 포함할 수 있다. 캡핑 절연층(87)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 기타 절연물을 포함할 수 있다. 비아 플러그(88)를 형성하는 것은 캡핑 절연층(87) 및 상부 절연층(80)을 수직으로 관통하여 상부 패드 패턴(72)의 상면을 노출하는 비아 홀을 형성하고, 및 비아 홀의 내부를 전도성 물질로 채우는 것을 포함할 수 있다. 예를 들어, 비아 플러그(88)는 금속을 포함할 수 있다.
이후, 도 2a를 참조하면, 캡핑 절연층(87) 상에 비아 플러그(88)와 연결되는 비트 라인(BL)을 형성하는 것을 포함할 수 있다.
도 26 및 27은 본 개시의 일 실시예에 의한 3차원 메모리 소자를 제조하는 방법을 설명하는 도면들이다. 도 26을 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자를 제조하는 방법은 도 3 내지 24를 참조하여 설명된 공정들을 수행한 후, 에치-백 공정을 더 수행하여 공통 소스 플러그(85)의 상면을 리세스하는 것을 더 포함할 수 있다. 공통 소스 플러그(85)의 상면은 상부 패드 패턴(72)의 상면보다 충분히 낮은 레벨에 위치할 수 있다.
도 27을 참조하면, 상기 방법은 리세스된 공간 내에 스토플(stopple) 절연물을 채우고 CMP 같은 평탄화 공정을 수행하여 상부 패드 패턴(72)의 상면을 노출시키는 것을 포함할 수 있다. 이후, 도 2b를 참조하면, 상기 방법은 상부 절연층(80) 상에 상부 패드 패턴(72)과 직접적으로 접촉하는 비트 라인(BL)을 형성하는 것을 포함할 수 있다.
도 28은 본 개시의 일 실시예에 의한 3차원 메모리 소자를 제조하는 방법을 설명하는 도면이다. 도 28을 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자를 제조하는 방법은 도 3 내지 18을 참조하여 설명된 공정들을 수행한 후, 실리시데이션 공정을 수행하여 패드 패턴(70) 및 스트링 선택 라인 게이트 전극(50)을 형성하는 것을 포함할 수 있다. 패턴 패턴(70)의 상면 및 스트링 선택 라인 게이트 전극(50)의 상면은 리세스되지 않을 수 있다. 이후, 상기 방법은 도 21 내지 25를 참조하여 설명된 공정들을 수행하고, 및 도 2c를 참조하여, 캡핑 절연층(87) 상에 비아 플러그(88)와 연결되는 비트 라인(BL)을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 방법은 도 21 내지 24, 및 26 내지 27을 참조하여 설명된 공정들을 수행한 후, 도 2d를 참조하여, 상부 절연층(80) 상에 상부 패드 패턴(72)과 직접적으로 접촉하는 비트 라인(BL)을 형성하는 것을 포함할 수 있다.
도 29 및 30은 본 개시의 일 실시예에 의한 3차원 메모리 소자를 형성하는 방법을 설명하는 도면들이다. 도 29를 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자를 제조하는 방법은 도 3 및 4를 참조하여 설명된 공정들을 수행한 후, 하부 수직 채널 구조(VC1) 및 몰드 스택(MS) 상에 하부 버퍼 절연층(48)을 형성하고, 및 워드 라인 분리 트렌치(WST)를 형성하는 것을 포함할 수 있다.
도 30을 참조하면, 상기 방법은 도 24를 참조하여 설명된 공정들을 수행하여 워드 라인 분리 절연층(83) 및 공통 소스 플러그(85)를 형성하고, 및 상부 버퍼 절연층(49)을 형성하는 것을 포함할 수 있다. 상부 버퍼 절연층(49)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 기타 절연물을 포함할 수 있다. 일 실시예에서, 상부 버퍼 절연층(49)은 하부 버퍼 절연층(48)과 동일한 물질을 포함할 수 있다.
이후, 상기 방법은 도 5 내지 21, 및 25를 참조하여 설명된 공정들을 수행하고, 및 도 2e를 참조하여, 비아 플러그(88) 및 비트 라인(BL)을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 방법은 도 5 내지 21, 및 27을 참조하여 설명된 공정들을 수행하고, 및 도 2f를 참조하여, 상부 절연층(80) 상에 상부 패드 패턴(72)과 직접적으로 접촉하는 비트 라인(BL)을 형성하는 것을 포함할 수 있다.
도 31 내지 37은 본 발명의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법을 설명하는 도면들이다. 도 31을 참조하면, 본 발명의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법은 기판(10) 상에 희생 소스 절연층(21)을 형성하고, 제1 예비 공통 소스 층(25p1)을 형성하고, 및 몰드 스택(MS)을 형성하는 것을 포함할 수 있다. 희생 소스 절연층(21)은 하부 희생 소스 절연층(22), 중간 희생 소스 절연층(23), 및 상부 희생 소스 절연층(24)을 포함할 수 있다. 예를 들어, 하부 희생 소스 절연층(22) 및 상부 희생 소스 절연층(24)은 실리콘 산화물을 포함할 수 있고, 및 중간 희생 소스 절연층(23)은 실리콘 질화물을 포함할 수 있다. 몰드 스택(MS)은 몰드 층(31) 및 희생 층(32)을 포함할 수 있다. 언급되었듯이, 몰드 층(31)은 실리콘 산화물을 포함할 수 있고, 및 희생 층(32)은 실리콘 질화물을 포함할 수 있다. 제1 예비 공통 소스 층(25p1)은 언도프드 폴리 실리콘 또는 N-도프드 폴리 실리콘을 포함할 수 있다.
도 32를 참조하면, 상기 방법은 몰드 스택(MS), 제1 예비 공통 소스 층(25p1), 및 희생 소스 절연층(21)을 수직으로 관통하여 기판(10)과 연결되는 하부 수직 채널 구조(VC1)를 형성하고, 하부 버퍼 절연층(48)을 형성하는 것을 포함할 수 있다. 하부 수직 채널 구조(VC1)를 형성하는 것은 몰드 스택(MS), 제1 예비 공통 소스 층(25p1), 및 희생 소스 절연층(21)을 수직으로 관통하여 기판(10)을 노출하는 하부 수직 채널 홀을 형성하고, 및 하부 수직 채널 홀 내에 메모리 층(41), 하부 채널 층(45), 및 하부 갭-필 패턴(47)을 형성하는 것을 포함할 수 있다. 하부 버퍼 절연층(48)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 저마늄, 폴리 실리콘, 포토레지스트, 또는 기타 다양한 물질들을 포함할 수 있다. 일 실시예에서, 하부 버퍼 절연층(48)은 실리콘 산화물 층 및 실리콘 질화물 층을 모두 포함할 수 있다.
도 33을 참조하면, 상기 방법은 워드 라인 분리 트렌치(WST)를 형성하고, 및 워드 라인 분리 트렌치(WST)의 내벽 상에 희생 스페이서(82)를 형성하는 것을 포함할 수 있다. 워드 라인 분리 트렌치(WST)는 희생 소스 절연층(21)의 중간 희생 소스 절연층(23)을 노출시킬 수 있다.
도 34를 참조하면, 상기 방법은 워드 라인 분리 트렌치(WST)를 통하여 희생 소스 절연층(21)을 모두 제거하여 공간(Vc)을 형성하는 것을 포함할 수 있다. 이 공정에서, 하부 수직 채널 구조(VC1)의 메모리 층(41)이 부분적으로 제거될 수 있다. 예를 들어, 언더컷(UC)이 형성될 수 있다. 메모리 층(41)의 하단부 및 하부 채널 층(45)의 하단부는 기판(10)의 표면 보다 낮은 위치에 하단 메모리 층(41x) 및 하단 하부 채널 층(45x)으로 잔존할 수 있다.
도 35를 참조하면, 상기 방법은 희생 소스 절연층(21)이 제거된 공간 및 워드 라인 분리 트렌치(WST) 내에 폴리 실리콘을 형성하여 제2 예비 공통 소스 층(25p2)을 형성하는 것을 포함할 수 있다. 폴리 실리콘은 N-도프드 폴리 실리콘을 포함할 수 있다. 따라서, 제2 예비 공통 소스 층(25p2)은 희생 스페이서(82)를 포함할 수 있다. 예를 들어, 제2 예비 공통 소스 층(25p2)은 "L"자 모양을 가질 수 있다. 제2 예비 공통 소스층(25p2)과 하부 수직 채널 구조(VC1)의 하부 채널 층(45)이 연결될 수 있다. 폴리 실리콘은 워드 라인 분리 트렌치(WST)의 대부분을 채울 수 있다.
도 36을 참조하면, 상기 방법은 워드 라인 분리 트렌치(WST) 내의 폴리 실리콘 및 희생 스페이서(82)를 제거하는 것을 포함할 수 있다. 워드 라인 분리 트렌치(WST)의 측면 상에 몰드 스택(MS)이 노출될 수 있다. 워드 라인 분리 트렌치(WST)의 바닥면 상에 공통 소스 층(25)의 상면이 노출될 수 있다.
도 37을 참조하면, 상기 방법은 워드 라인 분리 트렌치(WST) 내에 워드 라인 분리 절연층(83) 및 공통 소스 플러그(85)를 형성하고, 및 상부 버퍼 절연층(49)을 형성하는 것을 포함할 수 있다. 상기 방법은 하부 버퍼 절연층(48), 워드 라인 분리 절연층(83), 및 공통 소스 플러그(85)의 상면들이 공면을 갖도록 평탄화하는 것을 더 포함할 수 있다. 상부 버퍼 절연층(49)은 실리콘 산화물을 포함할 수 있다.
이후, 상기 방법은 도 5 내지 21을 참조하여 설명된 공정들을 수행하고, 및 도 2g를 참조하여, 비트 라인(BL)을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 방법은 도 5 내지 21을 참조하여 설명된 공정들을 수행하고, 및 도 2h를 참조하여, 캡핑 절연층(87), 비아 플러그(88), 및 비트 라인(BL)을 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 100A-100I: 3차원 메모리 소자
VC1: 하부 수직 채널 구조
VC2: 상부 수직 채널 구조
WS: 워드 라인 분리 구조
SSL: 스트링 선택 라인
SSP: 스트링 선택 라인 분리 패턴
BL: 비트 라인
10: 기판 11: 로직 회로
12: 트랜지스터 17: 금속 배선
20: 하부 절연층 21: 희생 소스 절연층
22: 하부 희생 소스 절연층 23: 중간 희생 소스 절연층
24: 상부 희생 소스 절연층 25: 공통 소스 층
25p1: 제1 예비 공통 소스 층 25p2: 제2 예비 공통 소스 층
MS: 몰드 스택 CS: 셀 스택
31: 몰드층 32: 희생층
41: 메모리 층 42: 블로킹 배리어 층
43: 전하 트랩층 44: 터널 절연층
45: 하부 채널 층 47: 하부 갭-필 패턴
48: 하부 버퍼 절연층 49: 상부 버퍼 절연층
50: 스트링 선택 라인 게이트 전극
51: 하부 스트링 선택 라인 게이트 전극
52: 상부 스트링 선택 라인 게이트 전극
SST: 스트링 선택 라인 분리 트렌치
SSP: 스트링 선택 라인 분리 패턴
55: 희생 버퍼 절연층 56: 마스크 패턴
61: 절연 라이너 62: 희생 라이너
65: 상부 채널 층 67: 상부 갭-필 패턴
70: 패드 패턴 71: 하부 패드 패턴
72: 상부 패드 패턴 75: 패드 스페이서
80: 상부 절연층 WST: 워드 라인 분리 트렌치
81: 워드 라인 82: 희생 스페이서
83: 워드 라인 분리 절연층 85: 공통 소스 플러그
86: 스토플 절연층 87: 캡핑 절연층
88: 비아 플러그 BL: 비트 라인

Claims (10)

  1. 기판;
    상기 기판 상의 셀 스택;
    상기 셀 스택 상의 스트링 선택 라인 게이트 전극;
    상기 셀 스택을 수직으로 관통하는 하부 수직 채널 구조;
    상기 스트링 선택 라인 게이트 전극을 수직으로 관통하여 상기 하부 수직 채널 구조와 연결된 상부 수직 채널 구조; 및
    상기 상기 수직 채널 구조 상의 비트 라인을 포함하고,
    상기 스트링 선택 라인 게이트 전극은:
    하부 스트링 선택 라인 게이트 전극 및 상기 하부 스트링 선택 라인 게이트 전극의 상면 상의 상부 스트링 선택 라인 게이트 전극을 포함하고,
    상기 하부 스트링 선택 라인 게이트 전극은 N-도프드 폴리 실리콘을 포함하고, 및
    상기 상부 스트링 선택 라인 게이트 전극은 실리사이드를 포함하는 3차원 메모리 소자.
  2. 제1항에 있어서,
    상기 하부 수직 채널 구조는:
    하부 갭-필 패턴;
    상기 하부 갭-필 패턴의 측면을 감싸는 하부 채널 층; 및
    상기 하부 채널 층의 측면을 감싸는 메모리 층을 포함하고, 및
    상기 상부 수직 채널 구조는:
    상부 갭-필 패턴;
    상기 상부 갭-필 패턴의 측면을 감싸는 상부 채널 층; 및
    상기 상부 채널 층의 측면을 감싸는 절연 라이너를 포함하고,
    상기 상부 수직 채널 구조는 상대적으로 넓은 폭을 갖는 하부 및 상대적으로 좁은 폭을 갖는 상부를 포함하는 3차원 메모리 소자.
  3. 제2항에 있어서,
    상기 상부 채널 층은:
    상기 절연 라이너와 접촉하는 제1 상부 절연층;
    상기 하부 수직 채널 구조의 상기 메모리 층과 접촉하는 제2 상부 절연층; 및
    상기 하부 수직 채널 구조의 상기 하부 갭-필 패턴과 접촉하는 제3 상부 절연층을 포함하는 3차원 메모리 소자.
  4. 제3항에 있어서,
    상기 상부 갭-필 패턴은:
    상기 제1 상부 절연층으로 둘러싸인 상부; 및
    상기 제2 상부 절연층으로 둘러싸인 하부를 포함하고,
    상기 상부는 상기 하부보다 좁은 폭을 갖는 3차원 메모리 소자.

  5. 제3항에 있어서,
    상기 제3 상부 절연층은 상기 하부 갭-필 패턴과 상기 상부 갭-필 패턴 사이에 배치되는 3차원 메모리 소자.
  6. 제1항에 있어서,
    상기 상부 스트링 선택 라인 게이트 전극은:
    상기 상부 수직 채널 구조와 인접한 돌출부; 및
    상기 상부 수직 채널 구조와 이격된 리세스부를 포함하고,
    상기 돌출부는 상면도에서 디스크 모양을 갖는 3차원 메모리 소자.
  7. 제1항에 있어서,
    상기 상부 수직 채널 구조와 상기 비트 라인 사이에 배치된 패드 패턴을 더 포함하고,
    상기 패드 패턴은 N-도프드 폴리 실리콘을 포함하는 하부 패드 패턴 및 실리사이드를 포함하는 상부 패드 패턴을 포함하는 3차원 메모리 소자.
  8. 제1항에 있어서,
    상기 기판과 상기 셀 스택 사이에 배치된 공통 소스 층을 더 포함하고, 및
    상기 공통 소스 층은 N-도프드 폴리 실리콘을 포함하는 3차원 메모리 소자.
  9. 제8항에 있어서,
    상기 기판과 상기 공통 소스 층 사이의 로직 회로 층을 더 포함하고, 및
    상기 로직 회로 층은 트랜지스터, 금속 배선, 및 상기 트랜지스터와 상기 금속 배선을 덮는 하부 절연층을 포함하는 3차원 메모리 소자.
    제1항에 있어서,
    상기 하부 수직 채널 구조는 상기 기판의 내부로 돌출하고,
    상기 하부 수직 채널 구조는 상기 돌출한 하단부에 배치된 하단 메모리 층을 더 포함하고, 및
    상기 하단 메모리 층은 상기 메모리 층과 분리된 3차원 메모리 소자.
  10. 기판;
    상기 기판 상의 공통 소스 층;
    상기 공통 소스 층 상의 셀 스택;
    상기 셀 스택 상의 스트링 선택 라인 게이트 전극;
    상기 셀 스택을 수직으로 관통하여 상기 공통 소스 층과 연결되는 하부 수직 채널 구조;
    상기 스트링 선택 라인 게이트 전극을 수직으로 관통하여 상기 하부 수직 채널 구조와 연결된 상부 수직 채널 구조;
    상기 상기 수직 채널 구조 상의 패드 패턴; 및
    상기 패드 패턴 상의 비트 라인을 포함하고,
    상기 패드 패턴은:
    하부 패드 패턴 및 상기 하부 패드 패턴 상의 상부 패드 패턴을 포함하고,
    상기 하부 패드 패턴은 N-도프드 폴리 실리콘을 포함하고, 및
    상기 상부 패드 패턴은 실리사이드를 포함하고,
    상기 스트링 선택 라인 게이트 전극은:
    하부 스트링 선택 라인 게이트 전극 및 상기 하부 스트링 선택 라인 게이트 전극 상의 상부 스트링 선택 라인 게이트 전극을 포함하고,
    상기 하부 스트링 선택 라인 게이트 전극은 N-도프드 폴리 실리콘을 포함하고, 및
    상기 상부 스트링 선택 라인 게이트 전극은 실리사이드를 포함하는 3차원 메모리 소자.
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