CN110581130A - 半导体装置 - Google Patents

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朴敬美
全辉璨
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Abstract

提供了一种半导体装置。所述半导体装置包括第一杂质区、沟道图案、第二杂质区、栅极结构、第一接触图案、第二接触图案和间隔件。第一杂质区可形成在基底上。沟道图案可从基底的上表面突出。第二杂质区可形成在沟道图案上。栅极结构可形成在沟道图案的侧壁以及与沟道图案相邻的基底上，并且栅极结构可包括栅极绝缘图案和栅电极。第一接触图案可与第二杂质区的上表面接触。第二接触图案可与栅电极的表面接触。间隔件可形成在第一接触图案与第二接触图案之间。间隔件可围绕第二接触图案的侧壁的一部分，并且间隔件可与第一接触图案和第二接触图案中的每个接触图案的侧壁接触。

Description

半导体装置
本申请要求于2018年6月7日在韩国知识产权局(KIPO)提交的第10-2018-0065260号韩国专利申请的优先权，所述韩国专利申请的内容通过引用全部包含于此。
技术领域
示例实施例涉及一种半导体装置。更具体地，示例实施例涉及包括垂直场效应晶体管(vFET)的半导体装置。
背景技术
近来，会需要包括vFET的高度集成的半导体装置。vFET可包括沟道图案、设置在沟道图案之上的上杂质区和设置在沟道图案下方的下杂质区以及围绕沟道图案的栅电极。另外，接触图案可分别形成在上杂质区和下杂质区以及栅电极上。
发明内容
示例实施例提供一种包括vFET的高度集成的半导体装置。
根据示例实施例，提供了一种半导体装置。所述半导体装置可包括：第一杂质区，位于基底上；沟道图案，从基底的上表面突出；第二杂质区，位于沟道图案上；栅极结构，位于沟道图案的侧壁以及与沟道图案相邻的基底上，栅极结构包括栅极绝缘图案和栅电极；第一接触图案，与第二杂质区的上表面接触；第二接触图案，与栅电极的表面接触；以及间隔件，位于第一接触图案与第二接触图案之间，其中，间隔件围绕第二接触图案的侧壁的至少一部分，并且间隔件与第一接触图案和第二接触图案中的每个接触图案的侧壁接触。
根据示例实施例，提供了一种半导体装置。所述半导体装置可包括：第一杂质区，位于基底上；多个沟道图案，从基底的上表面突出，每个沟道图案在第一方向上延伸并且布置在与第一方向垂直的第二方向上；第二杂质区，位于所述多个沟道图案中的每个沟道图案上；栅极结构，位于沟道图案的侧壁以及沟道图案之间的基底上，栅极结构包括栅极绝缘图案和栅电极；第一接触图案，与第二杂质区的上表面接触；第二接触图案，与栅电极的表面接触；以及间隔件，位于第一接触图案与第二接触图案之间，其中，间隔件围绕第二接触图案的侧壁的至少一部分，并且第一接触图案和第二接触图案被间隔件电隔离。
根据示例实施例，提供了一种半导体装置。所述半导体装置可包括：第一杂质区，位于基底上；多个沟道图案，从基底的上表面突出；第二杂质区，位于所述多个沟道图案中的每个上；栅极结构，位于沟道图案的侧壁以及沟道图案之间的基底上，栅极结构包括栅极绝缘图案和栅电极；第一接触图案，与第二杂质区的整个上表面接触，第一接触图案覆盖第二杂质区的上表面以及第二杂质区之间的部分；第二接触图案，与栅电极的表面接触；以及间隔件，围绕第二接触图案的侧壁的至少一部分，其中，间隔件覆盖第一接触图案的侧壁和第二杂质区的侧壁。
在根据示例实施例的半导体装置中，第一接触图案和第二接触图案可彼此相邻地设置并具有位于其间的间隔件。因此，可减小用于形成第一接触图案和第二接触图案的基底的水平面积。
附图说明
图1、图2和图3分别是示出根据示例实施例的半导体装置的剖视图、透视图和平面图；
图4和图5分别是示出根据示例实施例的半导体装置的平面图；
图6是示出根据示例实施例的半导体装置的剖视图；
图7至图19是示出根据示例实施例的制造半导体装置的方法的阶段的剖视图和平面图；
图20是示出根据示例实施例的半导体装置的剖视图；
图21至图24是示出根据示例实施例的制造半导体装置的方法的阶段的剖视图；
图25是示出根据示例实施例的半导体装置的剖视图；
图26至图31是示出根据示例实施例的制造半导体装置的方法的阶段的剖视图；
图32是示出根据示例实施例的半导体装置的剖视图；
图33至图36是示出根据示例实施例的制造半导体装置的方法的阶段的剖视图；以及
图37和图38分别是示出根据示例实施例的半导体装置的剖视图和平面图。
具体实施方式
通过下面结合附图进行的详细描述，将更清楚地理解示例实施例。在说明书中，与基底的上表面基本垂直的方向可被定义为竖直方向，与基底的上表面基本平行的方向可被定义为水平方向。水平方向中的彼此交叉的两个方向可分别被定义为第一方向和第二方向。在示例实施例中，第一方向和第二方向可彼此基本垂直。
图1、图2和图3分别是示出根据示例实施例的半导体装置的剖视图、透视图和平面图。图4和图5分别是示出根据示例实施例的半导体装置的平面图。
图1是沿图3的线I-I'截取的剖视图。图2是示出半导体装置的一部分的透视图。图3仅示出主要元件，而省略了一些元件。
半导体装置可包括vFET，vFET包括从基底的表面竖直地延伸的沟道。
参照图1至图3，半导体装置可形成在基底100上。第一杂质区102可形成在基底100上。多个沟道图案106可从基底100的表面竖直地突出。多个第二杂质区108可形成在沟道图案106上。包括栅极绝缘图案110和栅电极112的栅极结构113可形成在沟道图案106的侧壁以及沟道图案106之间的基底100上。第一接触图案128可接触第二杂质区108，第二接触图案134可接触栅电极112。间隔件130可形成在第一接触图案128与第二接触图案134之间。半导体装置还可包括第一绝缘夹层116、盖图案114a以及与第一杂质区102接触的第三接触图案180。
基底100可包括半导体材料，例如，硅、锗、硅-锗等。基底100可包括隔离图案101。基底100可被隔离图案101分成有源区和场区。在下文中，可描述形成在有源区中的一个vFET。
第一杂质区102可用作vFET的源极和漏极中的一个。第一杂质区102可根据vFET的导电类型而掺杂有p型杂质或n型杂质。在示例实施例中，第一杂质区102可形成在基底100上的外延图案(未示出)的上部上。在一些示例实施例中，第一杂质区102可形成在基底100的上部上。
沟道图案106可在第一方向上延伸，并且可布置在第二方向上。在示例实施例中，vFET可包括至少两个沟道图案106。在下文中，可描述包括两个沟道图案106的vFET，然而，发明的构思可不限于此。在一些示例实施例中，vFET可包括一个沟道图案，这可随后参照图37和图38示出。
沟道图案106可包括半导体材料，例如，硅、锗、硅-锗等。在示例实施例中，沟道图案106可包括与基底100的材料基本相同的材料。在一些示例实施例中，沟道图案106可包括与基底100的材料不同的材料。在示例实施例中，沟道图案106可包括外延图案。
第二杂质区108可形成在每个沟道图案106的上部上。第二杂质区108可用作vFET的源极和漏极中的一个。当形成多个沟道图案106时，第二杂质区108可分别形成在沟道图案的上部上。第二杂质区108可在第一方向上延伸。第二杂质区108可掺杂有具有与第一杂质区102中的杂质的导电类型相同的导电类型的杂质。
在示例实施例中，第二杂质区108可形成在位于沟道图案106上的第二外延图案中。在一些示例实施例中，第二杂质区108可形成在沟道图案106的上部中。在示例实施例中，第二杂质区108的在第二方向上的宽度可大于沟道图案106的在第二方向上的宽度。
第一沟槽可形成在包括堆叠的沟道图案106和第二杂质区108的结构之间。第一沟槽可在第一方向上延伸。
栅极结构113可共形地形成在沟道图案106以及沟道图案106之间的第一杂质区102上。
栅极绝缘图案110可共形地形成在沟道图案106的侧壁以及沟道图案106之间的第一杂质区102的表面上。栅电极112可共形地形成在栅极绝缘图案110上。
栅电极112可与第一杂质区102和第二杂质区108中的每个分隔开。例如，栅电极112可通过栅极绝缘图案110与第一杂质区102和第二杂质区108中的每个分隔开。栅电极112可形成在沟道图案106的在第一方向和第二方向上的侧壁以及沟道图案106之间的在第二方向上的部分上。因此，形成在沟道图案106上的栅电极112可以是彼此连接的形状。
在示例实施例中，栅极绝缘图案110可包括具有高于氮化硅的介电常数的介电常数的金属氧化物。栅极绝缘图案110可包括例如氧化铪、氧化钽、氧化锆等，栅电极112可包括例如钴、钨等的金属。逸出功控制层(未示出)还可形成在栅极绝缘图案110与栅电极112之间。逸出功控制层可包括金属氮化物或金属合金，例如，氮化钛、钛铝、氮化钛铝、氮化钽、氮化钽铝等。
盖图案114a可覆盖第二杂质区108的侧壁和栅极结构113的表面。盖图案114a可包括绝缘材料，例如，氮化硅。
第一绝缘夹层116可形成在盖图案114a上。第一绝缘夹层116可充分地填充第一沟槽。第一绝缘夹层116的上表面可高于第二杂质区108的上表面。
第一接触图案128可穿过第一绝缘夹层116的上部而与第二杂质区108的上表面接触。即，第一接触图案128的上表面可与第一绝缘夹层116的上表面基本共面。第一接触图案128的下表面可与第二杂质区108的上表面以及第二杂质区108之间的第一绝缘夹层116接触。
在示例实施例中，一个第一接触图案128可形成在第二杂质区108的整个上表面以及第二杂质区108之间的部分上。
第一接触图案128可包括第一阻挡图案128a和第一金属图案128b。第一阻挡图案128a可包括例如钛、氮化钛、钽、氮化钽等。第一金属图案128b可包括例如钨、钴、铝、铜等。在示例实施例中，第一阻挡图案128a可形成在第一绝缘夹层116、盖图案114a和第二杂质区108上。第一阻挡图案128a可不形成在间隔件130的外侧壁与第一接触图案128之间的主接触表面上。即，间隔件130的外侧壁可与第一金属图案128b接触。
第二接触图案134可延伸穿过第一接触图案128的一部分以及第一绝缘夹层116和其下方的盖图案114a。第二接触图案134可与栅电极112的表面接触。在示例实施例中，第二接触图案134的下表面可与沟道图案106之间的栅电极112的表面接触。第二接触图案134的下表面可低于第一接触图案128的下表面。
在示例实施例中，第二接触图案134的上表面可与第一接触图案128的上表面和第一绝缘夹层116的上表面基本共面。
第二接触图案134可包括第二阻挡图案134a和第二金属图案134b。第二阻挡图案134a可包括例如钛、氮化钛、钽、氮化钽等。第二金属图案134b可包括例如钨、钴、铝、铜等。
间隔件130可围绕第二接触图案134的整个侧壁。间隔件130可与第一接触图案128的侧壁接触。间隔件130可包括绝缘材料。间隔件130可形成在第一接触图案128与第二接触图案134之间，因此第一接触图案128和第二接触图案134可通过间隔件130彼此电隔离。间隔件130可与第一接触图案128和第二接触图案134接触。
在示例实施例中，间隔件130可包括例如氮化硅。间隔件130的上表面可与第二接触图案134的上表面基本共面。间隔件130的下表面可位于沟道图案106之间的栅电极112的上表面上。
在示例实施例中，间隔件130的内侧壁可与第二接触图案134接触。间隔件130的外侧壁可与第一接触图案128、第二杂质区108的侧壁以及形成在沟道图案106的侧壁上的栅电极112的表面接触。
第二接触图案134和间隔件130可形成在沟道图案106之间的部分上，用于形成第二接触图案134和间隔件130的部分可不在第一方向上限定位置。晶体管的平面图可根据第二接触图案134的位置来改变。
如图3中所示，第二接触图案134可延伸穿过第一接触图案128。在这种情况下，间隔件130可延伸穿过第一接触图案128。因此，第二接触图案134可不位于可偏离第一接触图案128的部分上。
在示例实施例中，如图4中所示，第二接触图案134的一部分可延伸穿过第一接触图案128的边缘。即，第二接触图案134可位于第一接触图案128的边缘以及可偏离第一接触图案128的部分上。在这种情况下，间隔件130可形成在第一接触图案128的内部和外部上。
在示例实施例中，如图5中所示，第二接触图案134可与第一接触图案128相邻，并且间隔件130设置在第二接触图案134与第一接触图案128之间。第二接触图案134可与第一接触图案128的边缘分隔开间隔件130的宽度。
第三接触图案180可穿过第一绝缘夹层116形成在基底100的第一杂质区102上。第三接触图案180可与第一接触图案128和第二接触图案134中的每个分隔开。
如上所述，第二接触图案134可与第一接触图案128相邻，并且间隔件130设置在第二接触图案134与第一接触图案128之间。因此，可减小用于形成第一接触图案128和第二接触图案134的基底100的水平面积。
图6是示出根据示例实施例的半导体装置的剖视图。
除了停止层、第二绝缘夹层和第二接触图案的上表面以外，半导体装置中的晶体管可与图1至图3的半导体装置中的晶体管基本相同或相似。
参照图6，停止层122可形成在第一接触图案128和第一绝缘夹层116上。第二绝缘夹层124可形成在停止层122上。在示例实施例中，停止层122可包括例如氮化硅，第二绝缘夹层124可包括例如氧化硅。
初始第二接触图案132可延伸穿过第二绝缘夹层124、停止层122、第一接触图案128的一部分、第一绝缘夹层116以及其下方的盖图案114a。初始第二接触图案132的上表面可与第二绝缘夹层124的上表面基本共面。初始第二接触图案132的上表面的高度可与第一接触图案128的上表面的高度不同。即，初始第二接触图案132的上表面可高于第一接触图案128的上表面和第一绝缘夹层116的上表面。
间隔件130可与初始第二接触图案132的整个侧壁接触。间隔件130的上表面可与第二绝缘夹层124的上表面基本共面。因此，间隔件130的上表面可高于第一接触图案128的上表面和第一绝缘夹层116的上表面。间隔件130可与第一接触图案128的侧壁接触。
图7至图19是示出根据示例实施例的制造半导体装置的方法的阶段的剖视图和平面图。
参照图7，可在基底100上形成第一杂质区102。
可在基底100上形成多个沟道图案106，沟道图案106可从基底100的表面竖直地突出。可在沟道图案106上形成第二杂质区108。第二杂质区108可在第一方向上延伸。
可在基底100上形成隔离图案(101，参照图3)。基底100的其上表面被隔离图案101覆盖的部分可用作场区，基底100的其上表面不被隔离图案101覆盖的部分可用作有源区。
在示例实施例中，可在第一外延图案(未示出)上形成第一杂质区102。第一外延图案可形成在沟道图案106之间的有源图案上。在一些示例实施例中，可用杂质来掺杂基底100的表面以形成第一杂质区102。因此，第一杂质区102可形成在有源区的上部上。
在示例实施例中，可在基底100上形成外延层，并且可部分地蚀刻外延层以形成沟道图案106。
在示例实施例中，可在第二外延图案中形成第二杂质区108。第二外延图案可形成在每个沟道图案106上。在一些示例实施例中，可用杂质来掺杂沟道图案106的上部以形成第二杂质区108。因此，可在沟道图案106的上部上形成第二杂质区108。
在示例实施例中，第二杂质区108的在第二方向上的宽度可大于沟道图案106的在第二方向上的宽度。
在下文中，可描述形成第一杂质区102、沟道图案106和第二杂质区108的方法的示例。
可通过第一外延生长工艺在基底100上形成第一沟道层。可部分地蚀刻第一沟道层以形成从基底100的表面突出的沟道图案。可在沟道图案之间的基底100以及每个沟道图案106的上表面上执行第二选择性外延生长工艺。在第二选择性外延生长工艺期间，可原位执行杂质掺杂工艺。因此，可在沟道图案106之间的基底100上形成掺杂有杂质的第一外延图案。另外，可在每个沟道图案106上形成掺杂有杂质的第二外延图案。第一外延图案可用作第一杂质区102，第二外延图案可用作第二杂质区108。
参照图8和图9，可形成栅极结构113以覆盖沟道图案106的侧壁以及沟道图案106之间的基底100。栅极结构113可包括栅极绝缘图案110和栅电极112。
在示例实施例中，可在沟道图案106、沟道图案106之间的基底100以及第二杂质区108上顺序地形成栅极绝缘层和栅电极层。可部分地蚀刻栅极绝缘层和栅电极层以形成栅极绝缘图案110和栅电极112。
栅电极112可围绕沟道图案106的侧壁，并且可形成在沟道图案106之间的基底100上。因此，形成在沟道图案106上的栅电极112可彼此电连接。
栅极绝缘图案110可包括金属氧化物，例如，氧化铪、氧化钽、氧化锆等，栅电极112可包括金属，例如，钨、钴等。在一些示例实施例中，还可在栅极绝缘图案110与栅电极112之间形成逸出功控制层(未示出)。
参照图10，可形成盖层114以覆盖第二杂质区108的侧壁和上表面以及栅极结构113的表面。可在盖层114上形成第一绝缘夹层116。
盖层114可共形地形成在第二杂质区108和栅极结构113上。因此，盖层114可覆盖第二杂质区108的表面和栅极结构113的表面。盖层114可包括绝缘材料。盖层114可包括例如氮化硅。
可形成第一绝缘夹层116以填充沟道图案106之间的第一沟槽。第一绝缘夹层116的上表面可高于第二杂质区108的上表面。第一绝缘夹层116可包括例如氧化硅。
参照图11和图12，可穿过第一绝缘夹层116的上部在第二杂质区108上形成初始第一接触图案120。初始第一接触图案120可包括初始第一阻挡图案120a和初始第一金属图案120b。
具体地，可部分地蚀刻第一绝缘夹层116以形成暴露第二杂质区108的上表面的开口。在示例实施例中，蚀刻工艺可包括各向异性蚀刻工艺。包括在一个晶体管中的多个第二杂质区108可被开口暴露。第二杂质区108以及第二杂质区108之间的第一绝缘夹层116可被开口暴露。
可在开口和第一绝缘夹层116上共形地形成第一阻挡层。可在第一阻挡层上形成第一金属层以填充开口。可使第一金属层和第一阻挡层平坦化直到可暴露第一绝缘夹层116的上表面，以形成包括初始第一阻挡图案120a和初始第一金属图案120b的初始第一接触图案120。可在开口中形成初始第一接触图案120。在平坦化工艺期间，可去除第一绝缘夹层116的上部，使得可稍微地降低第一绝缘夹层116的高度。
参照图13，可在初始第一接触图案120和第一绝缘夹层116上顺序地形成停止层122和第二绝缘夹层124。停止层122和第二绝缘夹层124可覆盖初始第一接触图案120和第一绝缘夹层116。
在示例实施例中，停止层122可包括例如氮化硅。第二绝缘夹层124可包括例如氧化硅。
参照图14，可在第二绝缘夹层124上形成蚀刻掩模(未示出)。蚀刻掩模可包括与沟道图案106之间的部分竖直地叠置的开口。
可使用蚀刻掩模来蚀刻第二绝缘夹层124、停止层122、初始第一接触图案120、第一绝缘夹层116和盖层114以形成初始接触孔126。在示例实施例中，蚀刻工艺可包括各向异性蚀刻工艺。沟道图案106之间的栅电极112的上表面可被初始接触孔126的底部暴露。盖层114可被初始接触孔126的侧壁暴露。
在蚀刻工艺中，可部分地蚀刻初始第一接触图案120以形成第一接触图案128。第一接触图案128可包括第一阻挡图案128a和第一金属图案128b。可不在初始接触孔126的侧壁上形成第一阻挡图案128a。
在示例实施例中，可根据蚀刻掩模的开口的位置来改变初始接触孔126的位置。即，可通过初始接触孔126的位置的改变来制造图1、图4和图5中示出的半导体装置中的一个。
参照图15和图16，可去除被初始接触孔126的侧壁暴露的盖层114以形成接触孔126a。在示例实施例中，去除工艺可包括各向同性蚀刻工艺。在部分地去除盖层114期间，可部分地蚀刻被初始接触孔126暴露的停止层122。
栅电极112的表面可被接触孔126a的侧壁和底部暴露。可部分地蚀刻盖层114以形成盖图案114a。第一接触图案128的侧壁可被接触孔126a的上侧壁暴露。
参照图17，可在接触孔126a的侧壁和底部以及第二绝缘夹层124的上表面上共形地形成间隔件层。可各向异性地蚀刻间隔件层以在接触孔126a的侧壁上形成间隔件130。
间隔件130可包括例如氮化硅。间隔件130可与第一接触图案128、第二杂质区108的侧壁以及形成在沟道图案106的侧壁上的栅电极112的表面接触。
参照图18，可在第二绝缘夹层124上形成导电层以填充接触孔126a。可使导电层平坦化直到可暴露第二绝缘夹层124的上表面，以形成初始第二接触图案132。
具体地，可在接触孔126a的侧壁和底部以及第二绝缘夹层124的上表面上共形地形成第二阻挡层。可在第二阻挡层上形成第二金属层。可使第二阻挡层和第二金属层平坦化以形成初始第二接触图案132。初始第二接触图案132可包括初始第二阻挡图案132a和初始第二金属图案132b。
在一些示例实施例中，可不执行随后的平坦化工艺，使得初始第二接触图案可用作第二接触图案。在这种情况下，可制造图6中示出的半导体装置。即，第二接触图案的上表面可高于第一接触图案128的上表面。在其它示例实施例中，第二接触图案的上表面可与第二绝缘夹层124的上表面基本共面。
参照图19，可使初始第二接触图案132、第二绝缘夹层124和停止层122平坦化直到可暴露第一接触图案128的上表面。因此，可去除第二绝缘夹层124和停止层122，并且可蚀刻初始第二接触图案132的上部以形成第二接触图案134。第二接触图案134的上表面可与第一接触图案128的上表面和第一绝缘夹层116的上表面基本共面。
图20是示出根据示例实施例的半导体装置的剖视图。
除了第一接触图案的形状之外，这个半导体装置可与图1至图3的半导体装置基本相同或相似。
参照图20，第一接触图案129可穿过第一绝缘夹层116的上部而与第二杂质区108的上表面接触。
在示例实施例中，第一接触图案129可包括第一阻挡图案129a和第一金属图案129b。第一阻挡图案129a可形成在间隔件130的外侧壁、第一绝缘夹层116、盖图案114a和第二杂质区108上。第一阻挡图案129a可位于间隔件130的外侧壁与第一接触图案129之间的接触表面上。即，间隔件130的外侧壁可与第一阻挡图案129a接触。第一金属图案129b可形成在第一阻挡图案129a上。
第二接触图案134和间隔件130可形成在位于沟道图案106之间的部分上，并且用于形成第二接触图案134和间隔件130的部分可不在第一方向上限定位置。
图21至图24是示出根据示例实施例的制造半导体装置的方法的阶段的剖视图。半导体装置可以是图20中示出的半导体装置。
参照图21，可执行与参照图7至图10示出的工艺基本相同或相似的工艺。
可穿过第一绝缘夹层116的上部而在第二杂质区108上形成虚设图案142。在示例实施例中，虚设图案142可由例如多晶硅形成。
具体地，可部分地蚀刻第一绝缘夹层116以形成暴露第二杂质区108的上表面的开口。在示例实施例中，包括在一个晶体管中的多个第二杂质区108可被开口暴露。第二杂质区108以及位于第二杂质区108之间的第一绝缘夹层116可被开口暴露。
可在第一绝缘夹层116上形成多晶硅层以填充开口。可使多晶硅层平坦化直到可暴露第一绝缘夹层116的上表面以在开口中形成虚设图案142。
参照图22，可蚀刻虚设图案142、第一绝缘夹层116和盖层114以形成暴露栅电极112的接触孔126a。
具体地，可在虚设图案142和第一绝缘夹层116上形成蚀刻掩模。蚀刻掩模可包括与沟道图案106之间的部分竖直地叠置的开口。可使用蚀刻掩模来蚀刻虚设图案142、第一绝缘夹层116和盖层114以形成初始接触孔。沟道图案106之间的栅电极112的上表面可被初始接触孔的底部暴露。盖层114可被初始接触孔的侧壁暴露。在示例实施例中，蚀刻工艺可包括各向异性蚀刻工艺。
可去除被初始接触孔的侧壁暴露的盖层114以形成接触孔126a。栅电极112的表面可被接触孔126a的侧壁和底部暴露。可部分地蚀刻盖层114以形成盖图案114a。在示例实施例中，蚀刻工艺可包括各向同性蚀刻工艺。
参照图23，可在接触孔126a的侧壁和底部以及第一绝缘夹层116的上表面和虚设图案142的上表面上形成间隔件层。可各向异性地蚀刻间隔件层以形成间隔件130。
间隔件130可包括例如氮化硅。间隔件130可与虚设图案142的侧壁和第二杂质区108的侧壁以及形成在沟道图案106的侧壁上的栅电极112的表面接触。
参照图24，可去除虚设图案142以形成开口144。
因此，可穿过第一绝缘夹层116而形成开口144和接触孔126a。开口144和接触孔126a可通过间隔件130彼此分离。
再次参照图20，可在第一绝缘夹层116上形成导电层以填充开口144和接触孔126a。可使导电层平坦化直到可暴露第一绝缘夹层116的上表面以形成位于开口144中的第一接触图案129和位于接触孔126a中的第二接触图案134。在示例实施例中，第一接触图案129可包括第一阻挡图案129a和第一金属图案129b。第二接触图案134可包括第二阻挡图案134a和第二金属图案134b。
具体地，可在开口144和接触孔126a的侧壁和底部以及第一绝缘夹层116的上表面上形成阻挡层。可在阻挡层上形成金属层。可在间隔件130的暴露的表面上形成阻挡层。可使金属层和阻挡层平坦化以形成填充开口144的第一接触图案129以及填充接触孔126a的第二接触图案134。第一阻挡图案129a可位于间隔件130的外侧壁与第一接触图案129之间的接触表面上。间隔件130的外侧壁可与第一阻挡图案129a接触。
图25是示出根据示例实施例的半导体装置的剖视图。
除了间隔件和第二接触图案的形状之外，这个半导体装置可与图1至图3的半导体装置基本相同或相似。
参照图25，第二接触图案156可穿过第一接触图案128的一部分、第一绝缘夹层116和其下方的盖图案114a。第二接触图案156可与栅电极112的表面接触。在示例实施例中，第二接触图案156的下表面可与沟道图案106之间的栅电极112的表面接触。第二接触图案156的侧壁可与形成在沟道图案106的侧壁上的栅电极112的表面接触。
间隔件152b可围绕第二接触图案156的上侧壁。间隔件152b的一部分可与第一接触图案128接触。
在示例实施例中，间隔件152b的上表面可与第二接触图案156的上表面基本共面。间隔件152b的下表面可低于第二杂质区108的下表面，并且可高于沟道图案106之间的栅电极112的表面。
在示例实施例中，间隔件152b的内侧壁可与第二接触图案156的上侧壁接触。间隔件152b的外侧壁可与第一接触图案128的侧壁和第二杂质区108的侧壁接触。
第二接触图案156的位于间隔件152b的下表面下方的部分的在第二方向上的宽度可大于第二接触图案156的位于间隔件152b的下表面之上的部分的在第二方向上的宽度。
在示例实施例中，第二接触图案156的上表面可与第一接触图案128的上表面和第一绝缘夹层116的上表面基本共面。
在一些示例实施例中，如图30中所示，第二接触图案的上表面可高于第一接触图案128和第一绝缘夹层116的上表面。
第二接触图案156和间隔件152b可形成在位于沟道图案106之间的部分上，并且用于形成第二接触图案156和间隔件152b的部分可不在第一方向上限定位置。
图26至图31是示出根据示例实施例的制造半导体装置的方法的阶段的剖视图。半导体装置可以是图25中示出的半导体装置。
参照图26，可执行与参照图7至图13示出的工艺基本相同或相似的工艺。
可在绝缘夹层124上形成蚀刻掩模(未示出)。该蚀刻掩模可包括与沟道图案106之间的部分竖直地叠置的开口。可蚀刻第二绝缘夹层124、停止层122、初始第一接触图案、第一绝缘夹层116和盖层114以形成初始第一接触孔150。初始第一接触孔150的底部可低于第二杂质区108的下表面，并且可高于沟道图案106之间的栅电极112的表面。因此，第一绝缘夹层116可部分地保留在沟道图案106之间。
在示例实施例中，蚀刻工艺可包括各向异性蚀刻工艺。可通过蚀刻工艺部分地蚀刻初始第一接触图案120(参照图13)以形成第一接触图案128。第一接触图案128可包括第一阻挡图案128a和第一金属图案128b。在示例实施例中，可不在初始第一接触孔150的侧壁上形成第一阻挡图案128a。
第一接触图案128的侧壁和第二杂质区108的侧壁可被初始第一接触孔150暴露。
参照图27，可在初始第一接触孔150的侧壁和底部以及第二绝缘夹层124的上表面上形成间隔件层152。间隔件层152可包括例如氮化硅。在示例实施例中，间隔件层152可被形成为具有比盖层114的厚度大的厚度。
参照图28，可各向异性地蚀刻间隔件层152以形成初始第一接触孔150的侧壁上的初始间隔件152a。可使初始间隔件152a连接到盖层114。在示例实施例中，初始间隔件152a的厚度可大于盖层114的厚度。可使初始间隔件152a形成为覆盖第一接触图案128的侧壁和第二杂质区108的侧壁。
参照图29，可去除位于初始第一接触孔150的位于沟道图案106之间的下部上的第一绝缘夹层116。另外，可去除栅电极112上的暴露的盖层114以形成接触孔150a。
即，栅电极112的表面可被接触孔150a的侧壁和底部暴露。另外，可部分地去除盖层114以形成盖图案114a。
在部分地去除盖层114期间，可部分地去除初始间隔件152a以在接触孔150a的上侧壁上形成间隔件152b。当初始间隔件152a的厚度可大于盖层114的厚度时，通过部分地蚀刻初始间隔件152a形成的间隔件152b可覆盖第一接触图案128的侧壁和第二杂质区108的侧壁。在一些示例实施例中，在部分地去除盖层114期间，可不去除初始间隔件152a。
参照图30，可在第二绝缘夹层124上形成导电层以填充接触孔150a。可使导电层平坦化直到可暴露第二绝缘夹层124的上表面，以形成初始第二接触图案154。初始第二接触图案154可包括初始第二阻挡图案154a和初始第二金属图案154b。
在一些示例实施例中，可不执行随后的平坦化工艺，使得初始第二接触图案154可用作第二接触图案。在这种情况下，可制造图30中示出的半导体装置。即，第二接触图案的上表面可高于第一接触图案128的上表面。第二接触图案的上表面可与第二绝缘夹层124的上表面基本共面。
参照图31，可使初始第二接触图案154、第二绝缘夹层124和停止层122平坦化直到可暴露第一接触图案128的上表面。因此，可去除第二绝缘夹层124和停止层122，并且可形成第二接触图案156。第二接触图案156的上表面可与第一接触图案128的上表面和第一绝缘夹层116的上表面基本共面。第二接触图案156可包括第二阻挡图案156a和第二金属图案156b。
图32是示出根据示例实施例的半导体装置的剖视图。
除了第一接触图案的形状以外，这个半导体装置可与图25的半导体装置基本相同或相似。
参照图32，可穿过第一绝缘夹层116的上部在第二杂质区108上形成第一接触图案129。
在示例实施例中，第一接触图案129可包括第一阻挡图案129a和第一金属图案129b。可在间隔件152b的外侧壁、第一绝缘夹层116、盖图案114a和第二杂质区108上共形地形成第一阻挡图案129a。即，可在间隔件152b的外侧壁与第一接触图案129之间的接触表面上形成第一阻挡图案129a。可在第一阻挡图案129a上形成第一金属图案129b。
图33至图36是示出根据示例实施例的制造半导体装置的方法的阶段的剖视图。半导体装置可以是图32中示出的半导体装置。
参照图33，可执行与参照图7至图10示出的工艺基本相同或相似的工艺。然后，可执行与参照图21示出的工艺基本相同或相似的工艺。因此，可穿过第一绝缘夹层116的上部在第二杂质区108上形成虚设图案142。
可在虚设图案142和第一绝缘夹层116上形成蚀刻掩模。蚀刻掩模可包括与沟道图案106之间的部分竖直地叠置的开口。可使用蚀刻掩模蚀刻虚设图案142、第一绝缘夹层116和盖层114以形成初始第一接触孔160。初始第一接触孔160的底部可低于第二杂质区108的下表面，并且可高于沟道图案106之间的栅电极112的表面。因此，第一绝缘夹层116可保留在沟道图案106之间。
参照图34，可在初始第一接触孔160的侧壁和底部以及第一绝缘夹层116的表面和虚设图案142的表面上形成间隔件层。可各向异性地蚀刻间隔件层以在初始第一接触孔160的侧壁上形成初始间隔件152a。在示例实施例中，初始间隔件152a的厚度可大于盖层114的厚度。可形成初始间隔件152a以覆盖虚设图案142的侧壁和第二杂质区108的侧壁。
参照图35，可去除位于初始第一接触孔160的位于沟道图案106之间的下部上的第一绝缘夹层116。另外，可去除栅电极112上的暴露的盖层114以形成接触孔162。
即，栅电极112的表面可被接触孔162的侧壁和底部暴露。另外，可部分地去除盖层114以形成盖图案114a。在部分地去除盖层114期间，可部分地去除初始间隔件152a以在接触孔162的侧壁上形成间隔件152b。间隔件152b可覆盖虚设图案142的侧壁和第二杂质区108的侧壁。
参照图36，可去除虚设图案142以形成开口164。
因此，可穿过第一绝缘夹层116形成开口164和接触孔162。开口164和接触孔162可被间隔件152b彼此分离。
再次参照图32，可在第一绝缘夹层116上形成导电层以填充开口164和接触孔162。可使导电层平坦化直到可暴露第一绝缘夹层116的上表面以形成位于开口164中的第一接触图案129和位于接触孔162中的第二接触图案156。在示例实施中，第一接触图案129可包括第一阻挡图案129a和第一金属图案129b。第二接触图案156可包括第二阻挡图案156a和第二金属图案156b。第一阻挡图案129a可位于间隔件152b的外侧壁与第一接触图案129之间的接触表面上。
图37和图38分别是示出根据示例实施例的半导体装置的剖视图和平面图。
除了沟道图案和第一接触图案之外，这个半导体装置可与图1至图3的半导体装置基本相同或相似。半导体装置可包括具有一个沟道图案的晶体管。
参照图37和图38，半导体装置可形成在基底100上。半导体装置可包括第一杂质区102、沟道图案106、沟道图案106的上部上的第二杂质区108以及栅极结构113。栅极结构113可形成在沟道图案106的侧壁以及与沟道图案106相邻的基底100上，并且可包括栅极绝缘图案110和栅电极112。半导体装置可包括与第二杂质区108接触的第一接触图案128、与栅电极112接触的第二接触图案134以及围绕第二接触图案134的间隔件130。盖图案114a可覆盖栅极结构113的表面和第二杂质区108的表面。第三接触图案180可与第一杂质区102接触。
一个沟道图案106和一个第二杂质区108可形成在用于形成一个晶体管的有源区上。第一接触图案128可形成在第二杂质区108上。沟道图案106可从基底100的表面竖直地突出，并且可在第一方向上延伸。
第二接触图案134可与形成在与沟道图案106相邻的基底100上的栅电极112的表面接触。用于形成第二接触图案134的部分可不在第一方向上限定位置。
间隔件130可形成在第一接触图案128与第二接触图案134之间。因此，间隔件130可与第一接触图案128的侧壁和第二接触图案134的侧壁接触。
间隔件130的内侧壁可与第二接触图案134接触，间隔件130的外侧壁可与第一接触图案128的侧壁和第二杂质区108的侧壁以及形成在沟道图案106的侧壁上的栅电极112的表面接触。
在示例实施例中，第二接触图案134可延伸穿过第一接触图案128。具体地，第二接触图案134的一部分可延伸穿过第一接触图案128的边缘部分。
在示例实施例中，第二接触图案134可与第一接触图案128相邻，并且具有设置在其间的间隔件130。
即使未示出，图20、图25以及图32中示出的半导体装置中的一个也可包括具有一个沟道图案的晶体管。在这种情况下，如与参照图37至图38示出的那些相同或相似，第二接触图案可与形成在与沟道图案相邻的基底上的栅电极的表面接触。
根据示例实施例的半导体装置可应用于包括晶体管的逻辑装置或存储器装置。
虽然已经具体示出并描述了示例实施例，但是本领域普通技术人员将理解的是，在不脱离权利要求的精神和范围的情况下，可在这里作出形式和细节上的改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
第一杂质区，位于基底上；
沟道图案，从基底的上表面突出；
第二杂质区，位于沟道图案上；
栅极结构，位于沟道图案的侧壁以及与沟道图案相邻的基底上，栅极结构包括栅极绝缘图案和栅电极；
第一接触图案，与第二杂质区的上表面接触；
第二接触图案，与栅电极的表面接触；以及
间隔件，位于第一接触图案与第二接触图案之间，
其中，间隔件围绕第二接触图案的侧壁的至少一部分，并且间隔件与第一接触图案和第二接触图案中的每个接触图案的侧壁接触。
2.如权利要求1所述的半导体装置，其中，间隔件覆盖第一接触图案的侧壁和第二杂质区的侧壁。
3.如权利要求1所述的半导体装置，其中，间隔件围绕第二接触图案的整个侧壁。
4.如权利要求1所述的半导体装置，其中，第二接触图案的下表面接触形成在与沟道图案相邻的基底上的栅电极的上表面。
5.如权利要求1所述的半导体装置，其中，间隔件围绕第二接触图案的上侧壁。
6.如权利要求5所述的半导体装置，其中，间隔件覆盖第一接触图案的侧壁和第二杂质区的侧壁，并且间隔件的下表面高于形成在与沟道图案相邻的基底上的栅电极的表面。
7.如权利要求5所述的半导体装置，其中，第二接触图案与形成在与沟道图案相邻的基底以及沟道图案的侧壁上的栅电极的表面接触。
8.一种半导体装置，所述半导体装置包括：
第一杂质区，位于基底上；
多个沟道图案，从基底的上表面突出，所述多个沟道图案中的每个沟道图案在第一方向上延伸并且布置在与第一方向垂直的第二方向上；
第二杂质区，位于所述多个沟道图案中的每个沟道图案上；
栅极结构，位于所述多个沟道图案的侧壁以及所述多个沟道图案之间的基底上，栅极结构包括栅极绝缘图案和栅电极；
第一接触图案，与第二杂质区的上表面接触；
第二接触图案，与栅电极的表面接触；以及
间隔件，位于第一接触图案与第二接触图案之间，
其中，间隔件围绕第二接触图案的侧壁的至少一部分，并且第一接触图案和第二接触图案被间隔件电隔离。
9.如权利要求8所述的半导体装置，其中，间隔件与第一接触图案和第二接触图案中的每个接触图案的侧壁接触。
10.如权利要求8所述的半导体装置，其中，间隔件围绕第二接触图案的整个侧壁。
11.如权利要求8所述的半导体装置，其中，间隔件覆盖第一接触图案的侧壁以及沟道图案上的第二杂质区的侧壁。
12.如权利要求8所述的半导体装置，其中，第二接触图案的下表面与形成在所述多个沟道图案之间的基底上的栅电极的上表面接触。
13.如权利要求8所述的半导体装置，其中，间隔件围绕第二接触图案的上侧壁。
14.如权利要求13所述的半导体装置，其中，第二接触图案与形成在所述多个沟道图案之间的基底以及沟道图案的侧壁上的栅电极的表面接触。
15.如权利要求8所述的半导体装置，其中，第一接触图案包括第一阻挡图案和第一金属图案，并且第二接触图案包括第二阻挡图案和第二金属图案。
16.如权利要求15所述的半导体装置，其中，间隔件的外侧壁与第一金属图案接触。
17.如权利要求15所述的半导体装置，其中，间隔件的外侧壁与第一阻挡图案接触。
18.如权利要求8所述的半导体装置，其中，第二接触图案延伸穿过第一接触图案的至少一部分。
19.一种半导体装置，所述半导体装置包括：
第一杂质区，位于基底上；
多个沟道图案，从基底的上表面突出；
第二杂质区，位于所述多个沟道图案中的每个沟道图案上；
栅极结构，位于所述多个沟道图案的侧壁以及所述多个沟道图案之间的基底上，栅极结构包括栅极绝缘图案和栅电极；
第一接触图案，与第二杂质区的整个上表面接触，第一接触图案覆盖第二杂质区的上表面以及第二杂质区之间的部分；
第二接触图案，与栅电极的表面接触；以及
间隔件，围绕第二接触图案的侧壁的至少一部分，
其中，间隔件覆盖第一接触图案的侧壁和第二杂质区的侧壁。
20.如权利要求19所述的半导体装置，其中，间隔件的上表面与第二接触图案的上表面共面。
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