KR20180098446A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 이의 제조 방법을 제공한다. 이 반도체 장치는 활성 기둥 상의 소오스/드레인부의 적어도 하부면을 덮는 스페이서를 포함하며, 게이트 전극이 상기 활성 기둥의 측면과 적어도 상기 스페이서의 하부면을 덮는다. 이 방법에서는, 후속에 형성되는 트랜지스터의 게이트 길이를, 에치백된 희생 절연막의 두께로써 결정할 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and Method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
반도체 소자는 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 균일한 문턱전압들을 가지는 수직 전계 효과 트랜지스터들을 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 게이트 길이(유효 게이트 길이)의 산포를 줄일 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 장치는, 기판으로부터 돌출된 활성 기둥; 상기 활성 기둥의 상단에 배치되며 상기 활성 기둥보다 넓은 폭을 가지는 제 1 소오스/드레인부; 상기 제 1 소오스/드레인부의 적어도 하부면을 덮는 스페이서; 적어도 상기 스페이서의 하부면과 상기 활성 기둥의 측면을 덮는 게이트 전극; 상기 게이트 전극과 상기 활성 기둥 사이에 개재된 게이트 절연막; 및 상기 활성 기둥 아래의 상기 기판 내에 배치되는 제 2 소오스/드레인부를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 장치의 제조 방법은, 반도체 기판을 패터닝하여 반도체 기판의 표면으로부터 돌출된 활성 기둥을 형성하는 단계; 상기 활성 기둥 아래의 상기 반도체 기판에 제 1 소오스/드레인부를 형성하는 단계; 상기 반도체 기판 상에 제 1 절연막을 형성하여 상기 활성 기둥을 덮는 단계; 상기 제 1 절연막에 대하여 에치백 공정을 진행하여 상기 활성 기둥의 상부를 노출시키는 단계; 상기 노출된 상기 활성 기둥의 상부에 상기 활성 기둥보다 넓은 폭을 가지되 상기 제 1 절연막과 이격된 제 2 소오스/드레인부를 형성하는 단계; 상기 제 2 소오스/드레인부의 측벽과 하부면을 덮는 스페이서를 형성하는 단계; 상기 제 1 절연막을 제거하여 상기 스페이서의 하부면과 상기 활성 기둥의 측벽을 노출시키는 단계; 및 적어도 상기 스페이서의 하부면과 상기 활성 기둥의 측벽을 덮는 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따른 반도체 장치는 활성 기둥 상의 소오스/드레인부의 적어도 하부면을 덮는 스페이서를 포함하며, 게이트 전극이 상기 활성 기둥의 측면과 적어도 상기 스페이서의 하부면을 덮는다. 상기 스페이서에 의해 수직 전계 효과 트랜지스터들의 유효 게이트 길이들이 일정하게 되어 일정한 문턱전압을 나타낼 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서는, 후속에 형성되는 트랜지스터의 유효 게이트 길이를, 에치백된 희생 절연막의 두께로써 결정할 수 있다. 절연막을 식각하는 과정은 게이트 전극을 구성하는 금속을 식각하는 과정보다 컨트롤하기가 용이하여, 상대적으로 매우 적은 산포를 가진다. 따라서 최종 형성되는 트랜지스터들의 유효 게이트 길이의 산포를 상대적으로 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 도 1을 A-A' 선으로 자른 단면도이다.
도 3 내지 도 15는 도 2의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 반도체 장치들의 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 2는 도 1을 A-A' 선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(1)로부터 활성 기둥들(AP)이 돌출된다. 상기 반도체 기판(1)은 예를 들면 실리콘(Si) 기판, 저마늄(Ge) 기판, 실리콘-저마늄 기판, Ⅱ-Ⅵ족 화합물 반도체 기판, 또는 Ⅲ-Ⅴ족 화합물 반도체 기판일 수 있다. 상기 활성 기둥들(AP)은 상기 반도체 기판(1)으로부터 형성될 수 있다. 상기 활성 기둥들(AP) 아래의 상기 반도체 기판(1)에는 제 1 소오스/드레인부(3)가 배치된다. 상기 제 1 소오스/드레인부(3)에는 N형 또는 P형의 불순물이 도핑될 수 있다. 상기 제 1 소오스/드레인부(3)는 복수개의 활성 기둥들(AP)과 중첩될 수 있다. 상기 활성 기둥들(AP) 옆에 상기 반도체 기판(1) 상에는 제 1 절연막(5)이 배치된다. 상기 제 1 절연막(5)은 게이트 절연막(25) 보다 두꺼울 수 있다. 상기 제 1 절연막(5)은 질화막의 단일막이거나 또는 산화막과 질화막의 이중막일 수 있다. 이때 상기 제 1 절연막(5)을 구성하는 산화막은 상기 질화막과 상기 반도체 기판(1)사이의 스트레스를 완화시킬 수 있다. 상기 질화막은 후속의 패터닝 과정 중 식각 방지막의 역할을 할 수 있다.
계속해서, 상기 활성 기둥들(AP) 상단에는 각각 제 2 소오스/드레인부(15)들이 배치된다. 상기 제 2 소오스/드레인부(15)도 상기 제 1 소오스/드레인부(3)와 동일하게 N형 또는 P형의 불순물이 도핑될 수 있다. 상기 활성 기둥(AP)의 제 1 폭(W1)은 상기 제 2 소오스/드레인부(15)의 제 2 폭(W2) 보다 좁다. 이로써 상기 제 2 소오스/드레인부(15)는 상기 활성 기둥(AP)의 양 옆으로 돌출될 수 있다. 상기 제 2 소오스/드레인부(15)의 하부면은 스페이서(17)로 덮인다. 상기 스페이서(17)는 상기 활성 기둥(AP)의 상부 측면과 접한다. 상기 스페이서(17)는 연장되어 상기 제 2 소오스/드레인부(15)의 측면과 접한다. 상기 제 2 소오스/드레인부(15) 상에는 오믹층(31)이 형성된다. 상기 오믹층(31)은 예를 들면 금속 실리사이드막일 수 있다. 상기 스페이서(17)는 연장되어 상기 오믹층(31)의 일부를 덮을 수 있다. 상기 스페이서(17)는 예를 들면 실리콘 질화막으로 형성될 수 있다.
계속해서, 상기 활성 기둥(AP)의 측벽은 게이트 전극(27)으로 둘러싸인다. 상기 활성 기둥(AP)과 상기 게이트 전극(27) 사이에는 게이트 절연막(25)이 개재된다. 상기 게이트 전극(27)은 연장되어 상기 스페이서(17)의 하부면과 측벽의 일부를 덮을 수 있다. 상기 게이트 전극(27)은 연장되어 상기 제 1 절연막(5)의 상부면을 일부 덮을 수 있다. 본 예에서 상기 게이트 전극(27)은 연장되어 이웃하는 활성 기둥(AP)의 측벽을 둘러쌀 수 있다. 상기 게이트 전극(27)은 금속막을 포함할 수 있다.
상기 활성 기둥들(AP) 사이는 제 2 절연막(29)으로 채워진다. 상기 제 2 절연막(29)은 상기 스페이서(17)의 상부 측벽, 상기 게이트 전극(27) 및 상기 제 1 절연막(5)을 덮는다. 상기 제 2 절연막(29)은 상기 스페이서(17)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 제 2 절연막(29)은 제 3 절연막(33)으로 덮인다. 상기 제 3 절연막(33) 내에는 상부전극(35)이 배치되어 상기 오믹층(31)을 통해 상기 제 2 소오스/드레인부(15)와 전기적으로 연결된다. 상기 상부전극(35)은 상기 게이트 전극(27)과 이격된다. 상기 스페이서(17)의 하부면으로부터 상기 게이트 전극(27)의 상부면 까지의 제 1 수직 길이(H1)는 0 이상일 수 있다. 상기 스페이서(17)의 하부면으로부터 상부전극(35)의 하부면 까지의 제 2 수직 길이(H2)는 상기 제 1 수직 길이(H1) 보다 클 수 있다. 이로써 상기 게이트 전극(27)의 상부면으로부터 상기 상부전극(35)의 하부면 까지의 제 3 수직 길이(H3)는 0 초과가 되어, 상기 게이트 전극(27)은 상기 상부전극(35)으로부터 이격된다.
게이트 전극 콘택(37)은 상기 제 3 절연막(33)과 상기 제 2 절연막(29)을 관통하여 상기 제 1 절연막(5)을 덮는 상기 게이트 전극(27)과 접한다. 하부 전극 콘택(39)은 상기 제 3 절연막(33), 상기 제 2 절연막(29) 및 상기 제 1 절연막(5)을 관통하여 상기 제 1 소오스/드레인부(3)과 연결된다.
상기 활성 기둥(AP)을 둘러싸는 상기 게이트 전극(27)과 상기 제 1 및 제 2 소오스 드레인부들(3, 15)은 하나의 수직 전계 효과 트랜지스터를 구성할 수 있다. 본 예에서 하나의 게이트 전극(27)은 이웃하는 두 개의 활성 기둥들(AP)을 동시에 둘러쌀 수 있으나, 경우에 따라 하나의 활성 기둥(AP)만을 둘러쌀 수도 있고, 세 개 이상의 활성 기둥들(AP)을 동시에 둘러쌀 수도 있다. 상기 제 1 및 제 2 소오스 드레인부들(3, 15)는 상기 활성 기둥(AP) 내부로 일부 침투할수도 있다.
상기 수직 전계 트랜지스터에 있어서, 유효 게이트 길이(GL)는, 게이트 전극(GL)의 수직 길이가 아니라, 상기 제 1 절연막(5)의 상부면으로부터 상기 스페이서(17)의 하부면 까지의 수직 길이에 해당할 수 있다. 즉, 상기 유효 게이트 길이(GL)가 상기 스페이서(17)에 의해 결정된다. 여기서 유효 게이트 길이(GL)라 함은 하나의 수직 전계 효과 트랜지스터에서 게이트 전극(GL)이 활성 기둥(AP)에 인접하여 실질적으로 게이트 전극으로 기능을 할 수 있는 부분의 길이를 의미한다. 만약 상기 스페이서(17)가 없고, 게이트 전극(27)이 본 발명과 다르게 짧아, 활성 기둥의 일부만 덮도록 형성되는 경우에는 게이트 전극(27)의 수직 길이가 유효 게이트 길이와 동일해질 수 있다. 이 경우에는, 게이트 전극을 구성하는 금속을 식각할 때 발생하는 식각 산포에 의해 위치에 따라 유효 게이트 길이의 산포가 매우 크게 발생하게 된다. 그러나 스페이서(17)의 하부면의 높이는 절연막을 식각함으로써 결정될 수 있다. 절연막을 식각할 때 발생하는 식각 산포는 금속에 비하여 매우 적게 된다. 따라서 유효 게이트 길이의 산포가 작아지게 되어 문턱 전압의 산포도 줄일 수 있다. 상기 스페이서에 의해 수직 전계 효과 트랜지스터들의 유효 게이트 길이들이 일정하게 되어 일정한 문턱전압을 나타낼 수 있다. 또한 상기 제 2 소오스/드레인부(15)가 상기 활성 기둥(AP) 보다 넓은 폭을 가져 상기 트랜지스터의 구동시 저항을 줄일 수 있다. 상기 게이트 전극(27)이 상기 활성 기둥(AP)을 감싸므로 채널 전류를 증가시키며 쇼트 채널 효과를 해결할 수 있다.
도 3 내지 도 15는 도 2의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 3을 참조하면, 마스크 패턴(미도시)을 이용하여 반도체 기판(1)을 식각하여, 상기 반도체 기판(1)의 표면으로부터 돌출된 복수개의 활성 기둥들(AP)을 형성한다. 상기 활성 기둥들(AP)이 형성된 상기 반도체 기판(1) 상에 보호막(미도시)을 콘포말하게 형성한 후에, 이온 주입 공정을 진행하여 불순물을 상기 반도체 기판(1) 내에 주입한다. 그리고 어닐링 공정을 진행하여 상기 반도체 기판(1) 내에 주입된 불순물들을 확산시켜 상기 제 1 소오스/드레인부(3)를 형성한다.
도 4를 참조하면, 상기 마스크 패턴(미도시)과 상기 보호막(미도시)을 제거한 후에, 상기 반도체 기판(1) 상에 제 1 절연막(5)을 형성하여 상기 활성 기둥들(AP)을 덮는다. 상기 제 1 절연막(5)은 예를 들면 실리콘 질화막 또는 차례로 적층된 실리콘 산화막과 실리콘 질화막으로 형성될 수 있다. 상기 제 1 절연막(5)에 대해 에치백 공정을 진행하여 상기 활성 기둥들(AP)의 측벽을 노출시키고 상기 반도체 기판(1) 상에 소정의 두께로 상기 제 1 절연막(5)을 남긴다. 상기 반도체 기판(1)의 전면 상에 제 1 희생 절연막(7)을 적층하여 상기 활성 기둥들(AP)을 덮는다. 상기 제 1 희생 절연막(7)은 예를 들면 상기 제 1 절연막(5) 및 상기 활성 기둥들(AP)과 식각 선택비를 가지는 물질로서, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 1 희생 절연막(7)에 대해 에치백 공정을 진행하여 상기 활성 기둥들(AP)의 상부 측벽과 상부면을 노출시키되, 상기 활성 기둥들(AP)의 하부 측벽들 사이를 채우도록 제 1 희생 절연막(7)을 남긴다. 이때 남겨진 상기 제 1 희생 절연막(7)의 두께(T1)는 후속에 최종적으로 형성되는 수직 전계 트랜지스터의 유효 게이트 길이(도 2의 GL)과 동일/유사할 수 있다. 상기 제 1 희생 절연막(7)의 상부면의 높이는 후속에 형성되는 스페이서(17)의 하부면의 높이에 해당할 수 있다. 상기 제 1 희생 절연막(7)을 에치백 하는 과정에서 발생되는 식각 산포는 금속막을 식각하는 과정에서 발생되는 식각 산포의 거의 1/5~1/10 수준으로 매우 작다.
도 5를 참조하여, 도 4의 상태에서 상기 반도체 기판(1)의 전면 상에 제 2 희생 절연막(9)을 콘포말하게 형성하여 상기 제 1 희생 절연막(7)의 상부면, 상기 활성 기둥(AP)의 측벽과 상부면을 덮는다. 상기 제 2 희생 절연막(9)은 상기 제 1 희생 절연막(7) 및 상기 활성 기둥(AP)와 동시에 식각 선택비를 가지는 물질로, 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제 2 희생 절연막(9) 상에 제 3 희생 절연막(11)을 적층한 후 에치백이나 화학 기계적 연마 공정과 같은 평탄화 공정을 진행하여 상기 활성 기둥(AP) 상의 상기 제 2 희생 절연막(9)의 상부면을 노출시킨다. 상기 제 3 희생 절연막(11)은 예를 들면 실리콘 산화막으로 형성될 수 있다.
도 6을 참조하면, 노출된 상기 제 2 희생 절연막(9)에 대하여 이방성 식각 공정을 진행하여 상기 제 3 희생 절연막(11)과 상기 활성 기둥(AP) 사이의 상기 제 2 희생 절연막(9)을 제거하고 상기 제 3 희생 절연막(11)과 상기 제 1 희생 절연막(7) 사이에 상기 제 2 희생 절연막(9)을 남긴다. 이로써 상기 활성 기둥(AP)과 상기 제 3 희생 절연막(11)의 측면이 노출되고 이들 사이에 갭 영역(13)이 형성된다.
도 7을 참조하면, 선택적 에피택시얼 성장(Selective Epitaxial Growth) 방법을 이용하여 상기 갭 영역(13)에서 노출된 상기 활성 기둥(AP)의 표면으로부터 에피택시얼막을 성장시켜 상기 갭 영역(13)을 채운다. 상기 에피택시얼막은 상기 갭 영역(13) 밖으로 돌출될 수도 있다. 상기 갭 영역(13) 밖으로 돌출된 상기 에피택시얼막은 에치백 공정 등으로 제거할 수 있다. 이온주입 공정을 진행하여 상기 갭 영역(13) 안의 에피택시얼막에 불순물을 주입하여 제 2 소오스/드레인부(15)를 형성한다. 또는 상기 에피택시얼막을 성장시키는 동안 인시튜로 불순물을 도핑시킴으로써 상기 제 2 소오스/드레인부(15)를 형성할 수도 있다. 이로써 상기 제 2 소오스/드레인부(15)는 상기 활성 기둥(AP) 보다 넓은 폭을 가지도록 형성될 수 있다.
도 8을 참조하면, 상기 제 3 희생 절연막(11)과 상기 제 2 희생 절연막(9)을 순차적으로 제거하여 상기 제 2 소오스/드레인부(15)의 표면과 상기 활성 기둥(AP)의 상부 측면과 상기 제 1 희생 절연막(7)의 상부면을 노출시킨다. 이로써 상기 제 2 소오스/드레인부(15)의 하부면은 상기 제 1 희생 절연막(7)의 상부면으로부터 이격된다.
도 9를 참조하면, 도 8의 상태에서 상기 반도체 기판(1)의 전면 상에 스페이서막을 콘포말하게 형성하고 이방성 식각하여 상기 제 2 소오스/드레인부(15)의 측면을 덮는 스페이서(17)를 형성한다. 상기 스페이서(17)는 상기 제 2 소오스/드레인부(15)의 하부면과 상기 활성 기둥(AP)의 노출된 상부 측벽과 접하도록 형성된다. 상기 스페이서(17)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 이로써 상기 스페이서(17)의 하부면의 높이는 상기 제 1 희생 절연막(7)의 상부면의 높이와 동일/유사해짐을 알 수 있다.
도 10을 참조하면, 도 9의 상태에서 상기 반도체 기판(1)의 전면 상에 제 4 희생 절연막(19)을 적층하고 평탄화 공정을 진행하여 상기 제 2 소오스/드레인부(15)의 상부면을 노출시키는 동시에 상기 제 2 소오스/드레인부들(15) 사이의 공간을 채운다. 상기 제 4 희생 절연막(17)은 바람직하게는 상기 제 1 희생 절연막(7)과 동일한 물질로, 예를 들면 실리콘 산화막으로 형성될 수 있다. 노출된 상기 제 2 소오스/드레인부들(15)의 상부를 일부 제거하고 캐핑막으로 채우고 평탄화하여, 상기 제 2 소오스/드레인부들(15) 상에 캐핑 패턴들(21)을 각각 형성한다. 상기 캐핑 패턴들(21)은 상기 스페이서(17)와 동일한 물질로, 예를 들면 실리콘 질화막으로 형성될 수 있다.
도 11을 참조하면, 상기 제 4 희생 절연막(19)과 상기 제 1 희생 절연막(7)을 순차적으로 제거하여 상기 제 1 절연막들(5)의 상부면들, 상기 활성 기둥들(AP)의 측면들, 상기 스페이서들(17)의 측면들과 하부면들 그리고 상기 캐핑 패턴들(21)의 상부면들을 노출시킨다.
도 12를 참조하면, 노출된 상기 활성 기둥들(AP)의 측벽에 게이트 절연막(25)을 형성한다. 상기 게이트 절연막(25)이 열산화 공정으로 형성될 경우, 상기 활성 기둥들(AP)의 측벽에만 형성될 수 있다. 상기 반도체 기판(1)의 전면 상에 게이트 전극막(27a)을 콘포말하게 형성한다. 그리고 상기 게이트 전극막(27a) 상에 게이트 패턴의 형태를 한정하는 마스크 패턴(23)을 형성한다. 상기 마스크 패턴(23)은 상기 캐핑 패턴(21), 상기 스페이서(17) 및 상기 게이트 전극막(27a)과 동시에 식각 선택비를 가지는 물질로, 예를 들면 실리콘 산화막으로 형성될 수 있다. 이때 상기 마스크 패턴(23)은 상기 제 1 절연막(5) 상의 상기 게이트 전극막(27a)의 일부를 노출시킬 수 있다.
도 13을 참조하면, 상기 마스크 패턴(23)의 상부를 에치백하여 상기 게이트 전극막(27a)의 상부를 노출시킨다. 노출된 상기 게이트 전극막(27a)에 대하여 이방성 식각 공정을 진행하여 상기 마스크 패턴(23) 밖으로 노출된 상기 게이트 전극막(27a)을 제거하고 게이트 전극(27)을 형성한다.
도 14를 참조하면, 상기 마스크 패턴(23)을 제거하여 상기 게이트 전극(27)의 표면을 노출시킨다. 상기 반도체 기판(1)의 전면 상에 제 2 절연막(29)을 적층하여 상기 캐핑 패턴(21), 상기 스페이서(17) 및 상기 게이트 전극(27)을 덮는다. 에치백이나 화학 기계적 연마 공정과 같은 평탄화 공정을 진행하여 상기 제 2 소오스/드레인부 상의 상기 제 2 절연막(29), 상기 캐핑 패턴(21) 및 상기 스페이서(17)의 일부를 제거하여 상기 제 2 소오스/드레인부(15)를 노출시킨다.
도 15를 참조하면, 상기 제 2 절연막(29) 상에 제 3 절연막(33)을 적층하고, 상기 제 3 절연막(33)을 일부 패터닝하여 상기 제 2 소오스/드레인부(15)를 노출시키는 개구부를 형성한다. 실리사이드화 공정을 진행하여 상기 소오스/드레인부(15)의 일부를 금속 실리사이드막으로 이루어지는 오믹층(31)으로 변환시킨다. 그리고 상기 개구부를 도전막으로 채운 후 평탄화하여 상부전극(35)을 형성한다. 후속으로 도 2를 참조하여, 게이트 전극 콘택(37)과 하부전극 콘택(39)을 형성한다.
위에서 설명한 바와 같이, 상기 제 1 희생 절연막(7)의 두께(T1)에 의해 유효 게이트 길이(GL)이 결정되므로, 유효 게이트 길이의 산포를 줄일 수 있다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 반도체 장치들의 단면도들이다.
도 16을 참조하면, 게이트 절연막(25)이 열산화 공정에 의해 두껍게 형성될 경우, 활성 기둥(AP)의 표면의 일부가 산화되어 상기 게이트 절연막(25)으로 변하고, 상기 활성 기둥(AP)의 제 3 폭(W3)은 원래의 제 1 폭(W1) 보다 좁아질 수 있다. 도 16의 반도체 장치에서 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17을 참조하면, 본 예에 따른 반도체 장치는 고유전막(26)을 더 포함한다. 상기 고유전막(26)은 실리콘 산화막보다 높은 유전율을 가지는 물질로 예를 들면 금속산화막을 포함할 수 있다. 상기 고유전막(26)은 증착 공정으로 형성될 수 있다. 상기 고유전막(26)은 상기 게이트 절연막(26)과 상기 상기 게이트 전극(27) 사이 그리고 스페이서(17)과 상기 게이트 전극(27) 사이에 개재될 수 있다. 상기 고유전막(26)도 게이트 절연막으로서 역할을 하며, 수직 전계 트랜지스터의 문턱전압을 조절하기 위해 사용될 수 있다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 18을 참조하면, 본 예에 따른 반도체 장치는 도 13의 마스크 패턴(23)을 포함한다. 즉, 도 13의 마스크 패턴(23)을 제거하지 않고 후속 공정을 진행한 경우 형성될 수 있다. 이때에는 상기 마스크 패턴(23)을 제거하는 공정을 줄일 수 있어 공정을 단순화시킬 수 있다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
1: 반도체 기판
3: 제 1 소오스/드레인부
5, 29, 33: 절연막
7, 9, 11: 희생 절연막
13: 갭 영역
15: 제 2 소오스/드레인부
17: 스페이서
21: 캐핑 패턴
23: 마스크 패턴
25: 게이트 절연막
26: 고유전막
27: 게이트 전극
35: 상부전극
37: 게이트 전극 콘택
39: 하부전극 콘택

Claims (10)

  1. 기판으로부터 돌출된 활성 기둥;
    상기 활성 기둥의 상단에 배치되며 상기 활성 기둥보다 넓은 폭을 가지는 제 1 소오스/드레인부;
    상기 제 1 소오스/드레인부의 적어도 하부면을 덮는 스페이서;
    상기 스페이서의 하부면과 상기 활성 기둥의 측면을 덮는 게이트 전극;
    상기 게이트 전극과 상기 활성 기둥 사이에 개재된 게이트 절연막; 및
    상기 활성 기둥 아래의 상기 기판 내에 배치되는 제 2 소오스/드레인부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 스페이서는 연장되어 상기 제 1 소오스/드레인부의 측면을 일부 덮는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 연장되어 상기 기판의 일부를 덮으며,
    상기 게이트 전극과 상기 기판 사이에 개재되는 제 1 절연막을 더 포함하며,
    상기 제 1 절연막은 상기 게이트 절연막보다 두꺼운 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 소오스/드레인부의 상부와 전기적으로 연결되는 상부전극을 더 포함하며,
    상기 상부전극은 상기 게이트 전극과 이격되는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 활성 기둥과 상기 제 1 소오스/드레인부는 복수개이며,
    상기 상부전극은 복수개의 상기 제 1 소오스/드레인부들과 동시에 연결되는 반도체 장치.
  6. 제 1 항에 있어서
    상기 게이트 절연막은 고유전막을 포함하며,
    상기 고유전막은 연장되어 상기 스페이서와 상기 게이트 전극 사이에 개재되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 활성 기둥은 복수개이며,
    상기 게이트 전극은 연장되어 상기 활성 기둥들의 측면들을 덮는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 활성 기둥과 상기 제 1 소오스/드레인부는 복수개이며,
    상기 활성 기둥들 사이와 상기 제 1 소오스/드레인부들 사이를 채우며 상기 상부전극의 하부면과 접하는 제 1 층간절연막; 및
    상기 제 1 층간절연막을 덮으며 상기 상부전극의 측면과 접하는 제 2 층간절연막을 더 포함하는 반도체 장치.
  9. 반도체 기판의 표면으로부터 돌출된 활성 기둥을 형성하는 단계;
    상기 활성 기둥 아래의 상기 반도체 기판에 제 1 소오스/드레인부를 형성하는 단계;
    상기 반도체 기판 상에 제 1 절연막을 형성하여 상기 활성 기둥을 덮는 단계;
    상기 제 1 절연막에 대하여 에치백 공정을 진행하여 상기 활성 기둥의 상부를 노출시키는 단계;
    상기 노출된 상기 활성 기둥의 상부에 상기 활성 기둥보다 넓은 폭을 가지되 상기 제 1 절연막과 이격된 제 2 소오스/드레인부를 형성하는 단계;
    상기 제 2 소오스/드레인부의 측벽과 하부면을 덮는 스페이서를 형성하는 단계;
    상기 제 1 절연막을 제거하여 상기 스페이서의 하부면과 상기 활성 기둥의 측벽을 노출시키는 단계; 및
    상기 스페이서의 하부면과 상기 활성 기둥의 측벽을 덮는 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 2 소오스/드레인부를 형성하는 단계는,
    상기 노출된 활성 기둥의 상부와 상기 제 1 절연막의 상부면을 콘포말하게 덮는 제 2 절연막을 형성하는 단계;
    상기 제 3 절연막을 형성하여 상기 활성 기둥의 측면의 상기 제 2 절연막을 덮되, 상기 활성 기둥 상의 상기 제 2 절연막을 노출시키는 단계;
    이방성 식각 공정을 진행하여 상기 제 3 절연막과 상기 활성 기둥 사이의 상기 제 2 절연막을 제거하여 상기 활성기둥의 상부면과 상부 측벽을 노출시키되, 상기 제 1 절연막의 상부면과 접하는 상기 제 2 절연막을 남기는 단계; 및
    선택적 에피택시얼 성장 공정을 진행하고 불순물을 도핑하여 상기 노출된 활성 기둥을 상기 제 2 소오스/드레인부로 만드는 단계를 포함하는 반도체 장치의 제조 방법.
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