KR102363250B1 - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR102363250B1
KR102363250B1 KR1020170037112A KR20170037112A KR102363250B1 KR 102363250 B1 KR102363250 B1 KR 102363250B1 KR 1020170037112 A KR1020170037112 A KR 1020170037112A KR 20170037112 A KR20170037112 A KR 20170037112A KR 102363250 B1 KR102363250 B1 KR 102363250B1
Authority
KR
South Korea
Prior art keywords
patterns
pattern
channel
gate electrode
substrate
Prior art date
Application number
KR1020170037112A
Other languages
English (en)
Other versions
KR20180108958A (ko
Inventor
김성민
김동원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170037112A priority Critical patent/KR102363250B1/ko
Priority to US15/804,307 priority patent/US10714476B2/en
Priority to TW106145961A priority patent/TWI748028B/zh
Priority to CN201810243703.5A priority patent/CN108630684B/zh
Publication of KR20180108958A publication Critical patent/KR20180108958A/ko
Priority to US16/905,027 priority patent/US11107815B2/en
Application granted granted Critical
Publication of KR102363250B1 publication Critical patent/KR102363250B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 기판 상의 채널 패턴들; 상기 채널 패턴들 각각의 양 측에 배치된 한 쌍의 소스/드레인 패턴들; 및 상기 기판 상에서 상기 채널 패턴들을 둘러싸는 게이트 전극을 포함한다. 상기 게이트 전극은, 서로 인접하는 상기 채널 패턴들 사이에서 제1 리세스된 상면을 포함하고, 상기 채널 패턴들은 상기 기판과 수직적으로 이격되며, 상기 게이트 전극은 상기 채널 패턴들과 상기 기판 사이의 공간들을 채운다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 채널 패턴들; 상기 채널 패턴들 각각의 양 측에 배치된 한 쌍의 소스/드레인 패턴들; 및 상기 기판 상에서 상기 채널 패턴들을 둘러싸는 게이트 전극을 포함할 수 있다. 상기 게이트 전극은, 서로 인접하는 상기 채널 패턴들 사이에서 제1 리세스된 상면을 포함하고, 상기 채널 패턴들은 상기 기판과 수직적으로 이격되며, 상기 게이트 전극은 상기 채널 패턴들과 상기 기판 사이의 공간들을 채울 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 채널 패턴 및 한 쌍의 소스/드레인 패턴들, 상기 채널 패턴은 상기 한 쌍의 소스/드레인 패턴들 사이에 개재되고; 상기 기판 상에서 상기 채널 패턴을 둘러싸는 게이트 전극; 상기 채널 패턴 상의 마스크 패턴; 및 상기 게이트 전극 및 상기 마스크 패턴을 덮는 게이트 캐핑 패턴을 포함할 수 있다. 상기 게이트 전극의 상면은 상기 마스크 패턴의 상면보다 낮고, 상기 채널 패턴은 상기 기판과 수직적으로 이격되며, 상기 게이트 전극은 상기 채널 패턴과 상기 기판 사이의 공간을 채울 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴, 상기 활성 패턴은 제1 반도체 패턴 및 상기 제1 반도체 패턴과 수직하게 이격된 제2 반도체 패턴을 포함하고; 및 상기 활성 패턴을 가로지르며 일 방향으로 연장되는 게이트 전극을 포함할 수 있다. 상기 게이트 전극은 상기 제1 및 제2 반도체 패턴들 사이의 공간을 채우고, 상기 제2 반도체 패턴은, 그의 상부에 제공된 채널 패턴 및 소스/드레인 패턴을 포함하며, 상기 게이트 전극은, 상기 제2 반도체 패턴에 인접하는 리세스된 상면을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 게이트 전극이 콘택에 비해 상대적으로 낮게 위치할 수 있다. 게이트 전극과 콘택 사이의 기생 캐패시턴스가 감소됨으로써, 소자의 동작 속도 및 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 3a는 도 1의 M 영역을 나타내는 사시도이다.
도 3b는 도 3a의 D-D'선을 따라 자른 사시도이다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5a, 도 7a, 도 9a, 도 11a, 도 13a, 도 15a 및 도 17a는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 A-A'선에 따른 단면도들이다.
도 5b, 도 7b, 도 9b, 도 11b, 도 13b, 도 15b 및 도 17b는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 B-B'선에 따른 단면도들이다.
도 7c, 도 9c, 도 11c, 도 13c, 도 15c 및 도 17c는 각각 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 C-C'선에 따른 단면도들이다.
도 18, 도 19 및 도 20 각각은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 B-B'선에 따른 단면도이다.
도 21a, 도 21b, 도 21c 및 도 22는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 21a, 도 21b 및 도 21c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이며, 도 22는 도 3a의 D-D'선을 따라 자른 사시도이다.
도 23a 내지 도 29c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a 및 도 29a는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 A-A'선에 따른 단면도들이며, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b 및 도 29b는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 B-B'선에 따른 단면도들이고, 도 24c, 도 25c, 도 26c, 도 27c, 도 28c 및 도 29c는 각각 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 C-C'선에 따른 단면도들이다.
도 30a 및 도 30b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도이다.
도 31a 및 도 31b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도이다.
도 32, 도 33 및 도 34 각각은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 B-B'선에 따른 단면도이다.
도 35a, 도 35b, 도 35c 및 도 36은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 35a, 도 35b 및 도 35c는 각각 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이며, 도 36은 도 3a의 D-D'선을 따라 자른 사시도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 도 3a는 도 1의 M 영역을 나타내는 사시도이다. 도 3b는 도 3a의 D-D'선을 따라 자른 사시도이다.
도 1, 도 2a 내지 도 2c, 도3a 및 도 3b를 참조하면, 기판(100)의 상부에 소자 분리막들(ST)이 제공될 수 있다. 소자 분리막들(ST)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 소자 분리막들(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 소자 분리막(ST)을 사이에 두고 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 도시되진 않았지만, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST)은 활성 패턴들(AP1, AP2) 사이의 소자 분리막들(ST) 보다 더 깊을 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다.
반면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 데이터를 저장하기 위한 메모리 셀 영역을 구성할 수 있다. 일 예로, 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 메모리 셀 트랜지스터들 중 일부를 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP1, AP2)이 제공될 수 있다. 활성 패턴들(AP1, AP2)은 PMOSFET 영역(PR) 상의 제1 활성 패턴들(AP1)과 NMOSFET 영역(NR) 상의 제2 활성 패턴들(AP2)을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)을 따라 배열될 수 있다. 본 발명의 실시예들에 있어서, 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에 2개씩 도시되었고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에 2개씩 도시되었으나, 이에 한정되는 것은 아니다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2)은, 제1 반도체 패턴(SP1) 및 제1 반도체 패턴(SP1) 상의 제2 반도체 패턴(SP2)을 포함할 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)과 수직하게 이격될 수 있다. 제1 반도체 패턴(SP1)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분일 수 있다. 일 예로, 제1 및 제2 반도체 패턴들(SP1, SP2)은 실리콘을 포함할 수 있다.
PMOSFET 영역(PR) 상에서 서로 인접하는 제1 반도체 패턴들(SP1) 사이에 제1 트렌치(TR1)가 정의될 수 있고, NMOSFET 영역(NR) 상에서 서로 인접하는 제1 반도체 패턴들(SP1) 사이에 제2 트렌치(TR2)가 정의될 수 있다. 소자 분리막들(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막들(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 소자 분리막들(ST)은 제1 반도체 패턴들(SP1)의 하부 측벽들을 직접 덮을 수 있다. 제1 반도체 패턴들(SP1)의 상면들은 소자 분리막들(ST)의 상면들보다 더 높이 위치할 수 있다. 제1 반도체 패턴들(SP1)의 상부들은 소자 분리막들(ST) 사이에서 수직하게 돌출될 수 있다.
제1 활성 패턴(AP1)의 제2 반도체 패턴(SP2)의 상부에 제1 채널 패턴들(CH1) 및 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 p형의 불순물 영역들일 수 있다. 제1 채널 패턴들(CH1) 각각은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 제2 활성 패턴(AP2)의 제2 반도체 패턴(SP2)의 상부에 제2 채널 패턴들(CH2) 및 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 n형의 불순물 영역들일 수 있다. 제2 채널 패턴들(CH2) 각각은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 제2 반도체 패턴(SP2)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 각각의 제2 소스/드레인 패턴들(SD2)은 제2 반도체 패턴(SP2)의 반도체 원소의 격자 상수와 같거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제2 소스/드레인 패턴들(SD2)은 제2 채널 패턴들(CH2)에 인장 응력(tensile stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 제2 반도체 패턴(SP2)과 동일한 반도체 원소인 실리콘을 포함할 수 있다.
제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 사이에 제1 공동들(cavities)(PH1) 및 제2 공동들(PH2)이 정의될 수 있다. 제1 및 제2 공동들(PH1, PH2)은 하나의 연통된 공동일 수 있다. 제1 및 제2 공동들(PH1, PH2)은 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이의 공간일 수 있다. 제1 및 제2 공동들(PH1, PH2)에 의해 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)과 수직하게 이격될 수 있다. 제1 공동들(PH1)은 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 수직적으로 중첩될 수 있고, 제2 공동들(PH2)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2) 상에 제1 마스크 패턴들(MP1)이 제공될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 제1 마스크 패턴들(MP1)과 수직적으로 중첩될 수 있다. 본 실시예에서, 제1 마스크 패턴들(MP1)은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 직접 접할 수 있다. 일 예로, 제1 마스크 패턴들(MP1)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 양 측벽들 및 바닥면을 둘러쌀 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 반도체 패턴들(SP1, SP2) 사이의 제2 공동들(PH2)을 채울 수 있다. 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
일 예로, 제1 채널 패턴(CH1)은 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)간의 거리일 수 있다. 제2 공동(PH2)을 채우는 게이트 전극은 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다. 제2 폭(W2)이 상대적으로 작은 값을 가짐으로써, 게이트 전극(GE)과 게이트 전극(GE) 주변의 유전체 사이의 기생 캐패시턴스가 감소될 수 있다.
각각의 게이트 전극들(GE)은, 리세스된 상면들(RS)을 포함할 수 있다. 리세스된 상면(RS)은 인접하는 제1 마스크 패턴들(MP1) 사이에 형성될 수 있다. 다시 말하면, 리세스된 상면(RS)은 인접하는 채널 패턴들(CH1, CH2) 사이에 형성될 수 있다. 리세스된 상면(RS)은 기판(100)을 향하여 오목할 수 있다.
일 예로, 제1 채널 패턴(CH1)에 인접하는 게이트 전극(GE)의 높이는 제1 높이(H1)이고, 제1 채널 패턴(CH1)과 제2 채널 패턴(CH2) 사이의 게이트 전극(GE)의 높이는 제2 높이(H2)이며, 제2 채널 패턴(CH2)에 인접하는 게이트 전극(GE)의 높이는 제3 높이(H3)이다. 제1 높이(H1) 및 제3 높이(H3)는 각각 제2 높이(H2)보다 더 높을 수 있다. 다시 말하면, 제1 채널 패턴(CH1)과 제2 채널 패턴(CH2) 사이의 게이트 전극(GE)은, 제1 채널 패턴(CH1)에서 제2 채널 패턴(CH2)으로 갈수록 높이가 감소하다가 다시 증가할 수 있다.
일 예로, 서로 인접하는 한 쌍의 제1 채널 패턴들(CH1) 사이의 게이트 전극(GE)의 높이는 제4 높이(H4)이다. 제4 높이(H4)는 제2 높이(H2)보다 더 높을 수 있다. 다시 말하면, 제1 채널 패턴(CH1)과 제2 채널 패턴(CH2) 사이의 리세스된 상면(RS)은 제1 채널 패턴들(CH1) 사이의 리세스된 상면(RS)보다 기판(100)을 향하여 더 함몰될 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(140)의 상면 및 후술할 게이트 캐핑 패턴(GP)의 상면과 공면을 이룰 수 있다. 한 쌍의 게이트 스페이서들(GS)은 제1 마스크 패턴(MP1)의 양 측벽들 상에 제공될 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 게이트 유전 패턴(GI)은 소자 분리막(ST)의 상면 및 제1 반도체 패턴(SP1)의 상면을 덮을 수 있다. 게이트 유전 패턴(GI)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 양 측벽들 및 바닥면을 덮을 수 있다. 게이트 유전 패턴(GI)은 게이트 전극(GE)과 함께 제2 공동들(PH2)을 채울 수 있다.
게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 한 쌍의 게이트 스페이서들(GS) 사이에 개재될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)의 리세스된 상면들(RS) 및 제1 마스크 패턴들(MP1)을 덮을 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 및 제2 층간 절연막들(140, 150에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
인접하는 한 쌍의 게이트 전극들(GE) 사이에 절연 패턴들(IP)이 제공되어, 제1 공동들(PH1)을 채울 수 있다. 절연 패턴들(IP)은 제1 반도체 패턴(SP1)의 상부 측벽들 및 제2 반도체 패턴(SP2)의 하부 측벽들을 덮을 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2) 상의 절연 패턴(IP)의 제1 방향(D1)으로의 두께는 게이트 스페이서(GS)의 제2 방향(D2)으로의 두께와 실질적으로 동일할 수 있다. 절연 패턴(IP)은 게이트 스페이서(GS)와 동일한 물질을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(140)이 제공될 수 있다. 제1 층간 절연막(140)은 게이트 스페이서들(GS) 절연 패턴들(IP) 및 제1 및 제2 소스/드레인 패턴들(SD1, DD2)을 덮을 수 있다. 제1 층간 절연막(140)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(140) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(150)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(140, 150)은 실리콘 산화막을 포함할 수 있다.
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(140, 150)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 콘택(AC)이 배치될 수 있다. 일 예로, 각각의 콘택들(AC)은 복수개의 소스/드레인 패턴들(SD1, SD2)과 연결될 수 있다. 다른 예로, 도시되지 않았지만, 적어도 하나의 콘택(AC)은 하나의 소스/드레인 패턴(SD1, SD2)과 연결될 수 있으며, 특별히 제한되는 것은 아니다.
각각의 콘택들(AC)은 도전 기둥(165), 및 도전 기둥(165)을 감싸는 베리어막(160)을 포함할 수 있다. 베리어막(160)은 도전 기둥(165)의 측벽들 및 바닥면을 덮을 수 있다. 도전 기둥(165)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다. 베리어막(160)은 금속 질화물, 예를 들어 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN) 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 있어서, 콘택(AC)의 바닥면은 제1 레벨(LV1)에 위치할 수 있다. 게이트 전극(GE)의 상면의 가장 높은 지점은 제2 레벨(LV2)에 위치할 수 있다. 게이트 전극(GE)의 상면의 가장 낮은 지점은 제3 레벨(LV3)에 위치할 수 있다. 일 예로, 제2 레벨(LV2)은 제1 레벨(LV1)과 실질적으로 동일하거나 더 낮을 수 있다. 제3 레벨(LV3)은 제1 레벨(LV1)보다 더 낮을 수 있다. 다시 말하면, 게이트 전극(GE)은 콘택(AC)보다 낮게 위치할 수 있다. 게이트 전극(GE)이 콘택(AC)과 수평적으로 중첩되지 않을 수 있다. 게이트 전극(GE)의 제2 레벨(LV2)은 제1 마스크 패턴(MP1)의 상면의 레벨보다 낮을 수 있다. 일 예로, 제2 레벨(LV2)은 제1 마스크 패턴(MP1)의 바닥면의 레벨과 실질적으로 동일하거나 더 낮을 수 있다.
게이트 전극(GE)과 콘택(AC) 사이에 개재되는 유전체(예를 들어, 게이트 스페이서(GS) 및 게이트 캐핑 패턴(GP))에 의해 게이트 전극(GE)과 콘택(AC) 사이에 기생 캐패시턴스가 발생될 수 있다. 본 발명에 따른 반도체 소자는 게이트 전극(GE)이 콘택(AC)보다 낮게 위치할 수 있기 때문에, 상기 기생 캐패시턴스를 감소시킬 수 있다. 이로써, 반도체 소자의 동작 속도를 향상시키고 전기적 특성을 향상시킬 수 있다.
도시되진 않았지만, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 콘택들(AC) 사이에 실리사이드층들이 개재될 수 있다. 콘택들(AC)은 상기 실리사이드층들을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결될 수 있다. 상기 실리사이드층들은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5a, 도 7a, 도 9a, 도 11a, 도 13a, 도 15a 및 도 17a는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 A-A'선에 따른 단면도들이다. 도 5b, 도 7b, 도 9b, 도 11b, 도 13b, 도 15b 및 도 17b는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 B-B'선에 따른 단면도들이다. 도 7c, 도 9c, 도 11c, 도 13c, 도 15c 및 도 17c는 각각 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 C-C'선에 따른 단면도들이다.
도 4, 도 5a 및 도 5b를 참조하면, 기판(100) 상에 희생막 및 반도체막이 순차적으로 형성될 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 상기 희생막은, 게르마늄막, 실리콘-게르마늄막 또는 실리콘 산화막을 포함할 수 있다. 상기 반도체막은 실리콘막을 포함할 수 있다. 상기 희생막은 상기 반도체막 및 기판(100)에 대하여 식각 선택성을 가질 수 있다.
상기 반도체막 상에 제1 마스크 패턴들(MP1)이 형성될 수 있다. 상기 제1 마스크 패턴들(MP1)을 식각 마스크로 상기 반도체막, 상기 희생막 및 기판(100)을 식각하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR)을 구성할 수 있고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR)을 구성할 수 있다. 일 예로, 제1 마스크 패턴들(MP1)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2)은, 기판(100)의 상부가 패터닝되어 형성된 제1 반도체 패턴(SP1), 상기 희생막이 패터닝되어 형성된 희생 패턴(SA), 및 상기 반도체막이 패터닝되어 형성된 제2 반도체 패턴(SP2)을 포함할 수 있다. 희생 패턴(SA)은 제1 및 제2 반도체 패턴들(SP1, SP2) 사이에 개재될 수 있다.
상기 식각 공정 동안, 제1 활성 패턴들(AP1) 사이에 제1 트렌치들(TR1)이 형성될 수 있고, 제2 활성 패턴들(AP2) 사이에 제2 트렌치들(TR2)이 형성될 수 있다. 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막들(ST)이 형성될 수 있다. 구체적으로, 제1 및 제2 트렌치들(TR1, TR2)을 모두 채우는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 제1 마스크 패턴들(MP1), 제2 반도체 패턴들(SP2) 및 희생 패턴들(SA)이 노출되도록 상기 절연막을 리세스할 수 있다. 소자 분리막들(ST)의 상면들은 제1 반도체 패턴들(SP1)의 상면들보다 더 낮아질 수 있다.
도 6 및 도 7a 내지 도 7c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 예비 게이트 패턴들(PP)이 형성될 수 있다. 예비 게이트 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 예비 게이트 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 예비 게이트막을 형성하는 것, 상기 예비 게이트막 상에 제2 마스크 패턴들(MP2)을 형성하는 것, 및 제2 마스크 패턴들(MP2)을 식각 마스크로 상기 예비 게이트막을 패터닝하는 것을 포함할 수 있다. 상기 예비 게이트막은 폴리 실리콘막을 포함할 수 있다.
도 8 및 도 9a 내지 도 9c를 참조하면, 예비 게이트 패턴들(PP)에 의해 노출된 희생 패턴들(SA)이 선택적으로 제거되어, 제1 공동들(PH1)이 형성될 수 있다. 구체적으로, 예비 게이트 패턴들(PP)은 희생 패턴(SA)의 일부들을 덮고 다른 일부들을 노출시킬 수 있다. 희생 패턴(SA)에 대한 등방성 식각 공정을 진행하여, 희생 패턴(SA)의 상기 다른 일부들을 제거할 수 있다. 희생 패턴(SA)의 상기 일부들은 예비 게이트 패턴들(PP)에 의해 보호될 수 있다. 상기 등방성 식각 공정에 의해, 잔류하는 희생 패턴(SA)의 제2 방향(D2)으로의 폭은 예비 게이트 패턴(PP)의 제2 방향(D2)으로의 폭보다 작아질 수 있다.
기판(100)의 전면 상에 스페이서막(GSL)이 콘포멀하게 형성될 수 있다. 스페이서막(GSL)은 예비 게이트 패턴들(PP)의 측벽들 및 제2 반도체 패턴들(SP2)의 측벽들을 덮을 수 있다. 스페이서막(GSL)은 제1 공동들(PH1)을 채울 수 있다. 스페이서막(GSL)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 스페이서막(GSL)은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 10 및 도 11a 내지 도 11c를 참조하면, 스페이서막(GSL)을 이방성 식각하여, 게이트 스페이서들(GS) 및 절연 패턴들(IP)이 형성될 수 있다. 상기 이방성 식각 공정은, 절연 패턴들(IP)이 제1 마스크 패턴들(MP1) 및 제2 반도체 패턴들(SP2)의 상부들을 노출할 때까지 수행될 수 있다. 게이트 스페이서들(GS)은 예비 게이트 패턴들(PP)의 측벽들을 덮을 수 있다. 절연 패턴들(IP)은 제2 반도체 패턴들(SP2)의 하부 측벽들을 덮을 수 있다. 절연 패턴들(IP)은 제1 공동들(PH1)을 채울 수 있다.
도 12 및 도 13a 내지 도 13c를 참조하면, PMOSFET 영역(PR) 상의 예비 게이트 패턴들(PP) 각각의 양측에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 구체적으로, 제2 마스크 패턴(MP2) 및 게이트 스페이서들(GS)을 식각 마스크로, 노출된 제1 마스크 패턴들(MP1) 및 제2 반도체 패턴들(SP2)의 상부들을 식각할 수 있다. 이로써, 한 쌍의 예비 게이트 패턴들(PP) 사이의 제2 반도체 패턴(SP2)의 상부에 리세스 영역(RG)이 형성될 수 있다. 제1 활성 패턴들(AP1)의 리세스 영역들(RG)의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하여, 제1 소스/드레인 패턴들(SD1)을 형성할 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 제2 반도체 패턴(SP2)의 반도체 원소보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 실리콘-게르마늄을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 상기 선택적 에피택시얼 성장 공정 동안 인-시추 방식에 의해 불순물(예를 들어, 보론)로 도핑될 수 있다. 또는, 제1 소스/드레인 패턴들(SD1)은 상기 선택적 에피택시얼 성장 공정 이후 불순물로 도핑될 수 있다.
NMOSFET 영역(NR) 상의 예비 게이트 패턴들(PP) 각각의 양측에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)을 형성하는 것은, 앞서 설명한 제1 소스/드레인 패턴들(SD1)을 형성하는 것과 유사할 수 있다. 각각의 제2 소스/드레인 패턴들(SD2)은 제2 반도체 패턴(SP2)의 반도체 원소의 격자 상수와 같거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 제2 반도체 패턴(SP2)과 동일한 반도체 원소인 실리콘을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 불순물(예를 들어, 인)로 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다. 예를 들어, NMOSFET 영역(NR) 상에 하드 마스크를 형성한 후 제1 소스/드레인 패턴들(SD1)을 형성할 수 있다. PMOSFET 영역(PR) 상에 하드 마스크를 형성한 후 제2 소스/드레인 패턴들(SD2)을 형성할 수 있다.
도 14 및 도 15a 내지 도 15c를 참조하면, 기판(100)의 전면 상에 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 제2 마스크 패턴들(MP2) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(140)이 형성될 수 있다. 일 예로, 제1 층간 절연막(140)은 실리콘 산화막을 포함할 수 있다.
예비 게이트 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(140)이 평탄화될 수 있다. 제1 층간 절연막(140)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 제2 마스크 패턴들(MP2)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(140)의 상면은 예비 게이트 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다. 노출된 예비 게이트 패턴들(PP)이 선택적으로 제거될 수 있다. 예비 게이트 패턴들(PP)이 제거됨으로써, 빈 공간들(ES)이 형성될 수 있다.
빈 공간들(ES)은 제1 및 제2 활성 패턴들(AP1, AP2)의 희생 패턴들(SA)을 노출할 수 있다. 빈 공간들(ES)에 의해 노출된 희생 패턴들(SA)이 선택적으로 제거되어, 제2 공동들(PH2)이 형성될 수 있다. 각각의 제2 공동들(PH2)은 제1 반도체 패턴(SP1)의 상면, 제2 반도체 패턴(SP2)의 바닥면, 및 인접하는 절연 패턴들(IP)의 측벽들에 의해 정의될 수 있다. 제2 공동들(PH2)은 빈 공간들(ES)과 연통될 수 있다. 희생 패턴들(SA)을 선택적으로 제거하는 것은, 희생 패턴(SA)에 대한 등방성 식각 공정을 포함할 수 있다.
도 16 및 도 17a 내지 도 17c를 참조하면, 각각의 빈 공간들(ES)에 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 게이트 유전 패턴(GI) 및 게이트 전극(GE)은 각각의 제2 공동들(PH2)을 채울 수 있다.
구체적으로, 게이트 유전 패턴(GI)은 빈 공간(ES)을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 빈 공간(ES)을 완전히 채우는 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
도 1 및 도 2a 내지 도 2c를 다시 참조하면, 게이트 전극들(GE)의 상부들이 리세스될 수 있다. 게이트 전극들(GE)을 리세스할 때, 잔류하는 제1 마스크 패턴들(MP1)이 식각 마스크의 역할을 수행할 수 있다. 제1 마스크 패턴들(MP1)에 의해 제1 및 제2 채널 패턴들(CH1, CH2)은 보호될 수 있고, 게이트 전극들(GE) 및 게이트 유전 패턴들(GI)이 선택적으로 식각될 수 있다.
상기 리세스 공정은 게이트 전극들(GE)의 상면들이 제1 마스크 패턴들(MP1)의 바닥면들과 실질적으로 동일하거나 더 낮아질 때까지 수행될 수 있다. 상기 리세스 공정은 게이트 전극들(GE)의 상면들이 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 실질적으로 동일하거나 더 낮아질 때까지 수행될 수 있다. 상기 리세스 공정에 의해, 게이트 전극들(GE)에 리세스된 상면들(RS)이 형성될 수 있다. 리세스된 상면(RS)은 인접하는 채널 패턴들(CH1, CH2) 사이에 형성될 수 있다. 리세스된 상면(RS)은 기판(100)을 향하여 오목하게 형성될 수 있다.
일 예로, 서로 인접하는 한 쌍의 제1 채널 패턴들(CH1) 사이의 게이트 전극(GE)의 높이(H4)는 제1 채널 패턴(CH1)과 제2 채널 패턴(CH2) 사이의 게이트 전극(GE)의 높이(H2)보다 더 높을 수 있다. 제1 채널 패턴(CH1)과 제2 채널 패턴(CH2) 사이의 거리가 한 쌍의 제1 채널 패턴들(CH1) 사이의 거리보다 더 크기 때문에, 제1 채널 패턴(CH1)과 제2 채널 패턴(CH2) 사이의 게이트 전극(GE)의 노출 면적이 한 쌍의 제1 채널 패턴들(CH1) 사이의 게이트 전극(GE)의 노출 면적보다 더 클 수 있다. 제1 채널 패턴(CH1)과 제2 채널 패턴(CH2) 사이의 게이트 전극(GE)의 식각 정도가 한 쌍의 제1 채널 패턴들(CH1) 사이의 게이트 전극(GE)의 식각 정도보다 더 클 수 있다.
리세스된 게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)의 리세스된 상면들(RS) 및 제1 마스크 패턴들(MP1)을 덮도록 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(140) 및 게이트 캐핑 패턴들(GP) 상에 제2 층간 절연막(150)이 형성될 수 있다. 제2 층간 절연막(150)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(150)은 CVD 공정에 의해 형성될 수 있다.
제2 층간 절연막(150) 및 제1 층간 절연막(140)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속하는 콘택들(AC)이 형성될 수 있다. 콘택들(AC)을 형성하는 것은, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 노출하는 콘택 홀들을 형성하는 것, 콘택 홀들을 부분적으로 채우는 베리어막들(160)을 형성하는 것, 및 콘택 홀들을 완전히 채우는 도전 기둥들(165)을 형성하는 것을 포함할 수 있다. 베리어막(160)은 금속 질화물, 예를 들어 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN) 중 적어도 하나를 포함할 수 있다. 도전 기둥(165)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
콘택(AC)은 제1 레벨(LV1)의 바닥면을 갖도록 형성될 수 있다. 상기 리세스 공정을 통해, 게이트 전극(GE)은 제2 레벨(LV2)에 가장 높은 지점이 위치하도록 형성될 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)과 실질적으로 동일하거나 더 낮을 수 있다. 본 발명의 실시예들에 있어서, 게이트 전극(GE)이 콘택(AC)보다 낮게 위치할 수 있기 때문에, 이들 사이의 기생 캐패시턴스를 감소시킬 수 있다. 이로써, 반도체 소자의 동작 속도를 향상시키고 전기적 특성을 향상시킬 수 있다.
도 18, 도 19 및 도 20 각각은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 B-B'선에 따른 단면도이다. 본 실시예들에서는, 앞서 도 1 내지 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 2a, 도 2c 및 도 18을 참조하면, 각각의 게이트 전극들(GE)의 상면은 평평할 수 있다. 일 예로, 제1 채널 패턴(CH1)에서 제2 채널 패턴(CH2)으로 갈수록 게이트 전극(GE)의 높이는 실질적으로 동일할 수 있다. 게이트 전극(GE)의 상면의 제2 레벨(LV2)은 콘택(AC)의 바닥면의 제1 레벨(LV1)과 실질적으로 동일하거나 더 낮을 수 있다.
도 1, 도 2a, 도 2c 및 도 19를 참조하면, 제1 및 제2 채널 패턴들(CH1, CH2) 상에 제1 마스크 패턴들(MP1)은 생략될 수 있다. 각각의 게이트 전극들(GE)의 상면은 평평할 수 있다. 게이트 전극(GE)의 상면은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 실질적으로 공면을 이루거나 더 낮을 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들은 게이트 캐핑 패턴(GP)의 바닥면과 직접 접할 수 있다. 게이트 전극(GE)의 상면의 제2 레벨(LV2)은 콘택(AC)의 바닥면의 제1 레벨(LV1)과 실질적으로 동일하거나 더 낮을 수 있다.
도 1, 도 2a, 도 2c 및 도 20을 참조하면, 각각의 게이트 전극들(GE)은, 제1 리세스된 상면(RS1) 및 제2 리세스된 상면(RS2)을 포함할 수 있다. 제2 리세스된 상면(RS2)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 형성될 수 있다. 제2 리세스된 상면(RS2)은 제1 리세스된 상면(RS1)으로부터 기판(100)을 향하여 더 오목하게 연장될 수 있다.
도 21a, 도 21b, 도 21c 및 도 22는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 21a, 도 21b 및 도 21c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이며, 도 22는 도 3a의 D-D'선을 따라 자른 사시도이다. 본 실시예에서는, 앞서 도 1 내지 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 3a, 도 21a, 도 21b, 도 21c 및 도 22를 참조하면, 제2 반도체 패턴(SP2) 및 제1 마스크 패턴들(MP1) 사이에 제3 공동들(PH3) 및 제4 공동들(PH4)이 정의될 수 있다. 제3 및 제4 공동들(PH3, PH4)은 제1 채널 패턴(CH1), 한 쌍의 제1 소스/드레인 패턴들(SD1) 및 제1 마스크 패턴(MP1)에 의해 둘러싸인 공간일 수 있다. 제3 및 제4 공동들(PH3, PH4)은 제2 채널 패턴(CH2), 한 쌍의 제2 소스/드레인 패턴들(SD2) 및 제1 마스크 패턴(MP1)에 의해 둘러싸인 공간일 수 있다. 한 쌍의 제3 공동들(PH3) 사이에 제4 공동(PH4)이 위치할 수 있다. 제3 및 제4 공동들(PH3, PH4)에 의하여, 제1 마스크 패턴들(MP1)은 제1 및 제2 채널 패턴들(CH1, CH2)로부터 수직적으로 이격될 수 있다. 제3 및 제4 공동들(PH3, PH4)의 제3 방향(D3)으로의 높이(길이)는 제1 및 제2 공동들(PH1, PH2)의 제3 방향(D3)으로의 높이(길이)와 실질적으로 동일하거나 다를 수 있다.
제1 절연 패턴들(IP1)이 제공되어 제1 공동들(PH1)을 채울 수 있고, 제2 절연 패턴들(IP2)이 제공되어 제3 공동들(PH3)을 채울 수 있다. 제1 및 제2 절연 패턴들(IP1, IP2)은 게이트 스페이서(GS)와 동일한 물질을 포함할 수 있다.
각각의 게이트 전극들(GE) 및 각각의 게이트 유전 패턴들(GI)은 제4 공동들(PH4)을 채울 수 있다. 게이트 전극(GE) 및 게이트 유전 패턴(GI)은 제1 채널 패턴(CH1) 및 제1 마스크 패턴(MP1) 사이에 개재될 수 있다. 게이트 전극(GE) 및 게이트 유전 패턴(GI)은 제2 채널 패턴(CH2) 및 제1 마스크 패턴(MP1) 사이에 개재될 수 있다. 게이트 전극(GE) 및 게이트 유전 패턴(GI)은 제2 절연 패턴(IP2)을 사이에 두고 제1 또는 제2 소스/드레인 패턴(SD1, SD2)과 이격될 수 있다.
게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 양 측벽들 및 바닥면을 둘러쌀 수 있다 (도 21b 참조). 다시 말하면 본 실시예에 따른 반도체 소자는, 게이트 전극(GE)에 의하여 그의 외주면이 둘러싸인 채널 패턴을 포함하는 게이트 올 어라운드(Gate All Around)형 전계 효과 트랜지스터일 수 있다.
콘택(AC)의 바닥면은 제1 레벨(LV1)에 위치할 수 있다. 게이트 전극(GE)의 상면의 가장 높은 지점은 제2 레벨(LV2)에 위치할 수 있다. 게이트 전극(GE)의 상면의 가장 낮은 지점은 제3 레벨(LV3)에 위치할 수 있다. 일 예로, 제2 레벨(LV2)은 제1 레벨(LV1)과 실질적으로 동일하거나 더 낮을 수 있다. 제3 레벨(LV3)은 제1 레벨(LV1)보다 더 낮을 수 있다.
도 23a 내지 도 29c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a 및 도 29a는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 A-A'선에 따른 단면도들이며, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b 및 도 29b는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 B-B'선에 따른 단면도들이고, 도 24c, 도 25c, 도 26c, 도 27c, 도 28c 및 도 29c는 각각 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16의 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 4 내지 도 17c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 4, 도 23a 및 도 23b를 참조하면, 기판(100) 상에 제1 희생막, 반도체막 및 제2 희생막이 순차적으로 형성될 수 있다. 상기 제1 및 제2 희생막들은, 각각 독립적으로, 게르마늄막, 실리콘-게르마늄막 또는 실리콘 산화막을 포함할 수 있다. 일 예로, 상기 제1 및 제2 희생막들은 서로 동일한 물질을 포함할 수 있다. 다른 예로, 상기 제1 및 제2 희생막들은 서로 다른 물질을 포함할 수 있다.
상기 반도체막 상에 제1 마스크 패턴들(MP1)이 형성될 수 있다. 상기 제1 마스크 패턴들(MP1)을 식각 마스크로 상기 제2 희생막, 상기 반도체막, 상기 제1 희생막 및 기판(100)을 식각하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2)은, 기판(100)의 상부가 패터닝되어 형성된 제1 반도체 패턴(SP1), 상기 제1 희생막이 패터닝되어 형성된 제1 희생 패턴(SA1), 상기 반도체막이 패터닝되어 형성된 제2 반도체 패턴(SP2) 및 상기 제2 희생막이 패터닝되어 형성된 제2 희생 패턴(SA2)을 포함할 수 있다. 제1 희생 패턴(SA1)은 제1 및 제2 반도체 패턴들(SP1, SP2) 사이에 개재될 수 있고, 제2 희생 패턴(SA2)은 제1 마스크 패턴(MP1) 및 제2 반도체 패턴(SP2) 사이에 개재될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 사이의 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막들(ST)이 형성될 수 있다.
도 6 및 도 24a 내지 도 24c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 제2 마스크 패턴들(MP2) 및 예비 게이트 패턴들(PP)이 형성될 수 있다.
도 8 및 도 25a 내지 도 25c를 참조하면, 예비 게이트 패턴들(PP)에 의해 노출된 제1 희생 패턴들(SA1)이 선택적으로 제거되어 제1 공동들(PH1)이 형성될 수 있고, 예비 게이트 패턴들(PP)에 의해 노출된 제2 희생 패턴들(SA2)이 선택적으로 제거되어 제3 공동들(PH3)이 형성될 수 있다. 예비 게이트 패턴들(PP)에 의해 덮인 제1 및 제2 희생 패턴들(SA1, SA2)은 잔류할 수 있다.
기판(100)의 전면 상에 스페이서막(GSL)이 콘포멀하게 형성될 수 있다. 스페이서막(GSL)은 예비 게이트 패턴들(PP)의 측벽들 및 제2 반도체 패턴들(SP2)의 측벽들을 덮을 수 있다. 스페이서막(GSL)은 제1 및 제3 공동들(PH1, PH3)을 채울 수 있다.
도 10 및 도 26a 내지 도 26c를 참조하면, 스페이서막(GSL)을 이방성 식각하여, 게이트 스페이서들(GS), 제1 절연 패턴들(IP1) 및 제2 절연 패턴들(IP2)이 형성될 수 있다. 상기 이방성 식각 공정은, 제1 절연 패턴들(IP1)이 제2 반도체 패턴들(SP2)의 상부들을 노출할 때까지 수행될 수 있다. 제1 마스크 패턴들(MP1) 및 제2 절연 패턴들(IP2)은 제1 절연 패턴들(IP1)에 의해 노출될 수 있다. 제1 절연 패턴들(IP1)은 제1 공동들(PH1)을 채울 수 있고, 제2 절연 패턴들(IP2)은 제3 공동들(PH3)을 채울 수 있다.
도 12 및 도 27a 내지 도 27c를 참조하면, PMOSFET 영역(PR) 상의 예비 게이트 패턴들(PP) 각각의 양측에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 구체적으로, 제2 마스크 패턴(MP2) 및 게이트 스페이서들(GS)을 식각 마스크로, 노출된 제1 마스크 패턴들(MP1), 제2 절연 패턴들(IP2) 및 제2 반도체 패턴들(SP2)의 상부들을 식각할 수 있다. 이로써, 한 쌍의 예비 게이트 패턴들(PP) 사이의 제2 반도체 패턴(SP2)의 상부에 리세스 영역(RG)이 형성될 수 있다. 선택적 에피택시얼 성장 공정을 수행하여, 제1 활성 패턴들(AP1)의 리세스 영역들(RG)을 채우는 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다.
NMOSFET 영역(NR) 상의 예비 게이트 패턴들(PP) 각각의 양측에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)을 형성하는 것은, 앞서 설명한 제1 소스/드레인 패턴들(SD1)을 형성하는 것과 유사할 수 있다.
도 14 및 도 28a 내지 도 28c를 참조하면, 기판(100)의 전면 상에 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 제2 마스크 패턴들(MP2) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(140)이 형성될 수 있다. 예비 게이트 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(140)이 평탄화될 수 있다. 노출된 예비 게이트 패턴들(PP)이 선택적으로 제거될 수 있다. 예비 게이트 패턴들(PP)이 제거됨으로써, 빈 공간들(ES)이 형성될 수 있다.
빈 공간들(ES)은 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 및 제2 희생 패턴들(SA1, SA2)을 노출할 수 있다. 빈 공간들(ES)에 의해 노출된 제1 희생 패턴들(SA1)이 제거되어 제2 공동들(PH2)이 형성될 수 있고, 빈 공간들(ES)에 의해 노출된 제2 희생 패턴들(SA2)이 제거되어 제4 공동들(PH4)이 형성될 수 있다. 각각의 제4 공동들(PH4)은 제2 반도체 패턴(SP2)의 상면, 제1 마스크 패턴(MP1)의 바닥면, 및 인접하는 제2 절연 패턴들(IP2)의 측벽들에 의해 정의될 수 있다. 제2 및 제4 공동들(PH2, PH4)은 빈 공간들(ES)과 연통될 수 있다.
도 16 및 도 29a 내지 도 29c를 참조하면, 각각의 빈 공간들(ES)에 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 게이트 유전 패턴(GI) 및 게이트 전극(GE)은 각각의 제2 및 제4 공동들(PH2, PH4)을 채울 수 있다.
도 1 및 도 21a 내지 도 21c를 다시 참조하면, 제1 마스크 패턴들(MP1)을 식각 마스크로 게이트 전극들(GE)의 상부들이 리세스될 수 있다. 제1 마스크 패턴들(MP1)에 의해 제4 공동들(PH4) 내의 게이트 전극(GE) 및 게이트 유전 패턴(GI)은 보호될 수 있다. 상기 리세스 공정은 게이트 전극들(GE)의 상면들이 제1 마스크 패턴들(MP1)의 바닥면들과 실질적으로 동일하거나 더 낮아질 때까지 수행될 수 있다. 상기 리세스 공정에 의해, 게이트 전극들(GE)에 리세스된 상면들(RS)이 형성될 수 있다.
리세스된 게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 형성될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)의 리세스된 상면들(RS) 및 제1 마스크 패턴들(MP1)을 덮도록 형성될 수 있다. 제1 층간 절연막(140) 및 게이트 캐핑 패턴들(GP) 상에 제2 층간 절연막(150)이 형성될 수 있다. 제2 층간 절연막(150) 및 제1 층간 절연막(140)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속하는 콘택들(AC)이 형성될 수 있다.
도 30a 및 도 30b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 도 21a 내지 도 21c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 21c, 도 30a 및 도 30b를 참조하면, 오로지 게이트 유전 패턴들(GI)만 제4 공동들(PH4)을 채울 수 있다. 제3 및 제4 공동들(PH3, PH4)의 제3 방향(D3)으로의 높이(길이)는 제1 및 제2 공동들(PH1, PH2)의 제3 방향(D3)으로의 높이(길이)보다 작을 수 있다. 제1 마스크 패턴들(MP1) 및 제2 반도체 패턴들(SP2) 사이에는 오로지 게이트 유전 패턴들(GI)만 개재되어 있을 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 양 측벽들 및 바닥면을 둘러쌀 수 있다.
도 31a 및 도 31b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 도 21a 내지 도 21c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 21c, 도 31a 및 도 31b를 참조하면, 제2 희생 패턴들(SA2)이 제4 공동들(PH4)을 채울 수 있다. 다시 말하면, 각각의 제2 희생 패턴들(SA2)은 제1 마스크 패턴(MP1) 및 제2 반도체 패턴(SP2) 사이에 개재될 수 있다. 각각의 제2 희생 패턴들(SA2)의 양 측벽들은 함몰 부분들(dent, DE)을 가질 수 있다. 각각의 제2 희생 패턴들(SA2)의 제1 방향(D1)으로의 폭은 제1 마스크 패턴(MP1)의 제1 방향(D1)으로의 폭보다 작고, 제2 반도체 패턴(SP2)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 게이트 유전 패턴들(GI)은 제1 및 제2 채널 패턴들(CH1, CH2)의 측벽들을 덮으며 제2 희생 패턴들(SA2)의 측벽들 상으로 연장될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 양 측벽들 및 바닥면을 둘러쌀 수 있다. 일 예로, 제2 희생 패턴들(SA2)은 실리콘 산화막을 포함할 수 있다.
본 실시예에 따른 반도체 소자는, 앞서 도 4, 도 23a 및 도 23b를 참조하여 설명한 제1 및 제2 희생막들을 서로 다른 물질로 형성함으로써 제조될 수 있다. 일 예로, 제1 희생막은 실리콘-게르마늄막으로 형성하고, 제2 희생막은 실리콘 산화막으로 형성할 수 있다. 앞서 도 14 및 도 28a 내지 도 28c를 참조하여 설명한 식각 공정에서, 빈 공간들(ES)에 의해 노출된 제1 희생 패턴들(SA1)만 선택적으로 식각되고 빈 공간들(ES)에 의해 노출된 제2 희생 패턴들(SA2)은 그대로 잔류할 수 있다. 제1 희생 패턴들(SA1)이 식각될 때 제2 희생 패턴들(SA2)의 노출된 양 측벽들이 부분적으로 식각되어, 함몰 부분들(DE)이 형성될 수 있다.
도 32, 도 33 및 도 34 각각은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 B-B'선에 따른 단면도이다. 본 실시예들에서는, 앞서 도 1 및 도 도 21a 내지 도 21c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 21a, 도 21c 및 도 32을 참조하면, 각각의 게이트 전극들(GE)의 상면은 평평할 수 있다. 일 예로, 제1 채널 패턴(CH1)에서 제2 채널 패턴(CH2)으로 갈수록 게이트 전극(GE)의 높이는 실질적으로 동일할 수 있다. 게이트 전극(GE)의 상면의 제2 레벨(LV2)은 콘택(AC)의 바닥면의 제1 레벨(LV1)과 실질적으로 동일하거나 더 낮을 수 있다.
도 1, 도 21a, 도 21c 및 도 32을 참조하면, 제1 및 제2 채널 패턴들(CH1, CH2) 상에 제1 마스크 패턴들(MP1)은 생략될 수 있다. 각각의 게이트 전극들(GE)의 상면은 평평할 수 있다. 게이트 전극(GE)의 상면은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다. 게이트 전극(GE)의 상면의 제2 레벨(LV2)은 콘택(AC)의 바닥면의 제1 레벨(LV1)과 실질적으로 동일하거나 더 낮을 수 있다.
도 1, 도 21a, 도 21c 및 도 34를 참조하면, 각각의 게이트 전극들(GE)은, 제1 리세스된 상면(RS1) 및 제2 리세스된 상면(RS2)을 포함할 수 있다. 제2 리세스된 상면(RS2)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 형성될 수 있다. 제2 리세스된 상면(RS2)은 제1 리세스된 상면(RS1)으로부터 기판(100)을 향하여 더 오목하게 연장될 수 있다.
도 35a, 도 35b, 도 35c 및 도 36은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 35a, 도 35b 및 도 35c는 각각 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이며, 도 36은 도 3a의 D-D'선을 따라 자른 사시도이다. 본 실시예에서는, 앞서 도 1, 도 3a, 도 21a, 도 21b, 도 21c 및 도 22를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 3a, 도 35a, 도 35b, 도 35c 및 도 36을 참조하면, 제2 반도체 패턴(SP2) 내에 제5 공동들(PH5) 및 제6 공동들(PH6)이 정의될 수 있다. 제1 활성 패턴(AP1) 내의 제5 및 제6 공동들(PH5, PH6)은 제1 채널 패턴(CH1)을 제1 상부 채널 패턴(CH1a) 및 제1 하부 채널 패턴(CH1b)으로 나눌 수 있다. 제5 및 제6 공동들(PH5, PH6)은 제1 상부 채널 패턴(CH1a), 한 쌍의 제1 소스/드레인 패턴들(SD1) 및 제1 하부 채널 패턴(CH1b)에 의해 둘러싸인 공간일 수 있다. 제2 활성 패턴(AP2) 내의 제5 및 제6 공동들(PH5, PH6)은 제2 채널 패턴(CH2)을 제2 상부 채널 패턴(CH2a) 및 제2 하부 채널 패턴(CH2b)으로 나눌 수 있다. 제5 및 제6 공동들(PH5, PH6)은 제2 상부 채널 패턴(CH2a), 한 쌍의 제2 소스/드레인 패턴들(SD2) 및 제2 하부 채널 패턴(CH2b)에 의해 둘러싸인 공간일 수 있다. 제5 및 제6 공동들(PH5, PH6)의 제3 방향(D3)으로의 높이(길이)는 제1 및 제2 공동들(PH1, PH2)의 제3 방향(D3)으로의 높이(길이)와 실질적으로 동일하거나 다를 수 있다.
제3 절연 패턴들(IP3)이 제공되어 제5 공동들(PH5)을 채울 수 있다. 제1 내지 제3 절연 패턴들(IP1, IP2, IP3)은 게이트 스페이서(GS)와 동일한 물질을 포함할 수 있다.
각각의 게이트 전극들(GE) 및 각각의 게이트 유전 패턴들(GI)은 제6 공동들(PH6)을 채울 수 있다. 게이트 전극(GE) 및 게이트 유전 패턴(GI)은 제1 상부 채널 패턴(CH1a) 및 제1 하부 채널 패턴(CH1b) 사이에 개재될 수 있다. 게이트 전극(GE) 및 게이트 유전 패턴(GI)은 제2 상부 채널 패턴(CH2a) 및 제2 하부 채널 패턴(CH2b) 사이에 개재될 수 있다. 게이트 전극(GE) 및 게이트 유전 패턴(GI)은 제3 절연 패턴(IP3)을 사이에 두고 제1 또는 제2 소스/드레인 패턴(SD1, SD2)과 이격될 수 있다.
게이트 전극(GE)은 제1 상부 채널 패턴(CH1a) 및 제1 하부 채널 패턴(CH1b) 각각의 상면, 양 측벽들 및 바닥면을 둘러쌀 수 있다 (도 35b 참조). 게이트 전극(GE)은 제2 상부 채널 패턴(CH2a) 및 제2 하부 채널 패턴(CH2b) 각각의 상면, 양 측벽들 및 바닥면을 둘러쌀 수 있다 (도 35b 참조). 다시 말하면 본 실시예에 따른 반도체 소자는, 게이트 전극(GE)에 의하여 그의 외주면이 둘러싸인 채널 패턴을 포함하는 게이트 올 어라운드(Gate All Around)형 전계 효과 트랜지스터일 수 있다.
본 실시예에 따른 반도체 소자는, 앞서 도 4, 도 23a 및 도 23b를 참조하여 설명한 제1 및 제2 희생막들 사이에 제3 희생막을 추가로 형성함으로써 제조될 수 있다. 본 실시예에 따른 반도체 소자는 한 쌍의 소스/드레인 패턴들 사이에 두 개의 채널 패턴들을 개시하지만, 이에 제한되지 않는다. 예를 들어, 본 실시예에 따른 반도체 소자는 한 쌍의 소스/드레인 패턴들 사이에 세 개 이상의 채널 패턴들이 개재될 수 있다.
본 실시예에 따른 반도체 소자는, 한 쌍의 소스/드레인 패턴들 사이에 서로 수직적으로 이격된 복수개의 채널들이 배치될 수 있다. 상기 복수개의 채널들 각각은 게이트 전극에 의해 둘러싸이므로, 상기 복수개의 채널들 내의 캐리어들의 이동도가 향상될 수 있다.
도 37a 내지 도 42c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예들에서는, 앞서 설명한 본 발명의 반도체 소자에 관한 실시예들과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 37a 내지 도 37c를 참조하면, 기판(100)은 SOI (silicon on insulator) 기판일 수 있다. SOI 기판의 절연체(insulator)는 소자 분리막(ST)을 포함할 수 있다. SOI 기판의 실리콘 막은 제1 반도체 패턴들(SP1)을 포함할 수 있다. 보다 구체적으로, 제1 반도체 패턴들(SP1)은 SOI 기판의 실리콘 막이 제1 마스크 패턴들(MP1)에 의해 패터닝되어 형성될 수 있다. 그 외의 사항은 앞서 도 1, 도 2a 내지 도 2c, 도3a 및 도 3b를 참조하여 설명한 실시예와 실질적으로 동일할 수 있다.
도 1 및 도 38a 내지 도 38c를 참조하면, 기판(100)은 SOI 기판임을 제외하고는 앞서 도 1, 도 3a, 도 21a, 도 21b, 도 21c 및 도 22를 참조하여 설명한 실시예와 실질적으로 동일할 수 있다.
도 1 및 도 39a 내지 도 39c를 참조하면, 기판(100)은 SOI 기판임을 제외하고는 앞서 도 1, 도 3a, 도 35a, 도 35b, 도 35c 및 도 36을 참조하여 설명한 실시예와 실질적으로 동일할 수 있다.
도 1 및 도 40a 내지 도 40c를 참조하면, 기판(100)은 SGOI (silicon-germanium on insulator) 기판일 수 있다. SOI 기판의 절연체(insulator)는 소자 분리막(ST)을 포함할 수 있다. SOI 기판의 실리콘-게르마늄 막은 앞서 도 4, 도 5a 및 도 5b를 참조하여 설명한 희생막으로 이용될 수 있다. SOI 기판의 실리콘-게르마늄 막은 제조 공정 중 모두 제거되어, 실리콘-게르마늄 막이 제거된 공간이 절연 패턴들(IP) 및 게이트 전극들(GE)로 채워질 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 소자 분리막(ST)과 수직적으로 이격된 하나의 반도체 패턴(SP)을 포함할 수 있다. 그 외의 사항은 앞서 도 1, 도 2a 내지 도 2c, 도3a 및 도 3b를 참조하여 설명한 실시예와 실질적으로 동일할 수 있다.
도 1 및 도 41a 내지 도 41c를 참조하면, 기판(100)은 SGOI 기판임을 제외하고는 앞서 도 1, 도 3a, 도 21a, 도 21b, 도 21c 및 도 22를 참조하여 설명한 실시예와 실질적으로 동일할 수 있다.
도 1 및 도 42a 내지 도 42c를 참조하면, 기판(100)은 SGOI 기판임을 제외하고는 앞서 도 1, 도 3a, 도 35a, 도 35b, 도 35c 및 도 36을 참조하여 설명한 실시예와 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상의 채널 패턴들;
    상기 채널 패턴들 각각의 양 측에 배치된 한 쌍의 소스/드레인 패턴들;
    상기 기판 상에서 상기 채널 패턴들을 둘러싸는 게이트 전극;
    상기 채널 패턴들 상의 마스크 패턴들; 및
    상기 게이트 전극 상의 게이트 캐핑 패턴을 포함하되,
    상기 게이트 전극과 상기 게이트 캐핑 패턴이 접촉하는 계면은, 서로 인접하는 상기 채널 패턴들 사이에서 리세스되고,
    상기 채널 패턴들은 상기 기판과 수직적으로 이격되며,
    상기 게이트 전극은 상기 채널 패턴들과 상기 기판 사이의 공간들을 채우고,
    상기 게이트 캐핑 패턴은 상기 마스크 패턴들을 덮고,
    상기 마스크 패턴들은 상기 채널 패턴들과 수직적으로 중첩되는 반도체 소자.
  2. 제1항에 있어서,
    적어도 하나의 상기 소스/드레인 패턴들에 접속하는 콘택을 더 포함하되,
    상기 게이트 전극의 상면의 가장 낮은 지점의 레벨은 상기 콘택의 바닥면의 레벨보다 더 낮은 반도체 소자.
  3. 제1항에 있어서,
    상기 채널 패턴들은 일 방향을 따라 서로 이격되어 배열되고,
    상기 게이트 전극은 상기 일 방향을 따라 연장되는 반도체 소자.
  4. 제1항에 있어서,
    리세스된 상기 계면의 높이는, 상기 인접하는 채널 패턴들 중 하나로부터 다른 하나로 갈수록 감소했다가 다시 증가하는 반도체 소자.
  5. 제1항에 있어서,
    상기 기판은 제1 영역 및 제2 영역을 포함하고,
    상기 소스/드레인 패턴들은, 상기 제1 영역 상의 제1 소스/드레인 패턴들, 및 상기 제2 영역 상의 제2 소스/드레인 패턴들을 포함하고,
    상기 제1 소스/드레인 패턴들은 상기 기판의 반도체 원소와는 다른 반도체 원소를 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 계면은, 상기 제1 및 2 영역들 사이에서도 리세스되고,
    상기 제1 및 제2 영역들 사이의 상기 계면은, 상기 서로 인접하는 채널 패턴들 사이의 상기 계면보다 더 리세스된 반도체 소자.
  7. 제1항에 있어서,
    상기 소스/드레인 패턴들은 상기 기판과 수직적으로 이격되며,
    상기 반도체 소자는, 상기 소스/드레인 패턴들과 상기 기판 사이에 개재된 절연 패턴들을 더 포함하는 반도체 소자.
  8. 삭제
  9. 제1항에 있어서,
    상기 게이트 전극의 가장 높은 지점의 레벨은 상기 마스크 패턴들의 상면들의 레벨보다 낮은 반도체 소자.
  10. 제1항에 있어서,
    상기 게이트 전극의 측벽, 상기 마스크 패턴들 각각의 측벽 및 상기 게이트 캐핑 패턴의 측벽을 덮는 게이트 스페이서를 더 포함하되,
    상기 게이트 스페이서의 상면은 상기 게이트 캐핑 패턴의 상면과 공면을 이루는 반도체 소자.
  11. 제1항에 있어서,
    상기 게이트 전극은, 상기 채널 패턴들 각각의 상면, 양 측벽들 및 바닥면을 둘러싸는 반도체 소자.
  12. 제1항에 있어서,
    각각의 상기 채널 패턴들은, 서로 수직적으로 이격된 하부 채널 패턴 및 상부 채널 패턴을 포함하는 반도체 소자.
  13. 기판 상의 채널 패턴 및 한 쌍의 소스/드레인 패턴들, 상기 채널 패턴은 상기 한 쌍의 소스/드레인 패턴들 사이에 개재되고;
    상기 기판 상에서 상기 채널 패턴을 둘러싸는 게이트 전극;
    상기 채널 패턴 상의 마스크 패턴; 및
    상기 게이트 전극 및 상기 마스크 패턴을 덮는 게이트 캐핑 패턴을 포함하되,
    상기 게이트 전극의 상면은 상기 마스크 패턴의 상면보다 낮고,
    상기 게이트 전극의 상면은 서로 인접하는 채널 패턴들 사이에서 리세스되고,
    상기 채널 패턴은 상기 기판과 수직적으로 이격되며,
    상기 게이트 전극은 상기 채널 패턴과 상기 기판 사이의 공간을 채우는 반도체 소자.
  14. 제13항에 있어서,
    적어도 하나의 상기 소스/드레인 패턴들에 접속하는 콘택을 더 포함하되,
    상기 게이트 전극의 상기 상면의 가장 낮은 지점의 레벨은 상기 콘택의 바닥면의 레벨보다 더 낮은 반도체 소자.
  15. 제13항에 있어서,
    상기 마스크 패턴은 상기 채널 패턴과 수직적으로 중첩되는 반도체 소자.
  16. 삭제
  17. 제13항에 있어서,
    상기 마스크 패턴은 상기 채널 패턴과 수직적으로 이격되고,
    상기 게이트 전극은 상기 마스크 패턴과 상기 채널 패턴 사이의 공간을 채우는 반도체 소자.
  18. 제13항에 있어서,
    상기 소스/드레인 패턴들은 상기 기판과 수직적으로 이격되며,
    상기 반도체 소자는, 상기 소스/드레인 패턴들과 상기 기판 사이에 개재된 절연 패턴들을 더 포함하는 반도체 소자.
  19. 기판;
    상기 기판 상의 제1 반도체 패턴 및 제2 반도체 패턴;
    상기 제1 및 제2 반도체 패턴들 상에 각각 배치된 제1 채널 및 제2 채널, 상기 제1 및 제2 채널들은 서로 인접하고;
    게이트 전극; 및
    각각의 상기 제1 및 제2 채널들 상에 배치된 마스크 패턴을 포함하되,
    상기 게이트 전극은, 상기 제1 채널과 상기 제1 반도체 패턴 사이, 및 상기 제1 채널의 양 측면들 상에 배치되고,
    상기 게이트 전극은, 상기 제2 채널과 상기 제2 반도체 패턴 사이, 및 상기 제2 채널의 양 측면들 상에 배치되며,
    상기 게이트 전극은, 상기 제1 및 제2 채널들 사이에서 상기 마스크 패턴보다 낮게 리세스되는 반도체 소자.
  20. 제19항에 있어서,
    상기 게이트 전극은 상기 제1 및 제2 채널들을 둘러싸는 반도체 소자.
KR1020170037112A 2017-03-23 2017-03-23 반도체 소자 KR102363250B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020170037112A KR102363250B1 (ko) 2017-03-23 2017-03-23 반도체 소자
US15/804,307 US10714476B2 (en) 2017-03-23 2017-11-06 Semiconductor device
TW106145961A TWI748028B (zh) 2017-03-23 2017-12-27 半導體裝置
CN201810243703.5A CN108630684B (zh) 2017-03-23 2018-03-23 半导体器件
US16/905,027 US11107815B2 (en) 2017-03-23 2020-06-18 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170037112A KR102363250B1 (ko) 2017-03-23 2017-03-23 반도체 소자

Publications (2)

Publication Number Publication Date
KR20180108958A KR20180108958A (ko) 2018-10-05
KR102363250B1 true KR102363250B1 (ko) 2022-02-16

Family

ID=63582892

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170037112A KR102363250B1 (ko) 2017-03-23 2017-03-23 반도체 소자

Country Status (4)

Country Link
US (2) US10714476B2 (ko)
KR (1) KR102363250B1 (ko)
CN (1) CN108630684B (ko)
TW (1) TWI748028B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102363250B1 (ko) 2017-03-23 2022-02-16 삼성전자주식회사 반도체 소자
KR20200142153A (ko) * 2019-06-11 2020-12-22 삼성전자주식회사 반도체 소자
DE102020119940A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfachgatetransistorstruktur
KR20220009156A (ko) * 2020-07-15 2022-01-24 삼성전자주식회사 상부 채널 및 하부 채널을 갖는 반도체 소자 및 그 제조 방법
KR20230033029A (ko) * 2021-08-25 2023-03-08 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20230158219A (ko) * 2022-05-11 2023-11-20 삼성전자주식회사 반도체 장치 및 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5607420B2 (ja) 2009-05-21 2014-10-15 インターナショナル・ビジネス・マシーンズ・コーポレーション 電界効果トランジスタ（ｆｅｔ）インバータとその製造方法（単一ゲート・インバータのナノワイヤ・メッシュ）

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222788B1 (en) * 2000-05-30 2001-04-24 Micron Technology, Inc. Vertical gate transistors in pass transistor logic decode circuits
KR100541047B1 (ko) 2003-01-20 2006-01-11 삼성전자주식회사 이중 게이트 모스 트랜지스터 및 그 제조방법
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
KR100967678B1 (ko) * 2007-11-22 2010-07-07 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법
US7872303B2 (en) * 2008-08-14 2011-01-18 International Business Machines Corporation FinFET with longitudinal stress in a channel
US7736962B1 (en) 2009-01-07 2010-06-15 Suvolta, Inc. Advanced JFET with reliable channel control and method of manufacture
TWI380448B (en) * 2009-09-16 2012-12-21 Anpec Electronics Corp Overlapping trench gate semiconductor device and manufacturing method thereof
CN102034863B (zh) * 2009-09-28 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法
US8532383B1 (en) * 2010-09-16 2013-09-10 Pixia Corp. Method of processing a viewport within large format imagery
JP6019599B2 (ja) 2011-03-31 2016-11-02 ソニー株式会社 半導体装置、および、その製造方法
US8455365B2 (en) 2011-05-19 2013-06-04 Dechao Guo Self-aligned carbon electronics with embedded gate electrode
WO2013095341A1 (en) * 2011-12-19 2013-06-27 Intel Corporation Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture
US8609481B1 (en) 2012-12-05 2013-12-17 International Business Machines Corporation Gate-all-around carbon nanotube transistor with selectively doped spacers
US20140167163A1 (en) * 2012-12-17 2014-06-19 International Business Machines Corporation Multi-Fin FinFETs with Epitaxially-Grown Merged Source/Drains
US9121820B2 (en) 2013-08-23 2015-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top-down fabrication method for forming a nanowire transistor device
US9257527B2 (en) * 2014-02-14 2016-02-09 International Business Machines Corporation Nanowire transistor structures with merged source/drain regions using auxiliary pillars
US9685501B2 (en) 2014-04-02 2017-06-20 International Business Machines Corporation Low parasitic capacitance finFET device
WO2015155828A1 (ja) * 2014-04-08 2015-10-15 日産自動車株式会社 半導体装置及びその製造方法
US9178036B1 (en) * 2014-09-22 2015-11-03 Globalfoundries Inc. Methods of forming transistor devices with different threshold voltages and the resulting products
US9711414B2 (en) * 2014-10-21 2017-07-18 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETS and/or quantum well stacked nanosheet
CN104465516B (zh) * 2014-12-05 2017-08-11 京东方科技集团股份有限公司 阵列基板的制造方法、阵列基板和显示装置
JP2016154194A (ja) * 2015-02-20 2016-08-25 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
KR102432268B1 (ko) 2015-04-14 2022-08-12 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR102325894B1 (ko) * 2015-06-10 2021-11-12 삼성전자주식회사 반도체 소자 및 이의 제조방법
US9559184B2 (en) * 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US9431399B1 (en) * 2015-12-15 2016-08-30 International Business Machines Corporation Method for forming merged contact for semiconductor device
CN108713254B (zh) * 2016-04-01 2022-05-03 英特尔公司 用于减小电容和电阻的晶体管栅极沟槽工程
KR102363250B1 (ko) 2017-03-23 2022-02-16 삼성전자주식회사 반도체 소자
US10930793B2 (en) * 2017-04-21 2021-02-23 International Business Machines Corporation Bottom channel isolation in nanosheet transistors
WO2021081155A1 (en) * 2019-10-22 2021-04-29 Applied Materials, Inc. Methods for gaa i/o formation by selective epi regrowth

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5607420B2 (ja) 2009-05-21 2014-10-15 インターナショナル・ビジネス・マシーンズ・コーポレーション 電界効果トランジスタ（ｆｅｔ）インバータとその製造方法（単一ゲート・インバータのナノワイヤ・メッシュ）

Also Published As

Publication number Publication date
CN108630684B (zh) 2023-08-15
US10714476B2 (en) 2020-07-14
US20200321338A1 (en) 2020-10-08
TWI748028B (zh) 2021-12-01
TW201836067A (zh) 2018-10-01
KR20180108958A (ko) 2018-10-05
US11107815B2 (en) 2021-08-31
US20180277543A1 (en) 2018-09-27
CN108630684A (zh) 2018-10-09

Similar Documents

Publication Publication Date Title
KR102276650B1 (ko) 반도체 소자의 제조 방법
KR102363250B1 (ko) 반도체 소자
KR102514620B1 (ko) 반도체 소자 및 이의 제조 방법
KR102432894B1 (ko) 반도체 소자
US11705454B2 (en) Active regions via contacts having various shaped segments off-set from gate via contact
KR102593561B1 (ko) 반도체 소자
US10861860B2 (en) Method of manufacturing a semiconductor device
KR102496973B1 (ko) 반도체 장치 및 그 제조 방법
US11776857B2 (en) Semiconductor device
KR102492304B1 (ko) 반도체 소자
KR102449608B1 (ko) 반도체 소자의 제조 방법
US10192966B2 (en) Semiconductor devices including recessed gate electrode portions
KR20190142610A (ko) 반도체 소자 및 그의 제조 방법
KR20220045591A (ko) 반도체 소자 및 그의 제조 방법
KR20210055139A (ko) 반도체 소자
KR102368594B1 (ko) 핀 커패시터를 포함하는 반도체 소자
KR20220072941A (ko) 반도체 소자
KR20220022507A (ko) 반도체 소자

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant