KR100967678B1 - 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명에 따른 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법은, 내부에 수직형 홈 및 구형 홈을 포함하는 벌브형 홈이 형성된 반도체 기판과, 상기 구형 홈의 측벽에 형성된 게이트와, 상기 게이트들 사이 반도체 기판 부분의 표면에 형성된 제1접합영역과, 상기 게이트 아래의 반도체 기판 부분에 상기 게이트와 접하도록 형성된 제2접합영역과, 상기 제2접합영역을 분리하며, 상기 게이트들 사이의 반도체 기판 내부와 상기 제2접합영역 아래의 반도체 기판 내부 간이 연결되도록 상기 반도체 기판 표면으로부터 상기 제2접합영역 아래의 반도체 기판 부분까지 연장되도록 형성된 필라형 도전 패턴을 포함한다.

Description

수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE WITH VERTICAL TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 셀 트랜지스터의 바디(Body)가 플로팅(Floating)되는 현상을 방지하여 트랜지스터의 특성을 향상시킬 수 있는 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여 트랜지스터, 비트 라인(bit line), 워드 라인(word line), 캐패시터(capacitor)의 스토리지 노드 콘택을 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 제안되었다.
그 중 하나의 방법으로서, DRAM(dynamic random access memory)과 같은 반도체 소자의 경우, 소오스 영역 및 드레인 영역을 활성 영역 내에 상하로 배치시켜서 수직형 채널을 갖는 트랜지스터 구조를 적용한 반도체 소자가 제안되었다.
상기 수직형 채널을 갖는 트랜지스터는 반도체 기판의 P형 웰 내에 수직으로 연장되는 활성 필라(Pillar)를 형성하고, 상기 활성 필라의 주위에 게이트 절연막과 게이트 도전막으로 이루어진 게이트를 형성한다.
그리고, 상기 게이트를 중심으로 하여 상기 활성 필라의 상,하에 소오스 영역 및 드레인 영역을 형성함으로써 반도체 기판의 주면에 대하여 수직형 채널을 갖는 트랜지스터가 형성된다. 상기 소오스 영역 및 드레인 영역은 N형 이온주입층으로 이루어진다.
그러므로, 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다. 이와 같은 수직형 채널을 갖는 반도체 소자를 구현하는 데 있어서, 비트 라인을 셀의 소자분리 영역에 매립하는 매몰 비트 라인(buried bit line) 구조로 형성하는 기술이 제안된 바 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 수직형 트랜지스터의 구조에서는 상기 N형 이온 주입층으로 된 드레인 접합 영역과 P형 웰 사이에 공핍층이 형성되어, 활성 필라가 형성된 P형 웰 부분, 즉 셀 트랜지스터의 바디가 플로팅(Floating)되게 된다.
그리고, 상기와 같이 셀 트랜지스터의 바디가 플로팅됨에 따라서 GIDL 및 HCE 등으로 인하여 셀 트랜지스터의 바디에 생성되는 홀이 하부로 빠져나가지 못하고 그대로 플로팅된 셀 트랜지스터의 바디 쌓이게 되며 이로 인해 셀 트랜지스터의 특성이 열화된다.
더욱이, 반도체 소자의 크기가 점차 고집적화되면서 셀 트랜지스터 바디의 플로팅 현상으로 인한 셀 트랜지스터 특성 열화는 더욱 더 심화된다.
본 발명은 셀 트랜지스터의 바디가 플로팅되는 현상을 방지하여 셀 트랜지스터의 특성 열화를 방지할 수 있는 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 셀 트랜지스터 특성 열화를 방지하여 셀 트랜지스터의 특성을 향상시킬 수 있는 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 수직형 트랜지스터를 구비한 반도체 소자는, 내부에 수직형 홈 및 구형 홈을 포함하는 벌브형 홈이 형성된 반도체 기판; 상기 구형 홈의 측벽에 형성된 게이트; 상기 게이트들 사이 반도체 기판 부분의 표면에 형성된 제1접합영역; 상기 게이트 아래의 반도체 기판 부분에 상기 게이트와 접하도록 형성된 제2접합영역; 및 상기 제2접합영역을 분리하며, 상기 게이트들 사이의 반도체 기판 내부와 상기 제2접합영역 아래의 반도체 기판 내부 간이 연결되도록 상기 반도체 기판 표면으로부터 상기 제2접합영역 아래의 반도체 기판 부분까지 연장되도록 형성된 필라형 도전 패턴;을 포함한다.
상기 게이트는 상기 구형 홈의 측벽을 감싸는 환형으로 형성된 것을 특징으로 한다.
상기 제1 및 제2접합영역은 각각 소오스 영역 및 드레인 영역을 포함한다.
상기 벌브형 홈의 상부면으로부터 상기 제2접합영역 아래까지 연장되게 형성된 절연막을 더 포함한다.
상기 도전막은 P+ 폴리실리콘막을 포함한다.
상기 P+ 폴리실리콘막은 1019∼1021/㎤의 농도를 갖는 것을 특징으로 한다.
또한, 본 발명에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법은, 반도체 기판 내에 필라형의 도전 패턴을 형성하는 단계; 상기 필라형의 도전 패턴 사이의 반도체 기판 내에 수직형 홈 및 구형 홈을 포함하는 벌브형 홈을 형성하는 단계; 상기 수직형 홈 및 구형 홈을 포함한 반도체 기판 부분의 표면에 제1접합영역을 형성하는 단계; 상기 수직형 홈 및 구형 홈 아래의 반도체 기판 부분에 상기 수직형 홈 및 구형 홈과 접하도록 제2접합영역을 형성하는 단계; 및 상기 구형 홈의 측벽에 게이트를 형성하는 단계;를 포함하며, 상기 필라형 도전 패턴은 상기 제2접합영역을 분리하고, 상기 게이트들 사이의 반도체 기판 내부와 상기 제2접합영역 아래의 반도체 기판 내부 간이 연결되도록 상기 반도체 기판 표면으로부터 상기 제2접합영역 아래의 반도체 기판 부분까지 연장되도록 형성되는 것을 특징으로 한다.
상기 반도체 기판 내에 필라형의 도전 패턴을 형성하는 단계는, 상기 반도체 기판 내에 필라형의 홈을 형성하는 단계; 및 상기 홈 내에 도전막을 매립하는 단계;를 포함한다.
상기 반도체 기판 내에 홈을 형성하는 단계는, 상기 홈을 1∼50㎚의 선폭 및 100∼500㎚의 깊이로 형성한다.
상기 홈 내에 도전막을 매립하는 단계는, 상기 도전막으로서 P+ 폴리실리콘막을 이용하여 수행한다.
상기 P+ 폴리실리콘막은 1019∼1021/㎤의 농도로 형성한다.
상기 게이트는 상기 구형 홈의 측벽을 감싸는 환형으로 형성한다.
상기 제1 및 제2접합영역은 각각 소오스 영역 및 드레인 영역으로 형성한다.
상기 구형 홈의 측벽에 게이트를 형성하는 단계 후, 상기 벌브형 홈의 상부면으로부터 상기 제2접합영역 아래까지 연장되도록 절연막을 형성하는 단계;를 더 포함한다.
본 발명은 수직형 트랜지스터를 구비한 반도체 소자의 제조에 있어서, N+ 드레인 접합 영역 상부의 활성 필라가 형성된 P형 웰 부분과 N+ 드레인 접합 영역 하부의 P형 웰 부분을 전기적으로 연결하는 P+ 폴리실리콘막을 형성함으로써, 상기 P+ 폴리실리콘막에 의해 N+ 드레인 접합 영역 상부의 활성 필라가 형성된 P형 웰 부분과 N+ 드레인 접합 영역 하부의 P형 웰을 전기적으로 연결시킬 수 있으므로, N+ 드레인 접합 영역과 P형 웰의 경계지역에서 공핍층이 형성되더라도 활성 필라가 형성된 P형 웰 부분, 즉 셀 트랜지스터의 바디가 플로팅되는 현상을 방지할 수 있다.
따라서, 본 발명은 셀 트랜지스터의 바디가 플로팅(Floating)되는 현상을 방지할 수 있어, 셀 트랜지스터의 바디에서 생성된 홀이 N+ 드레인 접합 영역 하부의 P형 웰로 빠져나가지 못하고 그대로 플로팅된 셀 트랜지스터 바디에 쌓이게 되어 발생하는 셀 트랜지스터 특성 열화를 방지할 수 있다.
본 발명은, 수직형 트랜지스터를 구비한 반도체 소자의 제조에 있어서, N+ 드레인 접합 영역 상부의 활성 필라가 형성된 P웰 부분과 N+ 드레인 접합 영역 하부의 P웰 부분을 전기적으로 연결하는 P+ 폴리실리콘막을 형성한다.
이렇게 하면, 상기 P+ 폴리실리콘막에 의해 활성 필라가 형성된 P형 웰 부분, 즉 셀 트랜지스터의 바디와 N+ 드레인 접합 영역 하부의 P형 웰이 전기적으로 연결되므로, N+ 드레인 접합 영역과 P형 웰의 경계지역에서 공핍층이 형성되더라도 셀 트랜지스터의 바디가 플로팅되는 현상을 방지할 수 있다.
그리고, 셀 트랜지스터의 바디가 플로팅되는 현상을 방지할 수 있으므로 셀 트랜지스터 바디의 홀이 N+ 드레인 접합 영역 하부로 빠져나가지 못하고 그대로 셀 트랜지스터의 바디에 쌓이게 되어 발생하는 셀 트랜지스터의 특성 열화를 방지할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자(100)는, P형 웰(102)이 형성된 반도체 기판을 포함한다. P형 웰(102)에는 수직형 홈(H2) 및 수직형 홈(H2)의 하부 측면에 마련된 등방성 공간부(H3)가 형성되고, 등방성 공간부(H3)에는 게이트(G)가 충진된다. 그리고, 상기 수직형 홈(H2) 양측 P형 웰(102) 표면 및 상기 게이트(G) 하부의 P형 웰(102)에는 각각 N+ 제1접합영역(108) 및 N+ 제2접합영역(106)이 형성된다.
이때, N+ 제 2 접합 영역(106) 상부의 필라(pillar) 형태의 P형 웰(102)과 상기 N+ 제2접합영역(106) 하부의 P형 웰(102)이 전기적으로 연결되도록 P+ 폴리실리콘막으로 된 도전 패턴(110)이 필라(H1) 형상으로 형성된다.
여기서, 상기 도전 패턴(110)은 1019∼1021 /㎤의 농도를 갖는 P+ 폴리실리콘막으로 이루어진다.
잘 알려진 바와 같이 PN 접합의 계면에는 공핍층이 형성되는 바, 도시하지 않았지만 P+ 폴리실리콘막으로 된 도전 패턴(110)과 N+ 제1, 제 2 접합 영역(108, 106)의 계면에는 공핍층(depletion)이 형성되며, 이에 따라 도전 패턴(110)과 N+ 제1, 제 2 접합 영역(108, 106)은 전기적으로 분리된다.
요컨데, 도전 패턴(110)은 N+ 제1, 제 2 접합 영역(108, 106)과는 전기적으로 분리되고, N+ 제 2 접합 영역(106) 상부의 필라(pillar) 형태의 P형 웰(102)과 N+ 제2접합영역(106) 하부의 P형 웰(102)과는 전기적으로 연결된다.
상기 N+ 제1접합영역(108) 및 N+ 제2접합영역(106)은 각각 소오스 및 드레인 영역이다. 이때, 상기 N+ 제2접합영역(106)은 P형 웰(102) 내에서 일방향으로 연장되게 형성되는 것이 바람직하다.
또한, 상기 수직형 홈(H2)의 하부 측면에 등방성 공간부(H3)가 형성되며, 상기 수직형 게이트(G)는 상기 등방성 공간부(H3) 내에 충진된다.
상기 게이트(G)와 P형 웰(102) 사이에는 게이트 산화막(103)이 형성된다.
한편, 상기 게이트(G)들을 전기적으로 절연시키기 위해 상기 게이트(G)들 사이에는 상기 N+ 제1접합영역(108)의 표면으로부터 상기 N+ 제2접합영역(106) 하부까지 연장되는 비아 패턴의 형상으로 절연막(114)이 형성되며, 상기 게이트(G)가 형성된 수직형 홈(H2)의 측벽에는 상기 게이트(G)들을 보호하기 위한 스페이서(112)가 형성된다.
자세하게, 도 2a 내지 도 2g는 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판에 형성된 P형 웰(102) 상에 마스크 패턴(도시안됨)을 형성하고, 상기 마스크 패턴을 식각마스크로 이용하여 상기 P형 웰(102) 내에 필라형 홈(H1)을 형성한다. 그런 다음, 상기 마스크 패턴을 제거한다.
이때, 상기 필라형 홈(H1)은 1∼50㎚ 정도의 선폭 및 100∼500㎚ 정도의 깊이로 형성하는 것이 바람직하다.
도 2b를 참조하면, 상기 P형 웰(102) 내에 형성된 필라형 홈(H1)을 도전막으로 매립하여 필라형 도전 패턴(110)을 형성하며, 이때, 상기 필라형 도전 패턴(110)을 형성하는 상기 도전막은 1019∼1021 /㎤의 농도를 갖는 P+ 폴리실리콘막으로 형성한다.
도 2c를 참조하면, P형 웰(102)에 N+ 이온을 주입하여 상기 P형 웰(102) 표면 내에 N+ 제1접합영역(108)을 형성하고, P형 웰(102) 상에 도전 패턴(110) 및 그 주변의 P형 웰(102)을 노출하는 마스크 패턴(120)을 형성하고, 마스크 패턴(120)을 식각 마스크로 N+ 제1접합영역(108)을 식각하여 다수의 소스 영역들을 구성한다.
그 다음, N+ 제1접합영역(108)의 식각된 측면에 식각 배리어막(130)을 형성한다. 식각 배리어막(130)은 산화 공정으로 N+ 제1접합영역(108)의 식각된 측면에 성장된 산화막일 수 있다.
그런 다음, 마스크 패턴(120)을 식각 마스크로 P형 웰(102)을 이방적으로 식각하여 수직형 홈(H2)을 형성한다.
삭제
도 2d를 참조하면, 마스크 패턴(120) 및 식각 배리어막(130)을 마스크로 P형 웰(102)을 등방적으로 식각하여 수직형 홈(H2)의 하부 측면에 등방성 공간부(H3)를 형성한다.
그런 다음, 노출된 P형 웰(102)의 표면에 게이트 절연막(103)을 형성한다.
도 2e를 참조하면, 마스크 패턴(120)을 마스크로 N+ 이온을 주입하여 수직형 홈(H2) 바닥의 P형 웰(102)에 N+ 제2접합영역(106)을 형성한다.
삭제
도 2f를 참조하면, 상기 등방성 공간부(H3)을 매립하도록 게이트 도전막(104)을 형성한다. 그리고 나서, 게이트 도전막(104)을 에치백(Etch-Back)하여 게이트 도전막(104)을 등방성 공간부(H3) 내부에 잔류시키어 수직형 게이트(G)를 형성한다.
이때, 수직형 게이트(G)는 등방성 공간부(H3)가 형성된 P형 웰(102)의 측면을 감싸는 환형 구조를 갖는다.
도 2g를 참조하면, 마스크 패턴(120)을 제거하고 상기 수직형 홈(H2)의 측면에 스페이서(112)를 형성하고, 상기 수직형 홈(H2)의 표면으로부터 상기 N+ 제2접합영역(106)의 하부까지 연장되는 비아 패턴 형상의 절연막(114)을 형성하여 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자(100)를 완성한다.
삭제
전술한 바와 같이 본 발명은 P+ 폴리실리콘막에 의해 N+ 드레인 접합 영역 상부의 P형 웰 필라 부분, 즉 셀 트랜지스터의 바디와 N+ 드레인 접합 영역 하부의 P형 웰이 전기적으로 연결되므로, P형 웰과 N+ 드레인 접합 영역의 경계지역에서 공핍층이 형성되더라도 셀 트랜지스터의 바디가 플로팅되는 현상을 방지할 수 있다.
따라서, 상기 셀 트랜지스터의 바디에서의 홀이 N+ 드레인 접합 영역 하부의 P형 웰로 빠져나가지 못하고 셀 트랜지스터의 바디에 쌓이게 되어 발생하는 소자 특성 열화를 방지할 수 있다.
삭제
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자를 설명하기 위해 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.

Claims (14)

  1. 수직형 홈 및 상기 수직형 홈의 하부 측면에 형성된 등방성 공간부를 갖는 P형 웰;
    상기 등방성 공간부에 충진되는 게이트;
    상기 수직형 홈 양측의 P형 웰의 표면부에 형성된 N+ 제1접합영역;
    상기 게이트 하부의 P형 웰에 형성된 N+ 제2접합영역; 및
    상기 N+ 제2접합영역 상부의 P형 웰과 상기 N+ 제2접합영역 하부의 P형 웰이 전기적으로 연결되도록 N+ 제2접합영역 위의 P형 웰에서부터 상기 N+ 제2접합영역 아래의 P형 웰까지 연장되도록 형성된 필라형 P+ 폴리실리콘막;
    을 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트는 상기 등방성 공간부가 형성된 P형 웰의 측벽을 감싸는 환형으로 형성된 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.
  3. 제 1 항에 있어서,
    상기 N+ 제1 및 제2접합영역은 각각 소오스 영역 및 드레인 영역을 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.
  4. 제 1 항에 있어서,
    상기 수직형 홈의 상부면으로부터 상기 N+ 제2접합영역 아래까지 연장되게 형성된 절연막을 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 P+ 폴리실리콘막은 1019∼1021/㎤의 농도를 갖는 것을 특징으로 하는 수직형 트랜지스터를 갖는 반도체 소자.
  7. P형 웰 내에 필라형의 P+ 폴리실리콘막을 형성하는 단계;
    상기 필라형의 P+ 폴리실리콘막 양측 P형 웰에 수직형 홈을 형성하고 상기 수직형 홈 사이의 P형 웰의 표면에 N+ 제1접합영역을 형성하고, 상기 수직형 홈의 하부 측면에 등방성 공간부를 형성하는 단계;
    상기 수직형 홈 하부의 상기 P형 웰에 N+ 제2접합영역을 형성하는 단계; 및
    상기 등방성 공간부에 게이트를 형성하는 단계;
    를 포함하며,
    상기 P+ 폴리실리콘막은 상기 N+ 제2접합영역 상부의 P형 웰과 상기 N+ 제2 접합영역 하부의 P형 웰이 전기적으로 연결되도록 상기 N+ 제2접합영역 위의 P형 웰에서부터 상기 N+ 제2접합영역 아래의 P형 웰까지 연장되도록 형성되는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 P형 웰에 필라형의 P+ 폴리실리콘막을 형성하는 단계는,
    상기 P형 웰에 필라형의 홈을 형성하는 단계; 및
    상기 홈에 P+ 폴리실리콘막을 매립하는 단계;
    를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 P형 웰에 홈을 형성하는 단계는,
    상기 홈을 1∼50㎚의 선폭 및 100∼500㎚의 깊이로 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
  10. 삭제
  11. 제 7 항에 있어서,
    상기 P+ 폴리실리콘막은 1019∼1021/㎤의 농도로 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 게이트는 상기 등방성 공간부가 형성된 P형 웰의 측벽을 감싸는 환형으로 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 N+ 제1 및 제2접합영역은 각각 소오스 영역 및 드레인 영역으로 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
  14. 제 7 항에 있어서,
    상기 게이트를 형성하는 단계 후,
    상기 수직형 홈의 상부면으로부터 상기 N+ 제2접합영역 아래까지 연장되도록 절연막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
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