KR100734313B1 - 수직 채널을 갖는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

활성 필라(pilla)를 둘러싸는 게이트 전극과, 상기 게이트 전극 간을 연결하는 워드 라인의 계면 접촉 저항을 감소시킬 수 있는 수직 채널을 갖는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 수직 채널을 갖는 반도체 소자는 반도체 기판의 주표면에 대해 수직인 방향으로 연장되는 다수의 활성 필라를 포함한다. 상기 활성 필라의 외주에 상기 동일 열(또는 동일 행)에 위치하는 활성 필라간을 연결하는 워드 라인 구조체가 형성되어 있으며, 상기 워드 라인 구조체를 중심으로 상하의 활성 필라에 탑 및 바텀 소오스/드레인 영역이 형성되어 있다.
수직 채널, 접촉 계면, 저항, 게이트 전극, 워드 라인

Description

수직 채널을 갖는 반도체 소자 및 그 제조방법{Semiconductor device having vertical channel and method of manufacturing the same}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 수직 채널을 갖는 반도체 소자의 평면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 수직 채널을 갖는 반도체 소자의 단면도로서, 상기 도 1a 내지 도 1g와 대응하여 x-x'선으로 절단하여 나타낸 단면도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 수직 채널을 갖는 반도체 소자의 단면도로서, 상기 도 1a 내지 도 1g와 대응하여 y-y'선으로 절단하여 나타낸 단면도이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 수직 채널을 갖는 반도체 소자의 단면도로서, 상기 도 1a 내지 도 1g와 대응하여 z-z'선으로 절단하여 나타낸 단면도이다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 수직 채널을 갖는 반도체 소자를 나타낸 평면도이다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 수직 채널을 갖는 반도체 소자의 단면도로서, 상기 도 5a 내지 도 5e와 각각 대응하여 x-x'선으로 절단하여 나타낸 단면도이다.
도 7a 내지 도 7e는 본 발명의 다른 실시예에 따른 수직 채널을 갖는 반도체 소자의 단면도로서, 상기 도 5a 내지 도 5e와 각각 대응하여 y-y'선으로 절단하여 나타낸 단면도이다.
도 8a 및 8b는 본 발명의 또 다른 실시예에 따른 다마신 방식에 의한 수직 채널을 갖는 반도체 소자의 평면도이다.
도 9a 내지 도 9c는 본 발명의 또 다른 실시예에 따른 다마신 방식에 의한 수직 채널을 갖는 반도체 소자의 단면도로서, 상기 도 8a 및 도 8b의 x-x'선을 따라 절단하여 나타낸 단면도이다.
도 10a 내지 도 10c는 본 발명의 또 다른 실시예에 따른 다마신 방식에 의한 수직 채널을 갖는 반도체 소자의 단면도로서, 상기 도 8a 및 도 8b의 y-y'선을 따라 절단하여 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100,200 : 반도체 기판 140,230 : 활성 필라
130,220 : 바텀 소오스/드레인 영역 150,222 : 비트 라인
161a, 245a : 환형 게이트 전극 161c,245c : 워드 라인
본 발명은 수직 채널을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 보 다 구체적으로는, 게이트 전극과 워드 라인의 계면 저항을 감소시킬 수 있는 수직 채널을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적 밀도가 증가됨에 따라, 한정된 공간에 더 많은 수의 소자를 집적시키기 위하여 MOS 트랜지스터의 크기 즉, MOS 트랜지스터의 채널 길이가 감소되고 있다. 그런데, 이와 같이 MOS 트랜지스터의 채널 길이를 감소시키게 되면, 반도체 소자의 집적 밀도는 증가되나, 부수적으로 드레인 유기 장벽 저하(DIBL:drain induced barrier lowering), 핫 캐리어 이펙트(hot carrier effect) 및 펀치 스루(punch through) 등과 같이 반도체 소자를 비정상적으로 구동시키는 단채널 효과(short channel effect)가 발생된. 현재에는 상기한 단채널 효과를 방지하기 위하여, 접합 영역의 깊이를 감축시키는 방법 및 채널 영역에 그루브(groove)를 형성하여 상대적으로 채널 길이를 연장하는 방법 등 다양한 방법이 연구, 개발되고 있다.
그런데, DRAM(dynamic random access memory)과 같은 반도체 메모리 소자의 경우, 집적 밀도가 기가 비트(giga bit)대에 육박함에 따라, 노광 한계치 이하의 채널 길이를 갖는 MOS 트랜지스터가 요구되고 있다. 이로 인하여, 사실상 소오스 및 드레인을 동일 평면상에 형성시키는 플래너(planner) 타입의 MOS 트랜지스터를 기가 비트 대 메모리 소자에 적용하기 어렵다.
이에 따라, 소오스 및 드레인 영역을 게이트 전극을 중심으로 상하에 배치시켜서 수직 채널을 유도하는 수직 채널 반도체 소자가 제안되었다.
수직 채널 반도체 소자(혹은 수직 채널 MOS 트랜지스터)는 반도체 기판의 주 표면에 대하여 수직으로 연장되는 활성 필라(pillar)를 포함한다. 상기 활성 필라의 주위에 게이트 전극이 형성되고, 상기 게이트 전극을 중심으로 상기 활성 필라의 탑(top) 부분 및 바텀(bottom) 부분에 각각 소스/드레인 영역이 형성되어, 반도체 기판의 주 표면(main surface)에 대하여 수직인 채널이 형성된다. 그러므로, MOS 트랜지스터의 면적이 감소되더라도, 채널 길이에 구애받지 않는다.
또한, 이와 같은 수직 채널을 갖는 반도체 소자는 활성 필라를 둘러싸는 게이트 전극에 의해 상기 바텀 소오스/드레인 영역에 자기 정렬 방식으로 비트 라인이 형성되며, 상기 동일 열(혹은 동일 행)에 위치하는 게이트 전극들이 전기적으로 연결되도록 워드 라인이 형성된다.
그런데, 상기한 수직 채널을 갖는 반도체 소자는 게이트 전극에 의해 비트 라인이 자기 정렬적으로 형성됨에 따라, 게이트 전극과 워드 라인이 개별적으로 형성되고 있다. 이로 인해 게이트 전극과 워드 라인이 비록 동일한 물질로 형성된다고 하여도, 이들 둘 사이에 접촉 계면이 발생되어 접촉 저항을 증대시킨다.
즉, 상기한 수직 채널을 갖는 반도체 소자의 워드 라인 전체 저항(RT)은 하기의 식 1로 표시될 수 있다.
(식 1)
RT= RWL+RG+RInterface
여기서, 상기 RWL은 워드 라인 저항이고, RG는 게이트 전극 저항이고, RInterface는 워드 라인과 게이트 전극의 계면 접촉 저항을 나타낸다.
상기 식에서와 같이, 워드 라인의 전체 저항(RT)은 워드 라인과 게이트 전극의 계면 접촉 저항(RInterface)에 영향을 받으며, 상기 계면 접촉 저항(RInterface)은 상당히 큰 값을 갖는 것으로 알려져 있어, 워드 라인의 신호 지연을 유발한다.
이에 의해 워드 라인 및 게이트 전극의 계면 접촉 저항을 감소시키어, 전체 선택 신호의 지연을 방지할 수 있는 수직 채널을 갖는 반도체 소자가 절실히 요구되고 있다.
따라서, 본 발명의 목적은 신호 지연을 감소시킬 수 있는 수직 채널을 갖는 반도체 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 필라를 둘러싸는 게이트 전극과, 상기 게이트 전극 간을 연결하는 워드 라인의 계면 접촉 저항을 감소시킬 수 있는 수직 채널을 갖는 반도체 소자를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 게이트 전극과 워드 라인간의 계면 접촉 저항을 감소시킬 수 있는 수직 채널을 갖는 반도체 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 수직 채널을 갖는 반도체 소자는 반도체 기판의 주표면에 대해 수직인 방향으로 연장되는 다수의 활성 필라를 포함한다. 상기 활성 필라의 외주에 상기 동일 열(또는 동일 행)에 위치하 는 활성 필라간을 연결하는 워드 라인 구조체가 형성되어 있으며, 상기 워드 라인 구조체를 중심으로 상하의 활성 필라에 탑 및 바텀 소오스/드레인 영역이 형성되어 있다.
상기 워드 라인 구조체는 상기 활성 필라의 외주를 감싸는 환형 게이트 전극, 및 상기 동일 열(또는 동일 행)에 위치하는 활성 필라의 외주에 형성되는 환형 게이트 전극간을 연결하는 워드 라인을 포함하며, 상기 환형 게이트 전극과 워드 라인은 경계 없이 일체로 구성된다.
또한, 본 발명의 다른 실시예에 따른 수직 채널을 갖는 반도체 소자는 반도체 기판 및 상기 반도체 기판의 주 표면에 대해 수직인 방향으로 연장되며 열방향 및 행방향으로 일정 간격을 가지고 배열되는 다수의 활성 필라를 포함한다. 상기 활성 필라의 측벽 소정 부분에 상기 활성 필라를 감싸도록 환형 게이트 전극이 형성되고, 상기 환형 게이트 전극 상부의 활성 필라에 탑 소오스/드레인 영역이 형성되며, 상기 환형 게이트 전극 하부의 활성 필라에 형성되는 바텀 소오스/드레인 영역이 형성되어 수직 채널이 형성된다. 또한, 상기 동일 열(동일 행)에 위치하는 활성 필라의 환형 게이트 전극간을 연결하도록 워드 라인이 형성되며, 상기 바텀 소오스/드레인 영역과 전기적으로 연결되면서 상기 워드 라인과 교차하는 방향으로 비트 라인이 연장된다. 이때, 상기 환형 게이트 전극과 워드 라인은 경계 없이 일체로 구성된다.
또한, 본 발명의 다른 견지에 따른 수직 채널 반도체 소자의 제조방법은 다음과 같다. 먼저, 열 방향 및 행 방향으로 일정 간격을 가지고 배열되는 다수의 활 성 필라를 갖는 반도체 기판을 준비한다. 상기 활성 필라의 측벽 소정 부분에 등방성 공간부를 형성한다음, 상기 등방성 공간부 및 상기 활성 필라 사이의 공간이 매립되도록 평탄화된 도전 물질층을 형성한다. 그리고 나서, 상기 도전 물질층 및 상기 활성 필라 상부의 소정 부분에 워드 라인 마스크 패턴을 형성한 다음, 상기 워드 라인 마스크 패턴을 마스크로 하여 상기 도전 물질층을 식각하여, 상기 등방성 공간부내에 환형 게이트 전극을 형성함과 동시에 워드 라인을 형성한다.
상기 다수의 필라를 형성하는 단계 및 상기 활성 필라내에 등방성 공간부를 형성하는 단계는, 상기 반도체 기판상에 패드 산화막을 포함하는 하드 마스크 패턴을 열방향 및 행방향에 대해 등간격으로 형성하는 단계, 상기 하드 마스크 패턴의 형태로 상기 반도체 기판을 제 1 깊이만큼 식각하는 단계, 상기 하드 마스크 패턴 및 상기 노출된 반도체 기판의 측벽에 제 1 절연 스페이서를 형성하는 단계, 상기 하드 마스크 패턴 및 상기 제 1 절연 스페이서를 마스크로 이용하여 상기 반도체 기판을 상기 제 1 깊이보다 큰 제 2 깊이로 비등방성 식각하는 단계, 및 상기 하드 마스크 패턴 및 상기 제 1 절연 스페이서를 마스크로 이용하여, 상기 노출된 반도체 기판의 측벽을 등방성 식각하여, 등방성 공간부를 형성하는 단계를 포함할 수 있다.
상기 반도체 기판을 비등방성 식각하는 단계와, 상기 노출된 반도체 기판의 측벽을 등방성 식각하는 단계 사이에, 상기 하드 마스크 패턴 양측의 노출된 반도체 기판에 불순물을 주입하여 바텀 소오스/드레인 영역을 형성하는 단계, 상기 바텀 소오스/드레인 영역과 전기적으로 연결되도록 도전 라인을 형성하는 단계, 상기 바텀 소오스/드레인 영역 및 상기 도전 라인을 포함하는 반도체 기판을 소정 부분 식각하여, 상기 서로 다른 행에 위치하는 필라간을 소자 분리시킴과 동시에, 행 방향과 평행하는 비트 라인을 한정하는 단계, 상기 필라들 사이의 공간이 충진되도록 층간 절연막을 형성하는 단계, 및 상기 층간 절연막을 에치백하여 상기 필라의 측벽을 노출시키는 단계를 더 포함할 수 있다.
상기 등방성 공간부를 형성하는 단계와, 도전 물질층을 형성하는 단계 사이에, 상기 등방성 공간부에 희생 게이트 절연막을 포함하는 희생 게이트 전극을 형성하는 단계, 상기 희생 게이트 전극 양측의 노출된 반도체 기판에 불순물을 주입하여 바텀 소오스/드레인 영역을 형성하는 단계, 상기 바텀 소오스/드레인 영역과 전기적으로 콘택되도록 비트 라인을 형성하는 단계, 상기 활성 필라 사이가 충진되도록 층간 절연막을 형성하는 단계, 상기 층간 절연막을 상기 희생 게이트 전극의 측부가 노출되도록 에치백하는 단계, 및 상기 희생 게이트 전극을 제거하는 단계를 더 포함할 수 있다.
상기 워드 라인을 형성하는 단계는, 상기 워드 라인 마스크 패턴에 의해 상기 도전 물질층을 비등방성 식각하는 단계, 상기 워드 라인 마스크 패턴을 제거하는 단계, 및 상기 잔류하는 도전 물질층을 소정 두께만큼 에치백하는 단계를 더 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 수직 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판상에 행방향 및 열방향으로 등간격을 가지고 배열된 다수의 필라를 형성한다음, 상기 각각의 서로 다른 행에 위치하는 필라간을 소자 분리하여 활성 필라를 한정한다. 상기 활성 필라 사이에 층간 절연막을 매립한다음, 상기 동일 열에 위치하는 다수의 활성 필라가 노출되도록 상기 층간 절연막을 소정 두께만큼 식각한다. 그 후, 상기 노출된 등방성 공간부 표면에 게이트 절연막을 형성하고 나서, 상기 노출된 활성 필라의 측벽을 등방성 식각하여 등방성 공간부를 형성한다. 상기 활성 필라의 등방성 공간부 및 상기 층간 절연막에 의해 활성 필라 사이의 공간이 매립되도록 다마신 방식으로 도전 물질을 형성한다음, 상기 도전 물질을 소정 두께만큼 에치백하여 등방성 공간부내에 환형 게이트 전극을 형성함과 동시에 상기 환형 게이트 전극과 일체이며 상기 동일 열에 위치하는 활성 필라의 환형 게이트 전극을 연결하는 워드 라인을 형성한다.
본 발명에 의하면, 활성 필라를 둘러싸는 환형의 게이트 전극과 워드 라인이 동시에 형성됨에 따라 서로간에 경계가 존재하지 않게 되어, 게이트 전극과 워드 라인의 접촉 계면이 발생되지 않는다. 이에 따라 접촉 저항을 감소시킬 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 설명하도록 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 수직 채널을 갖는 반도체 소자의 평면도이다. 도 2a 내지 도 2h는 상기 도 1a 내지 도 1g와 대응하여 x-x'선으로 절단하여 나타낸 단면도이다. 도 3a 내지 도 3h는 상기 도 1a 내지 도 1g와 대응하여 y-y'선으로 절단하여 나타낸 단면도이며, 도 4a 내지 도 4h는 상기 도 1a 내지 도 1g와 대응하여 z-z'선으로 절단하여 나타낸 단면도이다.
먼저, 도 1a, 도 2a, 도 3a 및 도 4a를 참조하여, 반도체 기판(100) 상부에 패드 산화막(105)을 형성하고, 패드 산화막(105)상에 복수의 하드 마스크 패턴(110)을 공지의 방식으로 형성한다. 여기서, 하드 마스크 패턴(110)은 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있다. 또한, 상기 복수의 하드 마스크 패턴(110)은 x-x' 방향(이하, 행 방향) 및 y-y' 방향(이하, 열 방향)으로 각각 일정 간격 이격되어 있다. 상기 하드 마스크 패턴(110)의 일변의 폭은 예를 들어, 최소 선폭 사이즈(minimum feature size:1F)를 가질 수 있고, 상기 이웃하는 하드 마스크 패턴(110)과의 간격 역시 상기 하드 마스크 패턴(110)의 폭과 동일한 1F를 가질 수 있다. 이에 따라, 1개의 하드 마스크 패턴(110)을 구비하는 1개의 단위 셀 영역(unit cell)이 점유하는 셀 면적은 4F2가 된다.
하드 마스크 패턴(110)을 마스크로 이용하여, 노출된 반도체 기판(100)을 비교적 얕은 깊이로, 예컨대, 약 100 내지 300Å 정도로 식각한다. 다음, 하드 마스크 패턴(110) 및 노출된 반도체 기판(100)의 측벽을 포위하도록 제 1 절연 스페이서(115)를 형성한다. 하드 마스크 패턴(110) 및 제 1 절연 스페이서(115)를 마스크 로 하여, 반도체 기판(100)을 소정 깊이, 예컨대 800 내지 1500Å 깊이로 건식 식각하여, 상부 필라(혹은 예비 필라:100a)를 형성한다.
연이어, 노출된 상부 필라(100a)의 측벽을 상기 제 1 절연 스페이서(115)를 마스크로 하여 등방성 식각을 하여, 등방성 공간부(s1)을 형성한다. 상기 등방성 공간부(s1)를 형성하기 위한 상부 필라(100a)의 등방성 식각은 예컨대 150 내지 500Å 정도 진행됨이 바람직하다. 상기 제 1 절연 스페이서(115)는 상기 등방성 공간부(s1)를 상부 필라(100a)의 상부로 부터 일정 거리 이격된 부분에 위치시키기 위하여 제공된다.
등방성 공간부(s1)가 마련된 반도체 기판(100) 표면에 희생 게이트 절연막(120)을 형성한다. 희생 게이트 절연막(120)이 형성된 반도체 기판(100) 상부에 게이트 물질, 예컨대, n형 불순물이 도핑된 폴리실리콘막, p형 불순물이 도핑된 폴리실리콘막, 실리콘 게르마늄층, 금속막 또는 금속 실리사이드막을 상기 등방성 공간부(s1)가 충진될 수 있을 정도의 두께로 증착한다. 그 후, 상기 하드 마스크 패턴(110) 및 희생 게이트 절연막(120)이 노출되도록 상기 게이트 물질을 비등방성 에치백 하여, 상기 상부 필라(100a)의 공간부(s1)내에, 상부 필라(100a)를 포위하는 희생 게이트 전극(125)을 형성한다. 이어서, 희생 게이트 전극(125)으로 둘러싸여진 상부 필라(100a) 사이의 반도체 기판(100)에 불순물 예컨대, 인 이온(31P) 또는 비소(75As) 이온을 주입하여, 바텀 소오스/드레인 영역(130)을 형성한다. 이때, 불순물이 이온 주입되는 반도체 기판(100)의 표면은 상기 희생 게이트 절연막(120)으로 덮혀 있다.
도 1b, 도 2b, 도 3b 및 도 4b를 참조하여, 상기 제 1 절연 스페이서(115) 및 희생 게이트 전극(125) 측벽에 제 2 절연 스페이서(135)를 형성한다. 이때, 상기 제 2 절연 스페이서(135)를 형성하기 이전에, 상기 제 1 절연 스페이서(115)와 희생 게이트 전극(125)의 측벽에는 실리콘 질화막으로 된 캡핑층(132)을 더 형성함이 바람직하다. 제 2 절연 스페이서(135)는 상기 제 1 절연 스페이서(135)와 마찬가지로 실리콘 산화막으로 형성될 수 있으며, 상기 제 2 절연 스페이서(135)를 마스크로 이용하여, 상기 노출된 바텀 소오스/드레인 영역(130)을 포함하는 반도체 기판(100)의 소정 부분을 선택된 깊이만큼 식각하여, 활성 필라(140)를 형성한다. 상기 활성 필라(140)의 형성으로, 행별로 바텀 소오스/드레인 영역(130)이 분리되어, 행 별로 소자 분리가 이루어진다. 그 후, 활성 필라(140) 사이의 노출된 반도체 기판(100)에 선택적으로 매몰 비트 라인(150)을 형성한다. 매몰 비트 라인(150)은 예를 들어, 전이 금속막을 증착한다음 선택적 실리사이드 공정에 의해 형성될 수 있으며, 상기 희생 게이트 전극(125) 및 그 측벽에 위치하는 제 2 절연 스페이서(135)에 의해 자기 정렬 방식으로 형성된다. 이러한 매몰 비트 라인(150)은 균일한 선폭을 갖는 제 2 절연 스페이서(135)에 의해 한정되므로, 균일한 폭을 갖게 되며, 이에 의해 균일한 저항 분포를 가질 수 있다. 그리고 나서, 반도체 기판(100) 결과물 상부에 제 1 층간 절연막(155)을 증착한다음, 하드 마스크막(110)이 노출되도록 평탄화한다. 이때, 상기 제 1 층간 절연막(155)은 상기 제 2 절연 스페이서(135)와 동일한 식각 선택비를 갖는 것이 바람직하다.
도 1c, 도 2c, 도 3c 및 도 4c를 참조해서, 상기 제 2 절연 스페이서(135)를 포함하는 제 1 층간 절연막(155)을 상기 희생 게이트 전극(125)의 측벽 부분이 일부분 노출되도록 소정 두께만큼 식각한다. 제 1 층간 절연막(155)의 식각은 습식 식각 방식으로 진행됨이 바람직하며, 도 4c에서 점선 부분은 식각전 제 1 층간 절연막(155)의 상부 표면을 나타내는 것이고, 각 도면에서 도면 부호 155a는 식각 처리된 제 1 층간 절연막을 나타낸다. 이때, 상기 캡핑층(132)은 상기 제 1 층간 절연막(155)을 습식 식각하는 공정시, 제 1 절연 스페이서(115) 및 희생 게이트 절연막(120)의 리프팅(lifting) 현상을 방지하는 역할을 한다.
도 2d, 도 3d 및 도 4d를 참조하여, 상기 캡핑층(132)을 공지의 방식으로 선택적으로 제거한다음, 노출된 희생 게이트 전극(125)을 선택적으로 제거하여, 활성 필라(140)내에 등방성 공간부(s1)가 다시 마련된다. 이때, 바텀 소오소/드레인 영역(130) 및 매몰 비트 라인(150)은 제 1 층간 절연막(155a)에 의해 차폐되어 있다.
도 1d, 도 2e, 도 3e 및 도 4e를 참조하여 설명하면, 상기 노출된 희생 게이트 절연막(120)을 공지의 방식으로 제거한 다음, 게이트 절연막(158)을 형성한다. 게이트 절연막(158)은 증착 방식 또는 산화 방식에 의해 형성될 수 있으며, 실리콘 산화막(SiO2), 하프늄 산화막(HfO2), 탄탈륨 산화막(Ta2O5), ON(oxide/nitride)막 또는 ONO(oxide/nitride/oxide)막 등이 이용될 수 있다.
그 후, 상기 활성 필라(140)내의 등방성 공간부(s1) 및 상기 활성 필라(140) 사이의 공간이 충분히 매립되도록 워드 라인 물질(160)을 증착한 다음, 상기 하드 마스크 패턴(110)의 상부 표면이 노출되도록 상기 워드 라인 물질(160)을 평탄화한다. 상기 워드 라인 물질(160)은 n형 또는 p형 불순물이 도핑되어 있는 폴리실리콘 막, 전이 금속막, 전이 금속 실리사이드막 또는 이들의 적층막이 이용될 수 있다. 다음, 워드 라인 물질(160) 상부에 제 1 워드 라인 마스크 패턴(165)을 형성한다. 제 1 워드 라인 마스크 패턴(165)은 비트 라인(150)과 수직을 이루는 방향 예컨대, 열 방향으로 연장될 수 있다. 상기 제 1 워드 라인 마스크 패턴(165)은 적어도 하나의 활성 필라(140) 열(column)을 차폐하도록 형성될 수 있으며, 예컨대, DRAM과 같은 메모리 소자의 경우 각각의 열마다 제 1 워드 라인 마스크 패턴(165)이 형성될 수 있다. 아울러, 상기 제 1 워드 라인용 마스크 패턴(165)은 포토레지스트막 또는 하드 마스크막이 이용될 수 있다.
다음, 도 1e, 도 2f, 도 3f 및 도 4f를 참조하여, 상기 제 1 워드 라인용 마스크 패턴(165) 및 상기 하드 마스크 패턴(110)을 마스크로 이용하여, 상기 워드 라인 물질(160)을 비등방성 식각하므로써, 활성 필라(140)의 등방성 공간부(s1)에 형성되는 환형(環形) 게이트 전극(161a) 및 상기 환형 게이트 전극(161a)과 일체인 예비 워드 라인(161b)을 형성한다. 즉, 상기 제 1 워드 라인 마스크 패턴(165)이 존재하지 않는 부분에서는 상기 워드 라인 물질(160)이 하드 마스크 패턴(110)의 형태로 비등방성 식각되어 활성 필라(140)를 포위하는 환형 게이트 전극(161a)만이 형성되고, 제 1 워드 라인 마스크 패턴(165)이 존재하는 부분에서는 상기 환형 게이트 전극(161a)과 함께 제 1 워드 라인 마스크 패턴(165)의 형태로 연장되는 예비 워드 라인(161b)이 형성된다. 이때, 환형 게이트 전극(161a)과 예비 워드 라인(161b)은 동일 물질에 의해 동시에 형성되므로, 서로간에 접촉 계면이 발생되지 않는다. 그 후, 상기 제 1 워드 라인 마스크 패턴(165)을 제거한다. 게이트 전극 (161a) 및 예비 워드 라인(161b)이 형성된 반도체 기판(100) 결과물 상부에 제 2 층간 절연막(170)을 형성하고, 상기 하드 마스크 패턴(110)이 노출될 수 있도록 상기 제 2 층간 절연막(170)을 평탄화한다.
그 다음, 도 1f, 도 2g, 도 3g 및 도 4g를 참조하여, 상기 예비 워드 라인(161b)이 형성된 영역이 노출되도록 제 2 워드 라인 마스크 패턴(175)을 형성한다. 상기 제 2 워드 라인 마스크 패턴(175)은 상기 제 1 워드 라인 마스크 패턴(165)과 반대 위상을 가지므로써, 하나의 레티클(reticle, 혹은 마스크)을 이용하되 반대 타입의 포토레지스트를 이용하여 형성될 수 있다. 그 후, 노출된 예비 워드 라인(161b)을 소정 두께만큼 식각하여, 워드 라인(161c)을 형성한다. 이때, 상기 워드 라인(161c)의 상부 표면은 상기 활성 필라(140)의 상부 표면 보다는 낮은 위치에 위치하는 것이 바람직하며, 예컨대, 상기 환형 게이트 전극(161a)의 상부 표면과 같거나 낮을 수 있다. 이와 같이 게이트 전극(161a) 및 워드 라인(161c)은 상술한 바와 같이, 단일의 공정에 의해 형성되므로 서로간에 경계가 존재하지 않아, 접촉 저항이 감소된다.
그 후, 도 1g, 도 2h, 도 3h, 및 도 4h를 참조하여, 상기 제 2 워드 라인 마스크 패턴(175)을 공지의 방식으로 제거한다음, 노출된 상기 워드 라인(161c) 상부에 제 3 층간 절연막(180)을 매립한다. 이어서, 상기 하드 마스크 패턴(110)을 제거한 다음, 상기 활성 필라(140) 상면에 불순물을 주입하여, 탑(top) 소오스/드레인 영역(185)을 형성하여 수직 채널을 갖는 MOS 트랜지스터를 완성한다. 그 후, 상기 제 3 층간 절연막(180)을 평탄화한다.
이와 같은 본 발명의 실시예에 따르면, 희생 게이트 전극(125)을 형성하여 자기 정렬 방식으로 바텀 소오스/드레인 영역(130) 및 매몰 비트 라인(150)를 형성한다음, 희생 게이트 전극(125)을 제거한다. 그 후에, 희생 게이트 전극(125)이 형성되었던 영역에 환형 게이트 전극(161a) 및 상기 환형 게이트 전극(161a)들을 연결하는 워드 라인(161c)을 동시에 형성한다. 이에 따라, 게이트 전극(161a)과 워드 라인(161c) 사이에 접촉 계면이 존재하지 않아, 접촉 저항을 줄일 수 있다.
상기 실시예에서는 희생 게이트 전극(125)을 이용하여 환형 게이트 전극(161a) 및 워드 라인(161c)를 일체로 형성하였지만, 다음의 실시예에서는 희생 게이트 전극(125)을 형성하지 않고도 환형 게이트 전극(161a)과 워드 라인(161)을 일체로 제작할 수 있다.
첨부 도면 도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 수직 채널을 갖는 반도체 소자를 나타낸 평면도이고, 도 6a 내지 도 6e는 상기 도 5a 내지 도 5e와 각각 대응하여 x-x'선으로 절단하여 나타낸 단면도이다. 도 7a 내지 도 7e는 상기 도 5a 내지 도 5e와 각각 대응하여 y-y'선으로 절단하여 나타낸 단면도이다.
먼저, 도 5a, 도 6a 및 도 7a를 참조하여 본 발명의 다른 실시예에 대해 설명하면, 상기 상부 필라(200a)를 형성하기까지의 공정은 상술한 일 실시예와 동일하다. 본 실시예에서 도면 부호 200은 반도체 기판을, 205는 패드 산화막을, 210은 하드 마스크막을, 215는 제 1 절연 스페이서를 나타낸다. 그후 상부 필라(200a) 사이에 노출된 반도체 기판(200)에 공지의 방식으로 바텀 소오스/드레인 영역(220)을 형성한다음, 상기 바텀 소오스/드레인 영역(220)의 상부에 선택적으로 신호 라인 (222)을 형성한다. 신호 라인(222)은 이후 패터닝에 의해 비트 라인이 될 도전층으로, 상기 바텀 소오스/드레인 영역(220)상에 선택적으로 도전층(예컨대, 실리사이드막)을 형성하므로 얻어진다. 그 후에, 상부 필라(200a) 사이가 충진되도록 제 1 층간 절연막(225)을 형성한다. 상기 제 1 층간 절연막(225)은 상기 상부 필라(200a) 사이의 공간이 충분히 매립되도록 형성됨이 바람직하다.
도 5b, 도 6b 및 도 7b를 참조하여, 상기 제 1 층간 절연막(225) 상부에 비트 라인 한정용 마스크 패턴(도시되지 않음)을 공지의 포토리소그라피 공정에 의해 형성한다. 상기 비트 라인 한정용 마스크 패턴은 동일 행(예컨대, x-x' 방향)에 위치하는 하드 마스크 패턴(210)을 모두 커버할 수 있도록 각 행마다 형성된다. 상기 비트 라인 한정용 마스크 패턴의 형태로, 상기 제 1 층간 절연막(225) 및 바텀 소오스/드레인 영역(220)을 포함하는 반도체 기판(200)을 식각하여, 활성 필라(230) 및 비트 라인(222)이 한정된다. 이에 의해 서로 다른 행에 위치하는 활성 필라(230)들은 서로 전기적으로 분리된다. 그후, 상기 비트 라인 한정용 마스크 패턴을 공지의 방식으로 제거한다.
도 5c, 도 6c 및 도 7c를 참조하여, 활성 필라(230)가 구축된 반도체 기판(200) 상부에, 상기 활성 필라(230)간의 공간이 충분히 매립되도록 제 2 층간 절연막(235)을 형성한 다음, 상기 제 2 층간 절연막(235)을 상기 바텀 소오스/드레인 영역(220)이 노출되도록 에치백(etch back)한다. 상기 제 2 층간 절연막(230)의 에치백 공정에 의해, 상기 도 5c의 x-x' 방향, 즉 도 6c에서는 제 2 층간 절연막(235)이 보여지지 않게 되고, 도 5c의 y-y' 방향, 즉 도 7c에서는 상기 활성 필라 (230) 사이에 상기 제 2 층간 절연막(235)이 매립된다. 연이어, 상기 하드 마스크 패턴(210) 및 제 1 절연 스페이서(215)를 마스크로 이용하여 노출된 활성 필라(230)의 측벽을 소정 두께만큼 등방성 식각하여, 상기 활성 필라(230)의 측벽에 등방성 공간부(s1)을 형성한다.
다음, 도 5d, 도 6d 및 도 7d를 참조하여, 노출된 반도체 기판(200) 표면, 즉, 활성 필라(230)의 등방성 공간부(s1) 표면 및 상기 비트 라인(222)을 포함하는 바텀 소오스/드레인 영역(220) 표면에 게이트 산화막(240)을 형성한다. 그 후에, 상기 등방성 공간부(s1) 및 상기 활성 필라(230) 사이가 충분히 충진되도록 반도체 기판(200) 결과물 상부에 워드 라인 물질을 형성한다. 상기 워드 라인 물질은 불순물이 포함된 폴리실리콘막, 전이 금속막, 전이 금속 질화막, 전이 금속 실리사이드막 또는 상기 막들 중 적어도 하나 이상의 적층막이 이용될 수 있다. 다음, 상기 워드 라인 물질을 상기 하드 마스크 패턴(210)과 동일한 높이가 되도록 평탄화시킨다. 그리고 나서, 워드 라인 물질 상부에 워드 라인과 게이트 전극을 동시에 한정하기 위한 워드 라인 마스크 패턴(250)을 형성한다. 상기 워드 라인 마스크 패턴(250)은 비트 라인(222)과 수직을 이루면서, 동일 열에 배치된 하드 마스크 패턴(210)들을 모두 커버할 수 있도록 형성된다. 본 실시예에서는 모든 열마다 워드 라인 마스크 패턴(250)을 형성하였지만, 상술한 일 실시예에서와 같이 선택된 하나의 열에 워드 라인 마스크 패턴(250)을 형성할 수 있음은 물론이다. 이러한, 상기 워드 라인 마스크 패턴(245)은 포토레지스트막 또는 하드 마스크막이 이용될 수 있다. 다음, 상기 워드 라인 마스크 패턴(245)의 형태로 상기 워드 라인 물질을 비 등방성 식각하여, 상기 활성 필라(230)의 등방성 공간부(s1)에 매립되는 환형 게이트 전극(245a) 및 상기 비트 라인(222)와 직교하는 예비 워드 라인(245b)이 한정된다.
도 5e, 도 6e 및 도 7e를 참조해서, 상기 워드 라인 마스크 패턴(250)을 공지의 방식으로 제거한다. 그 다음, 상기 예비 워드 라인(245b)의 높이가 상기 환형 게이트 전극(245b)의 높이 수준이 되도록, 상기 예비 워드 라인(245b)을 소정 두께만큼 에치백하여, 워드 라인(245c)를 형성한다. 상기 워드 라인(245c)은 상기한 실시예와 마찬가지로 환형 게이트 전극(245a)과 동시에 형성됨에 따라, 게이트 전극(245a)의 접촉 계면이 존재하지 않으므로, 접촉 계면에서 발생되는 접촉 저항을 줄일 수 있다. 그 후, 이웃하는 활성 필라(230)간을 절연시킬 수 있도록 반도체 기판(200) 결과물 상부에 제 3 층간 절연막(255)을 형성한다. 후속의 공정은 도면에 제시하지 않았으나, 상술한 실시예와 마찬가지로, 하드 마스크 패턴을 제거하는 단계, 노출된 활성 필라(230) 상부에 탑 소오스/드레인 영역을 형성하는 단계를 진행하여 수직 채널을 갖는 반도체 소자를 형성한다.
또한, 상기 환형의 게이트 전극(245a) 및 워드 라인(245c)는 다마신(damascene) 방식으로도 형성될 수 있다. 도 8a 및 8b는 본 발명의 다른 실시예에 따른 다마신 방식에 의한 수직 채널을 갖는 반도체 소자의 평면도이고, 도 9a 내지 도 9c는 도 8a 및 도 8b의 x-x'선을 따라 절단하여 나타낸 단면도이고, 도 10a 내지 도 10c는 도 8a 및 도 8b의 y-y'선을 따라 절단하여 나타낸 단면도이다. 덧붙여, 본 실시예에서 도 8a, 도 9a 및 도 10a 이전의 공정은 상기 실시예의 도 5b, 도 6b 및 도 7b 까지와 동일하므로, 중복 설명은 배제할 것이며, 동일한 부분에 대해서는 동일한 부호를 부여할 것이다.
도 8a, 도 9a 및 도 10a를 참조하여, 활성 필라(230)가 구축된 반도체 기판(200) 상에 상기 활성 필라(230)간의 공간이 매립되도록 제 2 층간 절연막(235)을 증착한다음, 상기 제 2 층간 절연막(235)을 상기 하드 마스크 패턴(210)이 노출되도록 평탄화한다. 그리고 나서, 워드 라인 예정 영역이 노출될 수 있도록 상기 제 2 층간 절연막(235) 상부에 다마신 마스크 패턴(도시되지 않음)을 형성한다. 상기 다마신 마스크 패턴(도시되지 않음)은 비트 라인(222)과 교차하면서, 상기 동일 열에 위치하는 하드 마스크 패턴(210)들을 노출시킨다. 또한, 상기 활성 필라(230)의 측벽이 노출될 수 있도록, 상기 다마신 마스크 패턴에 의해 노출되는 폭(W1)은 상기 하드 마스크 패턴(210)의 폭(W2) 보다 큼이 바람직하다. 다음, 상기 다마신 마스크 패턴의 형태로 상기 제 2 층간 절연막(235)을 소정 두께만큼 비등방성 식각한다. 이때, 상기 제 2 층간 절연막(235)은 도 8a의 y-y' 방향(도 9a 참조)으로 볼 때, 상기 비트 라인(222) 상부에 상기 제 2 층간 절연막(235)이 소정 두께만큼 잔류할 수 있도록 식각됨이 바람직하다. 다음, 상기 다마신 마스크 패턴을 공지의 방식으로 제거한다. 상기 하드 마스크 패턴(210) 및 제 1 절연 스페이서(215)를 마스크로 이용하여, 상기 활성 필라(230)의 측벽을 등방성 식각하므로써, 상기 활성 필라(230)의 측벽에 등방성 공간부(s1)를 형성한다. 이에 의해, 상기 제 2 층간 절연막(235)내에 워드 라인 예정 영역(PW)이 형성된다.
다음, 도 8b, 도 9b 및 도 10b를 참조하면, 상기 노출된 활성 필라(230) 표 면에 게이트 산화막(240)을 공지의 방식으로 형성한다음, 상기 워드 라인 예정 영역(PW)이 마련된 제 2 층간 절연막(235) 상부에 상기 워드 라인 예정 영역(PW)이 충진되도록 워드 라인 물질(240)을 형성한다.
이어서, 상기 도 8b, 도 9c 및 도 10c에 도시된 바와 같이, 상기 워드 라인 물질(240) 및 상기 제 2 층간 절연막(235)을 상기 등방성 공간부(S1)이 시작되는 지점까지 에치백하여, 게이트 전극(245a) 및 게이트 전극(245a)과 일체인 워드 라인(245c)을 형성한다. 후속의 공정은 상기한 실시예와 동일하다.
본 실시예에서는 워드 라인 예정 영역(PW) 및 게이트 예정 영역(등방성 공간부)를 층간 절연막내에 미리 형성해놓은 다음, 상기 워드 라인 예정 영역(PW) 및 게이트 예정 영역(등방성 공간부)에 다마신 기법으로 워드 라인(245c) 및 게이트 전극(245a)를 동시에 형성한다. 이에 따라, 게이트 전극(245a)과 워드 라인(245c) 사이의 접촉 계면이 발생되지 않는다.
본 실시예들에서는 워드 라인을 y-y' 방향으로 연장시키고, 비트 라인을 x-x' 방향으로 연장시켰으나, 여기에 국한되지 않고, 상기 워드 라인을 x-x' 방향으로 연장시키고, 상기 비트 라인을 y-y'방향으로 연장시켜도 무관함은 당업자에게 자명하다.
또한, 본 발명의 실시예들에서는 매몰 비트 라인(150) 및 선택적 방식에 의해 형성되는 비트 라인(222)이 실시예에 국한 없이 모두 사용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면 활성 필라의 외주를 감싸도록 형성되는 환형 게이트 전극, 환형 게이트 전극을 중심으로 상하에 배치되는 바텀 및 탑 소오스/드레인 영역을 포함하는 수직 채널 트랜지스터에 있어서, 동일 열(혹은 동일 컬럼)에 위치하는 환형 게이트 전극들을 연결하는 워드 라인을 상기 환형 게이트 전극과 일체로 형성한다.
이에 의해 환형 게이트 전극과 워드 라인 사이의 접촉 계면이 존재하지 않게 되어, 접촉 계면에서 발생되는 접촉 저항이 발생되지 않는다. 따라서, 워드 라인의 전체 저항을 감소시킬 수 있어, 반도체 소자의 신호 전달 특성을 개선시킬 수 있다.

Claims (25)

  1. 반도체 기판;
    상기 반도체 기판의 주표면에 대해 수직인 방향으로 연장되는 다수의 활성 필라;
    상기 활성 필라의 외주를 감싸면서, 상기 동일 열(또는 동일 행)에 위치하는 활성 필라간을 연결하는 워드 라인 구조체; 및
    상기 워드 라인 구조체를 중심으로 상하의 활성 필라에 배치되는 탑 및 바텀 소오스/드레인 영역을 포함하는 수직 채널을 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 워드 라인 구조체는 상기 활성 필라의 외주를 감싸는 환형 게이트 전극; 및
    상기 동일 열(또는 동일 행)에 위치하는 활성 필라의 외주에 형성되는 환형 게이트 전극간을 연결하는 워드 라인을 포함하는 수직 채널을 갖는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 환형 게이트 전극과 상기 워드 라인은 경계 없이 일체로 구성되는 수직 채널을 갖는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 활성 필라는 열방향 및 행방향에 대해 제 1 폭을 가지는 제 1 영역;
    상기 제 1 영역의 하부에 위치되며 상기 제 1 영역보다 좁은 제 2 폭을 갖는 제 2 영역; 및
    상기 제 2 영역의 하부에 위치되며, 상기 제 2 폭보다는 큰 폭의 제 3 폭을 갖는 제 3 영역을 포함하며,
    상기 환형 게이트 전극은 상기 제 2 영역을 감싸도록 형성되는 수직 채널을 갖는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 바텀 소오스/드레인과 전기적으로 연결되면서 상기 워드 라인 구조체와 직교하는 방향으로 연장되는 비트 라인을 더 포함하는 수직 채널을 갖는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 반도체 기판은 소정의 셀 점유 면적을 가지며 열 방향 및 행방향을 따라 반복적으로 배치된 복수의 단위 셀을 포함하고,
    상기 활성 필라는 상기 단위 셀마다 하나씩 배치되어 있으며,
    상기 활성 필라의 열 방향 혹은 행 방향의 폭은 최소 피쳐 사이즈(minimum feature size:1F)인 것을 특징으로 하는 수직 채널을 갖는 반도체 소자.
  7. 제 6 항에 있어서, 상기 복수의 단위 셀은 각각 4F2의 셀 점유 면적을 가지는 수직 채널을 갖는 반도체 소자.
  8. 반도체 기판;
    상기 반도체 기판의 주 표면에 대해 수직인 방향으로 연장되며 열방향 및 행방향으로 일정 간격을 가지고 배열되는 다수의 활성 필라;
    상기 활성 필라의 측벽 소정 부분에 상기 활성 필라를 감싸도록 형성되는 환형 게이트 전극;
    상기 게이트 전극 상부의 활성 필라에 형성되는 탑 소오스/드레인 영역;
    상기 탑 소오스/드레인 영역과 채널을 형성하며, 상기 게이트 전극 하부의 활성 필라에 형성되는 바텀 소오스/드레인 영역;
    상기 동일 열(혹은 동일 행)에 위치하는 활성 필라의 환형 게이트 전극간을 연결하는 워드 라인; 및
    상기 바텀 소오스/드레인 영역과 전기적으로 연결되면서 상기 워드 라인과 교차하는 방향으로 연장되는 비트 라인을 포함하며,
    상기 환형 게이트 전극과 상기 워드 라인은 경계 없이 일체로 구성되는 수직 채널을 갖는 반도체 소자.
  9. 열 방향 및 행 방향으로 일정 간격을 가지고 배열되는 다수의 활성 필라를 갖는 반도체 기판을 제공하는 단계;
    상기 활성 필라의 측벽 소정 부분에 등방성 공간부를 형성하는 단계;
    상기 등방성 공간부 및 상기 활성 필라 사이의 공간이 매립되도록 평탄화된 도전 물질층을 형성하는 단계;
    상기 도전 물질층 및 상기 활성 필라 상부의 소정 부분에 워드 라인 마스크 패턴을 형성하는 단계; 및
    상기 워드 라인 마스크 패턴을 마스크로 하여 상기 도전 물질층을 식각하여, 상기 등방성 공간부내에 환형 게이트 전극을 형성함과 동시에 워드 라인을 형성하는 단계를 포함하는 수직 채널을 갖는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 활성 필라를 갖는 반도체 기판을 제공하는 단계 및 상기 활성 필라내에 등방성 공간부를 형성하는 단계는,
    상기 반도체 기판상에 패드 산화막을 포함하는 하드 마스크 패턴을 열방향 및 행방향에 대해 등간격으로 형성하는 단계;
    상기 하드 마스크 패턴의 형태로 상기 반도체 기판을 제 1 깊이만큼 식각하는 단계;
    상기 하드 마스크 패턴 및 상기 노출된 반도체 기판의 측벽에 제 1 절연 스페이서를 형성하는 단계;
    상기 하드 마스크 패턴 및 상기 제 1 절연 스페이서를 마스크로 이용하여 상기 반도체 기판을 상기 제 1 깊이보다 큰 제 2 깊이로 비등방성 식각하는 단계; 및
    상기 하드 마스크 패턴 및 상기 제 1 절연 스페이서를 마스크로 이용하여, 상기 노출된 반도체 기판의 측벽을 등방성 식각하여, 등방성 공간부를 형성하는 단계를 포함하는 수직 채널을 갖는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 반도체 기판을 비등방성 식각하는 단계와, 상기 노출된 반도체 기판의 측벽을 등방성 식각하는 단계 사이에,
    상기 하드 마스크 패턴 양측의 노출된 반도체 기판에 불순물을 주입하여 바텀 소오스/드레인 영역을 형성하는 단계;
    상기 바텀 소오스/드레인 영역과 전기적으로 연결되도록 도전 라인을 형성하는 단계;
    상기 바텀 소오스/드레인 영역 및 상기 도전 라인을 포함하는 반도체 기판을 소정 부분 식각하여, 상기 서로 다른 행에 위치하는 필라간을 소자 분리시킴과 동시에, 행 방향과 평행하는 비트 라인을 한정하는 단계;
    상기 필라들 사이의 공간이 충진되도록 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 에치백하여 상기 필라의 측벽을 노출시키는 단계를 더 포함하는 수직 채널을 갖는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서, 상기 등방성 공간부를 형성하는 단계와, 도전 물질층을 형성하는 단계 사이에,
    상기 등방성 공간부에 희생 게이트 절연막을 포함하는 희생 게이트 전극을 형성하는 단계;
    상기 희생 게이트 전극 양측의 노출된 반도체 기판에 불순물을 주입하여 바텀 소오스/드레인 영역을 형성하는 단계;
    상기 바텀 소오스/드레인 영역과 전기적으로 콘택되도록 비트 라인을 형성하는 단계;
    상기 활성 필라 사이가 충진되도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 상기 희생 게이트 전극의 측부가 노출되도록 에치백하는 단계; 및
    상기 희생 게이트 전극을 제거하는 단계를 더 포함하는 수직 채널을 갖는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 비트 라인을 형성하는 단계와, 상기 층간 절연막을 형성하는 단계 사이에,
    상기 하드 마스크 패턴 및 상기 희생 게이트 전극 측벽에 캡핑층을 형성하는 단계를 더 포함하는 수직 채널을 갖는 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 비트 라인을 형성하는 단계는,
    상기 바텀 소오스/드레인 영역을 포함하는 반도체 기판의 소정 부분을 식각하여, 상기 서로 다른 행에 위치하는 활성 필라간을 분리하는 단계; 및
    상기 활성 필라간의 분리에 의해 노출된 반도체 기판에 선택적으로 도전 라인을 형성하여 매몰 비트 라인을 형성하는 단계를 포함하는 수직 채널을 갖는 반도체 소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 비트 라인을 형성하는 단계는,
    상기 바텀 소오스/드레인 영역에 선택적으로 도전 라인을 형성하는 단계; 및
    상기 바텀 소오스/드레인 영역 및 상기 도전 라인을 포함하는 반도체 기판을 소정 부분 식각하여, 서로 다른 행에 위치하는 활성 필라간을 분리함과 동시에 비트 라인을 한정하는 단계를 포함하는 수직 채널을 갖는 반도체 소자의 제조방법.
  16. 제 12 항에 있어서,
    상기 희생 게이트 전극을 형성하는 단계 이후에,
    상기 희생 게이트 절연막을 제거하는 단계; 및
    상기 등방성 공간부 표면에 게이트 절연막을 형성하는 단계를 더 포함하는 수직 채널을 갖는 반도체 소자의 제조방법.
  17. 제 9 항에 있어서,
    상기 워드 라인을 형성하는 단계는,
    상기 워드 라인 마스크 패턴에 의해 상기 도전 물질층을 비등방성 식각하는 단계;
    상기 워드 라인 마스크 패턴을 제거하는 단계; 및
    상기 잔류하는 도전 물질층을 소정 두께만큼 에치백하는 단계를 더 포함하는 수직 채널을 갖는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 워드 라인 마스크 패턴은 동일한 열에 배치된 활성 필라 상부에 형성하는 수직 채널을 갖는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 워드 라인 마스크는 상기 활성 필라들이 이루는 다수의 열 중 적어도 한 열 이상에 배치되는 수직 채널을 갖는 반도체 소자의 제조방법.
  20. 제 17 항에 있어서,
    상기 잔류 도전 물질층을 에치백하는 단계는,
    상기 잔류 도전 물질층이 상기 환형 게이트 전극 보다 낮은 높이를 갖도록 에치백하는 것을 특징으로 하는 수직 채널을 갖는 반도체 소자의 제조방법.
  21. 제 9 항에 있어서,
    상기 활성 필라 상부에 불순물을 주입하여 탑 소오스/드레인 영역을 형성하는 단계를 더 포함하는 수직 채널을 갖는 반도체 소자의 제조방법.
  22. 반도체 기판상에 행방향 및 열방향으로 등간격을 가지고 배열된 다수의 필라를 형성하는 단계;
    상기 각각의 서로 다른 행에 위치하는 필라간을 소자 분리하여 활성 필라를 형성하는 단계;
    상기 활성 필라 사이에 층간 절연막을 매립하는 단계;
    상기 동일 열에 위치하는 다수의 활성 필라가 노출되도록 상기 층간 절연막을 소정 두께만큼 식각하는 단계;
    상기 노출된 등방성 공간부 표면에 게이트 절연막을 형성하는 단계;
    상기 노출된 활성 필라의 측벽을 등방성 식각하여 등방성 공간부를 형성하는 단계;
    상기 활성 필라의 등방성 공간부 및 상기 층간 절연막에 의해 활성 필라 사이의 공간이 매립되도록 다마신 방식으로 도전 물질을 형성하는 단계; 및
    상기 도전 물질을 소정 두께만큼 에치백하여 등방성 공간부내에 환형 게이트 전극을 형성함과 동시에, 상기 환형 게이트 전극과 일체이며 상기 동일 열에 위치 하는 활성 필라의 환형 게이트 전극을 연결하는 워드 라인을 형성하는 단계를 포함하는 수직 채널을 갖는 반도체 소자 및 그 제조방법.
  23. 제 22 항에 있어서,
    상기 활성 필라를 형성하는 단계와, 소자 분리하는 단계 사이에,
    상기 활성 필라 사이의 반도체 기판에 바텀 소오스/드레인 영역을 형성하는 단계; 및
    상기 바텀 소오스/드레인 영역과 전기적으로 연결되도록 도전 라인을 형성하는 단계를 포함하며,
    상기 소자 분리하는 단계에 의해 상기 도전 라인이 식각되어, 비트 라인이 한정되는 수직 채널을 갖는 반도체 소자의 제조방법.
  24. 제 22 항에 있어서,
    상기 활성 필라가 노출되도록 상기 층간 절연막을 식각하는 단계는,
    상기 층간 절연막 상부에 상기 활성 필라 부분이 노출되도록 워드 라인 마스크 패턴을 형성하는 단계;
    상기 워드 라인 마스크 패턴의 형태로 상기 층간 절연막을 소정 부분 식각하는 단계; 및
    상기 워드 라인 마스크 패턴을 제거하는 단계를 포함하는 수직 채널을 갖는 반도체 소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 워드 라인 마스크 패턴간의 간격은 상기 활성 필라의 폭보다 큰 것을 특징으로 하는 수직 채널을 갖는 반도체 소자의 제조방법.
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