KR100771871B1 - 수직 채널 트랜지스터를 구비한 반도체 소자 - Google Patents

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Abstract

수직 채널 트랜지스터를 구비한 반도체 소자를 제공한다. 상기 반도체 소자는 기판 및 상기 기판으로부터 상부 방향으로 연장된 복수개의 활성 필라들을 구비한다. 상기 활성 필라들은 채널부들을 각각 구비한다. 상기 활성 필라들은 홀수열 및 짝수열 내에서 제1피치로 배열되고, 상기 짝수열 내에 배열된 활성 필라들은 상기 홀수열 내에 배열된 활성 필라들에 대해 제2피치만큼 쉬프트되며, 상기 홀수열과 상기 짝수열은 제3피치로 배열된다.

Description

수직 채널 트랜지스터를 구비한 반도체 소자{Semiconductor device including vertical channel transistor}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 레아아웃도들이다.
도 2a 내지 도 2n는 도 1a 내지 도 1g의 절단선 X-X'를 따라 취해진 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
도 3a 내지 도 3n는 도 1a 내지 도 1g의 절단선 Y-Y'를 따라 취해진 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 레아아웃도들이다.
도 5a 내지 도 5d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 레아아웃도들이다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 레아아웃도들이다.
도 7은 개량전 기술에 따른 하드 마스크 패턴의 레이아웃도이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 기판 210 : 하드 마스크 패턴
P1 : 제1피치 P2 : 제2피치
P3 : 제3피치 B/L : 비트 라인
100a : 소자분리 트렌치 P : 활성 필라
110 : 채널부 230 : 서라운딩 게이트 전극
231 : 워드라인 250a : 스토리지 노드 전극
G : 그루브
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터를 구비한 반도체 소자에 관한 것이다.
게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 플래너 타입(plannar type)의 트랜지스터를 채용하는 반도체 소자에 있어서, 반도체 소자의 집적 밀도가 증가함에 따라 채널 길이를 감소시키고자 하는 시도가 계속되고 있다. 그러나, 채널 길이를 감소시키면 드레인 유기 장벽 저하(DIBL:drain induced barrier lowering), 핫 캐리어 효과(hot carrier effect) 및 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)가 발생할 수 있다. 이러한 단채널 효과를 방지하기 위하여, 접합 영역의 깊이를 감축시키는 방법 및 채널부에 그루브(groove)를 형성하여 상대적으로 채널 길이를 연장하는 방 법 등 다양한 방법이 제안되었다.
그러나, 반도체 메모리 소자, 특히, DRAM(dynamic random access memory)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라, 단채널 효과를 방지하기 위한 상기 시도들도 한계에 다다르고 있다.
이를 해결하기 위해, 기판에 대해 수직방향으로 채널을 구비하는 수직 채널 트랜지스터가 연구되고 있다. 이러한 수직 채널 트랜지스터의 제조에 있어서, 기판을 식각하여 채널 영역을 구비하는 활성 필라를 형성할 수 있다. 이러한 활성 필라의 피치는 매우 작고, 그의 상부면은 정방형인 것이 일반적이어서 포토리소그라피 공정의 난이도가 증가한다. 따라서, 고가의 포토리소그라피 장비를 사용하여야 하는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적도를 가지면서도 포토리소그라피 친화성을 갖는 수직 채널 트랜지스터를 구비하는 반도체 소자 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는 기판 및 상기 기판으로부터 상부 방향으로 연장된 복수개의 활성 필라들을 구비한다. 상기 활성 필라들은 채널부들을 각각 구비한다. 상기 활성 필라들은 홀수열 및 짝수열 내에서 제1피치로 배열되고, 상기 짝수열 내에 배열된 활성 필라들은 상기 홀수열 내에 배열된 활성 필라들에 대해 제2피치만 큼 쉬프트되며, 상기 홀수열과 상기 짝수열은 제3피치로 배열된다.
일 실시예에서, 상기 활성 필라들의 홀수행과 짝수행 사이에 워드라인이 배치될 수 있다. 상기 워드라인은 상기 홀수행에 위치한 활성 필라의 채널부의 일부분과 상기 짝수행에 위치한 활성 필라의 채널부의 일부분을 감싼다. 구체적으로, 상기 활성 필라들의 외주부에 상기 활성 필라들의 채널부들을 각각 감싸는 서라운딩 게이트 전극들이 제공되고, 이 경우 상기 워드라인은 상기 홀수행에 위치한 서라운딩 게이트 전극들과 상기 짝수행에 위치한 서라운딩 게이트 전극들에 전기적으로 접속할 수 있다. 상기 워드라인들은 제1피치로 배열될 수 있다.
일 실시예에서, 상기 기판 내에 상기 활성 필라들의 열들을 따라 각각 연장되는 비트라인들이 제공될 수 있다. 상기 비트라인들은 제3피치로 배열될 수 있다.
일 실시예에서, 상기 활성 필라들 상에 상기 활성 필라들에 각각 접속하는 스토리지 노드 전극들이 제공될 수 있다. 상기 스토리지 노드 전극들의 배열은 상기 활성 필라들의 배열과 같을 수 있다.
다른 실시예에서, 상기 활성 필라들의 홀수행과 짝수행 사이의 기판 내에 형성된 비트라인이 제공될 수 있다. 상기 비트라인은 상기 홀수행에 위치한 활성 필라들과 상기 짝수행에 위치한 활성 필라들에 접속한다. 상기 비트라인들은 제1피치로 배열될 수 있다. 이 때, 상기 열들을 따라 각각 연장되는 워드라인들이 배치될 수 있으며, 상기 워드라인들은 제3피치로 배열될 수 있다.
또 다른 실시예에서, 상기 스토리지 노드 전극들은 바둑판식으로 배열되되, 열과 행 내에서 각각 제1피치와 제3피치를 갖도록 배열될 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는 기판 및 상기 기판으로부터 상부 방향으로 연장된 복수개의 활성 필라들을 구비한다. 상기 활성 필라들은 채널부들을 각각 구비하며, 열과 행 내에서 각각 제1피치와 제3피치를 가지며 바둑판 형태로 배열된다. 상기 활성 필라들 상에 상기 활성 필라들에 각각 접속하는 스토리지 노드 전극들이 배치된다. 상기 스토리지 노드 전극들은 홀수열 및 짝수열 내에서 제1피치로 배열되고, 상기 짝수열 내에 배열된 스토리지 노드 전극들은 상기 홀수열 내에 배열된 스토리지 노드 전극들에 대해 제2피치만큼 쉬프트되며, 상기 홀수열과 상기 짝수열은 제3피치로 배열된다.
상기 제2피치는 상기 제1피치의 1/2일 수 있다. 또한, 상기 제1피치는 제3피치의 2/3배 내지 3/2배일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 레아아웃도들이다. 도 2a 내지 도 2n는 도 1a 내지 도 1g의 절단선 X-X'를 따라 취해진 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다. 도 3a 내지 도 3n는 도 1a 내지 도 1g의 절단선 Y-Y'를 따라 취해진 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
도 1a, 도 2a 및 도 3a를 참조하면, 기판(100)을 제공한다. 상기 기판(100)은 실리콘 단결정 기판, 에스오아이(Silicon On Insulator; SOI) 기판 또는 베이스 기판 상에 에피텍셜층이 형성된 에피텍셜 기판일 수 있다.
상기 기판(100) 상에 패드 산화막을 형성한다. 상기 패드 산화막은 열산화 방식으로 형성될 수 있다. 상기 패드 산화막 상에 하드 마스크막을 적층한다. 상기 하드 마스크막은 상기 패드 산화막 및 상기 기판에 대해 식각 선택비를 갖는 물질인 것이 바람직하다. 상기 하드 마스크막은 예를 들어, 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitride)일 수 있다. 이어서, 상기 하드 마스크막 상에 포토레지스트막을 형성하고, 상기 포토레지스트막을 제1 노광 패턴(미도시)이 그려진 제1 노광마스크(미도시)를 마스크로 노광하여 포토레지스트 패턴(미도시)을 형성한다. 그 후, 상기 포토레지스트 패턴을 마스크로 하여 상기 하드 마스크막 및 상기 패드 산화막을 식각한다. 그 결과, 하드 마스크 패턴들(210) 및 그 하부의 패드 산화막 패턴들(205)이 형성된다. 그 후, 상기 포토레지스트 패턴을 제거하여 상기 하드 마스크 패턴들(210)을 노출시킨다.
상기 하드 마스크 패턴들(210)은 열과 행으로 배열된다. 구체적으로, 상기 하드 마스크 패턴들(210)은 홀수열 및 짝수열 내에서 제1피치(P1)로 배열되되, 상기 짝수열 내에 배열된 하드 마스크 패턴들(210)은 상기 홀수열 내에 배열된 하드 마스크 패턴들(210)에 대해 제2피치(P2)만큼 쉬프트되어 배치된다. 상기 제2피치(P2)는 상기 제1피치(P1)의 1/2일 수 있다.
또한, 상기 홀수열과 상기 짝수열은 제3피치(P3)로 배열될 수 있다. 이 경우, 상기 하드 마스크 패턴들(210)의 홀수행은 상기 홀수열 내에 위치한 하드 마스크 패턴들(210)로 구성되고, 상기 하드 마스크 패턴들(210)의 짝수행은 상기 짝수열 내에 위치한 하드 마스크 패턴들(210)로 구성된다. 따라서, 상기 하드 마스크 패턴들(210)은 상기 홀수행 및 상기 짝수행 내에서 제3피치(P3)의 두배의 피치 즉, 2P3로 배열된다. 상기 제1피치(P1)는 상기 제3피치(P3)의 2/3배 내지 3/2배일 수 있다. 일 실시예로, 상기 제1피치(P1)는 상기 제3피치(P3)와 같을 수 있다. 여기서, 홀수과 짝수는 설명의 편의를 위해 정의된 것으로, 서로 바뀔 수도 있다.
이러한 하드 마스크 패턴들(210)을 형성하기 위한 상기 노광마스크는 도 1a에 도시된 하드 마스크 패턴들(210)의 배열과 같은 배열을 갖는 제1 노광 패턴들을 구비한다. 이 때, 임계 피치(Pcr)는 다음과 같은 식으로 계산할 수 있다.
Figure 112006036362112-pat00001
상기 식에서, Px는 x축 방향의 피치이고, Py는 y축 방향의 피치이다.
상기 수학식 1을 본 실시예에 적용하면, Px는 행 내에서의 하드 마스크 패턴(210)의 피치이므로 2P3이고, Py는 열 내에서의 하드 마스크 패턴(210)의 피치이므로 P1이다. 또한, 상기 제3피치(P3)와 상기 제1피치(P1)가 같고 상기 제1피치(P1)는 최소 피쳐 사이즈(F: minimum feature size)의 2배인 경우, Px=2P3=2P1=4F, Py=P1=2F이므로, 임계 피치(Pcr)를 상기 수학식1에 의해서 계산하면
Figure 112006036362112-pat00002
일 수 있다.
한편, 도 7은 개량전 기술에 따른 하드 마스크 패턴들의 배치를 나타낸 레이아웃도이다. 도 7을 참조하면, 하드 마스크 패턴들(21)은 바둑판식으로 배열되어, 홀수열과 짝수열 내에서 동일 피치 즉, 2F로 배열되며, 홀수행과 짝수행 내에서도 동일 피치 즉, 2F로 배열된다. 이 경우, 임계 피치(Pcr)를 상기 수학식1에 의해 계산하면 Px=2F, Py=2F이므로
Figure 112006036362112-pat00003
이다.
따라서, 본 실시예에 따른 임계 피치(도 1a의 Pcr)는 개량전 기술에 따른 임계 피치(도 7의 Pcr)에 비해 크다. 따라서, 본 실시예에 따를 때, 하드 마스크 패 턴들을 형성하기 위한 임계 피치가 완화되는 효과가 있다. 결과적으로, 하드 마스크 패턴들을 형성하기 위한 포토리소그라피 공정의 난이도가 감소할 수 있으며, 이에 따라 반도체 제조공정의 양산성이 향상될 수 있다.
도 1a에는 단위 셀 영역(C)이 표시된다. 상기 단위 셀 영역(C)의 한 변의 길이는 홀수열 또는 짝수열 내에서의 상기 하드 마스크 패턴들(210)의 피치 즉, 제1피치(P1)와 같고, 다른 한 변의 길이는 상기 홀수열과 상기 짝수열 사이의 피치 즉, 제3피치(P3)와 같다. 상기 제1피치(P1)와 상기 제3피치(P3)가 같고, 상기 제1피치(P1)가 최소 피쳐 사이즈(F:minimum feature size)의 두 배일 때, 단위 셀 영역(C)의 제곱 피쳐 사이즈는 4F2가 된다.
도 1a, 도 2b 및 도 3b를 참조하면, 상기 하드 마스크 패턴들(210)을 마스크로 하여 상기 기판(100)을 소정 깊이만큼 식각하여, 기판 물질로 이루어진 기둥 형태의 제1 소오스/드레인부들(105)을 형성한다. 이러한 식각은 비등방성 식각(anisotropic etch)일 수 있다. 따라서, 상기 제1 소오스/드레인부(105)의 폭은 하드 마스크 패턴(210)의 폭과 같을 수 있으며, 상기 제1 소오스/드레인부(105)들의 배열은 상술한 하드 마스크 패턴들(210)의 배열과 같을 수 있다.
이어서, 상기 제1 소오스/드레인부(105)가 형성된 기판(100) 상에 스페이서 물질을 적층하고 상기 스페이서 물질을 에치백(etch back)함으로써, 상기 제1 소오스/드레인부(105)의 측벽 상에 스페이서(215)를 형성한다. 상기 스페이서(215)는 상기 하드 마스크 패턴(210)의 측벽 상에도 형성될 수 있다. 상기 스페이서 물질 은 상기 기판(100)에 대해 식각선택비를 갖는 물질로 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
도 1a, 도 2c 및 도 3c를 참조하면, 상기 하드 마스크 패턴(210) 및 상기 스페이서(215)를 마스크로 하여, 상기 기판(100)을 소정 깊이만큼 식각한다. 이러한 식각은 비등방성 식각일 수 있다. 그 결과, 상기 제1 소오스/드레인부(105)와 일체로서 그의 하부로 연장되고, 기판 물질로 이루어진 기둥 형태의 채널부(110)가 형성된다. 상기 채널부(110) 및 상기 채널부(110) 상에 위치하는 제1 소오스/드레인부(105)는 활성 필라(P)를 형성한다. 따라서, 상기 활성 필라(P)들은 상기 기판(100)으로부터 상부 방향으로 연장된 형태로 형성되어, 채널부들(110)을 각각 구비한다. 또한, 상기 채널부(110) 및 제1 소오스/드레인부(105)는 상기 하드 마스크 패턴(210)을 마스크로 하여 형성되므로, 상기 활성 필라(P)의 배열은 상술한 하드 마스크 패턴들(210)의 배열과 같다.
이어서, 상기 하드 마스크 패턴(210) 및 상기 스페이서(215)를 마스크로 하여 상기 채널부(110)의 측벽을 소정 폭 만큼 식각한다. 그 결과, 상기 채널부(110)는 상기 채널부(110)의 중심축 방향으로 소정 폭만큼 리세스되어, 상기 기판(100)과 상기 제1 소오스/드레인부(105) 사이에 공간부가 형성되며, 상기 채널부(110)의 폭은 줄어들 수 있다. 상기 채널부(110)의 측벽을 식각하는 것은 등방성 식각인 것이 바람직하다.
상기 리세스된 채널부(110)의 표면 상에 게이트 절연막(112)을 형성한다. 이와 동시에, 상기 활성 필라들(P) 사이에 노출된 기판(100) 상에도 절연막(112)이 형성될 수 있다. 상기 게이트 절연막(112)은 열산화법을 사용하여 형성된 열산화막인 것이 바람직하나, 이에 한정되지 않고 증착산화막일 수도 있다. 한편, 상기 게이트 절연막(112)은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2), 탄탈륨 산화막(Ta2O5) 또는 ONO(oxide/nitride/oxide)막일 수 있다.
이어서, 상기 채널부(110)에 채널 불순물을 도우핑하여, 상기 채널부(110)에 채널 불순물 영역(미도시)을 형성할 수 있다. 이러한 채널 불순물 영역은 트랜지스터의 단채널 효과(short channel effect)를 억제하는 기능을 할 수 있다.
상기 기판(100) 상에 게이트 도전막을 적층한다. 상기 게이트 도전막은 n형 또는 p형 불순물이 도핑된 폴리실리콘막 또는 실리콘 게르마늄막일 수 있다. 그 후, 상기 게이트 도전막을 비등방성 식각하여 상기 공간부를 채우는 게이트 전극(230)을 형성한다. 구체적으로, 상기 게이트 전극들(230)은 상기 채널부들(110)을 각각 감싸는 서라운딩 게이트 전극(230)이다.
이와 같이, 상기 채널부(110)를 중심축 방향으로 소정 폭 만큼 리세스되도록 형성한 경우, 상기 채널부(110)를 둘러싸는 상기 게이트 전극(230)에 동작 전압이 인가되면 상기 리세스된 채널부(110) 즉, 좁은 폭을 갖는 채널부(110)는 완전 공핍(fully depleted)될 수 있다. 그 결과, 상기 채널부(110)를 통해 흐르는 전류의 양 즉, 채널 전류를 증가시킬 수 있다.
도 1b, 도 2d 및 도 3d를 참조하면, 상기 활성 필라(P)에 의해 노출된 기판(100) 내에 비트라인 불순물을 도우핑하여 비트라인 불순물 영역(100_B)을 형성 한다. 상기 비트라인 불순물은 n형 불순물 예컨대, 인(P) 또는 비소(As)일 수 있으며, 상기 도우핑은 이온주입법(ion implantation method)을 사용하여 수행할 수 있다. 상기 비트라인 불순물은 면저항을 감소시킬 수 있는 충분히 높은 도우즈로 도우핑되는 것이 바람직하다.
도 1c, 도 2e 및 도 3e를 참조하면, 상기 기판(100) 상에 제1 층간절연막(220)을 적층한다. 상기 제1 층간절연막(220)을 상기 하드 마스크 패턴(210)이 노출될 때까지 평탄화할 수 있다. 그 후, 상기 제1 층간절연막(220) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 제1 층간절연막(220)을 식각하여 상기 기판(100)을 노출시킨 후, 상기 노출된 기판(100)을 소정 깊이만큼 식각한다. 그 결과, 상기 활성 필라들(P)의 열들 사이에 노출된 기판(100) 내에 열방향으로 연장된 소자분리 트렌치(100a)가 형성된다. 상기 소자분리 트렌치(100a)는 상기 비트라인 불순물 영역(도 1b, 도 2d 및 도 3d의 100_B)을 관통한다. 그 결과, 상기 활성 필라들(P)의 열들을 따라 각각 연장된 매몰 비트 라인들(burried bit line; B/L)이 한정된다. 상기 매몰 비트 라인(B/L) 중 상기 활성 필라(P)에 인접한 영역은 제2 소오스/드레인부의 역할을 한다. 상기 매몰 비트 라인들(burried bit line; B/L)은 제3피치(P3)로 배열될 수 있다.
도 1c, 2f 및 도 3f를 참조하면, 상기 소자분리 트렌치(100a)가 형성된 기판(100) 상에 상기 소자분리 트렌치(100a)를 매립하는 매립절연막(225)을 적층한다. 상기 매립절연막(225)에 의해 매립된 소자분리 트렌치(100a)는 소자분리부가 된다. 이어서, 상기 매립절연막(225)을 상기 하드 마스크 패턴(210)이 노출될 때까지 평탄화할 수 있다.
도 1d, 도 2g 및 도 3g를 참조하면, 상기 제1 층간절연막(220) 및 상기 매립절연막(225) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 제1 층간절연막(220) 및 상기 매립절연막(225)을 식각한다. 그 결과, 상기 제1 층간절연막(220) 및 상기 매립절연막(225) 내에 상기 활성 필라들(P)을 노출시키는 그루브들(Groove; G)이 형성된다. 구체적으로, 상기 각 그루브(G)는 상기 활성 필라들(P)의 홀수행과 짝수행 사이에 위치하여, 상기 홀수행에 위치한 활성 필라(P)의 일부분과 상기 짝수행에 위치한 활성 필라(P)의 일부분을 노출시킨다. 부연하면, 평면적으로 볼때 상기 그루브(G)는 상기 홀수행에 위치한 활성 필라의 일부분 및 상기 짝수행에 위치한 활성 필라(P)의 일부분을 가로지르도록 배치된다. 또한, 상기 그루브(G) 내에는 활성 필라(P)의 채널부(110) 구체적으로, 상기 채널부(110)를 감싸는 서라운딩 게이트 전극(230)이 노출된다. 한편, 상기 그루브(G)의 바닥에는 상기 비트 라인(B/L)을 덮는 절연막이 잔존할 수 있다.
도 1e, 도 2h 및 도 3h를 참조하면, 상기 그루부(G) 내에 워드라인 도전막을 매립한다. 상기 워드라인 도전막은 텅스텐(W), 코발트(Co), 니켈(Ni) 및 티타늄(Ti)와 같은 전이금속막, 텅스텐 실리사이드막(WSix), 코발트 실리사이드막(CoSix), 니켈 실리사이드막(NiSix) 및 티타늄 실리사이드막(TiSix)과 같은 전이 금속 실리사이드막 및 텅스텐 질화막(WN)/텅스텐막(W)일 수 있다.
이어서, 상기 워드라인 도전막을 에치백하여, 상기 그루브(G) 내에 워드라 인(231)을 형성한다. 그 결과, 상기 워드라인(231)은 상기 활성 필라들(P)의 홀수행과 짝수행 사이에 위치하여, 상기 홀수행에 위치한 활성 필라(P)의 채널부(110)의 일부분과 상기 짝수행에 위치한 활성 필라(P)의 채널부(110)의 일부분을 감싼다. 나아가, 상기 워드라인(231)은 상기 홀수행에 위치한 서라운딩 게이트 전극들(230)과 상기 짝수행에 위치한 서라운딩 게이트 전극들(230)에 전기적으로 접속한다. 부연하면, 평면적으로 볼때 상기 워드라인(231)은 상기 홀수행에 위치한 활성 필라(P)의 일부분 및 상기 짝수행에 위치한 활성 필라(P)의 일부분을 가로지르도록 배치된다. 따라서, 상기 워드라인(231)은 상기 활성 필라(P)에 의해 끊기지 않고 물리적으로 연결되므로 선저항이 감소될 수 있다. 나아가, 상기 워드라인(231)은 직선 형태인 것이 바람직하다. 상기 워드라인들(231)은 제1피치(P1)로 배열될 수 있다.
도 1e, 도 2i 및 도 3i를 참조하면, 상기 워드라인(231)이 형성된 기판 상에 상기 그루브(G)를 매립하는 제2 층간 절연막(235)를 적층한다. 그 후, 상기 제2 층간 절연막(235)을 상기 하드 마스크 패턴(210)이 노출될 때까지 평탄화한다.
도 1e, 도 2j 및 도 3j를 참조하면, 상기 노출된 하드 마스크 패턴(210)과 그의 하부에 위치한 패드 산화막(205)을 제거하여, 상기 제1 소오스/드레인부(105)를 노출시킨다. 이 과정에서, 상기 스페이서(215)의 일부 즉, 상기 하드 마스크 패턴(210) 및 상기 패드 산화막(205)의 측벽 상에 형성된 부분도 제거될 수 있다. 그 결과, 상기 제2 층간 절연막(235) 내에 상기 제1 소오스/드레인부(105)를 노출시키는 콘택홀(235a)이 형성된다.
이어서, 상기 노출된 제1 소오스/드레인부(105)을 구비하는 기판 상에 절연 스페이서막을 적층하고, 상기 절연 스페이서막을 상기 제1 소오스/드레인부(105)의 표면이 노출되도록 에치백하여, 상기 콘택홀(235a)의 측벽 상에 절연 스페이서(미도시)를 형성할 수 있다. 상기 절연 스페이서막은 상기 제2 층간 절연막(235) 및 상기 제1 소오스/드레인부(105)에 대해 식각선택비를 갖는 물질로 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
도 1f, 도 2k 및 도 3k를 참조하면, 상기 노출된 제1 소오스/드레인부(105)에 불순물을 도우핑하여 소오스/드레인 영역(미도시)을 형성한다. 상기 불순물은 상기 제1형 불순물일 수 있다. 구체적으로 상기 불순물은 n형 불순물 예컨대, 인(P) 또는 비소(As)일 수 있다.
이어서, 상기 콘택홀(235a)을 충분히 매립하도록 패드 도전막을 적층한다. 상기 패드 도전막을 상기 제 2 층간 절연막(235)의 표면이 노출될 때까지 평탄화하여, 상기 콘택홀(235a) 내에 상기 제1 소오스/드레인부(105)에 접속하는 콘택 패드(240)를 형성한다. 상기 패드 도전막은 n형 불순물이 포함된 폴리실리콘막일 수 있다.
상기 콘택 패드(240)가 형성된 기판 상에 식각 저지막(243) 및 몰드 절연막(245)을 순차적으로 적층한다. 상기 몰드 절연막(245)의 적층 두께에 따라 후술하는 스토리지 노드 전극의 높이가 결정될 수 있다. 상기 몰드 절연막(245)은 실리콘 산화막으로 형성될 수 있다. 상기 식각 저지막(243)은 상기 몰드 절연막(245)에 대해 식각 선택비를 가지는 막으로, 그 하부의 층간 절연막들(220, 235) 을 보호할 목적으로 형성된다. 상기 몰드 절연막(245)을 실리콘 산화막으로 형성하는 경우, 상기 식각 저지막(243)은 실리콘 질화막(silicon nitride) 또는 실리콘 산질화막(silicon oxynitride)으로 형성될 수 있다.
상기 몰드 절연막(245) 상에 포토레지스트막을 형성한 후, 상기 포토레지스트막을 제2 노광 패턴이 도시된 제2 노광마스크를 사용하여 노광한다. 그 결과, 상기 몰드 절연막(245) 상에 포토레지스트 패턴(247)이 형성된다. 그 후, 상기 포토레지스트 패턴(247)을 마스크로 하여 상기 몰드 절연막(245) 및 상기 식각 저지막(243)를 식각하여, 상기 몰드 절연막(245) 및 상기 식각 저지막(243) 내에 상기 콘택 패드(240)를 노출시키는 콘택홀 형태의 전극 영역(245a)을 한정한다. 상기 몰드 절연막(245) 및 상기 식각 저지막(243)을 식각하는 것은 비등방성 식각이 가능한 건식식각법을 사용하여 수행하는 것이 바람직하다.
상기 전극 영역들(245a)은 상기 활성 필라들(P)에 정렬되어 형성되므로, 상기 전극 영역들(245a)은 상기 활성 필라들(P)의 배열 즉, 상기 하드 마스크 패턴들(도 1a의 210)의 배열과 같을 수 있다. 따라서, 상기 전극 영역들(245a)를 형성하기 위한 포토리소그라피 과정에서의 임계 피치는 상기 하드 마스크 패턴들(도 1a의 210)을 형성하기 위한 포토리소그라피 과정에서의 임계 피치와 같을 수 있다. 따라서, 상기 전극 영역들(245a)을 형성하기 위한 포토리소그라피 공정의 난이도가 감소할 수 있고, 이에 따라 반도체 제조공정의 양산성이 향상될 수 있다.
도 1f, 도 2l 및 도 3l을 참조하면, 상기 전극 영역(245a)의 바닥면과 측벽 및 상기 몰드 절연막(245) 상부를 따라 소정 두께의 스토리지 도전막(250)을 적층 한다. 상기 스토리지 도전막(250)은 도핑된 폴리실리콘, Ti, TiN, TaN, W, WN, Ru, Pt, Ir 또는 이들의 다중층을 사용하여 형성할 수 있다.
상기 스토리지 도전막(250) 상에 버퍼 절연막(255)을 적층한다. 상기 버퍼 절연막(255)은 상기 전극 영역(245a) 내부를 채우도록 형성한다. 바람직하게는 상기 버퍼 절연막(255)은 원자층 증착법(Atomic Layer Deposition)을 사용하여 형성한다. 상기 버퍼 절연막(255)은 실리콘 산화막인 것이 바람직하며, 더욱 바람직하게는 상기 몰드 절연막(245)과 비슷한 식각 선택비를 갖는 실리콘 산화막인 것이 바람직하다.
도 1g, 도 2m 및 도 3m을 참조하면, 상기 버퍼 절연막(255) 및 상기 스토리지 도전막(250)을 상기 몰드 절연막(245)의 표면이 노출될 때까지 평탄화 식각한다. 상기 평탄화 식각은 화학적 기계적 연마 또는 에치백일 수 있다. 그 결과, 상기 전극 영역(245a)의 바닥면 및 측벽을 덮고, 상기 활성 필라들(P) 상에 위치하여 상기 활성 필라들(P)에 각각 접속하는 실린터 형태의 스토리지 노드 전극들(250a)이 형성된다.
도 1g, 도 2n 및 도 3n을 참조하면, 상기 전극 영역(245a) 내부의 버퍼 절연막(255) 및 상기 몰드 절연막(245)을 제거한다. 상기 버퍼 절연막(255) 및 상기 몰드 절연막(245)을 제거하는 것은 습식식각액을 사용하여 수행할 수 있다. 상기 습식식각액은 희석화된 불산(HF)용액 또는 BOE(Buffered Oxide Etch)용액일 수 있다. 그 결과, 실린더 형태의 스토리지 노드 전극(250a)의 내부 표면 및 외측 표면들이 노출되고, 상기 스토리지 노드 전극(250a)의 주변에 상기 식각 저지막(243)이 노출된다. 그 결과, 기판(100) 상에 스토리지 노드 전극(250a)의 형성이 완료된다 상기 스토리지 노드 전극(250a)는 상기 콘택 패드(240)에 접속한다. 상기 스토리지 노드 전극(250a)은 n형 불순물이 도핑된 폴리실리콘막, 티타늄막, 니켈막, 티타늄 질화막 또는 루테늄막을 사용하여 형성할 수 있다. 그러나, 본 발명의 다른 실시예에서는 상기 콘택 패드(240)를 형성하는 것은 생략될 수 있고, 이 경우 상기 스토리지 노드 전극(250a)는 상기 제1 소오스/드레인부(105)에 직접 접속하도록 형성될 수 있다.
이러한 스토리지 노드 전극(250a)는 상기 전극 영역(245a)에 의해 그의 배열이 한정되므로, 상기 스토리지 노드 전극(250a)은 상기 활성 필라들(P)의 배열과 같을 수 있다. 본 실시예에서는 상기 스토리지 노드 전극(250a)으로 단일 실린터 스토리지(One Cylinder Storage; OCS)형 노드 전극을 예로 들어 설명하였으나, 이에 한정되지 않고 플레이트형 스토리지 노드 전극 또는 상기 활성 필라(P)가 상부로 연장된 필라형 스토리지 노드 전극을 적용하는 것도 가능하다.
이어서, 상기 스토리지 노드 전극(250a)의 표면 상에 유전체막(미도시)을 적층하고, 상기 유전체막 상에 상기 스토리지 노드 전극(250a)을 감싸는 플레이트 전극(미도시)을 형성한다. 상기 스토리지 노드 전극과 상기 유전체막 및 상기 플레이트 전극은 캐패시터를 구성한다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 레아아웃도들이다. 본 실시예에 따른 반도체 소자의 제조방법은 비트라인 및 워드라인의 배치를 제외하고는 도 1a 내지 도 1g, 도 2a 내지 도 2n 및 도 3a 내지 도 3n을 참조하여 설명한 반도체 소자의 제조방법과 유사하다.
도 4a를 참조하면, 기판(100_1) 상에 하드 마스크 패턴들(210_1)이 형성된다. 상기 하드 마스크 패턴들(210_1)의 배치는 도 1a를 참조하여 설명한 하드 마스크 패턴들(도 1a의 210)의 배치와 같다.
도 4b를 참조하면, 상기 하드 마스크 패턴들(210_1)을 마스크로 하여 상기 기판(100_1)을 식각하여 상기 하드 마스크 패턴들(210_1) 하부에 채널부들을 각각 구비하는 활성 필라들(P_1)이 형성된다. 상기 활성 필라들(P_1)의 홀수행과 짝수행 사이의 기판 내에 형성되어, 상기 홀수행에 위치한 활성 필라들(P_1)과 상기 짝수행에 위치한 활성 필라들(P_1)에 접속하는 비트라인(B/L_1)이 배치된다. 이 경우, 상기 비트라인(B/L_1)은 상기 활성 필라(P_1)에 의해 끊기지 않고 물리적으로 연결되므로 선저항이 감소될 수 있다. 상기 비트라인들(B/L_1)은 제1피치(P1)로 배열될 수 있다.
도 4c를 참조하면, 상기 기판(100_1) 상에 상기 활성 필라들(P_1)의 열들을 따라 각각 연장되는 워드라인들(231_1)이 더 배치된다. 상기 활성 필라들(P_1)의 외주부들에 상기 활성 필라들(P_1)의 채널부들을 각각 감싸는 서라운딩 게이트 전극들이 위치할 때, 상기 각 워드라인(231_1)은 각 열에 위치한 서라운딩 게이트 전극들에 전기적으로 접속한다. 상기 워드라인들(231_1)은 제3피치(P3)로 배열될 수 있다.
도 4d를 참조하면, 상기 활성 필라들(P_1) 상에 상기 활성 필라들(P_1)에 각 각 접속하는 스토리지 노드 전극들(250a_1)이 배치된다. 상기 스토리지 노드 전극들(250a_1)의 배열은 상기 활성 필라들(P_1)의 배열과 같을 수 있다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 레아아웃도들이다. 본 실시예에 따른 반도체 소자의 제조방법은 스토리지 노드 전극의 배치를 제외하고는 도 1a 내지 도 1g, 도 2a 내지 도 2n 및 도 3a 내지 도 3n을 참조하여 설명한 반도체 소자의 제조방법과 유사하다.
도 5a 내지 도 5d를 참조하면, 하드 마스크 패턴들(210_2), 활성 필라들(P_2), 비트라인(B/L_2) 및 워드라인(231_2)은 도 1a 내지 도 1g를 참조하여 설명한 하드 마스크 패턴들(210), 활성 필라들(P), 비트라인(B/L) 및 워드라인(231)과 각각 동일한 배치를 갖는다. 그러나, 스토리지 노드 전극들(250a_2)은 도 1g을 참조하여 설명한 스토리지 노드 전극(도 1g의 250a)과는 달리 바둑판식으로 배열된다. 구체적으로, 상기 스토리지 노드 전극들(250a_2)은 모든 열들 내에서 제1피치(P1)로 배열되며, 모든 행들 내에서 제3피치(P3)로 배열된다. 상기 제1피치(P1)는 상기 제3피치(P3)의 2/3배 내지 3/2배일 수 있다. 일 실시예로, 상기 제1피치(P1)는 상기 제3피치(P3)와 같을 수 있다. 또한, 상기 스토리지 노드 전극들(250a_2)은 짝수열이 홀수열에 대해 소정 피치 쉬프트되지 않는다. 평면상으로 볼 때, 상기 스토리지 노드 전극들(250a_2)은 홀수행에 위치한 활성 필라(P_2)의 윗부분과 중첩되도록 배치되고, 짝수행에 위치한 활성필라(P_2)의 아랫부분과 중첩되도록 배치된다.
본 실시예에 따른 반도체 소자를 제조함에 있어서, 상기 스토리지 노드 전극들(250a_2)을 형성하기 위한 포토리소그라피 공정의 임계 피치는 완화되지 않으나, 상기 하드 마스크 패턴들(210_2)을 형성하기 위한 포토리소그라피 공정의 임계 피치는 완화될 수 있다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 레아아웃도들이다. 본 실시예에 따른 반도체 소자의 제조방법은 하드 마스크 패턴 및 활성 필라의 배치를 제외하고는 도 1a 내지 도 1g, 도 2a 내지 도 2n 및 도 3a 내지 도 3n을 참조하여 설명한 반도체 소자의 제조방법과 유사하다.
도 6a를 참조하면, 하드 마스크 패턴들(210_3)은 바둑판식으로 배열된다. 구체적으로, 상기 하드 마스크 패턴들(210_3)은 모든 열들 내에서 제1피치(P1)로 배열되며, 모든 행들 내에서 제3피치(P3)로 배열된다. 상기 제1피치(P1)는 상기 제3피치(P3)의 2/3배 내지 3/2배일 수 있다. 일 실시예로, 상기 제1피치(P1)는 상기 제3피치(P3)와 같을 수 있다. 또한, 상기 하드 마스크 패턴들(210_3)은 짝수열이 홀수열에 대해 소정 피치 쉬프트되지 않는다. 상기 하드 마스크 패턴들(210_3)을 마스크로 하여 상기 기판(100_3)을 식각하여 상기 하드 마스크 패턴들(210_3) 하부에 채널부들을 각각 구비하는 활성 필라들(P_3)을 형성한다. 따라서, 활성 필라들(P_3)과 상기 하드 마스크 패턴들(210_3)은 동일한 배치를 갖는다.
도 6b를 참조하면, 상기 기판(100_3) 내에 상기 활성 필라들(P_3)의 열을 따 라 연장된 비트라인(B/L_3)이 배치될 수 있다.
도 6c를 참조하면, 상기 기판(100_3) 상에 상기 활성 필라들(P_3)의 행들을 따라 각각 연장되는 워드라인들(231_3)이 더 배치된다. 상기 활성 필라들(P_3)의 외주부들에 상기 활성 필라들(P_3)의 채널부들을 각각 감싸는 서라운딩 게이트 전극들이 위치할 때, 상기 각 워드라인(231_3)은 각 행에 위치한 서라운딩 게이트 전극들에 전기적으로 접속한다.
이와는 달리, 상기 비트라인(B/L_3)은 상기 활성 필라들의 행을 따라 연장되고, 상기 워드라인(231_3)은 상기 활성 필라들의 열을 따라 연장될 수 있다.
도 6d를 참조하면, 상기 활성 필라들(P_3) 상에 상기 활성 필라들(P_3)에 각각 접속하는 스토리지 노드 전극들(250a_3)이 배치된다. 상기 스토리지 노드 전극들(250a_3)은 도 1g를 참조하여 설명한 스토리지 노드 전극들(도 1g의 250a)의 배치와 같다. 따라서, 상기 스토리지 노드 전극들(250a_3)은 홀수열 및 짝수열 내에서 제1피치(P1)로 배열되고, 상기 짝수열 내에 배열된 스토리지 노드 전극들(250a_3)은 상기 홀수열 내에 배열된 스토리지 노드 전극들(250a_3)에 대해 제2피치(P2)만큼 쉬프트된다. 또한, 상기 홀수열과 상기 짝수열은 제3피치(P3)로 배열될 수 있다. 평면적으로 볼 때, 이러한 스토리지 노드 전극들(250a_3)은 홀수열에 위치한 활성 필라(P_3)의 아랫부분과 중첩되도록 배치되고, 짝수열에 위치한 활성필라(P_3)의 윗부분와 중첩되도록 배치된다.
한편, 상기 제2피치(P2)는 상기 제1피치(P1)의 1/2일 수 있고, 상기 제1피 치(P1)는 제3피치(P3)의 2/3배 내지 3/2배일 수 있다.
본 실시예에 따른 반도체 소자를 제조함에 있어서, 상기 하드 마스크 패턴들(210_3)을 형성하기 위한 포토리소그라피 공정의 임계 피치는 완화되지 않으나, 상기 스토리지 노드 전극들(250a_3)을 형성하기 위한 포토리소그라피 공정의 임계 피치는 완화될 수 있다.
상술한 바와 같이 본 발명에 따르면, 수직 채널 트랜지스터를 제조함에 있어서, 활성 필라들 및/또는 스토리지 노드 전극들을 홀수열 및 짝수열 내에서 제1피치로 배치시키고, 상기 짝수열 내에 배열된 활성 필라들 및/또는 스토리지 노드 전극들을 상기 홀수열 내에 배열된 활성 필라들 및/또는 스토리지 노드 전극들에 대해 제2피치만큼 쉬프트시켜 배치시킴으로써, 상기 활성 필라들 및/또는 스토리지 노드 전극들을 형성하기 위한 포토리소그라피 공정의 임계 피치를 완화시킬 수 있다. 그 결과, 포토리소그라피 공정의 난이도를 감소시킬 수 있다.

Claims (21)

  1. 기판; 및
    상기 기판으로부터 상부 방향으로 연장되고, 채널부들을 각각 구비하는 복수개의 활성 필라들을 포함하되,
    상기 활성 필라들은 홀수열 및 짝수열 내에서 제1피치로 배열되고, 상기 짝수열 내에 배열된 활성 필라들은 상기 홀수열 내에 배열된 활성 필라들에 대해 제2피치만큼 쉬프트되며, 상기 홀수열과 상기 짝수열은 제3피치로 배열되는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 활성 필라들의 홀수행과 짝수행 사이에 위치하여, 상기 홀수행에 위치한 활성 필라의 채널부의 일부분과 상기 짝수행에 위치한 활성 필라의 채널부의 일부분을 감싸는 워드라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 활성 필라들의 채널부들을 각각 감싸는 서라운딩 게이트 전극들을 더 구비하고,
    상기 워드라인은 상기 홀수행에 위치한 서라운딩 게이트 전극들과 상기 짝수행에 위치한 서라운딩 게이트 전극들에 전기적으로 접속하는 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서,
    상기 워드라인들은 제1피치로 배열되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 기판 내에 상기 활성 필라들의 열들을 따라 각각 연장되는 비트라인들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 비트라인들은 제3피치로 배열되는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 활성 필라들의 홀수행과 짝수행 사이의 기판 내에 형성되어, 상기 홀수행에 위치한 활성 필라들과 상기 짝수행에 위치한 활성 필라들에 접속하는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 비트라인들은 제1피치로 배열되는 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 열들을 따라 각각 연장되는 워드라인들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 활성 필라들의 채널부들을 각각 감싸는 서라운딩 게이트 전극들을 더 구비하고,
    상기 각 워드라인은 각 열에 위치한 서라운딩 게이트 전극들에 전기적으로 접속하는 것을 특징으로 하는 반도체 소자.
  11. 제9항에 있어서,
    상기 워드라인들은 제3피치로 배열되는 것을 특징으로 하는 반도체 소자.
  12. 제1항에 있어서,
    상기 활성 필라들 상에 위치하여 상기 활성 필라들에 각각 접속하는 스토리지 노드 전극들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 스토리지 노드 전극들의 배열은 상기 활성 필라들의 배열과 같은 것을 특징으로 하는 반도체 소자.
  14. 제12항에 있어서,
    상기 스토리지 노드 전극들은 바둑판식으로 배열되되, 열과 행 내에서 각각 제1피치와 제3피치를 갖도록 배열되는 것을 특징으로 하는 반도체 소자.
  15. 제1항에 있어서,
    상기 제2피치는 상기 제1피치의 1/2인 것을 특징으로 하는 반도체 소자.
  16. 제1항에 있어서,
    상기 제1피치는 상기 제3피치의 2/3배 내지 3/2배인 것을 특징으로 하는 반도체 소자.
  17. 기판;
    상기 기판으로부터 상부 방향으로 연장되고, 채널부들을 각각 구비하며, 열과 행 내에서 각각 제1피치와 제3피치를 가지며 바둑판 형태로 배열된 복수개의 활성 필라들; 및
    상기 활성 필라들 상에 상기 활성 필라들에 각각 접속하는 스토리지 노드 전극들이 배치되되, 상기 스토리지 노드 전극들은 홀수열 및 짝수열 내에서 제1피치로 배열되고, 상기 짝수열 내에 배열된 스토리지 노드 전극들은 상기 홀수열 내에 배열된 스토리지 노드 전극들에 대해 제2피치만큼 쉬프트되며, 상기 홀수열과 상기 짝수열은 제3피치로 배열된 것을 특징으로 하는 반도체 소자.
  18. 제17항에 있어서,
    상기 활성 필라들의 행을 따라 연장된 워드라인과 상기 활성 필라들의 열을 따라 연장된 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제17항에 있어서,
    상기 활성 필라들의 열을 따라 연장된 워드라인과 상기 활성 필라들의 행을 따라 연장된 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  20. 제17항에 있어서,
    상기 제2피치는 상기 제1피치의 1/2인 것을 특징으로 하는 반도체 소자.
  21. 제17항에 있어서,
    상기 제1피치는 제3피치의 2/3배 내지 3/2배인 것을 특징으로 하는 반도체 소자.
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