KR101075492B1 - 수직트랜지스터를 구비한 반도체장치 및 그 제조 방법 - Google Patents

수직트랜지스터를 구비한 반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 종횡비가 증가하더라도 활성필라의 쓰러짐을 방지할 수 있고, 채널영역 이외의 게이트도전막을 용이하게 제거할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 패드막을 식각장벽으로 기판을 식각하여 복수의 제1활성필라를 형성하는 단계; 상기 제1활성필라와 패드막의 측벽을 에워싸는 게이트도전막을 형성하는 단계; 상기 게이트도전막 사이의 공간에 매립되어 이웃하는 상기 게이트도전막들을 연결시키는 워드라인을 형성하는 단계; 상기 패드막을 제거하는 단계; 상기 워드라인의 측벽이 일부 노출되도록 상기 게이트도전막의 상부를 일부 식각하여 수직게이트를 형성하는 단계; 상기 수직게이트 상부에서 상기 워드라인의 노출된 측벽을 에워싸는 스페이서를 형성하는 단계; 및 상기 제1활성필라 상에 제2활성필라를 형성하는 단계를 포함하고, 상술한 본 발명은 채널영역으로 기능하는 제1활성필라와 수직트랜지스터의 드레인영역으로 기능하는 제2활성필라를 나누어 형성하므로써 활성필라의 종횡비(Aspect Ratio)가 증가하더라도 안정적인 활성필라를 형성할 수 있다.
수직트랜지스터, 수직게이트, 매립형비트라인, 활성필라, 워드라인

Description

수직트랜지스터를 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH VERTICAL TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 수직트랜지스터(Vertical transistor)를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
60nm 이하의 DRAM 공정에서 셀에서의 트랜지스터의 집적도를 증가시키고 공정 단순화 및 소자 특성을 향상시키기 위해 수직트랜지스터(Vertical transistor)를 형성하는 것이 필수적이다. 수직트랜지스터는 활성필라(Active Pillar)를 형성하고 활성필라 주위를 감싸는 구조의 수직게이트(Vertical Gate)를 갖는다. 수직게이트에 의해 트랜지스터의 채널 방향이 수직방향으로 형성된다.
일반적으로 활성필라는 넥필라(Neck pillar)와 탑필라(Top pillar)로 이루어지고 넥필라의 주위를 게이트가 에워싸는 형태를 갖는다. 그러나, 넥필라의 지지력이 약해 후속 공정시 활성필라가 쓰러지는 문제가 발생한다.
이와 같은 넥필라 구조에서의 문제점을 극복하기 위하여 넥필라가 없는 넥프 리 활성필라(Neck free active pillar)를 형성하는 방법이 제안되었다.
도 1a 및 도 1b는 종래기술에 따른 수직트랜지스터를 구비한 반도체장치의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 패드산화막(13A)과 패드질화막(13B)이 적층된 패드막(13)을 식각장벽으로 기판(11)을 식각하여 넥필라가 없는 활성필라(12)를 형성한다. 활성필라(12)는 채널영역(12A)과 드레인영역(12B)이 정의되어 있다.
이어서, 활성필라(12) 사이의 기판(11) 내에 불순물의 이온주입을 통해 매립형비트라인(BBL, 14)을 형성한다.
이어서, 게이트절연막(15)을 형성한 후, 게이트절연막(15)을 포함한 구조물의 프로파일을 따라 전면에 게이트도전막(16)을 형성한다.
도 1b에 도시된 바와 같이, 게이트도전막(16)을 에치백하여 활성필라(12)의 채널영역(12A)을 에워싸는 수직게이트(16A)를 형성한다.
상술한 종래기술은 게이트도전막(16) 형성시 활성필라(12) 사이를 완전히 채울 필요가 없이 형성하고자 하는 두께만 증착하면 되므로 수직게이트(16A)를 용이하게 형성할 수 있다.
그리고, 활성필라 상부에 형성된 패드질화막(13B)은 여러번의 식각공정과 CMP(Chemical Mechanical Polishing) 공정의 배리어로 사용되기 때문에 그 높이는 1500Å 이상의 높이가 후속 공정 진행에 필요하게 된다.
그러나, 종래기술은 활성필라의 높이(H)가 높기 때문에 채널영역(12A) 이외의 게이트도전막(16)을 제거하기가 어렵고(도면부호 'A' 참조) 제거하더라도 후속 공정에서 패드질화막(13B)의 손실이 크게 발생(도면부호 'B' 참조)하여 안정적인 구조를 형성하기가 어렵다.
또한, 반도체장치가 고집적화(Shrink) 됨에 따라서 형성되어야 하는 활성필라의 종횡비(Aspect Ratio)가 증가하여 안정적인 활성필라를 형성하기 어렵다는 단점도 존재한다.
한편, 수직트랜지스터를 구비하는 반도체장치에서 매립형비트라인을 형성하기 위해 이온주입을 적용하기 때문에 매립형비트라인의 저항이 매우 높게 된다.
이를 해결하기 위한 방안으로 제안되는 것이 매립형비트라인 상에 실리사이드(Silicide)나 금속막을 형성시키는 것이다.
그러나, 활성필라의 높이(Height)가 매우 높아 실리사이드를 형성하기 위한 금속막의 갭필(Gap-Fill)이 높은 종횡비로 인하여 적용하기 어렵거나, 금속막의 스트립 공정에서 활성필라간에 브릿지(Bridge)가 발생될 가능성이 높은 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 종횡비가 증가하더라도 활성필라의 쓰러짐을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 채널영역 이외의 게이트도전막을 용이하게 제거할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 비트라인 및 워드라인의 저항을 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 복수의 활성필라; 상기 활성필라 각각의 측벽을 에워싸는 수직게이트; 상기 활성필라보다 표면이 높은 노출된 측벽을 갖고 이웃하는 상기 수직게이트들을 서로 연결시키는 워드라인; 및 상기 수직게이트 상에 형성되며 상기 워드라인의 노출된 측벽을 에워싸는 스페이서를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치는 복수의 제1활성필라; 상기 제1활성필라 각각의 측벽을 에워싸는 수직게이트; 상기 활성필라보다 표면이 높은 노출된 측벽을 갖고 이웃하는 상기 수직게이트들을 서로 연결시키는 워드라인; 상기 수직게이트 상에서 상기 워드라인의 노출된 측벽을 에워싸는 스페이서; 및 상기 제1활성필라 상 에 형성된 제2활성필라를 포함하는 것을 특징으로 하고, 상기 제2활성필라는 에피택셜막을 포함하며, 상기 스페이서는 질화막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 복수의 제1활성필라를 형성하는 단계; 상기 제1활성필라 각각의 측벽을 에워싸는 게이트도전막을 형성하는 단계; 상기 게이트도전막 사이의 공간에 매립되어 이웃하는 상기 게이트도전막들을 연결시키는 워드라인을 형성하는 단계; 상기 워드라인의 측벽이 일부 노출되도록 상기 게이트도전막의 상부를 일부 식각하여 수직게이트를 형성하는 단계; 및 상기 제1활성필라 상에 제2활성필라를 성장시키는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 패드막을 식각장벽으로 기판을 식각하여 복수의 제1활성필라를 형성하는 단계; 상기 제1활성필라와 패드막의 측벽을 에워싸는 게이트도전막을 형성하는 단계; 상기 게이트도전막 사이의 공간에 매립되어 이웃하는 상기 게이트도전막들을 연결시키는 워드라인을 형성하는 단계; 상기 패드막을 제거하는 단계; 상기 워드라인의 측벽이 일부 노출되도록 상기 게이트도전막의 상부를 일부 식각하여 수직게이트를 형성하는 단계; 상기 수직게이트 상부에서 상기 워드라인의 노출된 측벽을 에워싸는 스페이서를 형성하는 단계; 및 상기 제1활성필라 상에 제2활성필라를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 패드막을 식각장벽으로 기판을 식각하여 복수의 제1활성필라를 형성하는 단계; 상기 제1활성필라와 패드막의 측벽을 에워싸는 게이트도전막을 형성하는 단계; 상기 게이트도전막 사이의 공간에 매립되 어 이웃하는 상기 게이트도전막들을 연결시키는 워드라인을 형성하는 단계; 상기 패드막을 제거하는 단계; 상기 워드라인의 측벽 일부가 노출되도록 상기 게이트도전막의 상부를 일부 식각하여 수직게이트를 형성하는 단계; 상기 수직게이트를 포함한 전면에 식각장벽막을 형성하는 단계; 상기 식각장벽막 상에 층간절연막을 형성하는 단계; 상기 식각장벽막에서 식각이 정지하도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 아래의 식각장벽막을 식각하여 상기 제1활성필라의 표면을 노출시키는 단계; 및 상기 노출된 제1활성필라 상에 제2활성필라를 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 채널영역으로 기능하는 제1활성필라와 수직트랜지스터의 드레인영역으로 기능하는 제2활성필라를 나누어 형성하므로써 필라의 쓰러짐이 발생하지 않아 안정적인 필라 구조를 얻을 수 있다.
또한, 제1활성필라 형성시에만 패드막을 사용하므로 패드막의 두께를 두껍게 할 필요가 없기 때문에 필라의 쓰러짐을 더욱 방지할 수 있고, 제2활성필라 형성시에는 패드막을 사용하지 않으므로 패드막의 손실을 최소화할 수 있다.
또한, 높이가 낮은 제1활성필라 형성후에 수직게이트를 형성하므로써 채널영역 이외의 게이트도전막을 제거하기가 용이하다.
또한, 본 발명은 스페이서(또는 식각장벽막)를 이용하므로써 오정렬에 의한 브릿지를 방지할 수 있는 효과가 있다.
결국, 본 발명은 활성필라의 종횡비(Aspect Ratio)가 증가하더라도 안정적인 활성필라를 형성할 수 있고, 수직게이트의 채널길이를 일정하게 유지할 수 있으며, 또한 비트라인의 저항 및 워드라인의 저항을 줄이고 저항의 균일성을 향상 시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 수직트랜지스터를 구비한 반도체장치의 구조를 도시한 도면이다.
도 2를 참조하면, 기판(21) 상에 형성된 복수의 제1활성필라(22), 제1활성필라(22) 각각의 측벽을 에워싸는 수직게이트(27A), 제1활성필라(22)보다 표면이 높은 노출된 측벽을 갖고 이웃하는 수직게이트들을 서로 연결시키는 워드라인(32) 및 수직게이트(27A) 상에서 워드라인(32)의 노출된 측벽을 에워싸는 스페이서(34A)를 포함한다. 그리고, 제1활성필라(22) 상에 형성되어 수직트랜지스터의 드레인영역이 되는 제2활성필라(37) 및 제1활성필라(22) 사이의 기판(21) 내에 형성되고 트렌치(29)에 의해 분리된 매립형비트라인(25)을 포함한다. 수직게이트(27A)와 제1활성필라(22) 사이에는 게이트절연막(26A)이 형성되어 있고, 매립형비트라인(25)을 분리시키는 트렌치에는 제2층간절연막(30A)이 매립되어 있다. 이웃하는 수직게이 트(27A) 사이에는 제1층간절연막(28A)이 형성되어 있다. 제2활성필라(37)는 제3층간절연막(35)이 제공하는 콘택홀(도면부호 생략)을 일부 채우도록 에피택셜성장에 의해 성장된 실리콘에피택셜막을 포함할 수 있고, 콘택홀의 나머지는 스토리지노드콘택(38)이 매립될 수 있다.
도 2에서, 스페이서(34A)는 질화막을 포함하고, 수직게이트(27A)와 워드라인(32)은 금속막을 포함한다.
도 2에 따르면, 제1활성필라(22)는 수직트랜지스터의 채널영역이 되고, 제2활성필라(37)는 수직트랜지스터의 드레인영역이 된다. 스페이서(34A)는 제2활성필라(37)가 안정적으로 성장되도록 하는 역할을 하면서 제2활성필라(37)와 워드라인(32)간 브릿지를 방지한다. 후술하겠지만, 스페이서(34A)는 자기정렬콘택(Self Align Contact)이 이루어지도록 하는 배리어 역할도 수행한다.
도 3a 내지 도 3l은 도 2에 도시된 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21) 상에 제1활성필라(22)를 형성한다.
제1활성필라(22)는 도트매트릭스 형태로 배열된 기둥 구조로서 트랜지스터의 채널이 형성되는 활성영역이다. 제1활성필라(22)는 넥필라가 없는 넥프리(Neck free) 구조의 일자형 구조(Rod type)를 갖는데, 넥프리 구조를 가지면 무너짐에 강한 안정적인 구조를 얻을 수 있다. 제1활성필라(22)는 그 높이(H1)를 900Å 이하로 하는데, 높이가 1500Å 이상이 되면 후속 공정시 쓰러짐이 발생할 수 있다. 여기서, 제1활성필라(22)의 높이를 900Å 이하로 낮춘 이유는 제1활성필라(22)를 채널 영역이 형성되는 높이로 한정시키기 위함이다. 후술하겠지만, 드레인영역을 위한 제2활성필라는 후속 공정에서 형성한다. 종래기술에서는 채널영역과 소스영역을 고려하여 높이가 높은 활성필라를 형성하였으나, 본 발명에서는 채널영역으로 기능하는 제1활성필라를 먼저 형성한 후 후속공정에서 드레인영역으로 기능하는 제2활성필라를 형성한다. 이처럼, 채널영역으로 기능하는 제1활성필라(22)만을 먼저 형성하기 때문에 그 높이를 낮추어도 된다.
바람직하게, 제1활성필라(22)는 채널영역만 형성되면 되기 때문에 그 높이를 최대한 낮추어 형성하는데, 그 높이는 500∼1500Å으로 한다. 더욱 바람직하게는 600∼1000Å으로 한다.
제1활성필라(22)는 패드막(Pad layer, 23)을 이용한 식각 공정을 통해 형성한다.
기판(21)은 실리콘기판을 포함한다. 기판(21)이 실리콘기판이므로, 활성필라(22)를 형성하기 위한 식각 공정은 Cl2 또는 HBr 가스를 단독으로 사용하거나, Cl2와 HBr 가스의 혼합가스를 이용하는 건식식각 방식으로 진행할 수 있다.
패드막(23)은 패드산화막(23A)과 패드질화막(23B)이 적층된 구조를 갖는데, 패드산화막(23A)은 100∼300Å의 두께를 갖고 패드질화막(23B)은 300∼1000Å의 두께를 갖는다. 바람직하게, 패드질화막(23B)은 700Å 미만의 두께(H2)로 형성하여 제1활성필라(22)가 후속 공정에서 쓰러지지 않도록 한다. 패드막(23)의 총 두께는 제1활성필라(22)만을 형성하기 위해 필요한 두께만 충족하면 되므로 패드막(23)을 두껍게 형성할 필요가 없고, 이에 따라 패드막(23)의 무게에 의한 제1활성필라(22)의 쓰러짐도 방지된다.
도 3b에 도시된 바와 같이, 제1활성필라(22) 사이의 기판(21) 내에 불순물을 이온주입하여 매립형비트라인(BBL, 25)을 형성한다. 여기서, 매립형비트라인(25)은 인(Ph), 비소(As) 등의 N형 불순물을 이온주입하여 형성할 수 있으며, 불순물의 농도가 1×1015 atoms/cm3 이상이 되도록 하여 진행한다.
매립형비트라인(25)은 환형의 수직게이트를 형성한 이후 공정에서 형성할 수도 있지만, 충분히 낮은 저항의 매립형비트라인을 형성하기 위해서 면적 확보가 용이하고 또한 실리사이드와 같은 공정이 충분히 가능한 제1활성필라(22) 형성 직후에 매립형비트라인(25)을 생성하는 것이 바람직하다.
매립형비트라인(25)을 형성하기 위한 이온주입 공정은 희생스페이서(24)를 형성한 후 진행할 수 있다. 여기서, 희생스페이서(24)는 산화막을 증착한 후 스페이서식각을 진행하여 형성하므로써 제1활성필라(22) 및 패드막(23)의 측벽을 덮는 형태로 형성할 수 있다. 이와 같은 희생스페이서(24)에 의해 이온주입시 제1활성필라(22)의 측벽으로 불순물이 이온주입되는 것을 차단할 수 있다. 희생스페이서(24)는 50∼300Å의 두께를 갖는다. 한편, 희생스페이서(24)는 산화막을 증착한 후 스페이서식각없이 형성될 수도 있으며, 이에 따라 매립형비트라인(25)을 형성하기 위한 이온주입공정의 충격으로부터 기판(21)의 표면이 어택받는 것을 방지하는 보호막 역할을 할 수 있다.
전술한 바와 같이, 매립형비트라인(25)을 형성한 후에는 매립형비트라인(25)의 시트저항을 더욱 낮추기 위해 실리사이드(25A) 공정을 진행할 수 있다. 예컨대, 실리사이드(25A)는 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 등을 포함할 수 있다. 공지된 바와 같이, 실리사이드(25A) 공정은 티타늄, 코발트, 니켈막 등의 금속막을 증착한 후 열처리하므로써 매립형비트라인(25)이 형성된 기판과 금속막의 반응을 유도하여 형성할 수 있다. 실리사이드(25A)로 반응하지 않는 금속막은 습식식각 등을 통해 제거할 수 있다.
도 3c에 도시된 바와 같이, 희생스페이서(24)를 제거한 후에, 게이트절연막(26)을 형성한다. 이때, 게이트절연막(26)은 증착법(Deposition), 열산화(Thermal oxidation) 또는 라디칼산화(Radical oxidation)를 통해 형성할 수 있다. 게이트절연막(26)의 두께는 30∼80Å으로 한다.
이어서, 게이트절연막(26)을 포함한 구조물의 프로파일을 따라 전면에 게이트도전막(27)을 형성한 후 에치백한다. 이에 따라, 제1활성필라(22) 및 패드막(23)의 측벽을 에워싸는 게이트도전막(27)이 잔류한다. 즉, 게이트도전막(27)을 형성할 때 컨포멀(Conformal)하게 형성되는데, 이는 제1활성필라(22)의 높이가 낮기 때문에 가능하다. 게이트도전막(27)의 증착두께는 50∼200Å으로 한다. 바람직하게, 게이트도전막(27)은 금속질화막을 포함할 수 있다. 예를 들어, 게이트도전막(27)은 티타늄질화막(TiN) 또는 탄탈륨질화막(TaN)을 포함하는데, 탄탈륨질화막과 티타늄질화막을 적층하여 형성할 수도 있다. 탄탈륨질화막과 티타늄질화막을 적층하는 경우, 탄탈륨질화막은 20∼60Å의 얇은 두께로 형성하여 확산배리어 역할을 하도록 한다.
게이트도전막(27)은 후속공정에서 제1활성필라(22)의 측벽을 에워싸도록 더 식각되어 제1활성필라(22)의 측벽을 에워싸는 수직게이트가 되는 물질이다.
도 3d에 도시된 바와 같이, 게이트도전막(27)을 포함한 전면에 제1층간절연막(28)을 형성한다. 이때, 제1층간절연막(28)은 제1활성필라(22) 사이의 공간을 갭필하도록 전면에 형성하며, 후속하여 CMP(Chemical Mechanical Polishing) 등을 이용하여 평탄화공정을 진행하여 제1활성필라(22) 사이의 공간에만 잔류시킨다. 평탄화공정시에 패드막(23)의 상부 표면에 형성되어 있는 게이트절연막(26)도 평탄화되어 제거될 수 있다.
제1층간절연막(28)은 HDP 산화막(High Density Plasma oxide), BPSG(Boro Phosphorous Silicate Glass), SOD(Spin On Dielectric), TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), ALD 산화막(Atomic Layer Deposition oxide) 등의 모든 산화막을 사용할 수 있으며, 바람직하게는 SOD나 BPSG와 같이 유동성이 있는 산화막(Flowable Oxide)을 사용한다. 제1층간절연막(28)의 두께는 500∼6000Å으로 한다.
CMP를 이용한 평탄화 공정은 패드막(23)이 완전히 노출되도록 진행하거나 또는 패드막(23) 상에서 일정 두께가 남는 조건으로 진행할 수 있다. 패드막(23)이 완전히 노출되어 분리되는 조건으로 진행할 경우, 후속 매립형비트라인(25)의 분리를 위한 트렌치 형성 공정에서 패드질화막(23B)의 손실을 최소화 하기 위하여 산화막을 200~100Å 두께로 추가 증착하여 진행할 수 있다.
CMP 공정은 실리카(Silica) 또는 세리아(Ceria) 연마 입자를 가지고 산화막과 질화막간의 연마 선택비가 40 이상인 슬러리(Slurry)를 사용하여 진행한다. 이에 따라 패드질화막(23B)이 노출되면 연마가 정지되거나 제1층간절연막(28)만을 연마하여 패드막(23) 상부에 남아 있는 제1층간절연막(28)이 균일하게 잔류하도록 진행한다.
본 발명의 실시예에서는 패드막(23)이 노출되도록 평탄화공정을 진행한 경우라 가정한다.
이어서, 매립형비트라인(25)의 분리 공정을 진행한다. 즉, BBL(Buried BitLine) 마스크 공정(도시 생략)을 통해 제1층간절연막(28), 게이트절연막(26) 및 기판(21)을 일정깊이 식각하여 매립형비트라인(25)을 분리시키는 트렌치(29)를 형성한다. 트렌치는 1000∼3000Å의 깊이를 갖는다.
이어서, 트렌치(29)를 갭필하는 제2층간절연막(30)을 형성한다. 제2층간절연막(30)은 산화막을 포함한다. 예컨대, HDP 산화막, BPSG, SOD, TEOS, USG, ALD 산화막 등의 모든 산화막을 사용할 수 있으며, 바람직하게는 SOD나 BPSG와 같이 유동성이 있는 산화막(Flowable Oxide)을 사용한다.
제2층간절연막(30)은 후속하여 CMP(Chemical Mechanical Polishing) 등을 이용하여 평탄화공정을 진행하여 제1활성필라(22) 사이의 공간에만 잔류시킨다.
CMP를 이용한 평탄화 공정은 패드막(23)이 완전히 노출되도록 진행할 수 있다. CMP 공정은 실리카(Silica) 또는 세리아(Ceria) 연마 입자를 가지고 산화막과 질화막간의 연마 선택비가 40 이상인 슬러리(Slurry)를 사용하여 진행한다. 이에 따라 패드질화막(23B)이 노출되면 연마가 정지된다.
도 3e에 도시된 바와 같이, 다마신워드라인(Damascene wordline)을 형성하기 위한 식각공정을 진행하여 다마신패턴(31)을 형성한다. 먼저, 평면상으로 볼 때 매립형비트라인(25)과 교차하는 방향으로 패터닝된 감광막패턴(도시 생략)을 형성한다. 이어서, 건식식각 공정으로 게이트도전막(27) 사이에 갭필되어 있는 제2층간절연막(30)과 제1층간절연막(28)을 일정 부분 제거한다. 이후, 습식식각 공정을 이용하여 게이트도전막(27)의 상부 측면에 남아있을 수 있는 제2층간절연막(30)과 제1층간절연막(28)을 제거한다. 이처럼, 게이트도전막(27)의 상부 측면의 층간절연막들을 제거하므로써 후속의 워드라인과 수직게이트가 직접 접촉하도록 하여 워드라인의 저항을 낮게 유지할 수 있다.
위와 같이 다마신패턴(31)을 형성한 후에, 제1층간절연막과 제2층간절연막은 도면부호 28A, 30A와 같이 잔류한다.
도 3f에 도시된 바와 같이, 다마신패턴(31)을 매립하도록 전면에 워드라인도전막을 증착한 후 분리 공정을 진행한다. 이에 따라 다마신패턴 내부에 매립되는 워드라인(32)이 형성되며, 워드라인(32)은 이웃하는 게이트도전막(27)들을 서로 연결하는 형태이다. 워드라인(32)은 티타늄질화막(TiN) 또는 텅스텐막(W)으로 형성할 수 있다. 워드라인(32)의 분리공정은 CMP 공정을 이용할 수 있다. 워드라인(32)으로 사용되는 물질이 금속막이므로 금속 CMP 공정을 적용하여 패드막(23)에서 연마가 정지하는 조건으로 진행한다. 금속 CMP 공정은 퓸드실리카(Fumed Silica) 또는 콜로이달실리카(Colloidal silica) 또는 알루미나(Alumina) 연마 입자를 가지고 pH 가 6이하이며, 텅스텐막과 질화막간의 연마 선택비가 10 이상인 슬러리(Slurry)를 사용하여 진행한다. 이에 따라 패드질화막(23B)이 노출되면 연마가 정지된다.
위와 같이, 다마신 공정을 통하여 워드라인(32)을 형성하기 때문에 워드라인(32)을 일정한 높이로 형성할 수 있게 되어 워드라인(32)의 시트저항(Rs)의 변동 폭을 최소한으로 유지할 수 있다.
도 3g에 도시된 바와 같이, 패드막(23)을 제거한다. 패드막(23)이 패드질화막(23B)과 패드산화막(23A)의 적층 구조이므로, 패드질화막(23B)과 패드산화막(23A)을 제거하기 위해 습식식각을 적용할 수 있다. 패드질화막(23B)은 인산(H3PO4) 용액을 이용하여 제거하고, 패드산화막(23A)은 불산(HF)이 포함된 용액을 이용하여 제거할 수 있다.
패드산화막(23A)을 습식식각하면 패드막의 측벽에 형성되어 있는 게이트절연막(26)도 제거될 수 있다. 따라서, 게이트절연막(26A)은 제1활성필라(22)의 측벽을 덮는 높이를 갖는다.
위와 같이, 패드막(23)이 제거된 후에 제1활성필라(22)의 상부 표면이 노출된다.
도 3h에 도시된 바와 같이, 게이트도전막(27)을 선택적으로 일부 식각하여 제1활성필라(22)의 높이보다 낮아진 수직게이트(27A)를 형성한다. 게이트도전막(27)의 식각은 건식식각을 이용하여 게이트도전막(27)과 워드라인(32)간의 선택비를 높게 구현한다. 다른 실시예에서는 습식식각을 이용하여 선택비 없이 게이트 도전막(27)과 워드라인(32)을 동시에 식각할 수도 있다.
이와 같이, 수직게이트(27A)를 형성한 후에는 제1활성필라(22), 수직게이트(27A) 및 워드라인(32)의 높이 차이에 의해 수직게이트 상부에 홈(33)이 형성된다. 홈(33)에 의해 워드라인(32)의 측벽이 일부 노출된다. 도 5a는 수직게이트가 형성된 상태의 평면도로서, 수직게이트(27A)가 제1활성필라(22)의 측벽을 에워싸고 있음을 알 수 있다.
도 3i에 도시된 바와 같이, 홈을 갭필하도록 전면에 스페이서막(34)을 형성한 후 에치백하여 홈을 매립하는 스페이서(34A)를 형성한다. 스페이서(34A)는 수직게이트(27A) 상에서 워드라인(32)의 노출된 측벽을 덮는 구조가 된다.
스페이서(34A)는 질화막을 100∼300Å 두께로 증착한 후 제1활성필라(22)의 표면이 노출되도록 스페이서식각 공정을 진행하여 형성한다.
상술한 스페이서(34A)는 후속 콘택식각 공정에서 자기정렬콘택(Self align Contact; SAC)이 형성되도록 하기 위하여 형성하는 구조이다. 아울러, 스페이서(34A)에 의해 후속하는 제2활성필라와 수직게이트간 또는 제2활성필라와 워드라인간의 브릿지를 방지할 수도 있고, 후속 제2활성필라가 제1활성필라(22) 상에서 안정적으로 성장되도록 하는 보호막 역할도 수행한다.
도 5b는 스페이서막이 형성된 상태의 평면도로서, 스페이서(34A)가 워드라인의 측벽에 형성되고 있음을 알 수 있다.
도 3j에 도시된 바와 같이, 전면에 제3층간절연막(35)을 형성한 후, 제1활성필라(22)의 표면을 노출시키는 콘택홀(36)을 형성한다. 제3층간절연막(35)은 산화 막을 포함한다. 예컨대, HDP 산화막, BPSG, SOD, TEOS, USG, ALD 산화막 등의 모든 산화막을 사용할 수 있으며, 바람직하게는 SOD나 BPSG와 같이 유동성이 있는 산화막(Flowable Oxide)을 사용한다.
도 3k에 도시된 바와 같이, 콘택홀 아래에 노출되어 있는 제1활성필라(22) 상에 제2활성필라(37)를 형성한다. 제2활성필라(37)는 에피택셜성장법을 이용하여 형성할 수 있는데, 선택적에피택셜성장법(Selective Epitaxial Growth; SEG) 또는 고상에피택시공정(Solid Phase Epitaxy; SPE)을 이용하여 형성할 수 있다. 제2활성필라(37)는 예를 들어, SEG 또는 SPE에 의한 실리콘에피택셜막을 포함할 수 있다.
상술한 제2활성필라(37)는 수직트랜지스터의 드레인영역이 된다. 이와 같이, 본 발명은 채널영역과 드레인영역을 모두 고려하여 활성필라를 한번에 형성하는 것이 아니라, 채널영역으로 기능하는 제1활성필라(22)를 먼저 형성한 후에 후속 공정에서 드레인영역이 되는 제2활성필라(37)를 형성한다.
이와 같이 제1활성필라(22)와 제2활성필라(37)로 나누어 형성하므로써 필라의 쓰러짐이 발생하지 않아 안정적인 필라 구조를 얻을 수 있다. 또한, 제1활성필라(22) 형성시에만 패드막을 사용하므로 패드막의 두께를 두껍게 할 필요가 없기 때문에 필라의 쓰러짐을 더욱 방지할 수 있다. 또한, 제2활성필라(37) 형성시에는 패드막을 사용하지 않으므로 패드막의 손실을 최소화할 수 있다.
도 5c는 제2활성필라가 형성된 상태의 평면도로서, 제2활성필라(37)가 제1활성필라(22) 위에 형성되고 있음을 알 수 있다.
도 3l에 도시된 바와 같이, 제2활성필라(37) 상에 스토리지노드콘택(38)을 형성한다. 스토리지노드콘택(38)은 폴리실리콘, 티타늄질화막 또는 텅스텐막을 포함할 수 있다. 예를 들어, 스토리지노드콘택(38)은 폴리실리콘플러그와 배리어막의 순서로 적층되거나, 배리어막과 텅스텐플러그의 순서로 적층될 수 있다. 또한, 텅스텐플러그와 배리어막의 순서로 적층될 수도 있다. 여기서, 배리어막은 티타늄질화막을 포함한다.
위와 같이, 제1실시예는 1회의 콘택홀 공정에 제2활성필라(37)를 일부 채운 후 스토리지노드콘택(38)을 형성하고 있으나, 다른 실시예에서는 콘택홀을 모두 채울때까지 제2활성필라를 형성한 후에 추가로 스토리지노드콘택을 위한 스토리지노드콘택홀 공정을 진행할 수도 있다.
도 4는 본 발명의 제2실시예에 따른 반도체장치를 도시한 도면으로서, 콘택홀을 모두 채울때까지 제2활성필라(37A)를 형성한 후에 스토리지노드콘택을 형성할 수도 있다. 제2활성필라(37A)가 콘택홀을 모두 채우는 경우에는 CMP 공정을 통하여 표면이 평탄화될 수도 있다.
도 4를 다시 참조하면, 제2실시예에서는 제3층간절연막(35)을 식각하여 형성한 콘택홀을 모두 채우도록 제2활성필라(37A)를 형성한 후에, 제4층간절연막(39)을 형성한 후 제2활성필라(37A)가 노출되도록 하는 스토리지노드콘택홀을 형성한다. 이후, 스토리지노드콘택홀을 매립하는 스토리지노드콘택(40)을 형성한다. 스토리지노드콘택(40)은 폴리실리콘, 티타늄질화막 또는 텅스텐막을 포함할 수 있다. 예를 들어, 스토리지노드콘택(40)은 폴리실리콘플러그와 배리어막의 순서로 적층되거나, 배리어막과 텅스텐플러그의 순서로 적층될 수 있다. 또한, 텅스텐플러그와 배리어 막의 순서로 적층될 수도 있다. 여기서, 배리어막은 티타늄질화막을 포함한다.
위와 같이 제2실시예는 제2활성필라(37A)를 형성하기 위한 콘택홀 공정과 스토리지노드콘택(40)을 형성하기 위한 스토리지노드콘택홀 공정을 나누어 진행한다.
도 6a 내지 도 6d는 본 발명의 제3실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도로서, 제1실시예의 변형예이다.
식각장벽막(41) 형성전에는 도 3a 내지 도 3h를 참조하기로 한다.
우선, 도 6a에 도시된 바와 같이, 홈을 갭필하도록 전면에 식각장벽막(41)을 형성한다. 식각장벽막(41)은 후속 식각공정에서 자기정렬(Self align)이 되도록 하기 위하여 형성하는 것으로서, 질화막을 100∼300Å 두께로 증착한다.
상술한 식각장벽막(41)에 의해 후속하는 제2활성필라와 수직게이트간 또는 제2활성필라와 워드라인간의 브릿지를 방지할 수도 있다.
도 6b에 도시된 바와 같이, 전면에 제3층간절연막(42)을 형성한 후, 제1활성필라(22)의 표면을 노출시키는 콘택홀(43)을 형성한다. 콘택홀(43)을 형성하기 위해 먼저 식각장벽막(41)에서 식각이 정지하도록 제3층간절연막(42)을 식각하고 연속해서 식각장벽막(41)을 식각하므로써 제1활성필라(22)의 표면을 노출시킨다.
제3층간절연막(42)은 산화막을 포함한다. 예컨대, HDP, BPSG, SOD, TEOS, USG, ALD 산화막 등 모든 산화막을 사용할 수 있으며, 바람직하게는 SOD나 BPSG와 같이 유동성이 있는 산화막(Flowable Oxide)을 사용한다.
도 6c에 도시된 바와 같이, 콘택홀 아래에 노출되어 있는 제1활성필라(22) 상에 에피택셜성장법을 이용하여 제2활성필라(44)를 형성한다. 제2활성필라(44)는 선택적에피택셜성장법(Selective Epitaxial Growth; SEG) 또는 고상에피택시공정(Solid Phase Epitaxy; SPE)을 이용하여 형성할 수 있으며, 예를 들어, SEG 또는 SPE에 의한 실리콘에피택셜막을 포함할 수 있다.
상술한 제2활성필라(44)는 수직트랜지스터의 드레인영역이 된다. 이와 같이, 본 발명은 채널영역과 드레인영역을 모두 고려하여 활성필라를 한번에 형성하는 것이 아니라, 채널영역으로 기능하는 제1활성필라(22)를 먼저 형성한 후에 후속 공정에서 드레인영역이 되는 제2활성필라(44)를 형성한다.
이와 같이 제1활성필라(22)와 제2활성필라(44)로 나누어 형성하므로써 필라의 쓰러짐이 발생하지 않아 안정적인 필라 구조를 얻을 수 있다. 또한, 제1활성필라(22) 형성시에만 패드막을 사용하므로 패드막의 두께를 두껍게 할 필요가 없기 때문에 필라의 쓰러짐을 더욱 방지할 수 있다. 또한, 제2활성필라(44) 형성시에는 패드막을 사용하지 않으므로 패드막의 손실을 최소화할 수 있다.
도 6d에 도시된 바와 같이, 제2활성필라(44) 상에 스토리지노드콘택(45)을 형성한다. 스토리지노드콘택(45)은 폴리실리콘, 티타늄질화막 또는 텅스텐막을 포함할 수 있다. 예를 들어, 스토리지노드콘택(45)은 폴리실리콘플러그와 배리어막의 순서로 적층되거나, 배리어막과 텅스텐플러그의 순서로 적층될 수 있다. 또한, 텅스텐플러그와 배리어막의 순서로 적층될 수도 있다. 여기서, 배리어막은 티타늄질화막을 포함한다.
위와 같이, 제3실시예는 1회의 콘택홀 공정에 의해 제2활성필라(44)를 일부 채운 후 스토리지노드콘택(45)을 형성하고 있으나, 다른 실시예에서는 콘택홀을 모 두 채울때까지 제2활성필라를 형성한 후에 추가로 스토리지노드콘택을 위한 스토리지노드콘택홀 공정을 진행할 수도 있다.
도 7은 본 발명의 제4실시예에 따른 반도체장치를 도시한 도면으로서, 콘택홀을 모두 채울때까지 제2활성필라(44A)를 형성한 후에 스토리지노드콘택(47)을 형성할 수도 있다. 제2활성필라(44A)가 콘택홀을 모두 채우는 경우에는 CMP 공정을 통하여 표면이 평탄화될 수도 있다.
도 7을 다시 참조하면, 제4실시예에서는 제3층간절연막(42)을 식각하여 형성한 콘택홀을 모두 채우도록 제2활성필라(44A)를 형성한 후에, 제4층간절연막(46)을 형성한 후 제2활성필라(44A)가 노출되도록 하는 스토리지노드콘택홀을 형성한다.
이후, 스토리지노드콘택홀을 매립하는 스토리지노드콘택(47)을 형성한다. 예를 들어, 스토리지노드콘택(47)은 폴리실리콘플러그와 배리어막의 순서로 적층되거나, 배리어막과 텅스텐플러그의 순서로 적층될 수 있다. 또한, 텅스텐플러그와 배리어막의 순서로 적층될 수도 있다. 여기서, 배리어막은 티타늄질화막을 포함한다.
위와 같이 제4실시예는 제2활성필라(44A)를 형성하기 위한 콘택홀 공정과 스토리지노드콘택(47)을 형성하기 위한 스토리지노드콘택홀 공정을 나누어 진행한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래기술에 따른 수직트랜지스터를 구비한 반도체장치의 제조 방법을 도시한 도면.
도 2는 본 발명의 제1실시예에 따른 수직트랜지스터를 구비한 반도체장치의 구조를 도시한 도면.
도 3a 내지 도 3l은 도 2에 도시된 반도체장치의 제조 방법을 도시한 공정 단면도.
도 4는 본 발명의 제2실시예에 따른 반도체장치를 도시한 도면.
도 5a는 수직게이트가 형성된 상태의 평면도.
도 5b는 스페이서막이 형성된 상태의 평면도.
도 5c는 제2활성필라가 형성된 상태의 평면도.
도 6a 내지 도 6d는 본 발명의 제3실시예 따른 도시된 반도체장치의 제조 방법을 도시한 공정 단면도.
도 7은 본 발명의 제4실시예에 따른 반도체장치를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
22 : 제1활성필라 25 : 매립형비트라인
27A : 수직게이트 32 : 워드라인
34A : 스페이서 37 : 제2활성필라

Claims (34)

  1. 복수의 활성필라;
    상기 활성필라 각각의 측벽을 에워싸는 수직게이트;
    상기 활성필라보다 표면이 높은 노출된 측벽을 갖고 이웃하는 상기 수직게이트들을 서로 연결시키는 워드라인; 및
    상기 수직게이트 상에 형성되며 상기 워드라인의 노출된 측벽을 에워싸는 스페이서
    를 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 스페이서는 질화막을 포함하는 반도체장치.
  3. 제1항에 있어서,
    상기 활성필라 사이의 기판 내에 매립되어 형성되고 트렌치에 의해 분리된 매립형비트라인을 더 포함하는 반도체장치.
  4. 제3항에 있어서,
    상기 매립형비트라인 상에 형성된 실리사이드를 더 포함하는 반도체장치.
  5. 복수의 제1활성필라;
    상기 제1활성필라 각각의 측벽을 에워싸는 수직게이트;
    상기 활성필라보다 표면이 높은 노출된 측벽을 갖고 이웃하는 상기 수직게이트들을 서로 연결시키는 워드라인;
    상기 수직게이트 상에서 상기 워드라인의 노출된 측벽을 에워싸는 스페이서; 및
    상기 제1활성필라 상에 형성된 제2활성필라
    를 포함하는 반도체장치.
  6. 제5항에 있어서,
    상기 제2활성필라는 에피택셜막을 포함하는 반도체장치.
  7. 제5항에 있어서,
    상기 스페이서는 질화막을 포함하는 반도체장치.
  8. 제5항에 있어서,
    상기 제1활성필라 사이의 기판 내에 매립되어 형성되고 트렌치에 의해 분리된 매립형비트라인을 더 포함하는 반도체장치.
  9. 제8항에 있어서,
    상기 매립형비트라인 상에 형성된 실리사이드를 더 포함하는 반도체장치.
  10. 기판을 식각하여 복수의 제1활성필라를 형성하는 단계;
    상기 제1활성필라 각각의 측벽을 에워싸는 게이트도전막을 형성하는 단계;
    상기 게이트도전막 사이의 공간에 매립되어 이웃하는 상기 게이트도전막들을 연결시키는 워드라인을 형성하는 단계;
    상기 워드라인의 측벽이 일부 노출되도록 상기 게이트도전막의 상부를 일부 식각하여 수직게이트를 형성하는 단계; 및
    상기 제1활성필라 상에 제2활성필라를 성장시키는 단계
    를 포함하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 제2활성필라를 형성하기 전에 상기 수직게이트 상에서 상기 워드라인의 노출된 측벽을 에워싸는 스페이서를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 스페이서는 질화막을 증착한 후 에치백하여 형성하는 반도체장치 제조 방법.
  13. 제10항에 있어서,
    상기 제2활성필라는,
    에피택셜성장법을 이용하여 형성하는 반도체장치 제조 방법.
  14. 제11항에 있어서,
    상기 제2활성필라를 형성하는 단계는,
    상기 스페이서를 포함한 전면에 층간절연막을 형성하는 단계;
    상기 스페이서에 자기정렬되도록 상기 층간절연막을 식각하여 상기 제1활성필라의 표면을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부에 에피택셜성장법을 이용하여 상기 제2활성필라를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 에피택셜성장법은, SEG(Selective Epitaxial Growth) 또는 SPE(Solid Phase Epitaxy)를 이용하는 반도체장치 제조 방법.
  16. 제10항에 있어서,
    상기 수직게이트를 형성하는 단계는,
    상기 제1활성필라의 표면보다 낮아지도록 상기 게이트도전막을 건식식각하거나 또는 습식식각하여 형성하는 반도체장치 제조 방법.
  17. 제10항에 있어서,
    상기 게이트도전막을 형성하기 전에,
    상기 제1활성필라의 측벽을 덮는 희생스페이서를 형성하는 단계;
    불순물의 이온주입을 통해 상기 기판 내에 매립형비트라인을 형성하는 단계;
    상기 희생스페이서를 제거하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  18. 제17항에 있어서,
    상기 매립형비트라인 상에 실리사이드를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  19. 제17항에 있어서,
    상기 워드라인을 형성하기 전에,
    상기 매립형비트라인을 분리시키는 트렌치를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  20. 패드막을 식각장벽으로 기판을 식각하여 복수의 제1활성필라를 형성하는 단계;
    상기 제1활성필라와 패드막의 측벽을 에워싸는 게이트도전막을 형성하는 단계;
    상기 게이트도전막 사이의 공간에 매립되어 이웃하는 상기 게이트도전막들을 연결시키는 워드라인을 형성하는 단계;
    상기 패드막을 제거하는 단계;
    상기 워드라인의 측벽이 일부 노출되도록 상기 게이트도전막의 상부를 일부 식각하여 수직게이트를 형성하는 단계;
    상기 수직게이트 상부에서 상기 워드라인의 노출된 측벽을 에워싸는 스페이서를 형성하는 단계; 및
    상기 제1활성필라 상에 제2활성필라를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  21. 제20항에 있어서,
    상기 제2활성필라는,
    에피택셜성장법을 이용하여 형성하는 반도체장치 제조 방법.
  22. 제20항에 있어서,
    상기 제2활성필라를 형성하는 단계는,
    상기 스페이서를 포함한 전면에 층간절연막을 형성하는 단계;
    상기 스페이서에 자기정렬되도록 상기 층간절연막을 식각하여 상기 제1활성 필라의 표면을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부에 에피택셜성장법을 이용하여 상기 제2활성필라를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  23. 제21항 또는 제22항에 있어서,
    상기 에피택셜성장법은 SEG 또는 SPE를 이용하는 반도체장치 제조 방법.
  24. 제20항에 있어서,
    상기 수직게이트를 형성하는 단계는,
    상기 제1활성필라의 표면보다 낮아지도록 상기 게이트도전막을 건식식각하거나 또는 습식식각하여 형성하는 반도체장치 제조 방법.
  25. 제20항에 있어서,
    상기 게이트도전막을 형성하기 전에,
    상기 제1활성필라의 측벽을 덮는 희생스페이서를 형성하는 단계;
    불순물의 이온주입을 통해 상기 기판내에 매립형비트라인을 형성하는 단계;
    상기 희생스페이서를 제거하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  26. 제25항에 있어서,
    상기 매립형비트라인 상에 실리사이드를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  27. 제25항에 있어서,
    상기 워드라인을 형성하기 전에,
    상기 매립형비트라인을 분리시키는 트렌치를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  28. 패드막을 식각장벽으로 기판을 식각하여 복수의 제1활성필라를 형성하는 단계;
    상기 제1활성필라와 패드막의 측벽을 에워싸는 게이트도전막을 형성하는 단계;
    상기 게이트도전막 사이의 공간에 매립되어 이웃하는 상기 게이트도전막들을 연결시키는 워드라인을 형성하는 단계;
    상기 패드막을 제거하는 단계;
    상기 워드라인의 측벽 일부가 노출되도록 상기 게이트도전막의 상부를 일부 식각하여 수직게이트를 형성하는 단계;
    상기 수직게이트를 포함한 전면에 식각장벽막을 형성하는 단계;
    상기 식각장벽막 상에 층간절연막을 형성하는 단계;
    상기 식각장벽막에서 식각이 정지하도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 아래의 식각장벽막을 식각하여 상기 제1활성필라의 표면을 노출시키는 단계; 및
    상기 노출된 제1활성필라 상에 제2활성필라를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  29. 제28항에 있어서,
    상기 제2활성필라는,
    에피택셜성장법을 이용하여 형성하는 반도체장치 제조 방법.
  30. 제29항에 있어서,
    상기 에피택셜성장법은 SEG 또는 SPE 방법을 이용하는 반도체장치 제조 방법.
  31. 제28항에 있어서,
    상기 수직게이트를 형성하는 단계는,
    상기 제1활성필라의 표면보다 낮아지도록 상기 게이트도전막을 건식식각하거나 또는 습식식각하여 형성하는 반도체장치 제조 방법.
  32. 제28항에 있어서,
    상기 게이트도전막을 형성하기 전에,
    상기 제1활성필라의 측벽을 덮는 희생스페이서를 형성하는 단계;
    불순물의 이온주입을 통해 상기 기판내에 매립형비트라인을 형성하는 단계; 및
    상기 희생스페이서를 제거하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  33. 제32항에 있어서,
    상기 희생스페이서를 제거하는 단계 이전에, 상기 매립형비트라인 상에 실리사이드를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  34. 제32항에 있어서,
    상기 워드라인을 형성하기 전에,
    상기 매립형비트라인을 분리시키는 트렌치를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
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