KR101827549B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자는 수직팔라 저부에 구비되는 제 1 정션영역과, 상기 제 1 정션영역의 하부에 구비되는 비트라인과, 상기 비트라인의 하부에 구비되는 절연막을 포함하여, 4F2 구조의 반도체 소자를 제공하고, 비트라인을 도전층과 폴리실리콘층의 적층구조로 사용함으로써 비트라인의 저항을 감소시킬 수 있다. 또한, 도전층과 폴리실리콘층 사이에 실리사이드 형성에 의해 오믹 접촉(ohmic contact)저항을 감소시킬 수 있으며, 반도체 기판과 비트라인 사이에 절연층을 구비하여 비트라인의 캐패시턴스를 감소시킬 수 있다. 이에 따라 반도체 소자의 센싱 마진이 증가되고 데이터 리텐션 타임(data retention time)을 증가시킬 수 있다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 수직형 게이트를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)은 감소하고 있다. 이러한 디자인 룰이 감소하면서 고집적화된 반도체 메모리 소자, 예를 들어 디램(DRAM; Dynamic Random Access Memory) 소자 기술 개발이 한계에 이르고 있는 상황이다. 이에 따라 1비트(bit)를 저장하는 셀의 단위 면적을 감소시키는 연구가 진행되고 있다. 현재 통상적으로 1비트를 저장하는 기준인 8F2에서 6F2 및 4F2에 단위 셀을 구현하게 함으로써 보다 고밀도화된 셀 구조 형성이 가능하다.
4F2의 단위셀을 갖는 트랜지스터 구성을 위해서는 셀 트랜지스터의 소스(source)부와 드레인(drain)부에 해당되는 접합영역(junction)이 1F2에 형성되어야 한다. 이를 위해 최근 1F2 내에 소스부와 드레인부 형성이 가능한 수직 채널을 갖는 셀 트랜지스터 구조에 대한 연구가 검토되고 있다. 수직 채널을 갖는 셀 트랜지스터 구조는 셀을 동작시키는 트랜지스터의 소스 영역 및 드레인 영역을 상, 하부로 형성시키고 수직 형태의 채널로 트랜지스터를 동작시키는 구조이다. 즉, 8F2에서 수평 형상으로 형성되는 소스 영역 및 드레인 영역 부분을 상, 하부의 수직 형태로 구성함으로써 4F2 내에서 셀 트랜지스터 동작 구현이 가능하도록 하는 방법이다. 그러나 수직 채널을 갖는 셀 트랜지스터 구조는 공정 난이도가 증가하면서 구조 형성이 복잡하여 어려움이 있다.
본 발명은 반도체 소자의 고집적화로 요구되는 수직 채널을 갖는 셀 트랜지스터를 형성하기 위한 공정 난이도가 증가함에 따라 형성이 복잡한 어려움을 해결하고자 한다.
본 발명의 반도체 소자는 수직필라 저부에 구비되는 제 1 접합영역과, 상기 제 1 접합영역의 하부에 구비되는 비트라인과, 상기 비트라인의 하부에 구비되는 절연막을 포함하는 것을 특징으로 한다.
그리고, 상기 필라와 상기 비트라인 사이에 구비되는 폴리실리콘층을 포함하는 것을 특징으로 한다.
그리고, 상기 폴리실리콘층과 상기 비트라인 사이에 구비되는 배리어 도전층을 더 포함하는 것을 특징으로 한다.
그리고, 상기 배리어 도전층은 티타늄 및 티타늄질화막의 적층구조 또는 코발트(cobalt)를 포함하는 것을 특징으로 한다.
그리고, 상기 필라와 상기 비트라인 사이에 구비되는 비정질 실리콘층을 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인은 금속 계열의 물질을 포함하는 것을 특징으로 한다.
그리고, 상기 필라의 측면에 구비되는 게이트 산화막과, 상기 게이트 산화막 표면에 구비되는 게이트를 더 포함하는 것을 특징으로 한다.
그리고, 상기 필라의 상부에 구비되는 제 2 접합영역을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 접합영역 상부에 구비되는 배리어 도전층 및 도전층과, 상기 도전층 상부에 구비되는 저장전극을 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판을 식각하여 리세스를 형성하는 단계와, 상기 리세스 저부 및 측벽에 절연막을 형성하는 단계와, 상기 절연막 상부에 비트라인을 형성하는 단계와, 상기 리세스가 매립되도록 상기 반도체 기판 상부에 실리콘층을 형성하는 단계와, 상기 실리콘층 내에 이온주입을 수행하여 상기 실리콘층 저부에 제 1 접합영역을 형성하는 단계와, 상기 실리콘층, 상기 제 1 접합영역 및 상기 반도체 기판을 식각하여 필라를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 리세스를 형성하는 단계는 상기 반도체 기판 상부에 산화막 및 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각마스크로 상기 산화막 및 상기 반도체 기판을 식각하는 것을 특징으로 한다.
그리고, 상기 리세스 깊이는 50nm 내지 300nm인 것을 특징으로 한다.
그리고, 상기 리세스를 형성하는 단계 이후, H2를 포함하는 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 리세스 저부 및 측벽에 절연막을 형성하는 단계는 상기 리세스가 매립되도록 상기 반도체 기판에 절연물질을 형성하는 단계와, 상기 절연물질에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 비트라인 상부에 폴리실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 및 폴리실리콘층 사이에 배리어 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 비트라인 상부에 비정질 실리콘을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 반도체 기판 표면 및 상기 리세스 측벽 상부를 노출시키는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 표면 및 상기 리세스 측벽 상부를 노출시키는 단계는 상기 산화막 및 상기 절연막에 이온주입 공정을 수행하는 단계와, 클리닝 공정을 수행하여 상기 이온주입이 수행된 산화막 및 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 표면 및 상기 리세스 측벽 상부를 노출시키는 단계 이후 상기 폴리실리콘층 상부, 상기 리세스 측벽 상에 및 상기 반도체 기판 상부에 언도프트(undoped) 비정질 실리콘층을 형성하는 단계와, 상기 언도프트 비정질 실리콘층에 상기 고상 에피텍시(Solid Phase Epitaxy)를 수행하여 결정질 실리콘층을 형성하는 단계와, 상기 결정질 실리콘층을 시드로 선택적 에피텍셜 성장 방법을 수행하여 상기 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 표면 및 상기 리세스 측벽 상부를 노출시키는 단계 이후 200℃ 내지 1000℃의 온도, H2 분위기에서 10분 내지 120분 동안 열처리를 수행하는 것을 특징으로 한다.
그리고, 상기 실리콘층을 형성하는 단계 이후 상기 비트라인과 상기 폴리실리콘층 사이에 열처리 공정을 수행하여 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 열처리 공정은 300℃ 내지 800℃의 온도, N2 분위기에서 1분 내지 60분동안 수행되는 것을 특징으로 한다.
그리고, 상기 실리콘층을 형성하는 단계 이후 상기 실리콘층에 평탄화 식각 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 제 1 접합영역을 형성하는 단계는 N 타입의 이온 또는 P 타입의 이온을 주입하되, 상기 N 타입의 이온은 인(Ph) 또는 비소(As)를 포함하고, 상기 P 타입의 이온은 붕소(B)를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 접합영역을 형성하는 단계는 1E10/cm2 내지 1E18/cm2의 도즈량과 1KeV 내지 200KeV의 에너지로 수행되는 되는 것을 특징으로 한다.
그리고, 상기 실리콘층, 상기 제 1 접합영역 및 상기 반도체 기판을 식각하여 상기 필라를 형성하는 단계는 상기 비트라인 저부에 형성된 상기 절연막이 노출되도록 상기 반도체 기판을 식각하는 것을 특징으로 한다.
그리고, 상기 필라를 형성하는 단계 이후, 상기 필라의 측벽에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 표면에 게이트를 형성하는 단계와, 상기 필라의 상부에 제 2 접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 접합영역을 형성하는 단계 이후, 상기 제 2 접합영역 상부에 배리어 도전층 및 도전층을 형성하는 단계와, 상기 도전층 상부에 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판을 상부에 절연막 패턴 및 비트라인을 형성하는 단계와, 상기 비트라인 및 상기 절연막 패턴에 의해 노출된 상기 반도체 기판을 시드로 상기 반도체 기판 상부에 실리콘층을 형성하는 단계와, 상기 실리콘층 내 이온주입을 수행하여 상기 실리콘층 저부에 제 1 접합영역을 형성하는 단계와, 상기 실리콘층 및 상기 제 1 접합영역을 식각하여 필라를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 비트라인 상부에 폴리실리콘 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판을 상부에 상기 절연막 패턴 및 상기 비트라인을 형성하는 단계 이후 상기 반도체 기판에 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 열처리 공정은 400℃ 내지 1000℃에서 10초 내지 3600초 동안 H2, Ar 또는 N2 분위기에서 수행되는 것을 특징으로 한다.
그리고, 상기 절연막 패턴 및 상기 비트라인을 형성하는 단계 이후, 상기 절연막 패턴, 상기 비트라인 및 상기 폴리실리콘 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서를 형성하는 단계 이후 상기 반도체 기판 및 상기 폴리실리콘 패턴 상부에 언도프트(undoped) 비정질 실리콘층을 형성하는 단계와, 상기 언도프트 비정질 실리콘층에 상기 고상 에피텍시(Solid Phase Epitaxy)를 수행하여 결정질 실리콘층을 형성하는 단계와, 상기 결정질 실리콘층을 시드로 선택적 에피텍셜 성장 방법을 수행하여 상기 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 실리콘층을 형성하는 단계는 200℃ 내지 1000℃의 온도, H2 분위기에서 10분 내지 120분 동안 열처리를 수행하는 것을 특징으로 한다.
그리고, 상기 실리콘층을 형성하는 단계 이후 상기 비트라인과 상기 폴리실리콘층 사이에 열처리 공정을 수행하여 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 실리콘층 및 상기 제 1 접합영역을 식각하여 필라를 형성하는 단계는 상기 비트라인의 상측 단부 이상의 높이까지 상기 비트라인과 수직한 방향으로 식각하는 것을 특징으로 한다.
그리고, 상기 필라를 형성하는 단계 이후, 상기 필라의 측벽에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 표면에 게이트를 형성하는 단계와, 상기 필라의 상부에 제 2 접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 접합영역을 형성하는 단계 이후, 상기 제 2 접합영역 상부에 배리어 도전층 및 도전층을 형성하는 단계와, 상기 도전층 상부에 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 다음의 효과를 제공한다.
첫째, 수직형 필라 하부에 비트라인을 형성함으로써 4F2 구조의 반도체 소자를 제공한다.
둘째, 비트라인을 도전층과 폴리실리콘층의 적층구조로 사용함으로써 비트라인의 저항을 감소시킬 수 있다.
셋째, 도전층과 폴리실리콘층 사이에 실리사이드 형성에 의해 오믹 접촉(ohmic contact)저항을 감소시킬 수 있다.
넷째, 반도체 기판과 비트라인 사이에 절연층을 구비하여 비트라인의 캐패시턴스를 감소시킬 수 있다. 이에 따라 반도체 소자의 센싱 마진이 증가되고 데이터 리텐션 타임(data retention time)을 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도.
도 4a 내지 도 4g는 본 발명의 다른 실싱예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다. 도 1에 도시된 바와 같이, 필라(128) 하부에 구비되는 제 1 접합영역(118b)과, 제 1 접합영역(118b) 하부에 구비되는 비트라인(108)과, 비트라인(108) 하부에 구비되는 절연막(106)을 포함한다. 여기서, 절연막(106)의 저부는 반도체 기판(100) 내에 매립되어 구비되는 것이 바람직하다.
또한, 폴리실리콘층(112)과 비트라인(108) 사이에 구비되는 배리어 도전층(110)과, 필라(128)의 표면에 구비되는 게이트 산화막(124)과, 서로 이웃하는 필라 사이를 매립하는 층간절연막(122)과, 층간절연막(122) 및 필라(128)의 측면에 형성되는 게이트(126)와, 필라(128)의 상부에 형성되는 제 2 접합영역(128)을 더 포함하는 것이 바람직하다.
여기서, 비트라인(108)은 텅스텐을 포함하고, 배리어 도전층(110)은 티타늄 및 티타늄질화막의 적층구조 또는 코발트(cobalt)를 포함하는 것이 바람직하다. 그리고, 폴리실리콘층(112)은 비정질(amorphous) 실리콘으로 변경가능하다.
본 발명은 필라의 하부 연장선에 비트라인이 구비되므로 4F2의 구조를 용이하게 제공할 수 있고, 비트라인이 금속을 포함하여 비트라인의 저항을 감소할 수 있을 뿐만 아니라 비트라인의 캐패시턴스를 감소시켜 센싱마진 및 데이터 리텐션(retention) 특성을 개선할 수 있다.
상술한 구성을 갖는 일 실시예에 따른 반도체 소자의 형성 방법은 다음과 같다. 도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상부에 산화막(102)을 형성한 후, 하드마스크 패턴(104)을 형성한다. 이어서, 하드마스크 패턴(104)을 식각마스크로 산화막(102) 및 반도체 기판(100)을 식각하여 리세스(R)를 형성한다. 여기서, 리세스(R)의 깊이는 50nm 내지 300nm인 것이 바람직하다. 리세스(R)를 형성한 후에는 리세스(R) 표면의 손상을 치유하기 위하여 트리트먼트를 수행하는 것이 바람직하다. 트리트먼트는 H2 를 포함하는 어닐링 공정을 포함하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 리세스(R)를 포함하는 반도체 기판(100)에 절연물질을 형성한 후 에치백 공정을 수행하여 리세스(R)의 표면 및 저부에만 남아있도록 절연막(106)을 형성한다. 여기서, 절연막(106)은 SOD(spin on dielectric), HDP(high density plasma), TEOS(Tetra ethyl oxide silicate) 또는 BPSG(boro phosousphorous glass)를 포함하는 것이 바람직하다. 그리고, 리세스(R) 저부에 남아있는 절연막(106)의 높이는 10nm 내지 100nm인 것이 바람직하다.
이어서, 절연막(106) 상부에 비트라인 금속물질을 형성한 후 에치백 공정을 수행하여 비트라인(108)을 형성하고, 비트라인(108) 상부에 배리어 금속물질을 형성한 후 에치백 공정을 수행하여 배리어 도전층(110)을 형성한다. 이어서, 배리어 도전층(110) 상부에 폴리실리콘을 형성한 후 에치백을 수행하여 폴리실리콘층(112)을 형성한다. 여기서, 비트라인(108)은 금속 계열의 물질을 포함하고, 배리어 도전층(110)은 티타늄 및 티타늄질화막의 적층구조 또는 코발트(cobalt)를 포함하는 것이 바람직하다. 금속 계열의 물질은 텅스텐, 구리 또는 알루미늄을 포함하는 것이 바람직하다. 그리고, 폴리실리콘층(112)은 비정질(amorphous)실리콘으로 변경가능하다. 이때, 비트라인(108), 배리어 도전층(110) 및 폴리실리콘층(112)의 적층구조는 10nm 내지 100nm인 것이 바람직하다.
여기서, 배리어 도전층(110)을 형성하는 것은 비트라인(108)과 폴리실리콘층(112)의 접착력을 증가시키기 위함이고, 폴리실리콘층(112)을 형성하는 것은 후속 공정에서 형성되는 정션영역(118, 도 2f 참조)와 비트라인(108)의 접촉이 오믹(ohmic) 접촉이 되도록 하여 정션 누설전류가 발생하지 않도록 하기 위함이다.
도 2c에 도시된 바와 같이, 하드마스크 패턴(104)을 제거한 후 반도체 기판(100) 표면에 형성된 산화막(102) 및 리세스(R) 상부 측벽 표면의 절연막(106)에 경사 이온주입(tilt ion implant)를 수행한다. 경사 이온주입된 산화막(102) 및 절연막(106)은 이온주입이 이루어지지 않은 절연막 보다 식각선택비가 높아져 클리닝 공정에서 용이하게 제거될 수 있다.
도 2d에 도시된 바와 같이, 이온주입이 수행된 반도체 기판(100) 표면에 형성된 산화막(102) 및 리세스(R) 상부 측벽 표면의 절연막(106)에 클리닝 공정을 수행하여 제거한다. 따라서, 반도체 기판(100)의 표면 및 리세스(R)의 측벽 상부가 노출된다.
도 2e에 도시된 바와 같이, 노출된 반도체 기판(100)의 표면 및 리세스(R)의 측벽 상부에 언도프트 비정질 실리콘(undoped amorphous silicon,113)을 형성한다.
도 2f에 도시된 바와 같이, 언도프트 비정질 실리콘(113)에 고상 에피텍시(solid phase epitaxy)로 열처리를 수행하여 결정질 실리콘(114)을 형성한다. 이후, 결정질 실리콘(114)을 시드(seed)로 선택적 에피텍셜 성장(selective epitaxial growth)방법을 이용하여 실리콘층(116)을 형성한다. 여기서, 실리콘층(116)은 리세스(R) 상부를 매립할 뿐만 아니라 반도체 기판(100)의 표면으로부터 성장하여 특정 높이를 갖는다. 여기서,실리콘층(116)은 반도체 기판(100)의 표면으로부터 10nm 내지 1000nm의 높이를 갖도록 형성하는 것이 바람직하다. 이때, 실리콘층(116)은 선택적 에피텍셜 성장 방법 이외에 200℃ 내지 1000℃의 온도, H2 분위기에서 10분 내지 120분 동안 열처리를 통해 성장될 수도 있다.
실리콘층(116)을 형성한 후, 열처리 공정을 수행하여 배리어 도전층(110)과 폴리실리콘층(112)의 사이 영역에 실리사이드(미도시)를 형성하는 것이 바람직하다. 열처리 공정은 300℃ 내지 800℃의 온도, N2 분위기에서 1분 내지 60분동안 수행되는 것이 바람직하다.
이와 같이 실리콘층(116)을 형성하는 것은 실리콘층(116)이 후속 공정에서 필라를 이루도록 하여, 비트라인(108)이 후속 공정에서 형성되는 필라의 하부 연장선상에 구비되는 구조로 형성하기 위함이다.
도 2g에 도시된 바와 같이, 실리콘층(116)에 평탄화 식각 공정을 수행하여 실리콘층(116)의 표면을 평탄화시키고, N 타입의 이온 또는 P 타입의 이온을 주입하여 제 1 접합영역(junction region, 118)을 형성한다. 이때, 평탄화 식각공정은 폴리실리콘층(112) 상부에 형성된 제 1 접합영역(118)과 실리콘층(116)의 적층구조가 10nm 내지 200nm가 되도록 수행되는 것이 바람직하다. 10nm 이하인 경우는 트랜지스터의 역할을 하기에 적합하지 않고 200nm 이상인 경우에는 저항이 증가하여 적합하지 않기 때문이다. 여기서, N 타입의 이온은 인(Ph) 또는 비소(As)를 포함하는 것이 바람직하고, P 타입의 이온은 붕소(B) 또는 BF2를 포함하는 것이 바람직하다. 그리고, 이온주입 공정은 1E10/cm2 내지 1E18/cm2의 도즈량과 1KeV 내지 200KeV의 에너지로 수행되는 되는 것이 바람직하다.
도 2h에 도시된 바와 같이, 실리콘층(116) 상부에 마스크 패턴(120)을 형성한 후, 마스크 패턴(120)을 식각마스크로 절연막(106)의 상부 측벽이 노출되도록 실리콘층(116), 제 1 접합영역(118) 및 반도체 기판(100)을 식각하여 라인 타입의 실리콘층(116a) 및 라인 타입의 제 1 접합영역(118a)을 포함하는 제 1 방향으로 연장되는 라인 타입의 적층구조물을 형성한다. 여기서, 마스크 패턴(120)은 제 1 방향으로 장축을 갖는 라인 앤 스페이스 타입인 것이 바람직하다.
도 2i에 도시된 바와 같이, 라인 타입의 적층구조물 사이에 층간절연막(122)을 형성한다. 층간절연막(122)은 HDP(high density plasma) 또는 SOD(Spin on dielectric)을 포함하는 것이 바람직하다. 이후, 라인 타입의 적층구조물 및 층간절연막(122)을 제 1 방향과 수직한 제 2 방향(도 2h에서 좌우방향)으로 식각하여 필라(128)를 형성한다. 여기서 제 1 방향은 비트라인(108)의 장축방향과 평행한 방향을 나타낸다. 따라서, 필라(128)는 라인타입의 적층구조물을 제 2 방향으로 식각할 때, 비트라인(108)의 상측단부 이상의 높이까지 제 1 방향으로 연장되는 라인타입의 실리콘층(116a) 및 제 1 방향으로 연장되는 라인 타입의 제 1 접합영역(118a)이 식각되어 형성되는 것이 바람직하다. 필라(128)의 평면은 도 2i 'A'부분의 평면도를 나타낸 'B'에 도시된 바와 같이 정사각형 타입 또는 사각형 타입을 포함하는 것이 바람직하다.
이후, 필라(128)의 측면에 게이트 산화막(124)을 형성하고, 게이트 산화막(124)의 표면에 제 2 방향으로 연장되는 게이트(126)를 형성한다. 여기서, 게이트 산화막(124)은 필라(128)의 표면이 산화되어 형성되는 것이 바람직하다.
그 다음, 제 2 방향으로 연장되는 게이트(126) 사이의 영역에 절연막(미도시)을 매립하고, 마스크 패턴(120)을 제거한다. 이후, 마스크 패턴(120)이 제거되면서 노출된 실리콘층(116b)의 상부에 이온주입 공정을 수행하여 제 2 접합영역(130)을 형성한다. 여기서, 제 1 접합영역(118b) 및 제 2 접합영역(130)은 소스 또는 드레인의 역할을 하여 필라(128)에 수직 채널이 형성되도록 한다.
도시되지는 않았지만, 제 2 접합영역(130) 상부에 배리어 도전층 및 도전층을 형성한 후 저장전극을 형성하는 것이 바람직하다.
따라서, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 내 리세스를 형성한 후, 필라의 하부 연장선상에 비트라인을 형성함으로써 4F2의 구조의 반도체 소자를 형성하고, 반도체 기판과 절연되도록 절연막을 형성한 후 비트라인을 형성하여 비트라인의 캐패시턴스를 감소시키면서 데이터 센싱 마진을 증가시키고 데이터 리텐션 타임을 증가시킬 수 있다. 또한, 비트라인을 금속으로 형성하여 비트라인의 저항을 감소시키고, 배리어 도전층과 폴리실리콘층 사이에 실리사이드를 형성하여 콘택저항을 감소시킬 수 있으며, 폴리실리콘층에 의해 비트라인 계면에 결함의 발생을 감소시킬 수 있다.
하지만, 일 실시예에 도시된 바와 같이 반도체 기판 내 형성된 리세스에 필라가 형성되는 공정에 한정되는 것은 아니고 반도체 기판 상에 필라가 형성되는 공정에도 적용될 수 있다. 보다 구체적인 설명은 도 3 및 도 4a 내지 도 4f를 참조한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 3에 도시된 바와 같이 본 발명의 다른 실시예에 따른 반도체 소자는 필라(224)와, 필라(224) 하부에 구비되는 제 1 접합영역(214b)와, 제 1 접합영역(214b) 하부에 구비되는 비트라인(204a)과, 비트라인(204a) 하부에 구비되는 절연막 패턴(202a)을 포함한다. 여기서 절연막(106)의 측벽 하부에는 반도체 기판(200)으로부터 성장된 실리콘층(213)이 구비되는 것이 바람직하다.
또한, 비트라인(204a)과 폴리실리콘 패턴(208a) 사이에 구비되는 배리어 금속패턴(206a)과, 필라(224)의 표면에 구비되는 게이트 산화막(220)과, 서로 이웃하는 필라(224) 사이를 매립하는 층간절연막(218)과, 층간절연막(218) 표면 및 필라(224)의 표면에 형성되는 게이트(222)와, 필라(224)의 상부에 형성되는 제 2 접합영역(226)을 더 포함하는 것이 바람직하다.
여기서, 비트라인(204a)은 텅스텐을 포함하고, 배리어 금속패턴(206a)은 티타늄 및 티타늄질화막의 적층구조 또는 코발트(cobalt)를 포함하는 것이 바람직하다. 그리고, 폴리실리콘 패턴(208a)은 비정질(amorphous) 실리콘으로도 변경가능하다.
상술한 구성을 갖는 다른 실시예에 따른 반도체 소자의 형성 방법은 도 4a 내지 도 4f를 참조한다.
도 4a에 도시된 바와 같이, 반도체 기판(200) 상에 산화막(202), 비트라인 도전층(204), 배리어 도전층(206) 및 폴리실리콘층(208)을 형성한다. 여기서 산화막(202)은 화학적 기상 증착 방법(Chemical Vapor Deposition) 또는 열산화 공정에 의해 10nm 내지 500nm의 두께로 형성 또는 성장되는 것이 바람직하다. 그리고, 비트라인 도전층(204)은 텅스텐을 포함하는 것이 바람직하고, 배리어 도전층(206)은 티타늄 및 티타늄질화막의 적층구조 또는 코발트(cobalt)를 포함하는 것이 바람직하다. 또한, 폴리실리콘(208)은 비정질(amorphous) 실리콘을 변경가능하다.
도 4b에 도시된 바와 같이, 폴리실리콘(208) 상부에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴(미도시)을 식각마스크로 식각하여 폴리실리콘 패턴(208a), 배리어 금속패턴(206a), 비트라인(204a) 및 산화막 패턴(202a)을 형성한다. 이때, 폴리실리콘 패턴(208a), 배리어 금속패턴(206a), 비트라인(204a) 및 산화막 패턴(202a)의 형성 공정에서 반도체 기판(200)의 표면은 노출된다. 이때, 노출된 반도체 기판(200)의 표면 손상을 방지하기 위하여 트리트먼트를 수행하는 것이 바람직한데, H2, Ar 또는 N2 등의 분위기에서 열처리를 수행하는 것이 바람직하다. 노출된 반도체 기판(200)의 표면 손상을 방지하기 위한 트리트먼트는 400℃ 내지 1000℃에서 10초 내지 3600초 동안 실시되는 것이 바람직하다.
이어서, 폴리실리콘 패턴(208a), 배리어 금속패턴(206a), 비트라인(204a) 및 산화막 패턴(202a)의 측벽에 스페이서(210)를 형성한다. 스페이서(210)은 절연막을 형성한 후 에치백 공정으로 형성되는 것이 바람직하다.
도 4c에 도시된 바와 같이, 반도체 기판(200) 및 폴리실리콘 패턴(208a) 상부에 언도프트 비정질 실리콘(undoped amorphous silicon,211)을 형성한다.
도 4d에 도시된 바와 같이, 언도프트 비정질 실리콘(211)에 고상 에피텍시(solid phase epitaxy)로 열처리를 수행하여 결정질 실리콘(212)을 형성한다. 이후, 결정질 실리콘(212)을 시드(seed)로 선택적 에피텍셜 성장(selective epitaxial growth)방법을 이용하여 실리콘층(213)을 형성한다.
실리콘층(213)은 배리어 금속패턴(206a)의 높이로부터 10nm 내지 1000nm의 높이를 갖도록 형성되는 것이 바람직하다. 이때, 실리콘층(213)은 선택적 에피텍셜 성장 방법 이외에 200℃ 내지 1000℃의 온도, H2 분위기에서 열처리를 통해 성장될 수도 있다.
실리콘층(213)을 형성한 후, 열처리 공정을 수행하여 배리어 금속패턴(206a)과 폴리실리콘 패턴(208a)의 사이 영역에 실리사이드(미도시)를 형성하는 것이 바람직하다. 열처리 공정은 300℃ 내지 800℃의 온도, N2 분위기에서 1분 내지 60분 동안 수행되는 것이 바람직하다. 여기서, 폴리실리콘 패턴(208a)이 비정질 실리콘인 경우에는 고상 에피텍시(solid phase epitaxy)에 의해 열처리 동안 폴리실리콘으로 변화되도록 하는 것이 바람직하다.
이와 같이 실리콘층(213)을 형성하는 것은 실리콘층(213)이 후속 공정에서 필라를 이루도록 하여, 비트라인(204a)이 후속 공정에서 형성되는 필라(224, 도 4g)의 하부 연장선상에 구비되는 구조로 형성하기 위함이다.
도 4e에 도시된 바와 같이, 실리콘층(213)에 평탄화 식각 공정을 수행하여 실리콘층(213)의 표면을 평탄화시키고, N 타입의 이온 또는 P 타입의 이온을 주입하여 제 1 접합영역(junction region, 214)을 형성한다. 여기서, N 타입의 이온은 인(Ph) 또는 비소(As)를 포함하는 것이 바람직하고, P 타입의 이온은 붕소(B) 또는 BF2를 포함하는 것이 바람직하다. 그리고, 이온주입 공정은 1E10/cm2 내지 1E18/cm2의 도즈량과 1KeV 내지 200KeV의 에너지로 수행되는 되는 것이 바람직하다.
도 4f에 도시된 바와 같이, 실리콘층(213) 상부에 마스크 패턴(216)을 형성한 후, 마스크 패턴(216)을 식각마스크로 산화막 패턴(202a)의 상부 측벽이 노출되도록 실리콘층(213) 및 제 1 접합영역(214)을 식각하여 라인 타입의 실리콘층(213a) 및 라인 타입의 제 1 접합영역(214a)을 포함하는 제 1 방향으로 연장되는 라인 타입의 적층구조물을 형성한다. 따라서, 제 1 방향은 비트라인(204a)과 평행한 방향을 나타낸다. 이때, 실리콘층(213a)은 산화막 패턴(202a)의 상부 측벽이 노출되도록 식각되므로 반도체 기판(200)이 노출되지 않고 반도체 기판(200)의 상부에 결정질 실리콘(212)의 일부가 남게된다. 여기서, 마스크 패턴(216)은 제 1 방향으로 연장되는 라인 앤 스페이스 타입인 것이 바람직하다.
도 4g에 도시된 바와 같이, 라인 타입의 적층구조물 사이에 층간절연막(218)을 형성한다. 층간절연막(218)은 HDP(high density plasma) 또는 SOD(Spin on dielectric)을 형성하는 것이 바람직하다. 이후, 라인 타입의 적층구조물을 제 1 방향과 수직한 제 2 방향으로 식각하여 필라(224)를 형성한다. 따라서, 필라(224)는 라인타입의 적층구조물을 제 2 방향으로 식각할 때, 비트라인(108)의 상측단부 이상의 높이까지 제 1 방향으로 연장되는 라인타입의 실리콘층(213a) 및 제 1 방향으로 연장되는 라인 타입의 제 1 접합영역(214a)이 식각되어 형성되는 것이 바람직하다. 필라(224)의 평면은 도 4f 'C'의 평면도를 나타낸 'D'에 도시된 바와 같이 정사각형 타입 또는 사각형 타입을 포함하는 것이 바람직하다.
이후, 필라(224) 표면에 게이트 산화막(220)을 형성하고, 게이트 산화막(220)의 표면에 제 2 방향으로 장축을 갖는 게이트(222)를 형성한다. 여기서, 게이트 산화막(220)은 필라(224)가 산화되어 형성되는 것이 바람직하다.
그 다음, 제 2 방향으로 장축을 갖는 게이트(222) 사이의 영역에 절연막(미도시)을 매립하고, 마스크 패턴(216)을 제거한다. 이후, 마스크 패턴(216)이 제거되면서 노출된 실리콘층(213b)에 이온주입 공정을 수행하여 제 2 접합영역(226)을 형성한다. 여기서, 제 1 접합영역(214b) 및 제 2 접합영역(224)은 소스 또는 드레인의 역할을 하여 필라(224)에 수직 채널이 형성되도록 한다.
도시되지는 않았지만, 제 2 접합영역(226) 상부에 배리어 도전층 및 도전층을 형성한 후 저장전극을 형성하는 것이 바람직하다.
따라서, 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 상부에 절연막을 형성한 후 비트라인을 형성하여 비트라인의 캐패시턴스를 감소시키면서 키면서 데이터 센싱 마진을 증가시키고 데이터 리텐션 타임을 증가시킬 수 있다. 또한, 비트라인은 후속 공정에서 형성되는 필라의 하부 연장선상에 형성되도록 하여 4F2의 구조를 완성할 수 있다. 또한, 비트라인을 금속으로 형성하여 비트라인의 저항을 감소시키고, 배리어 도전층과 폴리실리콘층 사이에 실리사이드를 형성하여 콘택저항을 감소시킬 수 있으며, 폴리실리콘층에 의해 비트라인 계면에 결함의 발생을 감소시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (40)

  1. 수직필라 저부에 구비되는 제 1 접합영역;
    상기 제 1 접합영역의 하부에 구비되는 비트라인 스택; 및
    상기 비트라인 스택의 하부에 구비되는 절연막을 포함하되,
    상기 비트라인 스택은 비트라인, 상기 비트라인 상부에 구비되는 배리어 도전층, 상기 배리어 도전층 상부에 구비되는 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 1에 있어서,
    상기 배리어 도전층은 티타늄 및 티타늄질화막의 적층구조 또는 코발트(cobalt)를 포함하는 것을 특징으로 하는 반도체 소자.
  5. 삭제
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 1에 있어서,
    상기 비트라인은 금속 계열의 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 1에 있어서,
    상기 필라의 측면에 구비되는 게이트 산화막; 및
    상기 게이트 산화막 표면에 구비되는 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 1에 있어서,
    상기 필라의 상부에 구비되는 제 2 접합영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 8에 있어서,
    상기 제 2 접합영역 상부에 구비되는 배리어 도전층 및 도전층; 및
    상기 도전층 상부에 구비되는 저장전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 반도체 기판을 식각하여 리세스를 형성하는 단계;
    상기 리세스 저부 및 측벽에 절연막을 형성하는 단계;
    상기 절연막 상부에 비트라인을 형성하는 단계;
    상기 비트라인 상부에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상부, 상기 리세스 측벽 상부 및 상기 반도체 기판 상부에 언도프트(undoped) 비정질 실리콘층을 형성하는 단계;
    상기 언도프트 비정질 실리콘층에 고상 에피텍시(Solid Phase Epitaxy)를 수행하여 결정질 실리콘층을 형성하는 단계;
    상기 결정질 실리콘층을 시드로 선택적 에피텍셜 성장 방법을 수행하여 실리콘층을 형성하는 단계;
    상기 실리콘층 내에 이온주입을 수행하여 상기 실리콘층 저부에 제 1 접합영역을 형성하는 단계; 및
    상기 실리콘층, 상기 제 1 접합영역 및 상기 반도체 기판을 식각하여 필라를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 리세스를 형성하는 단계는
    상기 반도체 기판 상부에 산화막 및 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 식각마스크로 상기 산화막 및 상기 반도체 기판을 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 리세스 깊이는 50nm 내지 300nm인 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 리세스를 형성하는 단계 이후,
    H2를 포함하는 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 리세스 저부 및 측벽에 절연막을 형성하는 단계는
    상기 리세스가 매립되도록 상기 반도체 기판에 절연물질을 형성하는 단계; 및
    상기 절연물질에 에치백 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 삭제
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 비트라인 및 폴리실리콘층 사이에 배리어 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 비트라인을 형성하는 단계 이후
    상기 비트라인 상부에 비정질 실리콘을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 비트라인을 형성하는 단계 이후,
    상기 반도체 기판 표면 및 상기 리세스 측벽 상부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 18에 있어서,
    상기 반도체 기판 표면 및 상기 리세스 측벽 상부를 노출시키는 단계는
    산화막 및 상기 절연막에 이온주입 공정을 수행하는 단계; 및
    클리닝 공정을 수행하여 상기 이온주입이 수행된 산화막 및 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 삭제
  21. [청구항 21은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 18에 있어서,
    상기 반도체 기판 표면 및 상기 리세스 측벽 상부를 노출시키는 단계 이후,
    200℃ 내지 1000℃의 온도, H2 분위기에서 10분 내지 120분 동안 열처리를 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  22. [청구항 22은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서
    상기 실리콘층을 형성하는 단계 이후
    상기 비트라인과 상기 폴리실리콘층 사이에 열처리 공정을 수행하여 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  23. [청구항 23은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 22에 있어서,
    상기 열처리 공정은 300℃ 내지 800℃의 온도, N2 분위기에서 1분 내지 60분동안 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  24. [청구항 24은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 실리콘층을 형성하는 단계 이후
    상기 실리콘층에 평탄화 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  25. [청구항 25은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 제 1 접합영역을 형성하는 단계는
    N 타입의 이온 또는 P 타입의 이온을 주입하되, 상기 N 타입의 이온은 인(Ph) 또는 비소(As)를 포함하고, 상기 P 타입의 이온은 붕소(B)를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  26. [청구항 26은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 제 1 접합영역을 형성하는 단계는
    1E10/cm2 내지 1E18/cm2의 도즈량과 1KeV 내지 200KeV의 에너지로 수행되는 되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  27. [청구항 27은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 실리콘층, 상기 제 1 접합영역 및 상기 반도체 기판을 식각하여 상기 필라를 형성하는 단계는
    상기 비트라인의 상측 단부 이상의 높이까지 상기 비트라인과 수직한 방향으로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  28. [청구항 28은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 10에 있어서,
    상기 필라를 형성하는 단계 이후,
    상기 필라의 측벽에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 표면에 게이트를 형성하는 단계; 및
    상기 필라의 상부에 제 2 접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  29. [청구항 29은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 28에 있어서,
    상기 제 2 접합영역을 형성하는 단계 이후,
    상기 제 2 접합영역 상부에 배리어 도전층 및 도전층을 형성하는 단계; 및
    상기 도전층 상부에 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  30. 반도체 기판을 상부에 절연막 패턴 및 비트라인을 형성하는 단계;
    상기 비트라인 상부에 폴리실리콘 패턴을 형성하는 단계;
    상기 절연막 패턴, 상기 비트라인 및 상기 폴리실리콘 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 반도체 기판 및 상기 폴리실리콘 패턴 상부에 언도프트(undoped) 비정질 실리콘층을 형성하는 단계;
    상기 언도프트 비정질 실리콘층에 고상 에피텍시(Solid Phase Epitaxy)를 수행하여 결정질 실리콘층을 형성하는 단계;
    상기 결정질 실리콘층을 시드로 선택적 에피텍셜 성장 방법을 수행하여 실리콘층을 형성하는 단계;
    상기 실리콘층 내 이온주입을 수행하여 상기 실리콘층 저부에 제 1 접합영역을 형성하는 단계; 및
    상기 실리콘층 및 상기 제 1 접합영역을 식각하여 필라를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  31. 삭제
  32. [청구항 32은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 30에 있어서,
    상기 반도체 기판을 상부에 상기 절연막 패턴 및 상기 비트라인을 형성하는 단계 이후,
    상기 반도체 기판에 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  33. [청구항 33은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 32에 있어서,
    상기 열처리 공정은
    400℃ 내지 1000℃에서 10초 내지 3600초 동안 H2, Ar 또는 N2 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  34. 삭제
  35. 삭제
  36. [청구항 36은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 30에 있어서,
    상기 실리콘층을 형성하는 단계는
    200℃ 내지 1000℃의 온도, H2 분위기에서 10분 내지 120분 동안 열처리를 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  37. [청구항 37은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 30에 있어서,
    상기 실리콘층을 형성하는 단계 이후
    상기 비트라인과 상기 폴리실리콘 패턴 사이에 열처리 공정을 수행하여 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  38. [청구항 38은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 30에 있어서,
    상기 실리콘층 및 상기 제 1 접합영역을 식각하여 필라를 형성하는 단계는
    상기 비트라인의 상측 단부 이상의 높이까지 상기 비트라인과 수직한 방향으로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  39. [청구항 39은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 30에 있어서,
    상기 필라를 형성하는 단계 이후,
    상기 필라의 측벽에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 표면에 게이트를 형성하는 단계; 및
    상기 필라의 상부에 제 2 접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  40. [청구항 40은(는) 설정등록료 납부시 포기되었습니다.]
    청구항 39에 있어서,
    상기 제 2 접합영역을 형성하는 단계 이후,
    상기 제 2 접합영역 상부에 배리어 도전층 및 도전층을 형성하는 단계; 및
    상기 도전층 상부에 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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US13/211,249 US8772105B2 (en) 2011-01-03 2011-08-16 Semiconductor device and method for forming the same
CN201110271985.8A CN102543880B (zh) 2011-01-03 2011-09-13 半导体器件制造方法
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130075348A (ko) 2011-12-27 2013-07-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
KR101986145B1 (ko) 2012-08-28 2019-06-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
KR20140141299A (ko) 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 수직 채널 반도체 장치 및 그 제조 방법
US9620360B1 (en) * 2015-11-27 2017-04-11 International Business Machines Corporation Fabrication of semiconductor junctions
CN109309123B (zh) 2017-07-28 2020-11-10 联华电子股份有限公司 半导体元件及其制作方法
CN110246842A (zh) 2018-03-08 2019-09-17 联华电子股份有限公司 一种制作半导体元件的方法
CN113224058B (zh) * 2021-04-07 2023-03-10 芯盟科技有限公司 半导体结构及半导体结构的形成方法
CN113571521B (zh) * 2021-07-26 2023-09-26 长鑫存储技术有限公司 位线结构、半导体结构及位线结构的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040058519A1 (en) * 2002-09-25 2004-03-25 Nanya Technology Corp. Method for forming bit line contact
US20060258084A1 (en) * 2004-09-02 2006-11-16 Tang Sanh D Vertical transistors
US20090168507A1 (en) * 2007-12-28 2009-07-02 Sandisk 3D Llc Method of programming cross-point diode memory array

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3067433B2 (ja) * 1992-12-04 2000-07-17 キヤノン株式会社 半導体装置の製造方法
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5497017A (en) * 1995-01-26 1996-03-05 Micron Technology, Inc. Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US6208555B1 (en) * 1999-03-30 2001-03-27 Micron Technology, Inc. Negative resistance memory cell and method
JP2002324850A (ja) * 2001-04-25 2002-11-08 Mitsubishi Electric Corp 半導体メモリ装置およびその製造方法
FR2830124B1 (fr) * 2001-09-26 2005-03-04 St Microelectronics Sa Memoire vive
TW513805B (en) * 2001-12-28 2002-12-11 Macronix Int Co Ltd Vertical read only memory and the process thereof
US6734482B1 (en) * 2002-11-15 2004-05-11 Micron Technology, Inc. Trench buried bit line memory devices
TWI222180B (en) * 2003-04-29 2004-10-11 Nanya Technology Corp Method for forming vertical transistor and trench capacitor
US7049230B2 (en) * 2003-11-26 2006-05-23 Hynix Semiconductor Inc. Method of forming a contact plug in a semiconductor device
US7244980B2 (en) * 2004-02-09 2007-07-17 Infineon Technologies Ag Line mask defined active areas for 8F2 DRAM cells with folded bit lines and deep trench patterns
DE102004020938B3 (de) * 2004-04-28 2005-09-08 Infineon Technologies Ag Verfahren zum Herstellen einer ersten Kontaktlochebene in einem Speicherbaustein
KR100538101B1 (ko) * 2004-07-07 2005-12-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7355230B2 (en) * 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
US7776715B2 (en) * 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
KR100745917B1 (ko) * 2006-01-23 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7888200B2 (en) * 2007-01-31 2011-02-15 Sandisk 3D Llc Embedded memory in a CMOS circuit and methods of forming the same
US20100230776A1 (en) * 2007-12-11 2010-09-16 Bishnu Prasanna Gogoi Semiconductor structure and method of manufacture
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
KR100946084B1 (ko) * 2008-03-27 2010-03-10 주식회사 하이닉스반도체 반도체 소자의 수직형 트랜지스터 및 그 형성방법
US20090251968A1 (en) * 2008-04-08 2009-10-08 Christoph Andreas Kleint Integrated circuit having a base structure and a nanostructure
US20100090348A1 (en) * 2008-10-10 2010-04-15 Inho Park Single-Sided Trench Contact Window
JP2010147392A (ja) * 2008-12-22 2010-07-01 Elpida Memory Inc 半導体装置およびその製造方法
US8773881B2 (en) * 2009-03-10 2014-07-08 Contour Semiconductor, Inc. Vertical switch three-dimensional memory array
KR101075492B1 (ko) * 2009-03-23 2011-10-21 주식회사 하이닉스반도체 수직트랜지스터를 구비한 반도체장치 및 그 제조 방법
JP2011040483A (ja) * 2009-08-07 2011-02-24 Toshiba Corp 抵抗変化メモリ
KR101116354B1 (ko) * 2009-09-30 2012-03-09 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법
KR101577411B1 (ko) * 2009-12-16 2015-12-15 삼성전자주식회사 수직 채널 트랜지스터의 제조방법
JP2011204852A (ja) * 2010-03-25 2011-10-13 Elpida Memory Inc キャパシタおよびその製造方法、半導体装置
KR101129978B1 (ko) * 2010-07-20 2012-03-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8883589B2 (en) * 2010-09-28 2014-11-11 Sandisk 3D Llc Counter doping compensation methods to improve diode performance
US9159826B2 (en) * 2013-01-18 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040058519A1 (en) * 2002-09-25 2004-03-25 Nanya Technology Corp. Method for forming bit line contact
US20060258084A1 (en) * 2004-09-02 2006-11-16 Tang Sanh D Vertical transistors
US20090168507A1 (en) * 2007-12-28 2009-07-02 Sandisk 3D Llc Method of programming cross-point diode memory array

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US20140264570A1 (en) 2014-09-18
TW201230251A (en) 2012-07-16
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KR20110117987A (ko) 반도체 소자 및 그 형성방법

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