KR101559868B1 - 수직형 반도체 소자 및 이의 제조 방법. - Google Patents

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Abstract

수직형 메모리 소자 및 이의 제조 방법에서, 상기 수직형 메모리 소자는, 기판 상에 구비되는 라인 형상의 절연막 패턴, 상기 절연막 패턴의 양 측벽에 구비되는 필러 형상의 단결정 반도체 패턴들 및 상기 각각의 단결정 반도체 패턴들의 일 측벽에 구비되는 트랜지스터들을 포함한다. 상기 트랜지스터들은 상기 단결정 반도체 패턴의 연장 방향으로 수직하게 배치되므로, 반도체 소자가 집적화된다.

Description

수직형 반도체 소자 및 이의 제조 방법.{Vertical type semiconductor device and method for manufacturing the same}
본 발명은 수직형 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 수직 방향으로 셀들이 연결된 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 DRAM(Dynamic Random Access Memory) 소자 또는 SRAM(Static Random Access Memory) 소자와 같은 휘발성 반도체 메모리 소자와 플래시(flash) 메모리 소자 등과 같은 비휘발성 반도체 메모리 소자로 구분된다. 이러한 반도체 메모리 소자의 응용 분야가 확대됨에 따라 반도체 메모리 소자는 집적도, 동작 속도 및 정전 용량 등에서 크게 개선되어 왔다.
상기 비휘발성 메모리 소자 중에서, 플래시 메모리 소자를 회로적 관점에서 살펴보면, N개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트 라인(bit line)과 접지 라인(ground line) 사이에 병렬로 연결되어 있는 구조를 갖는 NAND형 플래시 메모리 소자와, 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조를 갖는 NOR 형 플래시 메모리 소자로 구분할 수 있다.
상기 플래시 메모리 소자는 고용량의 데이터를 저장할 수 있도록 설계되어야 한다. 그러므로, 단위 칩 내에는 다수의 셀 트랜지스터가 형성되어야 한다. 그러나, 한정된 기판의 수평 면적 내에 셀 트랜지스터들을 고도로 집적시키는 것이 용이하지 않다.
그러므로, 최근에는 각 단위 칩 내에 포함되는 셀 트랜지스터들을 수직 방향으로 적층시킴으로써 집적도를 향상시키는 방법들이 연구되고 있다. 특히, NAND형 플래시 메모리 소자의 경우 셀 트랜지스터들을 수직으로 적층시켜 셀 스트링을 구현함으로써 소자를 고도로 집적화시킬 수 있다.
그러나, 상기 플래시 메모리 소자에 포함된 각 셀 트랜지스터들을 수직 방향으로 적층시키는 경우, 수직 방향으로 위치하고 있는 각 셀 트랜지스터들의 동작 특성과 기판에 형성되는 각 셀 트랜지스터들의 동작 특성이 균일하게 되도록 상기 셀 트랜지스터들을 구현하기가 어렵다. 특히, 상기 셀 트랜지스터의 채널 영역이 폴리실리콘으로 형성되는 경우에는, 단결정으로 이루어진 반도체 기판에 채널에 형성된 셀 트랜지스터에 비해 셀 산포가 불량하며, 온 전류가 감소되어 동작 속도가 느려지게 된다. 또한, 상기 셀 트랜지스터에 포함되는 터널 산화막의 내구성이 저하되어 상기 낸드 플래시 메모리 소자의 신뢰성이 나빠지게 된다.
더구나, 필러 형상의 채널 패턴을 형성하기 위하여 개구부를 형성하는데, 상기 개구부 측벽에는 경사가 생기게 된다. 상기 개구부의 측벽 경사로 인해 상기 개구부 상부 폭이 증가되어야 하므로 상기 개구부의 폭을 최소 임계치수(CD) 수준으 로 낮출 수 없게 되며, 이로인해 실질적으로 소자의 집적도를 높이는 데에 어려움이 있다.
이러한 이유로, 수직 방향으로 셀 트랜지스터가 적층되면서도, 고 성능 및 고 집적도를 갖는 비휘발성 메모리 소자를 제조하는 데에는 어려움이 있다.
본 발명의 일 목적은 고성능을 가지면서 고집적화된 수직형 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 수직형 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 고성능을 가지면서 고집적화된 수직형 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 수직형 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자는, 기판 상에 구비되는 라인 형상의 절연막 패턴이 구비된다. 상기 절연막 패턴의 양 측벽과 접하면서 기판 표면 상에 구비되는 필러 형상의 단결정 반도체 패턴들이 구비된다. 그리고, 상기 각각의 단결정 반도체 패턴들 일 측벽에는 트랜지스터들이 구비된다.
본 발명의 일 실시예에서, 상기 트랜지스터들은 상기 단결정 반도체 패턴의 일 측벽으로부터 적층되는 터널 산화막, 전하 저장막, 블록킹 유전막 및 콘트롤 게이트 패턴을 포함한다. 상기 콘트롤 게이트 패턴 표면 상에는 금속 실리사이드 패턴이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 트랜지스터들은 상기 단결정 반도체 패턴의 일 측벽과 적어도 일부분이 접촉되고, 상기 접촉되는 부분이 수직한 방향으로 일정 간격을 갖는 터널 산화막과, 상기 터널 산화막 표면 상에 구비되고, 적어도 일부분이 상기 단결정 반도체 패턴과 대향하는 전하 저장막 및 블록킹 유전막 및 상기 블록킹 유전막 표면 상에 구비되고, 상기 단결정 반도체 패턴과 대향하면서 일정한 간격을 가지면서 수직 방향으로 적층되는 콘트롤 게이트 패턴들을 포함한다.
본 발명의 일 실시예에서, 상기 게이트 전극 표면 상에는 금속 실리사이드 패턴이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 터널 산화막은 열산화물로 이루어질 수 있다.
본 발명의 일 실시예에서, 상기 단결정 반도체 패턴의 일 측벽에는 상기 트랜지스터들 사이를 절연하는 층간 절연막 패턴들이 적층될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자는, 기판 상에 구비되는 라인 형상의 절연막 패턴이 구비된다. 상기 절연막 패턴의 양 측벽에 접촉하면서 상기 기판 표면 상에는 필러 형상의 단결정 반도체 패턴들이 구비된다. 상기 단결정 반도체 패턴들의 일 측벽에는 터널 산화막이 구비된다. 상기 터널 산화막 표면 상에는 전하 저장막 및 블록킹 유전막이 구비된다. 다음에, 상기 단결정 반도체 패턴들의 일 측벽과 대향하면서 상기 블록킹 유전막 표면 상에 구비되고, 라인 형상을 갖는 콘트롤 게이트 패턴을 포함한다.
본 발명의 일 실시예에서, 상기 터널 산화막은 각 단결정 반도체 패턴의 일 측벽에서 일정 간격을 가지면서 상기 단결정 반도체 패턴의 연장 방향으로 복수개가 구비될 수 있다.
본 발명의 일 실시예에서, 상기 콘트롤 게이트 패턴은 상기 단결정 반도체 패턴 측벽으로부터 돌출되는 형상을 갖고 일정 간격을 가지면서 다층으로 적층되어 있다.
본 발명의 일 실시예에서, 상기 단결정 반도체 패턴 일 측벽과 접촉하고, 상기 콘트롤 게이트 패턴들의 상, 하층 사이의 갭 부위에 구비되는 복수층의 층간 절연막 패턴들이 구비된다. 또한, 각 층에 위치하는 상기 전하 저장막은 상기 단결정 반도체 패턴의 측벽 및 상기 층간 절연막 패턴들의 상부면 및 하부면의 프로파일을 따라 연결된 형상을 가질 수 있다. 즉, 상기 전하 저장막은 상기 콘트롤 게이트 패턴의 연장 방향으로 서로 연결될 수 있다.
본 발명의 일 실시예에서, 상기 전하 저장막은 실리콘 질화물 또는 금속 산화물을 포함한다.
본 발명의 일 실시예에서, 단결정 반도체 패턴은 단결정 실리콘으로 이루어질 수 있다.
본 발명의 일 실시예에서, 이웃하고 있는 상기 콘트롤 게이트 패턴들 사이에 상기 절연막 패턴과 서로 대향하는 실리콘 산화막 패턴이 구비될 수 있다.
본 발명의 일 실시예에서, 상기 단결정 반도체 패턴들의 상부면과 접촉하는 비트 라인을 구비될 수 있다.
본 발명의 일 실시예에서, 상기 각각의 단결정 반도체 패턴에는 하나의 셀 스트링이 구현되고, 상기 단결정 반도체 패턴들의 상, 하부에는 선택 트랜지스터가 구비될 수 있다. 상기 선택 트랜지스터는 상기 터널 산화막, 전하 저장막, 블록킹 유전막 및 콘트롤 게이트 패턴이 상기 단결졍 반도체 패턴의 측방으로 적층된 것과 동일한 구조를 가질 수 있다.
본 발명의 일 실시예에서, 상기 절연막 패턴의 선폭 및 상기 절연막 패턴 양측에 구비되는 2개의 단결정 반도체 패턴들의 선폭의 합은 사진 공정에 의해 형성할 수 있는 트렌치의 임계치수와 동일할 수 있다.
본 발명의 일 실시예에서, 상기 단결정 반도체 패턴은 직육면체 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 콘트롤 게이트 패턴의 표면 상에 상기 단결정 반도체 패턴의 일 측벽과 대향하는 금속 실리사이드 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 금속 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 형성 방법으로, 기판 상에 상기 기판 표면 일부를 노출시키는 라인 형상의 트렌치를 포함하는 절연막 구조물을 형성한다. 상기 트렌치 내부에, 상기 트렌치 측벽과 이격되는 라인 형상의 절연막 패턴을 형성한다. 상기 절연막 패턴 양 측벽에 위치하면서 상기 트렌치 내부를 채우는 필러 형상의 예비 단결정 반도체 패턴을 형성한다. 상기 예비 단결정 반도체 패턴의 일 측벽에 터널 산화막을 형성한다. 상기 터널 산화막 상에 전하 저장막 및 블록킹 유전막을 형성한다. 상기 블록킹 유전막 표면 상에 상기 예비 단결정 반도체 패턴들의 일 측벽과 대향하는 라인 형상의 콘트롤 게이트 패턴을 형성한다. 다음에, 상기 절연막 패턴 및 예비 단결정 반도체 패턴의 일부분을 제거하여 필러 형상의 단결정 반도체 패턴들을 형성한다.
본 발명의 일 실시예에서, 상기 콘트롤 게이트 패턴 표면 상에 금속 실리사이드를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 절연막 구조물을 형성하기 위하여, 상기 기판 상에 희생막 및 층간 절연막을 순차적으로 반복하여 적층한다. 다음에, 상기 적층된 박막들의 일부 영역을 이방성 식각하여 상기 기판 표면을 노출하면서 제1 방향으로 연장되는 라인 형상을 갖는 트렌치를 형성한다.
상기 절연막 구조물의 일부를 식각함으로써, 상기 단결정 반도체 패턴의 측벽과 접촉하고, 서로 일정 간격으로 이격되는 층간 절연막 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 층간 절연막 패턴을 형성하는 방법으로, 상기 예비 단결정 반도체 패턴 사이에 위치하는 절연막 구조물의 일부분을 제거하여 제1 방향으로 연장되는 형상의 제1 개구부를 형성한다. 다음에, 상기 층간 절연막을 남기면서 상기 제1 개구부 측벽에 노출된 희생막을 제거하여, 상기 예비 단결정 반도체 패턴의 일부 측벽을 노출시키는 제2 개구부들을 형성한다.
상기 터널 산화막은 상기 제2 개구부의 저면에 노출된 예비 단결정 반도체 패턴을 열산화시킴으로써 형성될 수 있다.
상기 콘트롤 게이트 패턴을 형성하는 방법으로, 상기 제1 및 제2 개구부 내부를 채우면서 상기 블록킹 유전막 표면 상에 도전막을 형성한다. 다음에, 상기 제2 개구부 내부에만 도전막이 남아있도록 상기 제1 개구부 내부에 위치하는 도전막을 식각한다.
추가적으로, 상기 콘트롤 게이트 패턴 사이에 생성된 개구부의 측벽 및 저면과 상기 희생막 구조물 상부면을 따라 금속막을 증착한다. 상기 금속막과 상기 플로팅 게이트 패턴의 계면을 반응시켜 금속 실리사이드 패턴을 형성한다. 다음에, 미 반응한 금속막을 제거한다.
상기 금속막과 플로팅 게이트 패턴의 반응은 열처리 공정을 통해 수행될 수 있다.
상기 콘트롤 게이트 패턴 사이에 생성되는 개구부 내부를 채우도록 절연막 패턴을 형성하는 단계가 더 수행될 수 있다.
본 발명의 일 실시예에서, 상기 절연막 패턴 및 예비 단결정 반도체 패턴을 형성하기 위한 방법으로, 상기 트렌치 측벽에 스페이서 형상의 비정질 실리콘 패턴을 형성한다. 상기 비정질 실리콘 패턴이 형성된 트렌치 내부를 채우도록 절연막 패턴을 형성한다. 다음에, 상기 비정질 실리콘막이 단결정으로 상전이되도록 열처 리함으로써 단결정 실리콘으로 이루어지는 예비 단결정 반도체 패턴을 형성한다.
상기 비정질 실리콘막이 단결정으로 상전이되도록 열처리하는 공정은 레이저 에피택시 공정 또는 고상 상전이 에피택시 공정을 통해 수행될 수 있다.
상기 비정질 실리콘 패턴을 형성하기 위한 방법으로, 상기 트렌치 측벽과 저면 및 상기 절연막 구조물 상부면을 따라 비정질 실리콘막을 형성한다. 다음에, 상기 비정질 실리콘막을 이방성 식각한다.
본 발명의 일 실시예에서, 상기 절연막 패턴 및 예비 단결정 반도체 패턴을 형성하기 위한 다른 방법으로, 상기 트렌치 측벽에 희생 스페이서를 형성한다. 상기 희생 스페이서가 형성된 트렌치 내부를 채우도록 절연막 패턴을 형성한다. 상기 희생 스페이서를 제거하여 저면에 기판이 노출되는 미세 트렌치를 형성한다. 다음에, 상기 미세 트렌치 내부에 예비 단결정 반도체 패턴을 성장시킨다.
본 발명의 일 실시예에서, 상기 예비 단결정 반도체 패턴의 일부분을 제거하여 단결정 반도체 패턴들을 형성하는 방법으로, 상기 절연막 패턴, 예비 단결정 반도체 패턴 및 절연막 구조물 상에 마스크 패턴들을 형성한다. 상기 마스크 패턴들을 이용하여 예비 단결정 반도체 패턴의 측벽 일부가 노출되도록 상기 절연막 패턴을 제거한다. 다음에, 상기 노출된 예비 단결정 반도체 패턴을 제거한다.
상기 마스크 패턴은 라인 형상 또는 콘택 형상을 가질 수 있다.
상기 예비 단결정 반도체 패턴 및 절연막 패턴이 제거됨으로써 생성된 개구부에 실리콘 산화막 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 단결정 반도체 패턴들의 상부면과 접촉하는 비트 라인을 형성하는 단계를 더 포함할 수 있다.
상기 수직형 비휘발성 메모리 소자는 셀 트랜지스터들이 수직 방향으로 직렬 연결된 구조를 가지기 때문에 메모리 소자가 고도로 집적화된다. 또한, 수직형 비휘발성 메모리 소자는 필러형의 단결정 반도체 패턴에 셀 트랜지스터가 구비되므로 각 셀 트랜지스터의 동작 특성이 향상된다. 더구나, 상기 필러형의 단결정 반도체 패턴은 한계 선폭 이하의 폭을 가지기 때문에 메모리 소자를 더욱 집적화시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 도 2는 도 1에 도시된 비휘발성 메모리 소자의 사시도이다.
도 1 및 도 2를 참조하면, 단결정 반도체 물질로 이루어지는 기판(100)이 구비된다. 상기 기판(100)은 예를들어, 단결정 실리콘으로 이루어질 수 있다.
상기 기판(100) 표면 아래에는 공통 소오스 라인으로 제공되는 불순물 영역(도시안됨)이 구비된다. 상기 불순물 영역은 하나의 셀 블록이 형성되는 부위에 형성된다. 상기 불순물 영역은 N형 불순물로 이루어질 수 있다. 상기 불순물 영역이 구비됨으로써, 상기 단결정 반도체 패턴(112a)들에 형성되어 있는 각 셀 스트링들의 하부가 서로 연결된다.
상기 기판(100) 상에는 제1 방향으로 연장되는 라인 형상의 절연막 패턴(114)이 구비된다. 상기 절연막 패턴(114)은 셀 트랜지스터들이 형성되는 단결정 반도체 패턴(112a)과 동일한 높이를 갖는다. 상기 절연막 패턴(114)은 실리콘 산화물로 이루어질 수 있다.
상기 절연막 패턴(114)의 양 측벽에는 필러 형상의 단결정 반도체 패턴(112a)들이 구비된다. 즉, 하나의 절연막 패턴(114)의 양 측벽에는 다수의 단결정 반도체 패턴(112a)들이 규칙적으로 반복 배치된다. 상기 단결정 반도체 패턴(112a)들은 수직에 가까운 측벽 경사를 갖는다. 상기 단결정 반도체 패턴(112)은 직육면체 형상을 갖는다.
상기 절연막 패턴(114)의 선폭 및 상기 절연막 패턴(114) 양측에 형성된 2개 의 단결정 반도체 패턴(112a)의 선폭의 합은 사진 공정에 의해 형성될 수 있는 패턴의 최소 선폭까지 축소될 수 있다.
상기 단결정 반도체 패턴(112a)들은 예를들어, 단결정 실리콘으로 이루어질 수 있다. 상기 단결정 실리콘은 비정질 실리콘을 퍼니스를 이용한 열공정을 통해 상전이시키거나 또는 레이저 에피택셜 성장 공정을 통해 상전이시켜 형성된 것일 수 있다. 또는, 상기 단결정 실리콘은 기판(100)을 시드로 하는 선택적 에피택시얼 성장 공정을 통해 형성된 것일 수도 있다.
상기 단결정 반도체 패턴(112a)에서 상기 절연막 패턴(114)과 접하는 측벽과 마주하는 측벽에는 셀 트랜지스터들이 구비된다. 이하에서는, 상기 단결정 반도체 패턴(112a)에서 상기 절연막 패턴(114)과 접하는 측벽은 제1 측벽이라 하고, 상기 제1 측벽과 마주하고 셀 트랜지스터들이 형성되는 측벽은 제2 측벽이라 한다.
상기 필러 형상의 단결정 반도체 패턴(112a) 각각에 형성된 셀 트랜지스터들은 하나의 셀 스트링을 이루게 된다. 즉, 상기 셀 트랜지스터들은 상기 단결정 반도체 패턴을 따라 수직 방향으로 직렬 연결되어 있다. 통상적으로, 기판(100) 상에 형성되는 하나의 셀 스트링 내에는 2m개(m은 1이상의 자연수)의 셀 트랜지스터들이 형성될 수 있다. 본 실시예의 비휘발성 메모리 소자의 경우, 상기 셀 스트링 내에 포함되어 있는 셀 트랜지스터들의 수가 증가하면 수직 방향으로 적층되어야 할 셀 트랜지스터들이 수도 증가된다. 상기 셀 스트링 내에 포함되는 셀 트랜지스터들의 수가 증가하게 되면 이를 제조하기 위한 공정이 용이하지 않다. 따라서, 하나의 셀 스트링에 2개, 4개 또는 8개 정도의 셀 트랜지스터들이 직렬 연결될 수 있으며, 본 실시예에서는 2개의 셀 트랜지스터들이 직렬 연결된 것으로 설명한다.
상기 단결정 반도체 패턴(112a)들의 제2 측벽과 접촉하는 층간 절연막 패턴(104)들이 구비된다. 상기 층간 절연막 패턴(104)들은 서로 일정 간격 이격되도록 배치되고, 제1 방향을 연장되는 라인 형상을 갖는다. 즉, 상기 층간 절연막 패턴(104)들은 상기 제1 방향으로 배열된 다수의 단결정 반도체 패턴(112a)들과 동시에 접하도록 형성된다. 또한, 하나의 단결정 반도체 패턴(112a)에는 서로 이격되어 복수 층의 층간 절연막 패턴(104)들이 구비된다.
상기 층간 절연막 패턴(104)들 사이의 갭 부위에는 상기 셀 트랜지스터들이 구비된다. 그러므로, 상기 층간 절연막 패턴(104)들은 셀 트랜지스터 형성 영역을 정의하는 역할을 한다. 또한, 상기 층간 절연막 패턴(104)들은 서로 다른 층의 콘트롤 게이트 패턴(130a)들을 절연시킨다.
이하에서, 상기 층간 절연막 패턴(104)에 대해 보다 상세하게 설명한다.
상기 단결정 반도체 패턴(112a) 및 절연막 패턴(114)의 사이의 기판(100) 표면에는 패드 산화막(102)이 구비된다.
상기 패드 산화막(102)과 제1층 셀 게이트 전극 사이에 제1 층간 절연막 패턴(104a)이 구비된다. 상기 제1 층 셀 게이트 전극과 제2 셀 게이트 전극 사이에는 제2 층간 절연막 패턴(104b)이 구비된다. 또한, 상기 제2 셀 게이트 전극 상에는 제3 층간 절연막 패턴(104c)이 구비된다.
최 하층에 위치하는 제1 층간 절연막 패턴(104a)은 상기 제1 방향과 수직한 제2 방향으로 이웃하고 있는 단결정 반도체 패턴 측벽과 각각 접촉된다. 반면에, 상기 제1 층간 절연막 패턴(104a) 상에 위치하는 각 층의 층간 절연막 패턴(104b, 104c)들은 상기 제1 방향으로 배치된 단결정 반도체 패턴들과 접촉하면서 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 그러나, 상기 제1 층간 절연막 패턴(104a) 상에 위치하는 각 층의 층간 절연막 패턴(104b, 104c)들은 상기 제2 방향과 이웃하고 있는 단결정 반도체 패턴 측벽과 각각 접촉하지는 않는다.
상기 층간 절연막 패턴들(104)은 실리콘 산화물 및 단결정 반도체 패턴과 각각 식각 선택비를 갖는 절연 물질로 이루어질 수 있다. 구체적으로, 상기 층간 절연막 패턴들(104)은 실리콘 질화물로 이루어질 수 있다.
상기에서도 설명한 것과 같이, 상기 층간 절연막 패턴들(104) 사이에 위치하는 단결정 반도체 패턴(112a)들의 제2 측벽에는 셀 트랜지스터들이 구비된다. 이하에서는, 상기 단결정 반도체 패턴(112a)에 형성되는 셀 트랜지스터에 대해 보다 상세하게 설명한다.
상기 단결정 반도체 패턴(112a)들 일 측벽에는 터널 산화막(122)이 구비된다. 상기 터널 산화막(122)은 상기 단결정 반도체 패턴의 일 측벽과 적어도 일부분이 접촉하고, 접촉되는 부분은 수직한 방향으로 일정 간격을 갖는다. 즉, 상기 터널 산화막(122)은 상기 단결정 반도체 패턴의 일 측벽과 불연속적으로 접촉된다.
상기 터널 산화막(122)은 상기 단결정 반도체 패턴의 표면을 열산화시켜 형성되는 열 산화막으로 이루어질 수 있다. 즉, 상기 터널 산화막(122)은 열 산화 공정으로 형성된 실리콘 산화물로 이루어질 수 있다.
상기 터널 산화막(122)이 단결정 반도체 패턴(112a)의 일부분을 열산화시켜 형성된 것이므로, 화학 기상 증착법에 의해 형성된 터널 산화막(122)에 비해서 내구성이 우수하다. 그러므로, 본 실시예에 따른 비휘발성 메모리 소자는 우수한 신뢰성을 가질 수 있다.
그러나, 이와는 다른 실시예로, 상기 터널 산화막(122)은 화학 기상 증착법에 형성된 산화물로 이루어질 수도 있다.
도시된 것과 같이, 상기 터널 산화막(122)은 상기 단결정 반도체 패턴(112a) 및 층간 절연막 패턴들(104)의 표면을 따라 연장되는 형상을 가질 수도 있다. 이 경우, 각 층의 터널 산화막(122)이 서로 구분되지 않고 연결된 형상을 갖는다.
다른 실시예에서, 도시하지는 않았지만, 상기 터널 산화막(122)은 상기 층간 절연막 패턴들(104) 사이의 단결정 반도체 패턴(112a) 측벽에만 구비될 수있다.
또 다른 실시예에서, 도시하지는 않았지만, 상기 터널 산화막(122)은 상기 단결정 반도체 패턴(112a) 측벽 및 상기 층간 절연막 패턴들(104)의 저면 및 상부면을 따라 연장되는 형상을 갖는다. 그러나, 상기 터널 산화막(122)은 상기 층간 절연막 패턴(104)의 측벽에는 구비되지 않는다. 따라서, 상기 각 단결정 반도체 패턴(112a)의 측벽에서 복수의 터널 산화막(122)이 서로 이격되면서 수직 방향으로 적층된 형상을 가질 수 있다.
상기 터널 산화막(122) 상에는 전하 저장막(124)들이 구비된다.
상기 전하 저장막(124)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 이 경우, 상기 전하 저장막(124)에는 전하 트 랩 방식으로 전하들이 저장된다. 상기 전하 저장막(124)은 얇은 두께로 용이하게 증착할 수 있는 실리콘 질화물로 이루어지는 것이 적합하다.
동일한 층에서 제1 방향으로 배치되는 전하 저장막들(124)은 서로 연결되어 있는 형상을 갖는다. 그러나, 상기 전하 저장막(124)은 절연 물질로 이루어지기 때문에 상기 제1 방향을 따라 서로 연결되어 있더라도 상기 전하 저장막(124)을 공유하는 각 셀 트랜지스터들이 서로 전기적으로 연결되지 않는다.
도시된 것과 같이, 동일한 단결정 반도체 패턴(112a)에 형성되는 전하 저장막(124)들이 수직 방향으로 서로 연결될 수도 있다. 즉, 상기 전하 저장막은 상기 단결정 반도체 패턴의 측벽 및 상기 층간 절연막 패턴들의 상부면 및 하부면의 프로파일을 따라 연결된 형상을 가질 수 있다. 이와는 다른 실시예로, 도시하지는 않았지만, 상기 동일한 단결정 반도체 패턴(112a)에 형성되는 전하 저장막(124)들이 수직 방향으로 서로 연결되지 않을 수도 있다.
상기 전하 저장막(124) 상에는 블록킹 유전막(126)이 구비된다. 상기 블록킹 유전막(126)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 여기서, 상기 금속 산화물은 실리콘 질화물에 비해 고유전율을 갖는 물질일 수 있다. 또한, 상기 전하 저장막(124)과 동일하게 동일한 층에서 제1 방향으로 배치되는 블록킹 유전막(126)은 수평 방향으로 서로 연결되어 있는 형상을 갖는다.
또한, 도시된 것과 같이, 동일한 단결정 반도체 패턴(112a)에 형성되는 블록킹 유전막(126)은 수직 방향으로 서로 연결될 수도 있다. 즉, 상기 블록킹 유전막은 상기 단결정 반도체 패턴의 측벽 및 상기 층간 절연막 패턴들의 상부면 및 하부 면의 프로파일을 따라 연결된 형상을 가질 수 있다. 이와는 다른 실시예에서, 상기 동일한 단결정 반도체 패턴(112a)에 형성되는 불록킹 유전막(126)이 수직 방향으로 서로 연결되지 않을 수도 있다.
상기 전하 저장막(124) 및 블록킹 유전막(126)은 상기 단결정 반도체 패턴의 제2 측벽과 상기 층간 절연막 패턴(104)들의 상부면 및 저면과 대향하도록 구비된다.
상기 블록킹 유전막(126) 표면 상에 구비되고, 상기 층간 절연막 패턴들 사이의 갭 부위에 콘트롤 게이트 패턴(130a)들이 구비된다. 즉, 상기 콘트롤 게이트 패턴(130a)의 상, 하부면 및 일 측벽은 상기 블록킹 유전막 패턴과 접한다. 상기 콘트롤 게이트 패턴(130a)들은 상기 단결정 반도체 패턴(112a)과 대향하도록 구비된다. 본 실시예에서는 제1 및 제2층 콘트롤 게이트 패턴(130a)이 구비된다.
동일한 층에서 제1 방향으로 배치되는 상기 콘트롤 게이트 패턴(130a)들은 라인 형상을 가지게 된다. 때문에, 상기 콘트롤 게이트 패턴(130a)은 워드 라인으로 제공된다. 반면에, 서로 다른 층에 위치하는 콘트롤 게이트 패턴(130a)은 상기 층간 절연막 패턴들(104)에 의해 절연된다.
상기 층간 절연막 패턴들(104) 및 상기 콘트롤 게이트 패턴(130a)들의 제2 방향의 사이에는 실리콘 산화막 패턴(134)이 구비된다. 상기 제2 방향은 상기 제1 방향과 수직한 방향이다. 그러므로, 상기 실리콘 산화막 패턴(134)은 상기 절연막 패턴(114)과 대향하도록 배치된다. 즉, 상기 실리콘 산화막 패턴(134)은 상기 제1 방향과 연장되는 라인 형상을 가지며, 상기 절연막 패턴(114)과 평행하게 배치된 다. 상기 실리콘 산화막 패턴(134)에 의해 이웃하는 단결정 반도체 패턴(112a)들 측벽에 각각 형성되어 있는 콘트롤 게이트 패턴(130a)들이 절연된다.
상기 제1 방향으로 배치된 상기 단결정 반도체 패턴(112a)들의 상부면을 전기적으로 연결시키는 비트 라인(144)이 구비된다. 도시된 것과 같이, 본 실시예에서는 상기 비트 라인(144)이 단결정 반도체 패턴(112a)들의 상부면과 직접 연결되므로 비트 라인 콘택 플러그가 필요하지 않다.
이와는 다른 실시예에서, 상기 단결정 반도체 패턴(112a)의 상부면과 접촉하는 비트 라인 콘택 플러그를 구비할 수도 있다. 이 경우에는 상기 단결정 반도체 패턴(112a), 절연막 패턴(114), 층간 절연막 패턴들(104) 및 실리콘 산화막 패턴(134) 상부면에는 상부 층간 절연막이 구비되어야 하며, 상기 상부 층간 절연막 내에 상기 비트 라인 콘택 플러그들이 포함된다. 또한, 상기 상부 층간 절연막 상에 상기 비트 라인이 형성된다.
도시되지는 않았지만, 본 발명의 일 실시예에서 상기 단결정 반도체 패턴(112a)의 최 상부 및 최 하부의 각 측벽에는 게이트 절연막 패턴 및 게이트 전극이 구비된 상, 하부 선택 트랜지스터가 구비될 수도 있다. 즉, 상기 상부 선택 트랜지스터는 상기 비트 라인(144)과 최 상부 셀 트랜지스터 사이에 구비되고, 상기 하부 선택 트랜지스터는 기판(100)과 최 하부 셀 트랜지스터 사이에 구비된다.
상기 상부 선택 트랜지스터 및 하부 선택 트랜지스터는 상기 셀 트랜지스터와 동일한 형상을 가질 수 있다. 즉, 상기 상, 하부 선택 트랜지스터의 게이트 절연막이 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물(122, 124, 126)이 적층된 형상을 가질 수 있다. 또한, 상기 상, 하부 선택 트랜지스터의 게이트 전극이 상기 콘트롤 게이트 패턴(130a)과 동일한 형상을 가질 수 있다.
상기 단결정 반도체 패턴(112a) 전체에 N형 불순물이 도핑될 수 있다. 이 경우, 상기 셀 트랜지스터 및 선택 트랜지스터는 대기 상태에서 온 상태를 가지며, 게이트 전극에 가해지는 전압에 의해 오프 상태로 전환될 수 있다.
그러나, 이와는 달리, 상기 각각의 단결정 반도체 패턴(112a)에서 상기 층간 절연막 패턴들과 접하는 단결정 반도체 패턴(112a)의 측벽 표면 아래에는 N형 불순물이 도핑된 소오스/드레인 영역(도시안됨)이 구비될 수 있다. 상기 터널 산화막(122)들과 접하는 단결정 반도체 패턴(112a)들 측벽 표면 아래에는 소오스/드레인 영역과 반대의 도전형인 P형 불순물이 도핑된 채널 도핑 영역이 구비될 수 있다.
상기 설명한 비휘발성 메모리 소자는 필러 형상의 단결정 반도체 패턴에 하나의 셀 스트링이 구비된다. 또한, 하나의 트렌치가 형성될 정도의 매우 좁은 면적 내에 2개의 단결정 반도체 패턴이 구비된다. 즉, 상기 트렌치의 임계치수 내에 2개의 단결정 반도체 패턴이 구비될 수 있으므로, 단위 면적 내에 형성될 수 있는 셀 스트링의 개수가 증가되고 이로인해 소자의 집적도가 매우 높아진다.
또한, 단결정 반도체 패턴의 측벽이 수직에 가까운 경사를 가지므로, 소자의 집적도가 더욱 증가된다. 그리고, 결정 결함이 거의 없는 단결정의 반도체 패턴에 셀 트랜지스터가 구현되기 때문에 셀 트랜지스터의 셀 전류 및 셀 산포 특성이 매우 양호하다.
또한, 수직 방향으로 적층되는 각 셀 트랜지스터들에 포함되는 터널 산화막이 열 산화막으로 이루어지기 때문에 셀 트랜지스터의 내구성이 우수하다.
도 3 내지 도 14, 15a, 15b 및 16a, 16b는 도 1 에 도시된 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 17은 도 11의 일부분을 확대 도시한 것이다. 도 18 내지 도 26은 도 1 에 도시된 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 3을 참조하면, 단결정 실리콘으로 이루진 기판(100)을 마련한다. 상기 기판(100)의 일부 영역에 N형의 불순물을 도핑함으로써, NAND 플래시 메모리 소자의 소오스 라인으로 사용되는 불순물 영역(도시안됨)을 형성한다. 상기 불순물 영역은 하나의 셀 블록이 형성되는 기판 표면 아래에 N형 불순물을 도핑함으로써 형성될 수 있다.
상기 불순물이 도핑되어 있는 기판(100) 상에 패드 산화막(102)을 형성한다. 상기 패드 산화막(102)은 기판을 열산화시켜 형성하거나 또는 화학기상 증착법으로 산화막을 증착시켜 형성할 수 있다. 상기 패드 산화막(102)은 실리콘 질화물로 이루어지는 층간 절연막이 상기 기판(100)과 직접 접촉할 때 발생되는 스트레스를 억제시키기 위하여 제공된다.
상기 패드 산화막(102) 상에 층간 절연막(104) 및 희생막(106)을 반복하여 적층한다. 상기 층간 절연막(104) 및 희생막(106)들은 화학기상 증착 공정을 통해 형성될 수 있다.
상기 희생막(106)들은 상기 층간 절연막들(104) 및 단결정 실리콘과 각각 식각 선택비를 갖는 물질로 형성되어야 한다. 또한, 상기 희생막(106)들은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질로 형성되어야 한다. 본 실시예에서, 상기 희생막(106)들은 실리콘 산화물로 이루어지고, 상기 층간 절연막(104)들은 실리콘 질화물로 이루어진다. 이하에서는, 상기 희생막(106)을 실리콘 산화막으로, 상기 층간 절연막(104)을 실리콘 질화막으로 각각 설명한다.
본 실시예에서, 상기 반복 적층되는 구조물의 최 하부에는 층간 절연막(104a)이 구비되고, 최 상부에는 희생막(106c)이 구비된다.
상기 희생막(106)들은 후속 공정에서 제거됨으로써 각 층의 콘트롤 게이트 패턴이 형성될 부위를 정의한다. 그러므로, 상기 희생막(106)들은 각 층의 콘트롤 게이트 패턴의 유효 길이(effective length)와 같거나 더 두껍게 형성하는 것이 바람직하다.
상기 희생막(106)들이 제거된 부위에 콘트롤 게이트 패턴이 형성되므로, 상기 희생막(106) 및 상기 층간 절연막(104)이 각각 적층되는 수는 상기 셀 스트링 내에 포함되는 셀 트랜지스터의 개수와 동일하거나 더 많아야 한다. 본 실시예에서는 하나의 셀 스트링에 2개의 셀 트랜지스터가 연결되어 있으므로, 도시된 것과 같이, 제1 내지 제3 층간 절연막(104a, 104b, 104c) 및 제1 내지 제3 희생막(106a, 106b, 106c)이 서로 교대로 적층되도록 한다.
또한, 도시하지는 않았지만, 수직 방향(즉, 단결정 반도체 패턴의 연장 방 향)으로 배치되는 상기 셀 트랜지스터들의 양 단부에, 선택 트랜지스터가 형성되는 경우에는 상기 선택 트랜지스터가 형성될 부위를 정의하기 위한 희생막 및 층간 절연막이 추가적으로 적층되어야 한다.
도 4 및 도 18을 참조하면, 최 상부에 위치하는 희생막(106c) 상에 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴은 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생막들(106) 및 층간 절연막(104)들을 순차적으로 식각함으로써 제1 방향으로 연장되는 형상의 제1 트렌치(108)를 포함하는 절연막 구조물(107)을 형성한다. 즉, 상기 절연막 구조물(107)은 상기 제1 방향으로 연장되는 라인 형상을 갖게된다. 이 때, 상기 각 제1 트렌치(108) 저면에는 상기 단결정 실리콘 기판(100) 표면이 노출되도록 한다.
이 때, 고도로 집적화된 반도체 소자를 형성하기 위하여, 상기 제1 트렌치는 사진 공정에 의해 형성할 수 있는 최소 폭을 갖도록 할 수 있다. 후속 공정을 통해, 상기 제1 트렌치(108)의 양 측벽 부위에 필러형 단결정 실리콘 패턴이 형성된다.
도 5 및 19를 참조하면, 상기 제1 트렌치(108)들의 측벽, 기판 표면 및 절연막 구조물(107)의 상부면을 따라 비정질 실리콘막(도시안됨)을 형성한다. 상기 비정질 실리콘막은 화학기상증착 공정을 통해 형성될 수 있다. 상기 화학기상증착 공정 시에 인시튜 도핑을 실시함으로써 N형의 불순물이 도핑된 비정질 실리콘막을 형성할 수도 있다. 다른 실시예로, 상기 비정질 실리콘막 대신 폴리실리콘막을 형성 할 수 있다.
이 후, 상기 제1 트렌치(108)의 양 측벽에만 상기 비정질 실리콘막이 남아있도록 상기 비정질 실리콘막을 이방성으로 식각하여 스페이서 형상의 비정질 실리콘 패턴(110)을 형성한다.
도 6을 참조하면, 상기 비정질 실리콘 패턴(110)이 형성되어 있는 제1 트렌치(108) 내부를 채우도록 실리콘 산화막(도시안됨)을 형성한다. 다음에, 상기 비정질 실리콘 패턴(110)의 상부면이 노출되도록 상기 실리콘 산화막을 일부 연마하여 실리콘 산화막 패턴(113)을 형성한다.
다음에, 상기 비정질 실리콘 패턴(110)을 열처리함으로써 상기 비정질 실리콘 패턴(110)이 예비 단결정 실리콘 패턴(112)으로 상전이되도록 한다. 상기 예비 단결정 실리콘 패턴(112)을 형성하기 위한 공정은 레이저 에피택시 성장 공정(LEG), 고체 상전이 에피택시(SPE) 또는 금속 촉매를 이용한 결정화 공정(metal induced crystallization) 등을 통해 수행될 수 있다. 즉, 상기 열처리는 레이저를 이용하여 수행될 수도 있고, 퍼니스 등을 이용하여 수행될 수도 있다. 상기 퍼니스를 이용하는 경우 600 내지 700도 정도의 온도에서 수 시간동안 열처리함으로써 비정질 실리콘을 단결정 실리콘으로 상전이할 수 있다.
상기 레이저 에피택시 성장 공정 시에 열처리에 사용되는 레이저는 상기 비정질 실리콘 패턴(110)이 완전히 용융시킬 수 있도록 하는 에너지 밀도를 갖는 것이 바람직하다.
보다 구체적으로, 상기 레이저 빔을 조사하여 상기 비정질 실리콘 패턴(110) 을 녹임(melting)으로써 비정질 실리콘이 고상에서 액상으로 변화하는 것이다. 특히, 상기 비정질 실리콘 패턴(110)의 상부 표면으로부터 상기 제1 트렌치(108) 저면에 위치하는 상기 기판(100)의 상부 표면까지 액상으로 변화하는 상변화가 일어난다. 이 때, 상기 레이저 빔은 실리콘의 녹는점인 약 1,410℃의 온도로 조사될 수 있다.
따라서, 액상으로 변화된 비정질 실리콘 패턴(110)에 상기 기판(100)의 결정 구조인 단결정이 시드로 작용하고, 그 결과 상기 비정질 실리콘 패턴(110)의 결정 구조가 단결정으로 변환된다. 또한, 상기 레이저 빔을 조사하기 위한 부재로서는 기체 레이저의 일종인 엑시머(excimer) 레이저를 예로 들 수 있다. 또한, 상기 레이저 부재는 스캔이 가능한 방식의 구조를 갖는 것이 바람직하다. 이는, 짧은 시간 내에 상기 레이저 빔이 조사될 수 있도록 하기 위함이다.
그리고, 상기 레이저 빔을 조사할 때 상기 기판(100)을 가열하는 것이 바람직하다. 이와 같이, 상기 기판(100)을 가열하는 것은 상기 레이저 빔을 조사하여 상기 비정질 실리콘 패턴(110)을 상변화시킬 때 상기 상변화가 일어나는 부위의 박막에서 온도 구배를 감소시키기 위함이다. 그러므로, 본 실시예에서는 상기 레이저 빔을 조사할 때 상기 기판(100)을 약 400℃로 가열한다.
이와 같이, 상기 비정질 실리콘 패턴(110)에 레이저 빔을 조사하여 결정 구조를 단결정 실리콘으로 변환시킴으로써 상기 제1 트렌치(108)의 양 측벽을 따라 예비 단결정 실리콘 패턴(112)이 형성된다. 상기 예비 단결정 실리콘 패턴(112)은 상기 비정질 실리콘 패턴(110)에 비해 높이가 다소 낮아지게 된다.
도 7 및 도 20을 참조하면, 상기 최상부 층간 절연막(104c)의 상부면이 노출되도록 상기 실리콘 산화막 패턴(113) 및 예비 단결정 실리콘 패턴(112)의 일부와 최상부 희생막(106c)을 연마함으로써 상기 제1 트렌치(108) 내부를 채우는 절연막 패턴(114)을 형성한다. 또한, 상기 공정을 수행함으로써, 예비 단결정 실리콘 패턴(112)의 상부면이 평탄해지게 된다.
도 8을 참조하면, 상기 절연막 구조물, 절연막 패턴(114) 및 예비 단결정 실리콘 패턴(112) 상에 캡핑막(116)을 형성한다. 상기 캡핑막(116)은 실리콘 질화물을 증착시켜 형성할 수 있다.
도 9 및 도 21을 참조하면, 상기 캡핑막(116) 상에 상기 예비 단결정 실리콘 패턴(112) 사이의 절연막 구조물의 일부분을 노출시키는 제2 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제2 포토레지스트 패턴에 의해 노출되는 부위는 상기 제1 방향으로 연장되는 라인 형상을 갖도록 한다.
다음에, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 캡핑막(116) 및 상기 절연막 구조물의 각 층들을 순차적으로 식각함으로써 제1 개구부(118)를 형성한다. 구체적으로, 상기 절연막 구조물에 포함된 층간 절연막(104) 및 희생막(106)들을 순차적으로 식각한다. 이 때, 상기 제1 개구부(118)의 저면에는 상기 단결정 실리콘 기판(100) 표면이 노출되지 않도록 하는 것이 바람직하다. 그러므로, 상기 제1 개구부(118)의 저면에 최하부 층간 절연막(104a)이 노출되도록 상기 식각 공정을 수행한다. 상기 공정을 통해 생성된 상기 제1 개구부(118)는 제1 방향으로 연장되는 형상을 갖는다.
도 10 및 도 22를 참조하면, 상기 제1 개구부(118) 측벽에 노출되는 각 층 희생막(106)들을 습식 식각 공정을 통해 제거함으로써, 제1 개구부(118) 측방과 연통하는 제2 개구부(120)를 형성한다. 상기 제2 개구부(120)의 일부 표면에는 상기 예비 단결정 실리콘 패턴(112)의 측벽이 노출된다.
상기 공정을 수행하면, 상기 예비 단결정 실리콘 패턴(112)의 일 측벽에는 제1 방향으로 연장되는 층간 절연막 패턴들(104)이 형성된다. 또한, 상기 층간 절연막 패턴들(104) 사이에는 제2 개구부(120)가 생성된다. 후속 공정을 통해, 상기 제2 개구부(120)에 셀 트랜지스터가 형성된다.
즉, 상기 노출된 예비 단결정 실리콘 패턴(112) 부위는 채널 영역이 된다. 또한, 상기 층간 절연막(104) 패턴들에 의해 덮혀있는 예비 단결정 실리콘 패턴(112) 부위는 소오스/드레인 영역이 된다.
따라서, 상기 제2 개구부(120)를 형성한 후, 상기 노출된 예비 단결정 실리콘 패턴(112)에 P형 불순물을 주입함으로써 채널 도핑 영역을 형성할 수도 있다. 상기 예비 단결정 실리콘 패턴(112)의 노출된 측벽 부위에 균일하게 불순물을 주입시키기 위해서, 상기 불순물을 주입하는 공정은 플라즈마 도핑 공정을 통해 수행하는 것이 바람직하다. 상기 채널 도핑 영역은 셀 트랜지스터의 문턱 전압을 조절하기 위하여 도핑되는 것이다.
그러나, 최종적으로 형성되는 단결정 실리콘 패턴의 두께가 얇기 때문에 상기 채널 도핑 영역을 형성하는 것이 용이하지 않을 수 있다. 때문에, 상기 채널 도핑 영역을 형성하기 위한 불순물 도핑 공정이 생략될 수도 있다.
도 11 및 도 17을 참조하면, 상기 노출된 예비 단결정 실리콘 패턴(112)을 열산화시킴으로써 터널 산화막(122)을 형성한다.
상기 터널 산화막(122)은 열산화 공정을 통해 형성할 수 있다. 이와같이, 상기 터널 산화막(122)이 열산화 공정을 통해 형성됨으로써, 상기 터널 산화막(122)의 내구성이 향상된다. 이로인해, 완성되는 셀 트랜지스터의 신뢰성이 높아지게 된다. 이와는 다른 실시예에서, 상기 터널 산화막(122)을 화학 기상 증착 공정을 통해 형성할 수도 있다.
상기와 같이, 열산화 공정을 수행하면, 상기 예비 단결정 실리콘 패턴(112)의 노출된 표면 상에 터널 산화막(122)이 형성된다. 또한, 상기 실리콘 질화물로 이루어지는 층간 절연막 패턴(104)들 및 캡핑막(116)의 표면상에도 상대적으로 얇은 두께의 터널 산화막(122)이 형성될 수 있다. 그러므로, 상기 터널 산화막(122)은 상기 예비 단결정 실리콘 패턴(112), 층간 절연막 패턴(104)들 및 캡핑막(116)의 표면을 따라 형성될 수 있다.
이와는 다른 실시예에서, 상기 열산화 공정 조건을 조절함으로써, 상기 실리콘 질화물로 이루어지는 층간 절연막 패턴들(104) 및 캡핑막(116)의 표면상에는 터널 산화막(122)이 형성되지 않고, 예비 단결정 실리콘 패턴(112)의 표면 상에만 터널 산화막(122)이 형성되도록 할 수도 있다. 이 경우, 상기 터널 산화막(122)은 각 층별로 분리된 형상을 갖게된다.
다음에, 상기 터널 산화막(122) 표면을 따라 전하 저장막(124)을 형성한다. 상기 전하 저장막(124)은 화학기상증착법으로 형성될 수 있다.
상기 전하 저장막(124)은 실리콘 질화물 또는 금속 산화물을 증착시켜 형성할 수 있다. 상기 실리콘 질화물 및 금속 산화물은 절연 물질이므로, 서로 연결되어 있더라도 각 셀 트랜지스터들이 서로 전기적으로 쇼트되지 않는다.
다음에, 상기 전하 저장막(124) 표면 상에 블록킹 유전막(126)을 형성한다. 상기 블록킹 유전막(126)은 실리콘 산화물 또는 금속 산화물을 증착시켜 형성할 수 있다.
도 12를 참조하면, 상기 블록킹 유전막(126) 상에, 상기 제1 개구부(118) 및 제2 개구부(120) 내부를 완전히 채우도록 도전막(도시안됨)을 증착한다. 상기 도전막은 후속 공정을 통해 콘트롤 게이트 패턴으로 제공된다.
상기 제1 개구부(118) 및 제2 개구부(120) 내부에 도전 물질을 보이드 없이 채우기 위해서는 스텝 커버러지 특성이 양호한 물질을 사용하는 것이 바람직하다. 그러므로, 상기 도전막은 불순물이 도핑된 폴리실리콘을 증착시켜 형성할 수 있다.
상기 도전막을 증착한 이 후에, 최상부 층간 절연막(104c)의 상부면이 노출되도록 상기 도전막을 연마함으로써, 상기 제1 개구부(118) 및 제2 개구부(120) 내부에 도전막 패턴(130)을 형성한다. 즉, 상기 연마 공정에서, 상기 캡핑막(116)을 완전히 제거한다. 또한, 상기 캡핑막(116) 상에 형성되어 있는 터널 산화막(122), 전하 저장막(124) 및 블록킹 유전막(126)도 함께 제거된다.
다른 실시예에서, 도시하지는 않았지만, 상기 캡핑막(116)이 노출되도록 상기 연마 공정을 수행함으로써, 상기 캡핑막(116)을 남길 수도 있다. 상기와 같이 캡핑막(116)을 남길 경우, 이 후에 수행되는 도전막 패턴(130)의 이방성 식각 공정 에서 상기 캡핑막(116)을 하드 마스크 패턴으로 사용할 수 있다. 이 경우, 상기 캡핑막(116)의 두께가 하드 마스크 패턴으로 사용하기에 충분하도록 두께가 두꺼워야 한다.
이와같이, 본 실시예에서는 플로팅 게이트 패턴이 형성될 영역을 정의하는 제2 개구부(120) 내부에 도전 물질을 채워넣는 게이트 리플레이스먼트(Gate replacement) 공정을 통해 플로팅 게이트 패턴을 형성한다. 때문에, 일반적인 사진 식각 공정을 통해 상기 플로팅 게이트 패턴을 형성하는 공정에서와 같이, 상기 플로팅 게이트 패턴을 형성하는 공정에서 터널 산화막(122)의 가장자리에 어택이 가해지지 않는다. 또한, 상기 플로팅 게이트 패턴을 형성하고 난 이 후에 리옥시데이션과 같은 데미지 큐어링 공정이 요구되지 않는다. 그러므로, 각각의 셀 트랜지스터의 터널 산화막의 가장자리 부위에는 버즈 비크(bird's beak)가 발생되지 않는다.
도 13 및 도 23을 참조하면, 상기 결과물의 상부 표면에 상기 제1 개구부(118) 내부에 형성되어 있는 도전막 패턴(130) 상부면을 선택적으로 노출하는 제3 포토레지스트 패턴(도시안됨)을 형성한다. 즉, 상기 제3 포토레지스트 패턴은 상기 제1 개구부(118)와 동일한 부위 또는 상기 제1 개구부(118)보다 더 넓은 부위를 노출시키는 형상을 갖는다.
상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 도전막 패턴(130)을 이방성 식각함으로써, 상기 각 층의 도전막 패턴(130)들이 수직 방향으로 서로 분리되도록 하는 제3 개구부(132)를 형성한다. 상기 제3 개구부(132)는 상기 제1 개구부(118)와 동일한 형상을 갖는다. 그러므로, 상기 제3 개구부(132)의 저면에는 최하부 층간 절연막(104a)이 노출된다.
상기 공정에 의해, 상기 각 층 층간 절연막(104) 사이에 콘트롤 게이트 패턴(130a)들이 형성된다. 상기 콘트롤 게이트 패턴(130a)은 상, 하부면 및 일 측벽은 상기 블록킹 유전막 패턴과 접하는 형상을 갖는다.
각 층의 콘트롤 게이트 패턴(130a)은 제1 방향으로 연장되는 라인 형상을 갖는다. 즉, 동일한 층의 콘트롤 게이트 패턴(130a)이 모두 연결된 형상을 갖지 않으며, 상기 예비 단결정 실리콘 패턴(112)을 둘러싸는 형상을 갖지 않는다. 또한, 서로 다른 층에 형성된 콘트롤 게이트 패턴(130a)들은 서로 절연된다.
도시된 것과 같이, 상기 제3 개구부(132)를 형성하는 공정에서, 상기 제1 개구부 측벽에 위치하는 블록킹 유전막(126), 전하 저장막(124) 및 터널 산화막(122)이 식각되지 않도록 할 수 있다. 이 경우에는, 상기 터널 산화막(122), 상기 블록킹 유전막(126) 및 전하 저장막(124)들은 동일한 층에서 제1 방향으로 연결된다. 또한, 상기 터널 산화막(122), 상기 블록킹 유전막(126) 및 전하 저장막(124)들은 상기 기판 표면으로부터 수직한 방향으로도 서로 연결된다.
도시하지는 않았지만, 이와는 다른 실시예에서, 상기 제3 개구부(132)를 형성하는 공정에서, 상기 제1 개구부(118) 측벽에 위치하는 블록킹 유전막(126) 및 전하 저장막(124)도 함께 식각할 수도 있다. 이 경우, 상기 터널 산화막(122), 상기 블록킹 유전막(126) 및 전하 저장막(124)들은 동일한 층에서 제1 방향으로 연결된다. 그러나, 상기 터널 산화막(122), 상기 블록킹 유전막(126) 및 전하 저장 막(124)들은 상기 기판 표면으로부터 수직한 방향으로는 서로 연결되지 않는다.
도시되지는 않았지만, 상기에서 설명한 것과 같이, 상기 캡핑막을 하드 마스크 패턴으로 사용할 수 있다. 이 경우에는, 상기 제3 포토레지스트 패턴을 형성하는 공정이 요구되지 않는다. 즉, 상기 캡핑막을 식각 마스크로 사용하여 상기 도전막 패턴을 이방성 식각함으로써 콘트롤 게이트 패턴(130a)을 형성할 수 있다.
도 14 및 도 24를 참조하면, 상기 제3 개구부(132) 내부에 실리콘 산화막을 증착시키고, 상기 최상부 층간 절연막(104c)이 노출되도록 상기 실리콘 산화막을 연마함으로써 제1 실리콘 산화막 패턴(134)을 형성한다.
다른 실시예에서, 이 전의 공정에서 상기 캡핑막을 하드 마스크로 사용한 경우에는 상기 캡핑막을 상기 연마 공정을 통해 완전하게 제거할 수 있다.
도 15a는 도 25에서 I_I'를 절단한 단면도이고, 도 15b는 도 25에서II_II'를 절단한 단면도이다.
도 15a, 도 15b 및 도 25를 참조하면, 상기 최상부 층간 절연막 및 절연막 패턴 상부면에 콘택 형상의 개구를 포함하는 제4 포토레지스트 패턴(도시안됨)을 형성한다. 즉, 상기 제4 포토레지스트 패턴은 상기 예비 단결정 실리콘 패턴(112) 및 절연막 패턴(114)의 일부 영역을 노출하도록 형성된다.
상기 제4 포토레지스트 패턴을 식각 마스크로 사용하여 상기 기판 표면이 노출되도록 상기 절연막 패턴(114) 및 예비 단결정 실리콘 패턴(112)을 식각한다. 상기 공정에 의해, 상기 예비 단결정 실리콘 패턴(112)의 일부분이 제거됨으로써, 상기 절연막 패턴(114)의 양 측벽에 고립된 형상을 갖는 단결정 반도체 패턴(112a)이 형성된다. 상기 단결정 반도체 패턴(112a)은 필러 형상을 갖는다.
상기 단결정 반도체 패턴(112a)은 바 형상(Bar type)의 예비 단결정 실리콘 패턴(112)의 일부분을 이방성 식각함으로써 형성된다. 그러므로, 상기 단결정 반도체 패턴(112a)은 직육면체 형상을 갖는다. 그리고, 상기 직육면체 형상의 단결정 반도체 패턴(112a)의 하나의 측벽에만 수직방향으로 셀 트랜지스터들이 형성된다.
도 16a는 도 26에서 I_I'를 절단한 단면도이고, 도 16b는 도 26에서II_II'를 절단한 단면도이다.
도 16a, 16b 및 도 26을 참조하면, 상기 절연막 패턴(114)의 일부가 식각됨으로써 생성된 개구부(140) 내부를 채우도록 실리콘 산화막(도시안됨)을 증착한다. 이 후, 최상부 층간 절연막의 표면이 노출되도록 상기 실리콘 산화막을 연마함으로써 제2 실리콘 산화막 패턴(142)을 형성한다.
상기 공정을 수행하면, 상부면에 층간 절연막(104c), 단결정 반도체 패턴(112a), 절연막 패턴(114) 및 제2 실리콘 산화막 패턴(142)이 노출된다. 또한, 상기 상부면이 평탄하게 된다.
다음에, 노출된 상기 단결정 반도체 패턴(112a) 상에 상기 제1 방향으로 반복 형성되어 있는 상기 단결정 반도체 패턴(112a)들을 연결시키는 비트 라인(144)을 형성한다.
설명한 것과 같이, 상기 비트 라인(144)을 형성하기 이 전에 별도의 비트 콘택 플러그를 형성하는 공정이 요구되지 않는다. 따라서, 비트 라인을 형성하기 위 한 공정이 매우 단순해진다.
다른 실시예에서, 도시하지는 않았지만, 상기 단결정 반도체 패턴(112a)을 연결시키는 콘택 플러그를 형성하고, 상기 콘택 플러그들을 서로 연결시키는 비트 라인을 형성할 수도 있다.
상기 공정을 통해, 수직 방향으로 직렬 연결된 셀 트랜지스터들을 포함하는 NAND형 비휘발성 메모리 소자가 완성된다. 상기 설명한 방법에 의하면, 트렌치의 양 측벽에 증착되는 실리콘막을 이용하여 단결정 반도체 패턴이 구현되기 때문에 상기 단결정 반도체 패턴이 매우 얇은 폭을 갖게된다. 따라서, 좁은 수평 면적 내에 형성되는 상기 단결정 반도체 패턴의 개수를 증가시킬 수 있으며, 이로인해 NAND형 비휘발성 메모리 소자의 집적도를 증가시킬 수 있다.
도 27 내지 도 28은 도 1에 도시된 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도이다. 이하에서 설명하는 방법은 단결정 반도체 패턴으로 형성하기 위하여 예비 단결정 실리콘 패턴을 식각하는 방법을 제외하고는 도 3 내지 도 16b를 참조로 설명한 방법과 동일하다.
먼저, 도 3 내지 도 14에서 설명한 것과 동일한 공정을 수행함으로써, 도 14에 도시된 것과 같이 층간 절연막 패턴들(104), 절연막 패턴(114), 예비 단결정 실리콘 패턴(112), 터널 산화막(122), 전하 저장막(124), 블록킹 유전막(126), 콘트롤 게이트 패턴(130a) 및 제1 실리콘 산화막 패턴(134)을 형성한다.
도 27을 참조하면, 상기 최상부 층간 절연막(104c), 절연막 패턴(114) 및 제1 실리콘 산화막 패턴(134) 상부면에 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 포토레지스트 패턴(도시안됨)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여, 기판(100)이 노출되도록 상기 제1 실리콘 산화막 패턴(134) 및 절연막 패턴(114)을 선택적으로 식각한다. 상기 식각 공정에서, 상기 층간 절연막 패턴(104)은 제거되지 않도록 한다.
또한, 상기 예비 단결정 실리콘 패턴(112)을 식각함으로써 단결정 반도체 패턴(112a)을 형성한다. 상기 단결정 반도체 패턴(112a)은 필러 형상을 갖게된다. 또한, 상기 단결정 반도체 패턴(112a)은 직육면체의 형상을 갖는다. 상기 단결정 반도체 패턴(112a)은 상기 절연막 패턴(114)의 양 측벽에 구비된다.
도 28을 참조하면, 상기 제1 실리콘 산화막 패턴(134) 및 절연막 패턴(114)이 제거되면서 생성된 개구부(146) 내부를 채우도록 실리콘 산화막(도시안됨)을 증착한다. 이 후, 최상부 층간 절연막 패턴(104c)의 표면이 노출되도록 상기 실리콘 산화막을 연마함으로써 상기 개구부(146) 내부를 채우는 제2 실리콘 산화막 패턴(148)을 형성한다.
상기 공정을 수행하면, 상부면에 층간 절연막(104c), 단결정 반도체 패턴(112a), 절연막 패턴(114) 및 제2 실리콘 산화막 패턴(148)이 노출된다. 또한, 상기 상부면은 평탄하게 된다.
다음에, 노출된 상기 단결정 반도체 패턴(112a) 상에 상기 제1 방향으로 반복 형성되어 있는 상기 단결정 반도체 패턴(112a)들을 연결시키는 비트 라인을 형 성함으로써, 도 1에 도시된 수직형 비휘발성 메모리 소자를 완성한다.
도 29 내지 도 31은 도 1에 도시된 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도이다.
도 29를 참조하면, 먼저 도 3 내지 도 5에서 설명한 것과 동일한 공정을 수행함으로써, 상기 기판(100) 상에 제1 트렌치(108)를 포함하는 절연막 구조물, 상기 제1 트렌치(108) 양 측벽에 형성되는 비정질 실리콘 패턴(110)을 형성한다. 상기 제1 트렌치(108) 양 측벽에는 비정질 실리콘 패턴(110) 대신 폴리실리콘 패턴이 형성될 수도 있다. 상기 비정질 실리콘 패턴(110) 또는 폴리실리콘 패턴은 이 후에 제거되어 미세 트렌치를 형성하기 위한 희생막으로써 제공된다.
다음에, 상기 비정질 실리콘 패턴(110)이 형성되어 있는 제1 트렌치(108) 내부를 채우도록 실리콘 산화막(도시안됨)을 형성한다. 상기 실리콘 산화막을 형성한 후, 상기 비정질 실리콘 패턴(110)의 상부면이 노출되도록 상기 실리콘 산화막을 연마함으로써 절연막 패턴(114)을 형성한다.
도 30을 참조하면, 상기 노출된 비정질 실리콘 패턴(110)을 제거함으로써 상기 절연막 패턴(114) 및 절연막 구조물 사이에 미세 트렌치(150)를 형성한다. 상기 미세 트렌치(150)의 저면에는 단결정 실리콘 기판이 노출된다.
상기 비정질 실리콘 패턴(110)의 제거는 습식 식각 또는 건식 식각 공정을 통해 수행될 수 있다. 그러나, 기판(100) 표면의 손상이 감소되면서 상기 비정질 실리콘 패턴(110)이 완전하게 제거하기 위하여, 상기 비정질 실리콘 패턴(110)은 습식 식각 공정을 통해 제거되는 것이 바람직하다.
상기 미세 트렌치(150)는 예비 단결정 실리콘 패턴이 형성될 부위를 정의한다. 따라서, 상기 비정질 실리콘 패턴(110)의 두께를 조절함으로써, 상기 예비 단결정 실리콘 패턴의 폭을 조절할 수 있다.
도 31을 참조하면, 상기 미세 트렌치(150) 저면에 노출되어 있는 기판(100) 표면을 시드로 하는 선택적 에피택시얼 성장 공정을 수행함으로써, 상기 미세 트렌치(150)의 내부를 완전히 채우는 단결정 실리콘막(162)을 형성한다.
다음에, 상기 최상부의 층간 절연막 표면이 노출되도록 상기 단결정 실리콘막(162)을 연마함으로써, 도 7에 도시된 것과 같이, 예비 단결정 실리콘 패턴(112)을 형성한다.
상기 예비 단결정 실리콘 패턴(112)이 형성된 이 후에는 도 8 내지 도 17에 도시된 것과 동일한 공정을 수행함으로써 비휘발성 메모리 소자를 완성한다.
실시예 2
도 32는 본 발명의 실시예 2에 따른 수직형 반도체 소자의 단면도이다.
도 32에 도시된 반도체 소자는 필러 형상의 단결정 실리콘 패턴의 일 측벽에 MOS 트랜지스터가 구비되는 것을 제외하고는 실시예 1과 동일하다. 즉, 도 32에 도시된 반도체 소자는 게이트 산화막(202) 및 게이트 전극(204)을 포함하는 MOS 트랜지스터가 직렬 연결된 구조를 갖는다.
상기 도 32에 도시된 구조를 형성하는 방법은 실시예 1의 메모리 소자들을 형성하는 방법 중 어느 하나의 방법을 적용할 수 있다. 다만, MOS 트랜지스터에는 전하 저장막 및 블록킹 유전막이 필요하지 않으므로 상기 전하 저장막 및 블록킹 유전막을 형성하는 공정을 수행하지 않는 것에서만 차이가 있다. 그러므로, 더 이상의 설명은 생략한다.
실시예 3
도 33은 본 발명의 실시예 3에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 도 34는 도 33에 도시된 비휘발성 메모리 소자의 사시도이다.
도 33 및 도 34는 비휘발성 메모리 소자의 콘트롤 게이트 패턴 표면 상에 금속 실리사이드 패턴이 구비되는 것을 제외하고는 실시예 1의 비휘발성 메모리 소자와 동일한 구성을 갖는다. 그러므로, 중복되는 설명은 생략하거나 간단하게 설명한다.
도 33을 참조하면, 단결정 반도체 물질로 이루어지는 기판(100)이 구비된다. 상기 기판(100) 표면 아래에는 공통 소오스 라인으로 제공되는 불순물 영역이 구비된다.
상기 기판(100) 상에는 제1 방향으로 연장되는 라인 형상의 절연막 패턴(114)이 구비된다. 상기 절연막 패턴(114)의 양 측벽에는 필러 형상의 단결정 반도체 패턴(112a)들이 구비된다. 즉, 하나의 절연막 패턴(114)의 양 측벽에는 다수의 단결정 반도체 패턴(112a)들이 구비된다. 상기 단결정 반도체 패턴(112a)은 직육면체의 형상을 갖는다. 그리고, 상기 단결정 반도체 패턴(112a)의 제1 측벽의 전 면은 상기 절연막 패턴(114)과 접촉된다.
상기 단결정 반도체 패턴(112a)들은 예를들어, 단결정 실리콘으로 이루어질 수 있다. 상기 단결정 실리콘은 비정질 실리콘을 열을 통해 상전이시키거나 또는 레이저를 통해 상전이시켜 형성된 것일 수 있다. 또는, 상기 단결정 실리콘은 기판(100)을 시드로 하는 에피택시얼 성장 공정을 통해 형성된 것일 수도 있다.
상기 단결정 반도체 패턴(112a)에서 상기 제1 측벽과 마주하는 제2 측벽에는 층간 절연막 패턴들(104)이 구비된다. 하나의 단결정 반도체 패턴(112a)의 제2 측벽에는 다수의 층간 절연막 패턴들(104)이 서로 일정 간격 이격되면서 다층으로 배치된다. 또한, 상기 각각의 층간 절연막 패턴(104)은 제1 방향을 연장되는 라인 형상을 갖는다. 상기 각 층간 절연막 패턴들(104)은 도 1을 참조로 설명한 것과 동일한 구성을 갖는다.
상기 층간 절연막 패턴들(104) 사이의 갭 부위에는 상기 셀 트랜지스터들이 구비된다. 그러므로, 상기 층간 절연막 패턴들(104)은 셀 트랜지스터가 형성될 영역을 정의한다. 또한, 상기 층간 절연막 패턴들(104)은 서로 다른 층의 콘트롤 게이트 패턴(131a)들을 절연시킨다.
이하에서는, 상기 셀 트랜지스터에 대해 상세하게 설명한다.
상기 단결정 반도체 패턴(112a)들의 제2 측벽에는 터널 산화막(122)이 구비된다. 상기 터널 산화막(122)은 상기 단결정 반도체 패턴(112a)의 제2 측벽과 수직 방향으로 간격을 가지면서 접촉되며, 상기 제2 측벽 전면과 접촉하지는 않는다. 상기 터널 산화막(122)들은 상기 단결정 반도체 패턴(112a)의 표면을 열산화시켜 형 성되는 열 산화막으로 이루어질 수 있다.
상기 터널 산화막(122) 표면 상에는 전하 저장막(124)들이 구비된다. 상기 전하 저장막(124)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다.
상기 전하 저장막(124) 표면 상에는 블록킹 유전막(126)이 구비된다. 상기 블록킹 유전막(126)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 여기서, 상기 금속 산화물은 실리콘 질화물에 비해 고유전율을 갖는 물질일 수 있다.
상기 전하 저장막(124) 및 블록킹 유전막(126)은 상기 단결정 반도체 패턴의 제2 측벽과 상기 층간 절연막 패턴(104)의 상부면 및 저면과 대향하도록 구비된다.
상기 블록킹 유전막(126)의 표면 상에는, 상기 층간 절연막 패턴들(104) 사이의 갭 부위를 일부 채우는 콘트롤 게이트 패턴(131a)들이 구비된다. 상기 콘트롤 게이트 패턴(131a)은 상, 하부면 및 일 측벽이 상기 블록킹 유전막(126)과 접촉된다. 상기 콘트롤 게이트 패턴(131a)은 폴리실리콘으로 이루어진다. 상기 콘트롤 게이트 패턴(131a)들은 상기 단결정 반도체 패턴(112a)과 대향하도록 구비된다.
동일한 층에서 제1 방향으로 배치되는 상기 콘트롤 게이트 패턴(131a)들은 전기적으로 연결된 구조를 갖는다. 구체적으로, 동일한 층에서 제1 방향으로 배치되는 콘트롤 게이트 패턴(131a)은 라인 형상을 가지게 된다. 반면에, 서로 다른 층에 위치하는 콘트롤 게이트 패턴(131a)은 상기 층간 절연막 패턴들(104)에 의해 절연된다.
상기 콘트롤 게이트 패턴(131a)의 표면과 접하면서, 상기 층간 절연막 패턴들(104) 사이의 갭 부위에는 금속 실리사이드 패턴(162)이 구비된다. 상기 금속 실리사이드 패턴(162)은 상기 단결정 반도체 패턴(112a)들과 대향하도록 구비된다. 동일한 층에서 제1 방향으로 배치되는 상기 금속 실리사이드 패턴(162)들은 전기적으로 연결된 구조를 갖는다. 구체적으로, 동일한 층에서 제1 방향으로 배치되는 금속 실리사이드 패턴(162)은 라인 형상을 가지게 된다. 반면에, 서로 다른 층에 위치하는 금속 실리사이드 패턴(162)은 상기 층간 절연막 패턴들(104)에 의해 절연된다. 따라서, 상기 금속 실리사이드 패턴(162)은 저저항을 갖는 워드 라인으로써 제공된다.
상기 금속 실리사이드 패턴(162)은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등을 포함할 수 있다. 이들은 단독으로 형성된 것이 바람직하지만, 2 이상이 적층된 구조를 가질 수도 있다. 보다 바람직하게는, 상기 금속 실리사이드는 코발트 실리사이드 또는 니켈 실리사이드일 수 있다.
설명한 것과 같이, 상기 셀 트랜지스터는 상기 단결정 반도체 패턴(112a)의 제2 측벽으로부터 측방으로 터널 산화막(122), 전하 저장막(124), 블록킹 유전막(126), 콘트롤 게이트 패턴(130a) 및 금속 실리사이드 패턴(162)이 순차적으로 적층된 구조를 갖는다. 또한, 하나의 단결정 반도체 패턴(112a)에는 복수의 셀 트랜지스터들이 상기 층간 절연막 패턴들(104)에 의해 서로 이격되면서 배치되어 있다.
상기 층간 절연막 패턴들(104) 및 상기 콘트롤 게이트 패턴(131a)들의 사이 에는 실리콘 산화막 패턴(134)이 구비된다. 상기 실리콘 산화막 패턴(134)은 상기 절연막 패턴(114)과 대향하도록 배치된다.
상기 제1 방향으로 배치된 상기 단결정 반도체 패턴(112a)들의 상부면을 전기적으로 연결시키는 비트 라인(144)이 구비된다.
도시되지는 않았지만, 본 발명의 일 실시예에서 상기 단결정 반도체 패턴(112a)의 최 상부 및 최 하부의 각 측벽에는 게이트 절연막 패턴 및 게이트 전극이 구비된 상, 하부 선택 트랜지스터가 구비될 수도 있다.
본 실시예에 따른 비휘발성 메모리 소자는 상기 콘트롤 게이트 패턴 표면에 저저항을 갖는 금속 실리사이드 패턴이 구비된다. 즉, 워드 라인과 공통으로 사용되는 콘트롤 게이트 패턴 표면 상에 저저항의 금속 실리사이드 패턴이 형성됨으로써, 상기 비휘발성 메모리 소자의 동작 속도가 빨라지게 된다.
도 35 내지 도 40은 본 발명의 실시예 3에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 비휘발성 메모리 소자의 제조 방법은 비휘발성 메모리 소자의 콘트롤 게이트 패턴 표면 상에 금속 실리사이드 패턴을 형성하기 위한 공정이 추가되는 것을 제외하고는 실시예 1의 비휘발성 메모리 소자와 동일한 구성을 갖는다. 그러므로, 중복되는 설명은 생략하거나 간단하게 설명한다.
도 3 내지 도 11을 참조로 설명한 것과 동일한 공정을 수행하여, 도 11에 도시된 구조를 형성한다. 즉, 도 11에 도시된 것과 같이, 예비 단결정 실리콘 패 턴(112)의 측벽, 층간 절연막 패턴들(104) 및 캡핑막(116) 표면을 따라 터널 산화막(122), 전하 저장막(124) 및 블록킹 유전막(126)을 형성한다.
도 35를 참조하면, 상기 블록킹 유전막(126) 상에, 상기 제1 개구부(118) 및 제2 개구부(120) 내부를 완전히 채우도록 폴리실리콘막(도시안됨)을 형성한다. 상기 폴리실리콘막은 후속 공정을 통해 콘트롤 게이트 패턴으로 제공된다.
상기 폴리실리콘막을 증착한 이 후에, 상기 캡핑막의 상부면이 노출되도록 상기 폴리실리콘막을 연마함으로써, 상기 제1 개구부(118) 및 제2 개구부(120) 내부에 폴리실리콘으로 이루어지는 도전막 패턴(131)을 형성한다.
본 실시예에서는, 상기 도전막 패턴(131)을 형성하는 공정에서 상기 캡핑막(116)을 제거하지 않고 남겨둔다. 다만, 상기 캡핑막(116) 상에 형성되어 있는 터널 산화막(122), 전하 저장막(124) 및 블록킹 유전막(126)은 상기 연마 공정을 통해 제거하는 것이 바람직하다. 그러나, 이와는 달리, 상기 캡핑막(116) 상에 터널 산화막(122), 전하 저장막(124) 및 블록킹 유전막(126)을 남겨둘 수도 있다.
도 36을 참조하면, 상기 제1 개구부(118) 내부에 형성되어 있는 도전막 패턴(131) 상부면을 선택적으로 노출하는 제3 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 도전막 패턴(131)을 이방성 식각함으로써, 상기 각 층의 도전막 패턴(131)들이 수직 방향으로 서로 분리되도록 하는 제3 개구부(132)를 형성한다.
상기 공정에 의해, 상기 각 층의 층간 절연막(104) 사이에 콘트롤 게이트 패턴(131a)들이 형성된다. 각 층의 콘트롤 게이트 패턴(131a)은 제1 방향으로 연장되 는 라인 형상을 갖는다. 즉, 동일한 층의 콘트롤 게이트 패턴(131a)이 모두 연결된 형상을 갖지 않으며, 상기 예비 단결정 실리콘 패턴(112)을 둘러싸는 형상을 갖지 않는다. 또한, 서로 다른 층에 형성된 콘트롤 게이트 패턴(131a)들은 서로 절연된다.
도 13을 참조로 설명하였지만, 상기 제3 개구부(132)를 형성하는 공정에서 상기 제1 개구부 측벽에 위치하는 블록킹 유전막(126), 전하 저장막(124) 및 터널 산화막도 함께 식각할 수도 있다. 이와는 달리, 도시된 것과 같이, 상기 제3 개구부(132)를 형성하는 공정에서 상기 제1 개구부 측벽에 위치하는 블록킹 유전막(126), 전하 저장막(124) 및 터널 산화막이 식각되지 않고 남아있도록 할 수도 있다.
도 37을 참조하면, 상기 제3 개구부(132)의 측벽과 저면 및 상기 캡핑막 상부면을 따라 금속막(150)을 증착한다. 상기 금속막(160)은 상기 제3 개구부(132)를 채우지 않도록 상기 제3 개구부(132)의 내부 폭의 1/2보다 얇은 두께로 형성되어야 한다.
상기 금속막(160)은 폴리실리콘으로 이루어지는 상기 콘트롤 게이트 패턴(131a)과의 반응에 의해 금속 실리사이드 물질이 생성될 수 있는 물질로 증착된다. 상기 금속막(160)으로 사용할 수 있는 물질의 예로는, 코발트, 니켈, 텅스텐, 팔라듐 등을 들 수 있다. 상기 물질들은 단독으로 적층되는 것이 바람직하며, 2 이상을 적층할 수도 있다.
상기 금속막(160)은 스탭커버러지 특성이 양호한 화학기상증착법 또는 원자 층 적층법을 통해 형성될 수 있다. 이와는 달리, 상기 금속막은 물리기상증착법을 통해 형성될 수도 있다.
상기 금속막(160)은 상기 콘트롤 게이트 패턴(131a)의 표면과 접촉하게 된다. 한편, 상기 캡핑막(116)에 의해 상기 예비 단결정 실리콘 패턴(112)의 상부면이 덮혀있기 때문에, 상기 금속막(160)은 상기 예비 단결정 실리콘 패턴(112)과 접촉되지 않는다.
도 38을 참조하면, 상기 금속막(160)을 열처리하여 상기 금속막(160) 및 폴리실리콘으로 이루어지는 콘트롤 게이트 패턴(131a)의 접촉 부위를 반응시킨다. 상기 공정을 통해, 상기 콘트롤 게이트 패턴(131a) 상에는 금속 실리사이드 패턴(162)이 형성된다. 상기 열처리는 급속 열처리(RTA) 공정을 포함한다. 이와는 달리, 상기 열처리는 퍼니스를 이용하여 수행될 수도 있다. 상기 열처리는 1회만 수행할 수도 있지만, 온도를 달리하여 2회 이상 수행하는 것이 바람직하다.
상기 공정을 수행하면, 상기 콘트롤 게이트 패턴(131a)은 폴리실리콘과의 반응에 의해 두께가 다소 감소하게 된다. 이 때, 상기 반응 공정은 상기 폴리실리콘으로 이루어진 콘트롤 게이트 패턴(131a)이 완전히 소모되지 않고 적어도 일부는 남아있도록 수행되어야 한다. 따라서, 상기 콘트롤 게이트 패턴(131a)은 상기 층간 절연막 패턴들(104)의 사이의 갭 부위를 부분적으로 채우는 형상을 갖게 된다.
상기 금속 실리사이드 패턴(162)은 이 전 공정에서 증착되는 금속막(160)에 따라 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 팔라듐 실리사이드 등으로 형성된다.
상기 금속막으로써 코발트 또는 니켈을 사용하는 경우에는, 반응에 의해 생성되는 금속 실리사이드 패턴(162)의 팽창이 거의 없다. 또한, 상기 코발트 또는 니켈이 폴리실리콘으로 침투하여 반응이 일어나므로, 상기 금속 실리사이드 패턴(162)이 측방으로 거의 돌출되지 않게 된다. 때문에, 상기 금속 실리사이드 패턴(162)은 코발트 실리사이드 또는 니켈 실리사이드로 형성되는 것이 바람직하다.
도 39를 참조하면, 상기 열처리에 의해 반응하지 않은 금속막(160)을 제거한다. 상기 금속막(160)의 제거 공정은 등방성 식각 공정을 통해 수행된다.
상기 제거 공정을 수행하면, 상기 예비 단결정 실리콘 패턴(112)의 제2 측벽으로부터 측방으로 터널 산화막(122), 전하 저장막(124), 블록킹 유전막(126), 콘트롤 게이트 패턴(131a) 및 금속 실리사이드 패턴(162)이 형성된다.
상기 금속막을 제거한 이 후에, 추가적인 열처리 공정을 더 수행함으로써, 낮은 저항을 갖고 안정화된 금속 실리사이드를 형성할 수 있다.
도 40을 참조하면, 상기 제3 개구부(132) 내부에 실리콘 산화막을 증착한다. 이 후, 상기 최상부 층간 절연막(104c)이 노출되도록 상기 실리콘 산화막을 연마함으로써 제1 실리콘 산화막 패턴(134)을 형성한다. 상기 연마 공정에서, 상기 캡핑막(116)을 제거한다.
다음에, 도 15a 내지 도 16b를 참조로 하여 설명한 공정들을 수행하여, 직육면체 형상을 갖는 단결정 반도체 패턴(112a) 및 상기 단결정 반도체 패턴(112a)의 측방으로 적층되는 터널 산화막(122), 전하 저장막(124), 블록킹 유전막(126), 콘트롤 게이트 패턴(131a) 및 금속 실리사이드 패턴(162)을 형성한다. 또한, 상기 단 결정 반도체 패턴(112a)과 연결되는 비트 라인(144)을 형성한다.
이로써, 도 33에 도시된 비휘발성 메모리 소자를 완성한다.
이와는 다른 실시예로, 도 27 및 도 28을 참조로 설명한 것과 동일한 공정을 수행하여 수직형 비휘발성 메모리 소자를 형성하고, 상기 콘트롤 게이트 패턴 표면 상에 금속 실리사이드 패턴을 형성하는 공정을 더 추가할 수 있다.
또한, 이와 다른 실시예로, 도 29 내지 도 31을 참조로 설명한 것과 동일한 공정을 수행하여 수직형 비휘발성 메모리 소자를 형성하고, 상기 콘트롤 게이트 패턴 표면 상에 금속 실리사이드 패턴을 형성하는 공정을 더 추가할 수도 있다.
실시예 4
도 41은 본 발명의 실시예 4에 따른 수직형 반도체 소자의 단면도이다.
도 41에 도시된 반도체 소자는 필러 형상의 단결정 실리콘 패턴의 일 측벽에 MOS 트랜지스터가 구비되는 것을 제외하고는 실시예 3과 동일하다. 즉, 도 41에 도시된 반도체 소자는 게이트 산화막(202) 및 게이트 전극(204)을 포함하는 MOS 트랜지스터가 직렬 연결된 구조를 갖는다. 또한, 상기 게이트 전극 표면 상에 금속 실리사이드 패턴(206)이 구비된다.
상기 도 41에 도시된 구조를 형성하는 방법은 실시예 3의 메모리 소자들을 형성하는 방법을 동일하게 적용할 수 있다. 다만, MOS 트랜지스터에는 전하 저장막 및 블록킹 유전막이 필요하지 않으므로 상기 전하 저장막 및 블록킹 유전막을 형성하는 공정을 수행하지 않는 것에서만 차이가 있다. 그러므로, 더 이상의 설명은 생 략한다.
상기 설명한 것과 같이, 본 발명에 의하면 사진 공정에 의해 형성될 수 있는 개구부의 폭 내에 2개의 필러 형상을 갖는 단결정 실리콘 패턴이 형성된다. 그러므로, 상기 단결정 실리콘 패턴을 이용하여 고집적화된 반도체 소자를 형성할 수 있다. 특히, 본 발명은 상기 단결정 실리콘 패턴을 이용하여 기판에 대해 수직 방향으로 적층되는 다양한 반도체 소자에 적극 응용될 수 있다.
도 1은 본 발명의 실시예 1에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 2는 도 1에 도시된 비휘발성 메모리 소자의 사시도이다.
도 3 내지 도 14, 15a, 15b 및 16a, 16b는 도 1 에 도시된 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 도 11의 일부분을 확대 도시한 것이다.
도 18 내지 도 26은 도 1 에 도시된 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 27 내지 도 28은 도 1에 도시된 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도이다.
도 29 내지 도 31은 도 1에 도시된 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도이다.
도 32는 본 발명의 실시예 2에 따른 수직형 반도체 소자의 단면도이다.
도 33은 본 발명의 실시예 3에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 34는 도 33에 도시된 비휘발성 메모리 소자의 사시도이다.
도 35 내지 도 40은 본 발명의 실시예 3에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 41은 본 발명의 실시예 4에 따른 수직형 반도체 소자의 단면도이다.

Claims (29)

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  3. 삭제
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  5. 기판 상에 구비되고, 제1 방향으로 연장되는 라인 형상의 절연막 패턴;
    상기 절연막 패턴의 양 측벽에 접촉하면서 상기 기판 표면 상에 구비되는 필러 형상의 반도체 패턴들;
    상기 반도체 패턴들의 일 측벽과 적어도 일부분이 접촉되고, 상기 접촉되는 부분이 수직한 방향으로 일정 간격을 갖는 터널 산화막;
    상기 터널 산화막 표면 상에 구비되는 전하 저장막 및 블록킹 유전막;
    상기 반도체 패턴들의 일 측벽과 대향하면서 상기 블록킹 유전막 표면 상에 구비되고, 라인 형상을 갖는 콘트롤 게이트 패턴; 및
    상기 콘트롤 게이트 패턴 표면 상에 금속 실리사이드 패턴을 포함하고,
    상기 블록킹 유전막은 상기 콘트롤 게이트 패턴의 상, 하부면 및 일측벽과 접하는 형상을 갖는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  6. 제5항에 있어서, 상기 콘트롤 게이트 패턴은 일정 간격을 가지면서 다층으로 적층된 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  7. 제6항에 있어서, 상기 반도체 패턴 일 측벽과 접촉하면서, 상기 콘트롤 게이트 패턴들의 상, 하층 사이의 갭 부위에 구비되는 복수층의 층간 절연막 패턴들을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  8. 제7항에 있어서, 상기 터널 산화막은 상기 반도체 패턴 일 측벽 부분 및 상기 층간 절연막 패턴들의 상, 하부면의 프로파일을 따라 형성된 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  9. 제7항에 있어서, 각 층에 위치하는 상기 전하 저장막 및 블록킹 유전막은 상기 반도체 패턴의 측벽 및 상기 층간 절연막 패턴들의 상부면 및 하부면의 프로파일을 따라 연결된 형상을 갖는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  10. 제7항에 있어서, 상기 반도체 패턴은 실리콘으로 이루어진 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  11. 제7항에 있어서, 상기 절연막 패턴의 선폭 및 상기 절연막 패턴 양측에 구비되는 2개의 반도체 패턴의 선폭의 합은 사진 공정에 의해 형성할 수 있는 트렌치의 임계치수와 동일한 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  12. 제5항에 있어서, 상기 금속 실리사이드 패턴은 상기 반도체 패턴의 일 측벽과 대향하도록 배치되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  13. 제12항에 있어서, 상기 금속 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드, 팔라듐 실리사이드로 이루어지는 군에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  14. 기판 상에 상기 기판 표면 일부를 노출시키고, 제1 방향으로 연장되는 라인 형상의 트렌치를 포함하는 절연막 구조물을 형성하는 단계;
    상기 트렌치 내부에, 상기 트렌치 측벽과 이격되고, 상기 제1 방향으로 연장되는 라인 형상의 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴 양 측벽에 위치하면서 상기 트렌치 내부를 채우는 필러 형상의 예비 반도체 패턴을 형성하는 단계;
    상기 예비 반도체 패턴의 일 측벽에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 전하 저장막 및 블록킹 유전막을 형성하는 단계;
    상기 블록킹 유전막 표면 상에 상기 예비 반도체 패턴들의 일 측벽과 대향하는 라인 형상의 콘트롤 게이트 패턴을 형성하는 단계;
    상기 콘트롤 게이트 패턴 표면 상에 금속 실리사이드 패턴을 형성하는 단계; 및
    상기 절연막 패턴 및 예비 반도체 패턴의 일부분을 제거하여 필러 형상의 반도체 패턴들을 형성하는 단계를 포함하고,
    상기 블록킹 유전막은 상기 콘트롤 게이트 패턴의 상, 하부면 및 일 측벽과 접하도록 형성하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
JP5388600B2 (ja) * 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
US8187938B2 (en) * 2009-04-13 2012-05-29 Hynix Semiconductor Inc. Non-volatile memory device and method for fabricating the same
US20100314678A1 (en) * 2009-06-12 2010-12-16 Se-Yun Lim Non-volatile memory device and method for fabricating the same
KR101524830B1 (ko) * 2009-07-20 2015-06-03 삼성전자주식회사 반도체 소자 및 그 형성방법
KR101096199B1 (ko) * 2009-09-07 2011-12-22 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101603731B1 (ko) * 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
KR101584113B1 (ko) 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2011118905A (ja) 2009-12-07 2011-06-16 Samsung Electronics Co Ltd メモリカード及び電子機器
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101116356B1 (ko) * 2010-01-29 2012-03-09 주식회사 하이닉스반도체 플라즈마 도핑 방법 및 그를 이용한 반도체장치 제조 방법
WO2011096601A1 (ko) * 2010-02-05 2011-08-11 서울대학교산학협력단 적층형 노아플래시 메모리 어레이 및 그 제조방법
KR101069415B1 (ko) * 2010-02-05 2011-09-30 서울대학교산학협력단 적층형 노아플래시 메모리 어레이 및 그 제조방법
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8823072B2 (en) 2010-04-15 2014-09-02 Samsung Electronics Co., Ltd. Floating gate type nonvolatile memory device and related methods of manufacture and operation
US8455940B2 (en) * 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR101773044B1 (ko) * 2010-05-24 2017-09-01 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법과, 이를 포함하는 메모리 모듈 및 시스템
KR101652829B1 (ko) 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20110136273A (ko) * 2010-06-14 2011-12-21 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101692389B1 (ko) 2010-06-15 2017-01-04 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
KR101688604B1 (ko) * 2010-07-05 2016-12-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20120007838A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
JP2012038865A (ja) * 2010-08-05 2012-02-23 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
KR101778287B1 (ko) 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR101660262B1 (ko) 2010-09-07 2016-09-27 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR20120043475A (ko) * 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치의 제조 방법
KR101762823B1 (ko) * 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
JP5670704B2 (ja) * 2010-11-10 2015-02-18 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101760658B1 (ko) * 2010-11-16 2017-07-24 삼성전자 주식회사 비휘발성 메모리 장치
KR101805769B1 (ko) 2010-11-29 2017-12-08 삼성전자주식회사 3차원 반도체 기억 소자의 제조 방법
KR101827549B1 (ko) * 2011-01-03 2018-03-23 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
KR101825534B1 (ko) * 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
US9019767B2 (en) * 2011-02-17 2015-04-28 SK Hynix Inc. Nonvolatile memory device and operating method thereof
JP5665627B2 (ja) * 2011-03-30 2015-02-04 東京エレクトロン株式会社 シリコン酸化物膜及びシリコン窒化物膜の積層方法、並びに成膜装置及び半導体装置の製造方法
US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
KR101845507B1 (ko) * 2011-05-03 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101794017B1 (ko) * 2011-05-12 2017-11-06 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8796754B2 (en) * 2011-06-22 2014-08-05 Macronix International Co., Ltd. Multi level programmable memory structure with multiple charge storage structures and fabricating method thereof
JP2013030557A (ja) 2011-07-27 2013-02-07 Elpida Memory Inc 半導体装置の製造方法
KR101865566B1 (ko) * 2011-09-08 2018-06-11 삼성전자주식회사 수직형 메모리 장치의 제조 방법
KR20130037063A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130046700A (ko) * 2011-10-28 2013-05-08 삼성전자주식회사 3차원적으로 배열된 메모리 요소들을 구비하는 반도체 장치
KR101876996B1 (ko) * 2011-12-07 2018-08-10 삼성전자 주식회사 반도체 소자
KR20130070923A (ko) * 2011-12-20 2013-06-28 에스케이하이닉스 주식회사 반도체 장치 제조 방법
KR101916223B1 (ko) 2012-04-13 2018-11-07 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101862547B1 (ko) * 2012-04-13 2018-05-31 삼성전자주식회사 폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법
KR20130117130A (ko) * 2012-04-17 2013-10-25 삼성전자주식회사 비휘발성 메모리 소자의 게이트 구조물
US10504596B2 (en) * 2012-04-18 2019-12-10 Micron Technology, Inc. Apparatuses and methods of forming apparatuses using a partial deck-by-deck process flow
KR101936752B1 (ko) * 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
KR20140011872A (ko) 2012-07-20 2014-01-29 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102003526B1 (ko) * 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP2014053585A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置の製造方法
KR101934426B1 (ko) * 2012-11-26 2019-01-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10651315B2 (en) 2012-12-17 2020-05-12 Micron Technology, Inc. Three dimensional memory
US9129859B2 (en) 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure
JP6013313B2 (ja) 2013-03-21 2016-10-25 東京エレクトロン株式会社 積層型半導体素子の製造方法、積層型半導体素子、及び、その製造装置
KR102074982B1 (ko) * 2013-04-09 2020-02-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9123640B2 (en) * 2013-05-13 2015-09-01 Seagate Technology Llc Three dimensional resistive memory
US8969153B2 (en) 2013-07-01 2015-03-03 Sandisk Technologies Inc. NAND string containing self-aligned control gate sidewall cladding
US9018064B2 (en) * 2013-07-10 2015-04-28 Varian Semiconductor Equipment Associates, Inc. Method of doping a polycrystalline transistor channel for vertical NAND devices
KR20150026209A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
KR102170770B1 (ko) 2014-03-03 2020-10-28 삼성전자주식회사 반도체 장치
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
KR20150130103A (ko) * 2014-05-13 2015-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102234799B1 (ko) 2014-08-14 2021-04-02 삼성전자주식회사 반도체 장치
US9263459B1 (en) 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9362300B2 (en) 2014-10-08 2016-06-07 Micron Technology, Inc. Apparatuses and methods for forming multiple decks of memory cells
US9391086B1 (en) * 2015-02-23 2016-07-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing nonvolatile semiconductor memory device
US20160323143A1 (en) * 2015-05-02 2016-11-03 Hyeung-Yun Kim Method and apparatus for neuroplastic internet of things by cloud computing infrastructure as a service incorporating reconfigurable hardware
US9455261B1 (en) 2015-07-10 2016-09-27 Micron Technology, Inc. Integrated structures
US9613979B2 (en) * 2015-07-16 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9754888B2 (en) * 2015-12-14 2017-09-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
JP6688698B2 (ja) * 2016-07-08 2020-04-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP3504728A4 (en) * 2016-08-26 2020-09-09 Sunrise Memory Corporation CAPACITIVE-COUPLING NON-VOLATILE THIN-LAYER TRANSISTOR CHAIN IN THREE-DIMENSIONAL NETWORKS
CN106298792B (zh) * 2016-09-30 2019-07-30 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN106206600B (zh) * 2016-09-30 2019-03-19 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
US10276375B2 (en) * 2016-11-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Assistant pattern for measuring critical dimension of main pattern in semiconductor manufacturing
WO2018102755A1 (en) * 2016-12-02 2018-06-07 California Institute Of Technology Layered structures for the protection of molecules
TWI669806B (zh) * 2017-02-07 2019-08-21 東芝記憶體股份有限公司 Semiconductor memory device and method of manufacturing same
US10923492B2 (en) 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
KR102424993B1 (ko) * 2017-09-11 2022-07-25 에스케이하이닉스 주식회사 반도체 장치의 제조방법
EP3918633A4 (en) 2019-01-30 2023-02-08 Sunrise Memory Corporation HIGH BANDWIDTH, HIGH CAPACITY EMBEDDED MEMORY DEVICE USING WAFER BONDS
CN111863814A (zh) * 2019-04-24 2020-10-30 王振志 动态随机存取存储器元件及其制造方法
KR20210042223A (ko) 2019-10-08 2021-04-19 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
CN112635661B (zh) 2019-10-09 2023-08-01 联华电子股份有限公司 多位可变电阻式存储器单元及其形成方法
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
KR20220123288A (ko) * 2020-01-03 2022-09-06 시놉시스, 인크. 3차원(3d) nand 메모리들을 위한 단결정질 수직 배향 실리콘 채널들을 제조하기 위한 전기-열 방법
TWI836184B (zh) 2020-02-07 2024-03-21 美商森恩萊斯記憶體公司 具有低延遲的高容量記憶體電路
US11705496B2 (en) 2020-04-08 2023-07-18 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array
US11849581B2 (en) 2020-10-06 2023-12-19 Micron Technology, Inc. Electronic devices with recessed conductive structures
CN113924646A (zh) * 2020-10-19 2022-01-11 长江存储科技有限责任公司 三维存储器器件以及用于形成所述三维存储器器件的方法
US20220285385A1 (en) * 2021-03-03 2022-09-08 Macronix International Co., Ltd. Memory device and method for fabricating the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3919921B2 (ja) * 1997-09-26 2007-05-30 三菱電機株式会社 半導体装置
US6027975A (en) * 1998-08-28 2000-02-22 Lucent Technologies Inc. Process for fabricating vertical transistors
US6664143B2 (en) * 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5134774B2 (ja) * 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007317694A (ja) * 2006-05-23 2007-12-06 Oki Electric Ind Co Ltd 半導体不揮発性メモリ、半導体不揮発性メモリへの情報の記録方法及び半導体不揮発性メモリの製造方法
KR100739989B1 (ko) 2006-06-29 2007-07-16 주식회사 하이닉스반도체 낸드형 플래쉬 메모리소자의 제조 방법
KR100772935B1 (ko) * 2006-08-07 2007-11-02 삼성전자주식회사 트랜지스터 및 그 제조 방법
KR100807221B1 (ko) * 2006-08-22 2008-02-28 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP4939955B2 (ja) * 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
KR100866966B1 (ko) * 2007-05-10 2008-11-06 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 반도체 패키지
KR101091454B1 (ko) * 2007-12-27 2011-12-07 가부시끼가이샤 도시바 반도체 기억 장치 및 그 제조 방법
US8394683B2 (en) * 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.

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