KR20110117987A - 반도체 소자 및 그 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 저장전극 콘택과 활성영역의 오버랩이 용이하고, 저장전극 콘택홀 식각시 비트라인이 식각되는 문제점을 방지하는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자는 반도체 기판에 구비되는 활성영역, 상기 반도체 기판에 구비되며, 상기 활성영역을 정의하는 소자분리막 및 상기 반도체 기판의 활성영역에 구비되는 SEG(Selective Epitaxial Growth) 영역을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 매립형 게이트를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.

최근 반도체 메모리 소자, 특히 디램(DRAM; Dynamic Random Access Memory) 소자의 대용량화에 대한 요구가 점점 커짐에도 불구하고, 칩 크기의 증가 한계에 의해 디램 소자의 용량증가 또한 한계를 보이는 실정이다. 칩 크기가 증가하게 되면 웨이퍼 당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 보다 많은 메모리 셀을 하나의 웨이퍼에 집적시키고자 하는 노력을 기울이고 있다. 이와 같은 노력에 의해 최근에는 기존의 8F2 레이아웃에서 6F2 레이아웃으로 변화하고 있다.

도 1은 6F2 레이아웃에 따른 반도체 소자의 평면도이다. 도 1을 참조하면, 6F2 레이아웃에서는 수직 방향으로 비트라인(BL; Bit Line)이 형성되고 수평 방향으로 워드라인(WL; Word Line; 게이트)이 형성된다. 소자분리막(ISO; Device Isolation Structure)에 의해 정의되는 섬 타입(Island type)의 활성영역(ACT; Active Rgeion)은 비트라인(BL) 및 워드라인(WL)에 대하여 소정 각도 기울어진 모습으로 형성되고, 활성영역(ACT)과 비트라인(BL)이 중첩되는 활성영역(ACT)의 중앙 영역에는 활성영역(ACT)과 비트라인(BL)을 연결시키는 비트라인 콘택(BLC; Bit Line Contact)이 구비된다.

그리고 활성영역(ACT)의 양 단부에는 저장전극을 형성하기 위한 저장전극 콘택(SNC; Storage Node Contact)이 형성되는데, 6F2 레이아웃은 8F2 레이아웃에 비하여 구조적으로 저장전극 콘택(SNC)을 형성할 공간이 부족하다. 이 결과, 도 1의 (a)와 같이 저장전극 콘택(SNC)을 형성하기 위한 마스크(미도시)의 정렬(Align)이 정확하게 이루어지는 것이 바람직하지만, 이 마스크의 정렬이 조금만 어긋나도 도 1의 (b)에 도시된 바와 같이 저장전극 콘택(SNC)과 활성영역(ACT) 간의 오버랩 마진(Overlap margin)이 부족하게 되는 문제점이 있으며, 이는 반도체 소자의 선폭이 감소할수록 심각하게 된다.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 반도체 기판의 활성영역에서 저장전극 콘택이 형성될 부분을 에피 성장시킴으로써, 저장전극 콘택과 활성영역의 오버랩이 용이하고, 저장전극 콘택홀 식각시 비트라인이 식각되는 문제점을 방지하는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명의 반도체 소자는 반도체 기판에 구비되는 활성영역, 상기 반도체 기판에 구비되며, 상기 활성영역을 정의하는 소자분리막 및 상기 반도체 기판의 활성영역에 구비되는 SEG(Selective Epitaxial Growth) 영역포함하여, 저장전극 콘택과 활성영역의 오버랩이 용이하고, 저장전극 콘택홀 식각시 비트라인이 식각되는 문제점을 방지하는 반도체 소자 및 그 형성방법을 제공하는 것을 특징으로 한다.

나아가 상기 SEG 층은 상기 활성영역 중 저장전극 콘택이 형성될 영역에 구비되는 것이 바람직하며, 상기 SEG 층 상부에 구비되는 저장전극 콘택플러그를 더 포함하는 것을 특징으로 한다.

또한 상기 반도체 기판의 활성영역 및 소자분리막에 소정 깊이 매립되는 매립형 게이트를 더 포함하고, 상기 매립형 게이트는 상기 반도체 기판의 활성영역 및 소자분리막에 소정 깊이를 갖고 구비되는 게이트 리세스, 상기 게이트 리세스의 하부에 구비되는 게이트 전극 및 상기 게이트 리세스에서 상기 게이트 전극 상부에 구비되는 씰링막을 포함하는 것이 바람직하다.

그리고 상기 반도체 기판의 활성영역 상부에 구비되는 비트라인 콘택플러그, 상기 비트라인 콘택플러그 상부에 구비되는 비트라인 전극 및 상기 비트라인 전극의 상부 및 측벽에 구비되며 질화막을 포함하는 비트라인 하드마스크를 포함하는 비트라인을 더 포함하는 것을 특징으로 한다.

아울러 상기 비트라인은 반도체 기판의 셀 영역에 구비되고, 반도체 기판의 주변회로 영역에 구비되며, 상기 셀 영역의 비트라인과 동일한 높이에 구비되는 주변회로 게이트를 더 포함하는 것이 바람직하다.

나아가 상기 SEG 층 상부에 구비되는 층간절연막을 더 포함하는 것을 특징으로 한다.

한편, 본 발명에 따르는 반도체 소자의 형성방법은 반도체 기판을 제공하는 단계, 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계 및 상기 활성영역을 선택적 에피 성장(SEG)시켜 SEG 층을 형성하는 단계를 포함하는 것이 바람직하다.

나아가 상기 SEG 층을 형성하는 단계는, 상기 활성영역 중 저장전극 콘택이 형성될 영역을 선택적 에피 성장시키는 것이 바람직하다.

그리고 상기 SEG 층을 형성하는 단계 이후, 상기 SEG 층 상부에 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.

아울러 상기 SEG 층을 형성하는 단계 이전, 상기 반도체 기판의 활성영역 및 소자분리막에 매립형 게이트를 매립하여 형성하는 단계를 더 포함하며, 상기 매립형 게이트를 형성하는 단계는, 상기 반도체 기판의 활성영역 및 소자분리막에 소정 깊이의 게이트 리세스를 형성하는 단계, 상기 게이트 리세스의 하부에 게이트 전극을 매립하는 단계 및 상기 게이트 리세스에서 상기 게이트 전극 상부에 씰링막을 형성하는 단계를 포함하는 것이 바람직하다.

또한 상기 SEG 층을 형성하는 단계는, 상기 활성영역 중 저장전극 콘택이 형성될 영역을 노출시키는 SEG 마스크를 형성하는 단계 및 상기 SEG 마스크를 마스크로 상기 씰링막을 식각하여 상기 활성영역을 노출시키는 단계를 포함하는 것이 바람직하다.

나아가 상기 씰링막을 식각하는 단계는, 상기 반도체 기판의 활성영역을 소정 깊이 식각하는 단계를 더 포함하는 것을 특징으로 한다.

그리고 상기 SEG 층을 형성하는 단계 이후, 상기 반도체 기판의 활성영역 상부에 비트라인 콘택플러그를 형성하는 단계, 상기 비트라인 콘택플러그 상부에 비트라인 전극을 형성하는 단계 및 상기 비트라인 전극의 상부 및 측벽에 질화막을 포함하는 비트라인 하드마스크를 형성하는 단계를 포함하는 비트라인을 형성하는 단계를 더 포함하는 것이 바람직하다.

아울러 상기 비트라인을 형성하는 단계는 상기 반도체 기판의 셀 영역에 비트라인을 형성하고, 상기 반도체 기판의 주변회로 영역에 상기 셀 영역의 비트라인과 동일한 높이에 주변회로 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.

나아가 상기 SEG 층을 형성하는 단계 이후, 상기 SEG 층 표면을 열적 산화(Thermal Oxidation)시키는 단계를 더 포함하여 상기 SEG 층을 보호하는 것을 특징으로 한다.

그리고 상기 SEG 층 상부에 층간절연막을 형성하는 단계를 더 포함하며, 상기 소자분리막을 형성하는 단계는, 상기 반도체 기판에 트렌치를 형성하는 단계 및 상기 트렌치에 절연막을 매립하는 단계를 포함하는 것이 바람직하다.

본 발명의 반도체 소자 및 그 형성방법은 저장전극 콘택과 활성영역의 오버랩이 용이하고, 저장전극 콘택홀 식각시 비트라인이 식각되는 문제점을 방지하는 효과를 제공한다.

도 1은 6F2 레이아웃에 따른 반도체 소자의 평면도; 그리고,
도 2 내지 도 13은 본 발명에 따르는 반도체 소자의 형성방법을 순차적으로 도시한 단면도 및 평면도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.

도 2 내지 도 13은 본 발명에 따르는 반도체 소자의 형성방법을 순차적으로 도시한 단면도 및 평면도이며, 도 2 내지 도 7은 도 1 (a)의 'A-A' 선을 따른 단면도이다.

먼저 도 2를 참조하면, 반도체 기판에 활성영역(ACT)을 정의하는 소자분리막(ISO)을 형성하며, 이 공정은 반도체 기판에 얕은 트렌치를 형성하고 이 트렌치에 산화막과 같은 절연막을 매립하여 소자분리막(ISO)을 형성하는, STI(Shallow Trench Isolation) 공정을 이용하는 것이 바람직하다.

소자분리막(ISO)이 형성된 반도체 기판을 식각하여 매립형 게이트(10; Buried Gate)를 형성하기 위한 게이트 리세스(12)를 형성하고, 게이트 리세스(12)의 하부에 게이트 전극(14)을 매립하고, 그 상부에 질화막을 포함하는 재질의 씰링막(16)을 증착한다. 게이트 전극(14)을 형성하는 공정은, 게이트 리세스(12)를 포함한 반도체 기판의 전면에 텅스텐(W), 티타늄(Ti), 티타늄 질화막(TiN) 또는 폴리실리콘과 같은 도전 물질을 증착한 후, 에치백(Etch back) 공정을 통해 게이트 리세스(12)의 하부에만 도전 물질을 잔류시키는 방법에 의하는 것이 바람직하다. 씰링막(16)은 게이트 전극(14) 상부의 게이트 리세스(12)를 매립할 뿐 아니라 반도체 기판이 상부에도 소정 높이를 가지도록 증착된다. 즉, 본 발명은 게이트의 구조를 매립형 게이트 구조를 예를 들어 설명하고 있으나, 본 발명은 리세스 게이트(Recess Gate)와 같은 구조에도 적용될 수 있다.

도 3에 도시된 바와 같이 활성영역(ACT) 중 저장전극 콘택이 형성될 영역을 노출시키는 SEG(Selective Epitaxial Growth) 마스크(22)를 형성한다. 이 SEG 마스크(22)는 감광막 또는 하드마스크막(산화막, 질화막 또는 비정질 탄소층 등)으로 형성될 수 있다.

도 4를 참조하면 SEG 마스크(22)를 마스크로 씰링막(16)을 식각하여 활성영역(ACT)의 저장전극 콘택 영역을 노출시킨다. 이 때 활성영역(ACT) 표면 또한 소정 깊이 식각될 수 있으며, 이 결과 활성영역(ACT) 표면에 잔류하는 씰링막(16)을 제거할 수 있다.

도 5에 도시된 바와 같이, 실리콘(Si) 재질인 활성영역(ACT)을 선택적 에피 성장(Selective Epitaxial Growth)시켜 SEG 층(24)이 씰링막(16) 표면까지 형성되도록 한다. 이 성장된 SEG 층(24)은 순도가 높은 실리콘(Si)이고 부도체이므로 저항이 매우 높다. 따라서 성장된 SEG 층(24)에 대한 이온주입 공정을 실시하여, SEG 층(24)을 P형 또는 N형 반도체로 형성함으로써 SEG 층(24)의 저항을 감소시킨다. 그리고 도 6을 참조하면 SEG 층(24)을 보호하기 위하여, SEG 층(24) 표면을 열적 산화(Thermal Oxidation)시켜 얇은 두께의 실리콘 산화막(26)을 형성한다.

도 7을 참조하면, 실리콘 산화막(26) 및 씰링막(16)의 상부에 층간절연막(28; Inter Layer Dielectric)을 형성한다. 층간절연막(28)은 TEOS(tetraethly orthosilicate) 또는 BPSG(Boron Phosphorous Silica Glass)와 같은 산화막을 포함하는 것이 바람직하며, 추후 비트라인이 형성될 공간을 형성하는 역할을 한다.

이 때 평면도인 도 8을 참조하면 SEG 층(24)은 저장전극 콘택(SNC)이 형성될 영역에 형성되며, 도 9, 도 11 내지 13의 (a)는 도 8의 'B-B' 선을 따른 단면도이고 (b)는 도 8의 'C-C' 선을 따른 단면도이다.

도 9에 도시된 바와 같이, 층간절연막(28) 중 비트라인 콘택(BLC; 도 8 참조) 영역을 식각한 후 비트라인 콘택 플러그(32) 및 비트라인(30)을 형성하고 비트라인(30)을 절연시키기 위한 질화막 재질의 비트라인 하드마스크(36)를 비트라인(30)의 상부 및 측벽에 형성한다.

지금까지 본 발명은 반도체 소자 중 셀 영역(Cell region)만을 설명하고 있으나, 셀 영역의 비트라인(30)을 형성하는 공정과 동시에 주변회로 영역(Peripheral region)의 게이트를 형성하는 것이 바람직하다.

이후 저장전극 콘택(SNC; 도 8 참조)을 형성하게 되는데, 도 10은 저장전극 콘택홀(44; 도 11 참조)을 형성하기 위한 저장전극 마스크(42; Storage Node Mask)를 도시한다. 저장전극 마스크(42)는 규칙적으로 배열된 직사각형 형상으로 이루어지며, 인접한 저장전극 마스크(42)는 세로 방향 사이에는 층간절연막(28)이 위치하고 가로 방향 사이에는 비트라인(BL)이 위치하게 된다.

도 11을 참조하면 저장전극 마스크(42)를 마스크로 층간절연막(28)을 식각하여 SEG 층(24)을 노출시키는 저장전극 콘택홀(44; Storage Node Contact Hole)을 형성한다. 종래에는 이 저장전극 콘택홀(44)을 형성하는 과정에서 활성영역(ACT)을 노출시키기 위해, 콘택홀(44)을 반도체 기판 표면에 이르는 깊이로 형성할 필요가 있었다. 그러나 본 발명에서는 활성영역(ACT) 중 저장전극 콘택(SNC)이 형성될 영역에 이미 SEC 층(24)이 소정 높이로 형성되어 있으므로, 저장전극 콘택홀(44) 식각시 식각 깊이가 얕아지게 되며 이 결과 저장전극 콘택(SNC)과 활성영역(ACT) 간의 오버레이 마진을 충분히 확보할 수 있게 된다. 또한 비트라인(30)의 상부 및 측벽에는 질화막 재질의 비트라인 하드마스크(36)가 이미 형성되어 있기 때문에, 저장전극 콘택홀(44) 식각시 비트라인(30)이 식각되지 않도록 보호될 수 있다.

도 12에 도시된 바와 같이 저장전극 콘택홀(44)을 매립하는 폴리실리콘과 같은 플러그 물질(46)을 증착하고, 도 13에 도시된 바와 같이 플러그 물질(46)의 상부를 CMP(Chemical Mechanical Polishing)로 평탄화 시키면서, 각 저장전극 콘택홀(44) 내부의 저장전극 콘택플러그(46)를 서로 분리시킨다. 이후 도시하지 않았으나 저장전극 콘택플러그(46) 상부에는 저장전극이 형성된다.

이와 같은 본 발명에 따르는 반도체 소자 및 그 형성방법은 반도체 기판의 활성영역에서 저장전극 콘택이 형성될 부분을 에피 성장시킴으로써, 저장전극 콘택과 활성영역의 오버랩이 용이하고, 저장전극 콘택홀 식각시 비트라인이 식각되는 문제점을 방지하는 효과를 제공할 수 있다.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

BL : 비트라인 WL : 워드라인
ACT : 활성영역 ISO : 소자분리막
BLC : 비트라인 콘택 SNC : 저장전극 콘택
10 : 매립형 게이트 12 : 게이트 리세스
14 : 게이트 전극 16 : 씰링막
22 : SEG 마스크 24 : SEG 층
26 : 실리콘 산화막 28 : 층간절연막
30 : 비트라인 32 : 비트라인 콘택플러그
34 : 비트라인 전극 36 : 비트라인 하드마스크
42 : 저장전극 마스크 44 : 저장전극 콘택홀
46 : 저장전극 콘택플러그

Claims (18)

1. 반도체 기판에 구비되는 활성영역;
   상기 반도체 기판에 구비되며, 상기 활성영역을 정의하는 소자분리막; 및
   상기 반도체 기판의 활성영역 중 저장전극 콘택이 형성될 영역에 구비되는 SEG(Selective Epitaxial Growth) 영역
   포함하는 것을 특징으로 하는 반도체 소자.
2. 청구항 1에 있어서,
   상기 SEG 층 상부에 구비되는 저장전극 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
3. 청구항 1에 있어서,
   상기 반도체 기판의 활성영역 및 소자분리막에 소정 깊이 매립되는 매립형 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
4. 청구항 3에 있어서,
   상기 매립형 게이트는,
   상기 반도체 기판의 활성영역 및 소자분리막에 소정 깊이를 갖고 구비되는 게이트 리세스;
   상기 게이트 리세스의 하부에 구비되는 게이트 전극; 및
   상기 게이트 리세스에서 상기 게이트 전극 상부에 구비되는 씰링막
   을 포함하는 것을 특징으로 하는 반도체 소자.
5. 청구항 1에 있어서,
   상기 반도체 기판의 활성영역 상부에 구비되는 비트라인 콘택플러그;
   상기 비트라인 콘택플러그 상부에 구비되는 비트라인 전극; 및
   상기 비트라인 전극의 상부 및 측벽에 구비되며 질화막을 포함하는 비트라인 하드마스크
   를 포함하는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
6. 청구항 5에 있어서,
   상기 비트라인은 반도체 기판의 셀 영역에 구비되고,
   반도체 기판의 주변회로 영역에 구비되며, 상기 셀 영역의 비트라인과 동일한 높이에 구비되는 주변회로 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
7. 청구항 4에 있어서,
   상기 씰링막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
8. 반도체 기판을 제공하는 단계;
   반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 및
   상기 활성영역 중 저장전극 콘택이 형성될 영역을 선택적 에피 성장(SEG)시켜 SEG 층을 형성하는 단계
   를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
9. 청구항 8에 있어서,
   상기 SEG 층을 형성하는 단계 이후,
   상기 SEG 층 상부에 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
10. 청구항 8에 있어서,
    상기 SEG 층을 형성하는 단계 이전,
    상기 반도체 기판의 활성영역 및 소자분리막에 매립형 게이트를 매립하여 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
11. 청구항 10에 있어서,
    상기 매립형 게이트를 형성하는 단계는,
    상기 반도체 기판의 활성영역 및 소자분리막에 소정 깊이의 게이트 리세스를 형성하는 단계;
    상기 게이트 리세스의 하부에 게이트 전극을 매립하는 단계; 및
    상기 게이트 리세스에서 상기 게이트 전극 상부에 씰링막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
12. 청구항 9에 있어서,
    상기 SEG 층을 형성하는 단계는,
    상기 활성영역 중 저장전극 콘택이 형성될 영역을 노출시키는 SEG 마스크를 형성하는 단계;
    상기 SEG 마스크를 마스크로 상기 씰링막을 식각하여 상기 활성영역을 노출시키는 단계; 및
    상기 노출된 활성영역을 선택적 에피 성장시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
13. 청구항 12에 있어서,
    상기 씰링막 식각 시, 상기 반도체 기판의 활성영역을 소정 깊이 더 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
14. 청구항 8에 있어서,
    상기 SEG 층을 형성하는 단계 이후,
    상기 반도체 기판의 활성영역 상부에 비트라인 콘택플러그를 형성하는 단계;
    상기 비트라인 콘택플러그 상부에 비트라인 전극을 형성하는 단계; 및
    상기 비트라인 전극의 상부 및 측벽에 질화막을 포함하는 비트라인 하드마스크를 형성하는 단계
    를 포함하는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
15. 청구항 14에 있어서,
    상기 비트라인을 형성하는 단계는 상기 반도체 기판의 셀 영역에 비트라인을 형성하고,
    상기 반도체 기판의 주변회로 영역에 상기 셀 영역의 비트라인과 동일한 높이에 주변회로 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
16. 청구항 8에 있어서,
    상기 SEG 층을 형성하는 단계 이후,
    상기 SEG 층 표면을 열적 산화(Thermal Oxidation)시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법
17. 청구항 8에 있어서,
    상기 SEG 층을 형성하는 단계 이후,
    상기 SEG 층에 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
18. 청구항 11에 있어서,
    상기 씰링막은 질화막을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.

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