KR20090107707A - 고집적 반도체 장치 내 수직형 트랜지스터의 제조 방법 - Google Patents

고집적 반도체 장치 내 수직형 트랜지스터의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 장치에 포함된 수직형 트랜지스터의 제조 시 원통형 실리콘 패턴의 하부의 잘록한 부위로 인해 무너지는 현상 및 정렬 오차로 인한 게이트 전극의 식각을 방지할 수 있도록 한다. 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판을 식각하여 기둥 형태의 채널 영역 패턴을 형성하는 단계, 채널 영역 패턴의 하부에 매립형 비트 라인을 형성하는 단계, 채널 영역 패턴을 감싸는 게이트 전극 패턴을 형성하는 단계, 게이트 전극 패턴을 잇는 워드 라인을 형성하는 단계, 및 채널 영역 패턴 및 게이트 전극 패턴 상에 저장 노드를 형성하는 단계를 포함한다.
반도체, 수직형 트랜지스터, 게이트 전극

Description

고집적 반도체 장치 내 수직형 트랜지스터의 제조 방법{METHOD OF FABRICATING VERTICAL TRANSISTOR IN HIGH INTEGRATED SEMICONDUCTOR APPARATUS}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 디자인 규칙에 따라 반도체 장치의 집적도를 향상시킬 수 있는 수직형 트랜지스터를 제조하는 방법에 관한 기술이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라 인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있으며, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼당 생산가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있는데 이중 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 포함한 3D 트랜지스터를 사용하는 것이다.
도 1a ~ 1d은 일반적인 반도체 장치 내 수직형 트랜지스터의 게이트 패턴을 제조하는 방법을 설명하는 단면도이다.
도 1a를 참조하면, 반도체 기판(100)을 게이트 패턴 마스크(110)를 기준으로 식각하여 원통형 패턴을 생성한다. 이후 습식각을 추가 수행하여 원통형 패턴의 하단을 더 식각하여 잘록한 모양(neck, '목'과 같은 형상)을 형성한다. 이렇게 형성된 원통형 패턴의 상부는 일측 소스/드레인 영역(120)으로 사용되고, 잘록한 모양의 채널 영역으로 사용되는 원통형 패턴의 하부(130)를 형성한다. 이후 불순물을 이온 주입하여 타측 소스/드레인 영역으로 사용되는 액티브 영역(140)을 형성한다. 이후 노출된 반도체 기판을 산화하여 게이트 절연막(150)을 형성한다.
이후, 도 1b에 도시된 바와 같이, 원통형 패턴의 하부(130)를 둘러싸도록 게이트 전극(160)을 증착한 후 액티브 영역(140) 및 액티브 영역(140) 하부의 반도체 기판(100)까지 식각하여 매립형 비트 라인(buried bit line(BBL), 140)을 형성한다.
이후, 도 1c와 같이, 매립형 비트 라인(140)간 제 1 절연막(170)을 채우고 제 1 절연막(170) 상에는 다마신(Damascene) 공정을 통해 게이트 전극(160)을 서로 이어주기 위한 다마신 워드 라인(180)을 형성한다. 다음, 도 1d에 도시된 바와 같이, 다마신 워드 라인(180) 상에는 제 2 절연막(190)을 증착한 후 일측 소스/드레인 영역으로 사용되는 원통형 패턴의 상부(120)가 드러날 때까지 화학적 기계적 연마공정(chemical mechanical polishing, CMP)을 통해 평탄화한다.
도 2a 및 2b는 도 1a ~ 1d에 도시된 반도체 장치의 수직형 트랜지스터를 제조한 경우 발생하는 문제점을 설명하기 위한 사진도이다. 구체적으로, 도 2a는 제조된 수직형 트랜지스터를 위에서 내려다본 평면도이고, 도 2b는 제조된 수직형 트랜지스터의 단면도이다.
도 2a를 참조하면, 매립형 비트 라인(140)의 형성을 위한 식각을 위해 감광막 패턴으로 각각의 수직형 트랜지스터를 덮고 있다. 하지만, 수직형 트랜지스터의 게이트 전극(160)의 형성 시 정렬 오차 등으로 인해 감광막 패턴에 의해 가려져야 할 게이트 전극(160)의 일부가 노출되어 감광막 패턴 사이 간격에 울퉁불퉁한 모습을 보이고 있다. 만약 공정 마진이 충분한 경우 각각의 수직형 트랜지스터의 일측 소스/드레인 영역(120)이나 게이트 전극(160)을 포함하는 트랜지스터의 패턴에 큰 영향을 미치지 않을 수 있다. 하지만, 디자인 규칙의 감소로 공정 마진이 넉넉하지 않기 때문에 감광막 패턴을 사용한 식각을 수행할 경우, 도 2b에 도시된 것과 같이, 게이트 절연막(130), 게이트 전극(160) 및 일측 소스/드레인 영역(120)의 형태가 완전하게 남아있지 않을 수 있다. 이 경우 수직형 트랜지스터의 정상적인 동작이 보장되기 매우 어렵다.
또한, 게이트 전극(160)의 형성 전, 반도체 기판(100)을 식각한 뒤 원통형 패턴의 하부를 더 식각하여 잘록한 모양(neck)을 형성하면, 원통형 패턴의 하부가 원통형 패턴의 상부보다 더 가늘어지게 되어 무게를 이기지 못하고 쓰러져 버릴 수 있다. 수직형 트랜지스터는 그 특성상 종횡비(aspect ratio)가 매우 낮고, 디자인 규칙이 작아질수록 수직형 트랜지스터의 종횡비는 더욱 낮아진다.
반도체 장치의 집적도는 계속 높아질 것을 요구받고 있고, 그에 따른 디자인 규칙도 감소하고 있다. 그 결과 반도체 기판(100)을 식각하여 생성한 원통형 패턴을 기초로 제조되는 수직형 트랜지스터의 종횡비도 계속 줄어들고 있다. 하지만, 전술한 방법으로 반도체 장치 내 수직형 트랜지스터를 제조하는 경우 매립형 비트 라인(140)의 제조를 위해 폭은 좁지만 깊이는 깊게 식각하는 과정에서 정렬 오차나 식각 특성으로 인한 한계가 발생하고, 이로 인해 수직형 트랜지스터의 패턴을 과도하게 식각하여 게이트 절연막(130), 게이트 전극(160), 및 일측 소스/드레인 영역(120)의 일부가 소실될 가능성이 존재한다. 또한, 원통형 패턴의 하부에 잘록한 모양(neck)을 생성하기 위한 식각 과정 후 패턴들이 무너져 버리는 현상 또한 발생할 가능성이 매우 크다. 따라서, 반도체 장치의 제조 공정의 수율이 악화될 수 있으며 이는 생산성 저하와 함께 제조 비용 증가로 이어진다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 장치에 포함된 수직형 트랜지스터의 제조 시 원통형 실리콘 패턴의 하부의 잘록한 부위로 인해 무너지는 현상 및 정렬 오차로 인한 게이트 전극의 식각을 방지할 수 있는 제조 방법을 제공한다.
본 발명은 반도체 기판을 식각하여 기둥 형태의 채널 영역 패턴을 형성하는 단계, 상기 채널 영역 패턴의 하부에 매립형 비트 라인을 형성하는 단계, 상기 채널 영역 패턴을 감싸는 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴을 잇는 워드 라인을 형성하는 단계, 및 상기 채널 영역 패턴 및 상기 게이트 전극 패턴 상에 저장 노드를 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법을 제공한다.
바람직하게는, 반도체 기억 장치의 제조 방법은 상기 반도체 기판 및 상기 채널 영역 패턴 상에 게이트 절연막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 매립형 비트 라인을 형성하는 단계는 상기 채널 영역의 하부에 불순물을 이온 주입하는 단계, 매립형 비트 라인 마스크를 사용하여 상기 채널 영역 사이 노출된 반도체 기판을 식각하는 단계, 및 식각된 공간에 층간 절연막을 형성하는 단계를 포함한다.
바람직하게는, 상기 층간 절연막을 형성하는 단계는 상기 식각된 공간의 측 벽에 산화막을 형성하는 단계, 상기 층간 절연막을 증착하는 단계, 및 화학적 기계적 연마공정을 통해 상기 채널 영역의 상면이 드러나도록 평탄화하는 단계를 포함한다.
바람직하게는, 상기 층간 절연막을 형성하는 단계는 상기 화학적 기계적 연마공정을 수행하기 전 후 어닐링(annealing)을 통해 상기 층간 절연막을 안정화하는 단계를 더 포함한다.
바람직하게는, 상기 게이트 전극 패턴을 형성하는 단계는 게이트 전극 패턴 마스크를 사용하여 상기 층간 절연막을 식각함으로써 게이트 영역을 확보하는 단계, 게이트 전극용 물질을 증착하는 단계, 및 화학적 기계적 연마공정을 통해 상기 채널 영역의 상면이 드러나도록 평탄화하는 단계를 포함한다.
바람직하게는,상기 게이트 전극 패턴 마스크는 상기 채널 영역을 형성하기 위해 상기 반도체 기판을 식각할 때 사용하는 채널 영역 패턴 마스크의 노출 영역을 포함한 더 넓은 영역을 노출하는 것을 특징으로 한다.
바람직하게는, 상기 워드 라인을 형성하는 단계는 워드 라인 마스크를 통해 노출된 층간 절연막을 식각하는 단계, 워드 라인용 물질을 증착하는 단계, 및 화학적 기계적 연마공정을 통해 상기 채널 영역의 상면이 드러나도록 평탄화하는 단계를 포함한다.
바람직하게는, 상기 저장 노드를 형성하는 단계는 층간 절연막을 증착하는 단계, 게이트 전극 패턴 마스크를 사용하여 상기 층간 절연막을 식각하는 단계, 상기 식각된 영역에 게이트 절연막을 형성하는 단계, 및 상기 게이트 절연막 상에 에 피텍시(epitaxy) 공정을 통해 실리콘을 증착하는 단계를 포함한다.
또한, 본 발명은 기둥형태의 채널 영역을 형성하는 단계, 상기 채널 영역의 하부에 일측 액티브 영역을 형성하는 단계, 상기 채널 영역의 상면과 측면에 게이트 절연막을 형성하는 단계, 상기 채널 영역의 측면을 감싸는 게이트 전극을 형성하는 단계, 상기 채널 영역 및 상기 게이트 전극 상에 타측 액티브 영역을 형성하는 단계를 포함하는 수직형 트랜지스터의 제조 방법을 제공한다.
바람직하게는, 상기 기둥형태의 채널 영역은 반도체 기판을 채널 마스크를 사용하여 식각하여 형성되는 것을 특징으로 한다.
바람직하게는, 상기 수직형 트랜지스터의 제조 방법은 반도체 기판을 식각하여 이웃한 수직형 트랜지스터와 분리하기 위한 제 1 층간 절연막을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 게이트 전극은 상기 채널 영역을 둘러싼 제 1 층간 절연막을 게이트 마스크를 기준으로 식각하여 생긴 영역에 게이트 전극용 물질을 매립하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 타측 액티브 영역을 형성하는 단계는 상기 게이트 전극의 형성 후 제 2 층간 절연막을 형성하는 단계, 상기 게이트 마스크를 기준으로 제 2 층간 절연막을 식각하는 단계, 노출된 채널 영역 및 게이트 전극의 상면에 상기 게이트 절연막을 형성하는 단계, 및 상기 채널 영역 및 상기 게이트 전극의 상에 실리콘을 증착하는 단계를 포함한다.
바람작하게는, 상기 타측 액티브 영역으로 사용될 상기 실리콘은 에피텍 시(epitaxy) 공정을 통해 증착되는 것을 특징으로 한다.
본 발명은 수직형 트랜지스터의 게이트 전극을 형성한 후 채널 영역 및 게이트 전극 상에 액티브 영역을 증착함으로써 종래의 수직형 트랜지스터의 제조 공정에서 패턴이 붕괴할 수 있는 위험을 완전히 제거할 수 있는 장점이 있다.
또한, 수직형 트랜지스터 제조시 게이트 전극을 형성할 공간을 확보한 뒤 매립하는 과정을 통해 게이트 패턴을 생성함으로써 게이트 전극의 형성 후 매립형 비트 라인을 형성하기 위한 식각과정에서 과도 식각될 수 있는 가능성을 없애고 식각으로 인해 소자 불량이 야기될 가능성을 없앴다.
더불어, 본 발명의 수직형 트랜지스터의 제조 방법은 수직형 트랜지스터의 패턴의 붕괴나 패턴의 손실을 예방할 수 있으므로 공정 마진(margin)의 확보가 더 용이해지는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a ~ 3f은 본 발명의 일실시예에 따른 반도체 장치 내 수직형 트랜지스터를 제조하는 방법을 설명하기 위한 단면도이다.
도 3a ~ 3f를 참조하면, 수직형 트랜지스터를 반도체 기억 장치 내 단위셀 각각에 포함된 셀 트랜지스터로서 제조하고 있다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판(300)을 식각하여 기둥 형태의 채널 영역 패 턴을 형성하는 단계, 채널 영역 패턴의 하부에 매립형 비트 라인(340)을 형성하는 단계, 채널 영역 패턴을 감싸는 게이트 전극 패턴(360)을 형성하는 단계, 게이트 전극 패턴(360)을 잇는 워드 라인(380)을 형성하는 단계, 및 채널 영역 패턴 및 게이트 전극 패턴(360) 상에 저장 노드(320)를 형성하는 단계를 포함한다. 이하에서는, 도 3a ~ 3f를 참조하여 본 발명에 따른 반도체 장치의 제조 방법을 구체적으로 설명한다.
도 3a를 참조하면, 반도체 기판(300)을 채널 영역 패턴 마스크(미도시)를 기준으로 식각하여 기둥 형태의 채널 영역 패턴을 형성한다. 이후, 기둥 형태의 채널 영역 패턴의 하부에 불순물을 이온 주입하여 수직형 트랜지스터의 일측 소스/드레인 영역에 대응하는 액티브 영역(340)을 형성한다. 이후, 채널 영역을 포함한 반도체 기판(300)을 산화하여 게이트 절연막(330)을 형성한다.
게이트 절연막(330)의 형성 후, 도 3b에 도시된 바와 같이, 각각의 채널 영역 간 반도체 기판(330)을 식각한다. 이때, 채널 영역 패턴 매립형 비트 라인(buried bit line)이 형성되는 위치는 식각하지 않고 워드 라인 방향으로 이웃한 수직형 트랜지스터의 액티브 영역은 분리되도록 식각한다. 도 3b는 워드 라인 방향의 단면도를 도시하고 있으며, 각각의 채널 영역 패턴에 대응되는 액티브 영역(340)은 서로 분리되어 있다. 이후, 식각으로 인해 노출된 반도체 기판(300)에 산화막을 형성하고, 제 1 층간 절연막(370)을 증착하여 각각의 채널 영역 패턴 사이 공간을 메운다.
제 1 층간 절연막(370)의 증착 후 어닐링(annealing) 공정을 통해 물질을 안 정화한 후, 채널 영역 패턴의 상면이 드러날 때까지 화학적 기계적 연마공정(chemical mechanical polishing, CMP)을 수행하여 평탄화한다. 이후, 층간 절연막으로 증착된 물질을 안정화하기 하기 위해 어닐링 공정을 추가 수행할 수 있다.
이후, 도 3c에 도시된 바와 같이, 게이트 전극 패턴 마스크(미도시)를 사용하여 채널 영역 패턴 주변의 일정한 범위를 식각하여 게이트 전극을 형성할 공간을 확보한다. 여기서, 게이트 전극 패턴 마스크는 채널 영역 패턴을 형성하기 위해 반도체 기판(300)을 식각할 때 사용하였던 채널 영역 패턴 마스크(미도시)의 노출 영역을 포함한 더 넓은 영역을 노출한다. 이후, 노출된 채널 영역 패턴은 식각되지 않고 노출된 제 1 층간 절연막(370)만 식각되도록 식각 선택비를 조정하여 식각 공정을 수행한다. 이후 식각된 공간에 게이트 전극용 물질을 증착하여 매립하고 채널 영역 패턴의 상면이 드러날 때까지 화학적 기계적 연마공정(CMP)을 수행하여 게이트 전극 패턴(360)을 완성한다.
도 3d에 도시된 바와 같이, 워드 라인 마스크(미도시)를 사용하여 게이트 전극 패턴(360)간 제 1 층간 절연막(370)을 식각한다. 이때, 식각 과정은 매립형 비트 라인(340)을 형성하는 경우와 달리 워드 라인 방향으로는 식각이 이루어지고 비트 라인 방향으로는 식각이 이루어지지 않도록 한다.
이후, 도 3e에 도시된 바와 같이, 제 1 층간 절연막(370)이 식각된 공간에 워드 라인(380)을 형성한다. 워드 라인(380)의 형성 후 채널 영역 패턴의 상면이 드러날 때까지 화학적 기계적 연마공정(CMP)을 수행하여 평탄화한다. 평탄화된 표면 상에 일정한 두께로 제 2 층간 절연막(390)을 형성한다.
도 3f를 참조하면, 제 2 층간 절연막(390)을 증착한 후, 도 3c에서 사용하였던 게이트 전극 패턴 마스크(미도시)를 기준으로 게이트 전극 패턴(360)과 채널 영역 패턴의 상에 존재하는 제 2 층간 절연막(390)을 식각하고, 노출된 게이트 전극 패턴(360)과 노출된 채널 영역 패턴의 상면을 산화하여 게이트 절연막(330_1)을 추가로 형성한다. 이후, 제 2 층간 절연막(390) 사이 게이트 절연막(330_1) 상에 실리콘을 에피텍시(epitaxy) 공정을 수행하여 증착시켜 수직형 트랜지스터의 타측 소스/드레인 영역(320)을 형성한다. 반도체 기억 장치의 경우, 타측 소스/드레인 영역(320)은 각각의 단위셀 내 저장노드에 해당하는 것으로, 도시되지 않았지만 이후 공정에서 타측 소스/드레인 영역(320)에 연결된 캐패시터를 형성할 수 있다.
전술한 바와 같이, 본 발명에서는 매립형 비트 라인의 형성을 위한 반도체 기판(300)의 식각을 수행한 후 종래의 잘록한 모양(neck)에 대응되는 수직형 트랜지스터의 채널 영역을 감싸는 게이트 전극 패턴(360)을 형성하기 때문에, 식각 공정으로 인한 게이트 전극 패턴(360)의 훼손, 손실 등이 발생하지 않는다.
또한, 본 발명은 타측 소스/드레인 영역(320)보다 폭이 좁은 기둥 형태의 채널 영역 패턴을 감싸는 게이트 전극 패턴(360)의 형성 후, 채널 영역 패턴과 게이트 전극 패턴(360) 상에 타측 소스/드레인 영역(320)을 증착하여 형성하고 있다. 이로 인해, 본 발명은 종래의 제조 방법에서 타측 소스/드레인 영역(120)의 무게로 인해 잘록한 모양(neck)의 채널 영역이 무너져 버릴 수 있는 문제점을 극복할 수 있다.
더 나아가, 본 발명에 따른 반도체 기억 장치의 제조 방법은 수직형 트랜지 스터의 붕괴 위험이 없고 게이트 전극 패턴의 손실이 발생하지 않으므로 정렬 오차 등의 오버레이(overlay) 제어 및 각 패턴의 사이즈에를 포함한 공정상의 마진 확보가 용이하여 생산성 향상을 가져온다.
전술한 바와 같이, 본 발명에 따른 수직형 트랜지스터의 제조 방법은 기둥형태의 채널 영역을 형성하는 단계, 채널 영역의 하부에 일측 액티브 영역을 형성하는 단계, 채널 영역의 상면과 측면에 게이트 절연막을 형성하는 단계, 채널 영역의 측면을 감싸는 게이트 전극을 형성하는 단계, 채널 영역 및 게이트 전극 상에 타측 액티브 영역을 형성하는 단계를 포함한다. 여기서, 채널 영역의 기둥 형태는 이웃한 채널 영역과의 최소 이격 거리를 확보하면서 집적도를 높이기 위해 통상적으로 원통형으로 구성하지만, 마스크 패턴에 따라 변형이 가능하다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a ~ 1d은 일반적인 반도체 장치 내 수직형 트랜지스터의 게이트 패턴을 제조하는 방법을 설명하는 단면도.
도 2a 및 2b는 도 1a ~ 1d에 도시된 반도체 장치의 수직형 트랜지스터를 제조한 경우 발생하는 문제점을 설명하기 위한 사진도.
도 3a ~ 3f은 본 발명의 일실시예에 따른 반도체 장치 내 수직형 트랜지스터를 제조하는 방법을 설명하기 위한 단면도.

Claims (15)

  1. 반도체 기판을 식각하여 기둥 형태의 채널 영역 패턴을 형성하는 단계;
    상기 채널 영역 패턴의 하부에 매립형 비트 라인을 형성하는 단계;
    상기 채널 영역 패턴을 감싸는 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴을 잇는 워드 라인을 형성하는 단계; 및
    상기 채널 영역 패턴 및 상기 게이트 전극 패턴 상에 저장 노드를 형성하는 단계
    를 포함하는 반도체 기억 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판 및 상기 채널 영역 패턴 상에 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 기억 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 매립형 비트 라인을 형성하는 단계는
    상기 채널 영역의 하부에 불순물을 이온 주입하는 단계;
    매립형 비트 라인 마스크를 사용하여 상기 채널 영역 사이 노출된 반도체 기판을 식각하는 단계; 및
    식각된 공간에 층간 절연막을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 층간 절연막을 형성하는 단계는
    상기 식각된 공간의 측벽에 산화막을 형성하는 단계;
    상기 층간 절연막을 증착하는 단계; 및
    화학적 기계적 연마공정을 통해 상기 채널 영역의 상면이 드러나도록 평탄화하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 층간 절연막을 형성하는 단계는 상기 화학적 기계적 연마공정을 수행하기 전 후 어닐링(annealing)을 통해 상기 층간 절연막을 안정화하는 단계를 더 포함하는 반도체 기억 장치의 제조 방법.
  6. 제3항에 있어서,
    상기 게이트 전극 패턴을 형성하는 단계는
    게이트 전극 패턴 마스크를 사용하여 상기 층간 절연막을 식각함으로써 게이트 영역을 확보하는 단계;
    게이트 전극용 물질을 증착하는 단계; 및
    화학적 기계적 연마공정을 통해 상기 채널 영역의 상면이 드러나도록 평탄화 하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 게이트 전극 패턴 마스크는 상기 채널 영역을 형성하기 위해 상기 반도체 기판을 식각할 때 사용하는 채널 영역 패턴 마스크의 노출 영역을 포함한 더 넓은 영역을 노출하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  8. 제3항에 있어서,
    상기 워드 라인을 형성하는 단계는
    워드 라인 마스크를 통해 노출된 층간 절연막을 식각하는 단계;
    워드 라인용 물질을 증착하는 단계; 및
    화학적 기계적 연마공정을 통해 상기 채널 영역의 상면이 드러나도록 평탄화하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 저장 노드를 형성하는 단계는
    층간 절연막을 증착하는 단계;
    게이트 전극 패턴 마스크를 사용하여 상기 층간 절연막을 식각하는 단계;
    상기 식각된 영역에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 에피텍시(epitaxy) 공정을 통해 실리콘을 증착하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  10. 기둥형태의 채널 영역을 형성하는 단계;
    상기 채널 영역의 하부에 일측 액티브 영역을 형성하는 단계;
    상기 채널 영역의 상면과 측면에 게이트 절연막을 형성하는 단계;
    상기 채널 영역의 측면을 감싸는 게이트 전극을 형성하는 단계; 및
    상기 채널 영역 및 상기 게이트 전극 상에 타측 액티브 영역을 형성하는 단계를 포함하는 수직형 트랜지스터의 제조 방법.
  11. 제10항에 있어서,
    상기 기둥형태의 채널 영역은 반도체 기판을 채널 마스크를 사용하여 식각하여 형성되는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
  12. 제10항에 있어서,
    반도체 기판을 식각하여 이웃한 수직형 트랜지스터와 분리하기 위한 제 1 층간 절연막을 형성하는 단계를 더 포함하는 수직형 트랜지스터의 제조 방법.
  13. 제12항에 있어서,
    상기 게이트 전극은 상기 채널 영역을 둘러싼 제 1 층간 절연막을 게이트 마스크를 기준으로 식각하여 생긴 영역에 게이트 전극용 물질을 매립하여 형성하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
  14. 제12항에 있어서,
    상기 타측 액티브 영역을 형성하는 단계는
    상기 게이트 전극의 형성 후 제 2 층간 절연막을 형성하는 단계;
    상기 게이트 마스크를 기준으로 제 2 층간 절연막을 식각하는 단계;
    노출된 채널 영역 및 게이트 전극의 상면에 상기 게이트 절연막을 형성하는 단계; 및
    상기 채널 영역 및 상기 게이트 전극의 상에 실리콘을 증착하는 수직형 트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 실리콘은 에피텍시(epitaxy) 공정을 통해 증착되는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
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