KR20130022957A - 반도체 장치의 비트라인 및 그의 제조 방법 - Google Patents

반도체 장치의 비트라인 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 비트라인의 캐패시턴스를 감소시키기 위한 반도체 장치의 비트라인 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명은 비트라인콘택노드와 스토리지콘택노드가 정의된 기판; 상기 이웃하는 스토리지콘택노드를 동시에 오픈시키는 오픈부; 상기 오픈부의 측벽 및 바닥부에 형성되는 머지된 스토리지노드콘택; 상기 스토리지노드콘택 상에 상기 오픈부를 매립하는 언도프드의 실리콘함유막; 상기 언도프드의 실리콘함유막 및 머지된 스토리노드콘택을 관통하여 각각 스페이서와 개별 스토리지노드콘택으로 분리시키고 상기 비트라인콘택노드를 노출시키는 다마신패턴; 상기 다마신패턴의 측벽에 형성된 스페이서막; 및 상기 다마신패턴의 일부를 매립하는 비트라인을 포함하여, 비트라인과 스토리지노드콘택 사이에 스페이서막 외에 질화막보다 유전상수가 낮은 스페이서를 추가로 형성하여 비트라인의 캐패시턴스를 감소시키면서, 충분한 절연을 가능케하는 효과가 있다.

Description

반도체 장치의 비트라인 및 그의 제조 방법{BIT LINE IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 매립 게이트를 갖는 반도체 장치의 비트라인 및 그의 제조 방법에 관한 것이다.
반도체 소자가 축소화됨에 따라 스택 구조를 갖는 비트라인 형성방법은, 후속 스토리지 노드 콘택(SNC, Storage Node Contact) 형성시 자기정렬콘택(Self Align Contact) 공정 난이도의 급격한 증가에 의해 자기정렬콘택 패일(Fail) 문제와 공정 마진 감소에 의한 스토리지 노드 콘택 형성시 활성영역과 스토리지 노드 콘택 영역 확보 문제 등의 다양한 심각한 문제를 갖고 있다.
따라서, 최근에는 기존 스킴(Scheme)에 대한 문제를 해결하기 위해 스토리지 노드 콘택을 먼저 형성하고 이후에 비트라인 및 비트라인 콘택을 형성하는 방법이 제시되고 있다. 먼저, 인접한 두 활성영역에 스토리지 노드 콘택을 한꺼번에 형성하고 후속 다마신 구조의 비트라인을 형성하여 두 스토리지 노드 콘택을 분리하고 비트라인 콘택을 형성하는 스킴을 적용함으로써 기존 스킴대비 자기정렬콘택 패일과 스토리지 노드 콘택 영역 확보 및 비트라인 콘택 저항 측면에서 유리한 장점을 갖게 된다.
그러나, 소자의 미세화가 진행됨에 따라 비트라인을 중심으로 게이트와 스토리지노드콘택 등의 배선간 간격이 좁아지면서 캐패시턴스(Capacitance)가 증가되고, 이에 따라 센싱마진(Sensing Margin)이 감소되는 문제점이 있다.
비트라인의 캐패시턴스를 감소시키기 위해, 비트라인과 스토리지노드콘택 사이에 스페이서로 질화막을 적용하고 있으나, 유전율이 7인 질화막 만으로는 비트라인의 캐패시턴스(Capacitance)를 원하는 값으로 낮추는데 한계가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 비트라인의 캐패시턴스를 감소시키기 위한 반도체 장치의 비트라인 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 비트라인은 비트라인콘택노드와 스토리지콘택노드가 정의된 기판; 상기 이웃하는 스토리지콘택노드를 동시에 오픈시키는 오픈부; 상기 오픈부의 측벽 및 바닥부에 형성되는 머지된 스토리지노드콘택; 상기 스토리지노드콘택 상에 상기 오픈부를 매립하는 언도프드의 실리콘함유막; 상기 언도프드의 실리콘함유막 및 머지된 스토리노드콘택을 관통하여 각각 스페이서와 개별 스토리지노드콘택으로 분리시키고 상기 비트라인콘택노드를 노출시키는 다마신패턴; 상기 다마신패턴의 측벽에 형성된 스페이서막; 및 상기 다마신패턴의 일부를 매립하는 비트라인을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 비트라인 제조 방법은 비트라인콘택노드와 스토리지콘택노드가 정의된 기판 상에 이웃하는 상기 스토리지콘택노드를 동시에 오픈하는 오픈부를 형성하는 단계; 상기 오픈부의 측벽 및 바닥부에 도프드의 제1실리콘함유막을 형성하는 단계; 상기 제1실리콘함유막 상에 상기 오픈부를 매립하는 언도프드의 제2실리콘함유막을 형성하는 단계; 상기 제1 및 제2실리콘함유막을 관통하여 각각 개별의 스토리지노드콘택과 스페이서로 분리시키면서 상기 비트라인콘택노드를 오픈시키는 다마신패턴을 형성하는 단계; 상기 다마신패턴의 측벽에 스페이서막을 형성하는 단계; 및 상기 다마신패턴의 일부를 매립하는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제1 및 제2실리콘함유막은 폴리실리콘막, 폴리실리콘저마늄막, 단결정실리콘막 및 단결정실리콘저마늄막으로 이루어진 그룹 중에서 선택된 어느 하나의 실리콘함유막을 포함하며, 상기 도프드의 제1실리콘함유막은 N타입의 도펀트가 도핑된 실리콘함유막을 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 비트라인 및 그의 제조 방법은 비트라인과 스토리지노드콘택 사이에 스페이서막 외에 질화막보다 유전상수가 낮은 스페이서를 추가로 형성하여 비트라인의 캐패시턴스를 감소시키면서, 충분한 절연을 가능케하는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 평면도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 비트라인을 나타내는 단면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치의 비트라인 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 비트라인을 나타내는 단면도이다. 도 2는 이해를 돕기위해 도 1을 A-A' 및 B-B'의 방향으로 자른 단면도를 도시하고 있으며, 설명의 편의를 위해 A-A'방향으로 자른 단면도를 (A), B-B'방향으로 자른 단면도를 (B)로 지칭하고 동시에 도시하여 설명하기로 한다.
도 2에 도시된 바와 같이, 기판(11)에 소자분리막(12)이 형성되어 활성영역(13)이 정의된다. 그리고, 기판(11)에는 매립 게이트(15)가 형성되며, 매립 게이트(15) 상에는 매립 게이트(15)의 절연 및 산화방지를 위한 캡핑막(16)이 형성된다.
그리고, 매립 게이트(15)의 양쪽 기판(11)에는 접합영역(17A, 17B)이 형성된다. 접합영역(17A, 17B)는 스토리지 노드 콘택 노드부(17A)와 비트라인 콘택 노드부(17B)로 나뉜다.
그리고, 매립 게이트(15)를 포함하는 전체구조 상에 제1 및 제2절연막(18, 19)이 적층되며, 제1 및 제2절연막(18, 19)을 관통하여 접합영역의 스토리지 노드 콘택 노드부(17A)에 연결되는 스토리지 노드 콘택 플러그(21)가 형성된다.
그리고, 다마신 패턴(24)의 일부를 매립하고 활성영역의 장축방향인 (a) 단면도와 같이 제1 및 제2절연막(18, 19)을 관통하여 접합영역의 비트라인 콘택 노드부(17A)에 연결되고, 동시에 활성영역의 단축방향인 (b) 단면도와 같이 머지된 스토리지 노드 콘택 플러그(21)를 관통하여 개별 스토리지 노드 콘택 플러그(21)로 나누는 비트라인(26)이 형성된다. 이때, 비트라인(26)은 금속막으로 형성한다.
그리고, 비트라인(26) 상에는 다마신 패턴(24)의 나머지 부분을 매립하는 제3절연막(27)이 형성된다.
특히, 비트라인(26)과 스토리지 노드 콘택 플러그(21) 사이에는 스페이서막(25)이 형성되며, 다마신패턴(24)과 스토리지 노드 콘택 플러그(21) 사이에는 언도프드의 제2실리콘함유막(22)이 형성되어 비트라인(26)과 스토리지 노드 콘택 플러그(21) 사이의 거리를 증가시키는 효과가 있다. 또한, 제2실리콘함유막(22)은 스페이서막(25)과 비교하여 유전상수 값이 낮기 때문에 결과적으로 비트라인의 캐패시턴스(Capacitance)값을 개선시킬 수 있다.
위와 같이, 비트라인(26)과 스토리지 노드 콘택 플러그(21) 사이에 스페이서막(25) 외에 제2실리콘함유막(22)이 형성되어 비트라인의 캐패시턴스를 감소시킬 수 있으며, 이를 형성하기 위한 방법은 이하 도 3a 내지 도 3f에서 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치의 비트라인 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(11)에 소자분리막(12)을 형성한다. 소자분리막(12)은 STI(Shallow Trench Isolation) 공정을 통해 형성하고, 소자분리막(11A)은 절연막으로 형성한다. 절연막은 산화막을 포함하고, 산화막은 예컨대 HDP(High Density Plasma) 산화막 또는 SOD(Spin On Dielectric) 산화막 등을 포함한다. 소자분리막(12)에 의해 활성영역(13)이 정의된다.
이어서, 기판(11)을 선택적으로 식각하여 매립 게이트용 트렌치(14)를 형성한다. 매립 게이트용 트렌치(14)는 라인타입으로 형성하며, 식각속도의 차이에 의해 소자분리막(12)에 형성된 매립 게이트용 트렌치(14)가 활성영역(13)에 형성된 매립 게이트용 트렌치(14)보다 더 깊게 형성될 수 있다.
이어서, 매립 게이트용 트렌치(14)에 도전물질을 매립한 후, 매립 게이트용 트렌치(14)의 일부가 매립되도록 리세스(Recess)시켜 매립 게이트(15)를 형성한다. 도전물질을 형성하기 전에 매립 게이트용 트렌치(14)의 측벽 및 바닥부에 게이트 절연막(도시생략)을 형성한다. 매립 게이트(15)를 형성하기 위한 도전물질은 텅스텐을 포함한다.
이어서, 매립 게이트(15) 상에 매립 게이트용 트렌치(14)의 나머지 부분을 채우는 캡핑막(16)을 형성한다. 캡핑막(16)은 매립 게이트(15)와 상부간의 절연 및 매립 게이트(15)의 산화를 방지하기 위한 것으로, 절연막으로 형성하되, 질화막 또는 산화막으로 형성하는 것이 바람직하다.
이어서, 매립 게이트(15)의 양쪽 기판에 이온주입을 진행하여 접합영역(17A, 17B)을 형성한다. 매립 게이트와 소자분리막(12) 사이의 접합영역(17A)은 스토리지 노드 콘택 노드(Storage Node Contact Node)이며, 매립 게이트(15) 사이에 존재하는 접합영역(17B)은 비트라인 노드(Bit Line Node)이다.
이어서, 매립 게이트(15)를 포함하는 기판(11) 상에 제1절연막(18)을 형성한다. 제1절연막(18)은 매립 게이트(15)와 상부층간의 절연을 위한 것이며, 다층으로 형성할 수 있다.
이어서, 제1절연막(18) 상에 제2절연막(19)을 형성한다. 제2절연막(19)은 산화막으로 형성하는 것이 바람직하다.
이어서, 제2 및 제1절연막(19, 18)을 선택적으로 식각하여 기판(11)의 스토리지 노드 콘택 노드부의 접합영역(17A)을 오픈시키는 오픈부(20)를 형성한다. 이때, 오픈부(20)는 머지(Merged) 형태 즉, 이웃하는 스토리지 노드 콘택 노드부(17A)를 동시에 오픈시키는 형태를 갖는다.
위와 같이, 오픈부(20)를 머지된 형태로 형성하면 마스크패턴 형성 및 식각이 용이하여 식각마진을 확보할 수 있다.
도 3b에 도시된 바와 같이, 오픈부(20)를 포함하는 전체구조의 단차를 따라 스토리지 노드 콘택 노드부(17A)에 접하는 제1실리콘함유막(21)을 형성한다.
제1실리콘함유막(21)은 스토리지 노드 콘택 플러그(Storage Node Contact Plug)를 형성하기 위한 것으로, N타입의 도펀트(Dopant)가 도핑된 제1실리콘함유막을 포함한다. 이때, 제1실리콘함유막(21)은 폴리실리콘(Poly Silicon)막, 폴리실리콘저마늄(Poly-SiGe)막, 단결정실리콘(Epitaxial Silicon)막 및 단결정실리콘저마늄(Epi-SiGe)막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
제1실리콘함유막(21)은 언도프드 실리콘함유막을 형성한 후, N타입의 도펀트를 이온주입하거나, 실리콘함유막 형성시 인시튜(In-Situ)로 동시에 도펀트를 주입하여 도프드 제1실리콘함유막(21)으로 형성할 수 있다. 이때, N타입의 도펀트는 인(P) 또는 비소(As) 등을 포함한다. 또한, 제1실리콘함유막(21)은 스토리지 노드 콘택 플러그로 사용하기 위해 N타입의 도펀트가 1×1018atoms/cm3～1×1022atoms/cm3의 농도를 갖는 제1실리콘함유막을 포함한다.
제1실리콘함유막(21)은 스토리지 노드 콘택 플러그로 사용하기 충분한 두께로 형성하되, 오픈부(20)를 모두 매립하지 않는 두께로 형성한다. 즉, 제1실리콘함유막(21)은 이웃하는 스토리지 노드 콘택 노드부(17A) 사이의 소자분리막(12) 및 소자분리막(12)에 접하는 일부두께가 잔류하도록 두께를 조절하는 것이 바람직하다. 예컨대, 제1실리콘함유막(21)은 300Å～2000Å의 두께로 형성할 수 있다.
도 3c에 도시된 바와 같이, 제1실리콘함유막(21) 상에 오픈부(20)를 매립하는 제2실리콘함유막(22)을 형성한다. 제2실리콘함유막(22)은 스페이서로 사용하기 위한 것으로, 언도프드(Undoped)로 형성하는 것이 바람직하다.
제2실리콘함유막(22)은 제1실리콘함유막(21)을 형성한 챔버(Chamber)에서 인시튜(In-Situ)로 형성할 수 있으며, 따라서 공정 단계를 증가시키지 않고 제2실리콘함유막(22)의 형성이 가능하다. 제2실리콘함유막(22)은 폴리실리콘(Poly Silicon)막, 폴리실리콘저마늄(Poly-SiGe)막, 단결정실리콘(Epitaxial Silicon)막 및 단결정실리콘저마늄(Epi-SiGe)막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
도 3d에 도시된 바와 같이, 제1 및 제2실리콘함유막(21, 22)을 평탄화한다. 따라서, 도프드 제1실리콘함유막(21)은 스토리지 노드 콘택 플러그(Storage Node Contact Plug, 21)가 되며, 스토리지 노드 콘택 플러그(21) 상에 언도프드 제2실리콘함유막(22)이 매립된 형태를 갖는다. 평탄화는 제2절연막(19)의 표면이 드러나는 타겟으로 진행하며, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
따라서, 제1 및 제2실리콘함유막(21, 22)은 오픈부(20) 내부에만 잔류하도록 분리(Isolation)된다.
이어서, 제2절연막(19)을 포함하는 전체구조 상에 마스크패턴(23)을 형성한다. 마스크패턴(23)은 비트라인 영역이 오픈되도록 형성한다. 마스크패턴(23)은 제2절연막(19)을 포함하는 전체구조 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Develop)으로 비트라인 영역이 오픈되도록 패터닝한다.
이어서, 마스크패턴(23)을 식각장벽으로 제2 및 제1절연막(19, 18)과 제2실리콘함유막(22) 및 스토리지 노드 콘택 플러그(21)를 식각하여 비트라인 콘택 노드부(17B)가 오픈된 다마신패턴(24)을 형성한다.
다마신패턴(24)은 머지된 스토리지 노드 콘택 플러그(21)를 분리시키며, 다마신패턴(24)의 측벽에는 제2실리콘함유막(22)이 스페이서(Spacer)의 형태로 잔류한다.
도 3e에 도시된 바와 같이, 다마신패턴(24)의 측벽에 스페이서막(25)을 형성한다. 스페이서막(25)은 다마신패턴(24)을 포함하는 전체구조의 단차를 따라 절연막을 형성한 후, 다마신패턴(24)의 측벽에만 절연막이 잔류하도록 식각하여 형성한다.
스페이서막(25)은 후속 비트라인(26)과 스토리지 노드 콘택 플러그(21) 사이의 절연을 위한 것으로, 절연막으로 형성한다. 이때, 절연막은 질화막, 산화막 또는 이들의 적층막을 포함한다. 스페이서막(25)은 비트라인(26)의 갭필마진(Gap fill Margin) 및 충분한 절연을 고려하여 두께를 조절한다. 예컨대, 스페이서막(25)은 30Å～200Å의 두께로 형성할 수 있다.
이어서, 다마신패턴(24)의 일부에 도전물질을 매립하여 비트라인(26)을 형성한다. 비트라인(26)은 배리어금속막(Barrier Metal)과 전극용 금속막의 적층구조를 포함하며, 적층구조는 예컨대 티타늄질화막(TiN), 텅스텐질화막(WN) 및 탄탈륨질화막(TaN)으로 이루어진 그룹 중에서 선택된 어느 하나의 배리어금속막과 텅스텐막(W)의 적층구조를 포함한다.
비트라인(26)은 다마신패턴(24)에 배리어금속막 및 전극용 금속막의 적층구조를 형성한 후, 다마신패턴(24)의 일부에만 잔류하도록 평탄화 및 리세스(Recess) 공정을 진행할 수 있으며, 이때 비트라인(26)의 두께는 예컨대 200Å～1200Å으로 조절할 수 있다.
따라서, 비트라인(26)과 스토리지 노드 콘택 플러그(21) 사이에는 W1의 선폭을 갖는 스페이서막(25) 외에 W2의 선폭을 갖는 제2실리콘함유막(22)이 존재하여, 결과적으로 제2실리콘함유막(22)의 두께만큼 증가한 W의 선폭을 갖는 스페이서가 형성된다. 특히, 제2실리콘함유막(22)은 언도프드로 형성된 실리콘함유막으로 질화막보다 유전상수가 낮고, 부도체에 가까운 특성을 갖기 때문에 비트라인(26)의 캐패시턴스(Capacitance)를 감소시키면서, 동시에 비트라인(26)과 스토리지 노드 콘택 플러그(21) 사이에 충분한 거리를 확보할 수 있는 장점이 있다.
제2실리콘함유막(22)을 형성하기 위해 스토리지 노드 콘택 플러그(21)의 두께가 감소한 것은 도펀트의 도핑 농도를 증가시켜 저항을 낮추어 개선이 가능하며, 후속 열공정에 의해 언도프드로 형성된 제2실리콘함유막(22)에 외확산(Out-Diffusion) 되는 정도가 미미하므로, 충분히 스페이서 역할이 가능하다.
도 3f에 도시된 바와 같이, 비트라인(26) 상에 다마신패턴(24)의 나머지 부분을 매립하는 제3절연막(27)을 형성한다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 소자분리막
13 : 활성영역 14 : 트렌치
15 : 매립게이트 16 : 캡핑막
17A, 17B : 접합영역 18 : 제1절연막
19 : 제2절연막 20 : 오픈부
21 : 스토리지 노드 콘택 플러그 22 : 제2실리콘함유막
23 : 마스크패턴 24 : 다마신패턴
25 : 스페이서막 26 : 비트라인
27 : 제3절연막

Claims (4)

  1. 비트라인콘택노드와 스토리지콘택노드가 정의된 기판;
    상기 이웃하는 스토리지콘택노드를 동시에 오픈시키는 오픈부;
    상기 오픈부의 측벽 및 바닥부에 형성되는 머지된 스토리지노드콘택;
    상기 스토리지노드콘택 상에 상기 오픈부를 매립하는 언도프드의 실리콘함유막;
    상기 언도프드의 실리콘함유막 및 머지된 스토리노드콘택을 관통하여 각각 스페이서와 개별 스토리지노드콘택으로 분리시키고 상기 비트라인콘택노드를 노출시키는 다마신패턴;
    상기 다마신패턴의 측벽에 형성된 스페이서막; 및
    상기 다마신패턴의 일부를 매립하는 비트라인
    을 포함하는 반도체 장치의 비트라인.
  2. 비트라인콘택노드와 스토리지콘택노드가 정의된 기판 상에 이웃하는 상기 스토리지콘택노드를 동시에 오픈하는 오픈부를 형성하는 단계;
    상기 오픈부의 측벽 및 바닥부에 도프드의 제1실리콘함유막을 형성하는 단계;
    상기 제1실리콘함유막 상에 상기 오픈부를 매립하는 언도프드의 제2실리콘함유막을 형성하는 단계;
    상기 제1 및 제2실리콘함유막을 관통하여 각각 개별의 스토리지노드콘택과 스페이서로 분리시키면서 상기 비트라인콘택노드를 오픈시키는 다마신패턴을 형성하는 단계;
    상기 다마신패턴의 측벽에 스페이서막을 형성하는 단계; 및
    상기 다마신패턴의 일부를 매립하는 비트라인을 형성하는 단계
    를 포함하는 반도체 장치의 비트라인 제조 방법.
  3. 제2항에 있어서,
    상기 제1 및 제2실리콘함유막은 폴리실리콘막, 폴리실리콘저마늄막, 단결정실리콘막 및 단결정실리콘저마늄막으로 이루어진 그룹 중에서 선택된 어느 하나의 실리콘함유막을 포함하는 반도체 장치의 비트라인 제조 방법.
  4. 제2항에 있어서,
    상기 도프드의 제1실리콘함유막은 N타입의 도펀트가 도핑된 실리콘함유막을 포함하는 반도체 장치의 비트라인 제조 방법.
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