KR101116361B1 - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR101116361B1
KR101116361B1 KR1020100018170A KR20100018170A KR101116361B1 KR 101116361 B1 KR101116361 B1 KR 101116361B1 KR 1020100018170 A KR1020100018170 A KR 1020100018170A KR 20100018170 A KR20100018170 A KR 20100018170A KR 101116361 B1 KR101116361 B1 KR 101116361B1
Authority
KR
South Korea
Prior art keywords
film
forming
buffer layer
substrate
node
Prior art date
Application number
KR1020100018170A
Other languages
English (en)
Other versions
KR20110098519A (ko
Inventor
김백만
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100018170A priority Critical patent/KR101116361B1/ko
Priority to US12/939,453 priority patent/US8053341B2/en
Publication of KR20110098519A publication Critical patent/KR20110098519A/ko
Priority to US13/244,136 priority patent/US8445369B2/en
Priority to US13/289,096 priority patent/US8426269B2/en
Application granted granted Critical
Publication of KR101116361B1 publication Critical patent/KR101116361B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 매립 게이트를 갖는 반도체 장치의 저항(external resistance)을 감소시킬 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 매립 게이트를 포함하는 기판에 이온주입을 진행하여 BLC 노드와 SNC 노드를 포함하는 접합영역을 형성하는 단계; 상기 기판 상에 상기 접합영역을 오픈시키는 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴 사이를 매립하는 버퍼층을 형성하는 단계; 상기 버퍼층을 포함하는 제1절연막 패턴 상에 상기 접합영역의 SNC 노드를 오픈하는 제2절연막 패턴을 형성하는 단계; 상기 제2절연막 패턴 사이를 매립하는 스토리지 노드 콘택을 형성하는 단계; 상기 제2절연막 패턴을 선택적으로 식각하여 상기 접합영역의 BLC 노드 상의 버퍼층을 오픈시키는 단계; 및 상기 접합영역의 BLC 노드 상의 버퍼층 상에 비트라인 전극 및 비트라인 하드마스크를 적층하는 단계를 포함하여, 스토리지 노드 콘택과 기판 사이에 폴리실리콘으로 버퍼층을 형성함으로써 누설전류를 감소시키고, 리프레시를 개선하며 스토리지 노드 콘택으로 비저항이 낮은 금속물질을 적용하여 반도체 소자의 저항을 안정적으로 감소시키는 효과가 있다.

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 매립 게이트를 포함하는 반도체 장치의 스토리지 노드 콘택 플러그 제조 방법에 관한 것이다.
통상의 게이트 구조에서는 기판 상에 게이트가 형성되고, 게이트 사이에 랜딩 플러그 콘택(Landing plug contact)이 형성되어 소스/드레인에 연결되며, 랜딩 플러그 콘택 상에 스토리지 노드 콘택(storage node contact)이 형성되어 캐패시터와 기판을 연결하는 구조를 갖는다.
최근 반도체 장치의 축소화에 따라 기판 상에 게이트를 형성하지 않고, 기판을 식각하여 트렌치를 형성한 후 게이트를 매립하는 매립 게이트(buried gate) 구조가 제안되었다.
매립 게이트를 적용하는 반도체 장치는 구조적 특성상 LPC를 제거할 수 있어 캐패시터로부터 소스/드레인에 이르는 거리를 단축시킴으로서 저항(external resistance; Rext)을 감소시킬 수 있는 장점이 있다.
그러나, 소자의 축소화에 의해 SNC의 단면적이 너무 작아지면서 Rext는 여전히 높은 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 매립 게이트를 갖는 반도체 장치의 저항(external resistance)을 감소시킬 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 매립 게이트를 포함하는 기판에 이온주입을 진행하여 BLC 노드와 SNC 노드를 포함하는 접합영역을 형성하는 단계; 상기 기판 상에 상기 접합영역을 오픈시키는 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴 사이를 매립하는 버퍼층을 형성하는 단계; 상기 버퍼층을 포함하는 제1절연막 패턴 상에 상기 접합영역의 SNC 노드를 오픈하는 제2절연막 패턴을 형성하는 단계; 상기 제2절연막 패턴 사이를 매립하는 스토리지 노드 콘택을 형성하는 단계; 상기 제2절연막 패턴을 선택적으로 식각하여 상기 접합영역의 BLC 노드 상의 버퍼층을 오픈시키는 단계; 및 상기 접합영역의 BLC 노드 상의 버퍼층 상에 비트라인 전극 및 비트라인 하드마스크를 적층하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 버퍼층은 도전막으로 형성하되, 상기 버퍼층은 폴리실리콘 또는 SEG로 형성하는 것을 특징으로 한다.
또한, 상기 제1 및 제2절연막 패턴은 산화막으로 형성하고, 상기 스토리지 노드 콘택은 금속물질로 형성하거나, 상기 스토리지 노드 콘택은 배리어금속막과 금속물질을 적층하는 것을 특징으로 한다.
또한, 상기 배리어금속막은 금속막, 금속질화막 또는 금속실리사이드 중에서 선택된 적어도 어느 하나 또는 둘 이상의 적층구조로 형성하고, 상기 금속물질은 티타늄질화막(TiN) 또는 텅스텐(W)을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은 매립 게이트를 포함하는 기판에 이온주입을 진행하여 BLC 노드와 SNC 노드를 포함하는 접합영역을 형성하는 단계; 상기 접합영역의 BLC 노드 상에 비트라인을 형성하는 단계; 상기 비트라인 사이를 매립하는 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 접합영역의 SNC 노드를 오픈시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 일부를 매립하는 버퍼층을 형성하는 단계; 및 상기 버퍼층 상에 상기 콘택홀의 나머지 부분을 매립하는 스토리지 노드 콘택을 형성하는 단계 를 포함하는 것을 특징으로 한다.
특히, 상기 절연막은 산화막으로 형성하고, 상기 버퍼층은 도전막으로 형성하는 것을 특징으로 한다.
또한, 상기 버퍼층을 형성하는 단계는, 상기 콘택홀을 매립하는 폴리실리콘막을 형성하는 단계; 및 상기 폴리실리콘막을 식각하여 상기 콘택홀의 일부만 매립하도록 잔류시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 버퍼층을 형성하는 단계는, SEG 공정으로 상기 콘택홀의 일부가 매립되도록 상기 기판을 성장시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 스토리지 노드 콘택은 금속물질로 형성하거나, 상기 스토리지 노드 콘택은 배리어금속막과 금속물질을 적층하는 것을 특징으로 한다.
또한, 상기 배리어금속막은 금속막, 금속질화막 또는 금속실리사이드 중에서 선택된 적어도 어느 하나 또는 둘 이상의 적층구조로 형성하고, 상기 금속물질은 티타늄질화막(TiN) 또는 텅스텐(W)을 포함하는 것을 특징으로 한다.
상술한 본 발명의 반도체 장치 제조 방법은 스토리지 노드 콘택과 기판 사이에 폴리실리콘으로 버퍼층을 형성함으로써 누설전류를 감소시키고, 리프레시를 개선하며 스토리지 노드 콘택으로 비저항이 낮은 금속물질을 적용하여 반도체 소자의 저항을 안정적으로 감소시키는 효과가 있다.
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3e는 본 발명의 제3실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(10)에 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(11A)을 형성한다. 이때, 소자분리막(11A)은 고밀도 플라즈마산화막(HDP oxide;High Density Plasma oxide), 스핀온 절연막(SOD;Spin On Dielectric) 등의 산화막을 포함할 수 있다. 소자분리막(11A)에 의해 활성영역(11B, Active Area)이 정의된다.
이어서, 기판(10)에 매립되는 매립게이트(14)를 형성한다. 매립게이트(14)를 형성하는 공정을 자세히 살펴보면, 먼저 기판(10)을 일정 깊이 식각하여 트렌치(12, Trench)를 형성한다. 트렌치(12)는 매립게이트(14)를 형성하기 위한 것으로, 기판(10) 상에 매립게이트 영역이 오픈된 마스크 패턴을 형성하고, 마스크 패턴을 식각장벽으로 기판(10)을 식각하여 형성하며, 이때 사용되는 마스크 패턴은 소자분리막(11A) 형성시 사용된 마스크 패턴을 그대로 사용할 수 있다.
그리고, 트렌치(12)의 측벽 및 바닥면에 게이트 절연막(13)을 형성한다. 게이트 절연막(13)은 트렌치(12)의 표면을 산화시켜 형성할 수 있다. 트렌치(12) 표면의 산화 공정은 통상적인 게이트 절연막(13)의 형성방법과 동일한 산화공정을 적용할 수 있다. 예를 들어, 열산화(Thermal oxidation) 또는 라디칼산화(Radical oxidation)를 단독으로 진행하거나, 또는 열산화와 라디칼산화를 조합하여 산화공정을 진행할 수 있다. 산화공정에 의해 실리콘산화막이 형성된다. 기판(10)이 실리콘기판이므로 산화공정에 의해 실리콘산화막(SixOy)이 형성된다. 한편, 산화공정에 의해 형성된 실리콘산화막은 후속하여 질화처리될 수 있다.
그리고, 게이트 절연막(13) 상에 트렌치(12)를 매립하도록 기판(10) 전면에 도전물질을 증착하고, 트렌치(12) 형성시 사용된 마스크 패턴의 표면이 노출되는 타겟으로 평탄화 공정을 진행한 후, 에치백(Etch Back)공정을 통해 도전물질을 리세스시켜 트렌치(12)의 일부를 매립하는 매립 게이트(14, Buried gate)를 형성한다.
이때, 도전물질은 금속막을 포함하며, 티타늄질화막(TiN)의 단층막, 티타늄질화막(TiN)과 텅스텐막(W)의 적층막 및 탄탈륨질화막(TaN)과 텅스텐막(W)의 적층막으로 이루어진 그룹 중에서 선택된 어느 하나의 단층막 또는 적층막을 포함한다. 또한, 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing;CMP) 공정을 포함한다.
그리고, 매립 게이트(14) 상에 나머지 트렌치(12)를 갭필할 때까지 전면에 캡핑막(15)을 형성하고, 트렌치(12) 내에만 캡핑막(15)이 잔류하도록 식각을 진행한다. 캡핑막(15)은 갭필특성이 우수할뿐만 아니라 후속 공정에서 열에 의해 매립 게이트(14)가 산화되는 것을 방지하는 보호막 역할을 수행한다. 캡핑막(15)은 산화막 또는 질화막으로 형성할 수 있다. 산화막은 갭필특성이 우수한 스핀온절연막 특히 폴리실라잔을 원료로 하는 스핀온절연막(SOD)을 포함하며, 질화막은 실리콘질화막을 포함할 수 있다. 캡핑막(15)은 역학응력에 의한 트랜지스터의 열화를 방지하기 위해 산화막으로 형성하는 것이 바람직하다.
이어서, 매립 게이트(14)의 양쪽 기판(10)에 이온주입을 진행하여 소스/드레인 영역(16)을 형성한다. 이때, 매립 게이트(14) 사이의 소스/드레인 영역(16)은 BLC Node(Bit Line Node)로 사용되며, 매립 게이트(14)와 소자분리막(11A) 사이의 소스/드레인 영역(16)은 SNC Node(Storage Node Contact Node)로 사용된다.
도 1b에 도시된 바와 같이, 매립 게이트(14)를 포함하는 기판(10) 상에 소스/드레인 영역(16)을 노출시키는 제1절연막 패턴(17)을 형성한다. 제1절연막 패턴(17)은 기판(10) 상에 제1절연막을 형성한 후, 소스/드레인 영역(16)이 노출되도록 패터닝하여 형성한다.
이때, 제1절연막 패턴(17)은 층간 절연을 위한 것으로, 절연물질로 형성하는 것이 바람직하며, 절연물질은 산화막을 포함한다. 또한, 제1절연막 패턴(17)은 후속 버퍼층의 예정높이와 동일한 높이로 형성하는 것이 바람직하다. 예컨대, 후속 버퍼층의 예정높이가 50Å～1000Å인 경우, 제1절연막 패턴(17)의 높이 역시 50Å～1000Å로 형성하는 것이 바람직하다.
도 1c에 도시된 바와 같이, 제1절연막 패턴(17) 사이에 버퍼층(18)을 형성한다. 버퍼층(18)은 후속 스토리지 노드 콘택과 기판(10)과의 직접 연결을 방지하여 누설전류 증가 및 리프레쉬 특성 저하를 방지하기 위한 것이다.
버퍼층(18)을 형성하기 위해 제1절연막 패턴(17) 사이를 충분히 메우는 폴리실리콘을 형성한 후, 제1절연막 패턴(17)의 표면이 드러나는 타겟, 즉, 제1절연막 패턴(17)에 의해 폴리실리콘이 분리되도록 평탄화를 진행한다. 이때, 평탄화는 화학적기계적연마 공정으로 진행하는 것이 바람직하다. 또는, SEG(Silicon Epitaxial Growth) 공정을 통해 기판(10)으로부터 일정 두께의 실리콘을 성장시켜 버퍼층(18)을 형성한다.
버퍼층(18)은 후속 스토리지 노드 콘택과 기판(10) 간의 직접연결을 방지하여 누설전류를 감소시키면서 동시에 저항이 크게 증가하지 않는 범위 내의 두께로 형성하는 것이 바람직하며, 제1절연막 패턴(17)과 동일한 두께 즉, 50Å～1000Å의 두께로 형성한다.
소자의 저항감소를 위해 후속 스토리지 노드 콘택을 비저항이 낮은 금속물질로 형성하는 경우, 금속물질이 기판(10)의 소스/드레인 영역(16)에 직접 연결되면 누설 전류 증가 및 그에 따른 리프레쉬 특성 저하가 발생한다.
따라서, 본 발명에서는 소스/드레인 영역(16) 상에 폴리실리콘으로 형성된 버퍼층(18)을 미리 형성함으로써, 후속 금속물질이 기판(10)에 직접 연결되는 것을 방지하며, 이에 따라 누설전류 감소 및 리프레시 특성을 확보하는 장점이 있다.
도 1d에 도시된 바와 같이, 버퍼층(18)을 포함하는 제1절연막 패턴(17) 상에 제2절연막 패턴(19)을 형성한다. 제2절연막 패턴(19)은 층간 절연을 위한 것으로, 절연물질로 형성하는 것이 바람직하며, 절연물질은 산화막을 포함한다.
제2절연막 패턴(19)은 버퍼층(18)을 포함하는 제1절연막 패턴(17) 상에 절연물질을 형성한 후, 기판(10)의 소스/드레인 영역(16) 부분 중 SNC Node와 직접 연결된 버퍼층(18)이 오픈되는 타겟으로 식각하여 형성한다.
도 1e에 도시된 바와 같이, 버퍼층(18) 상에 제2절연막 패턴(19) 사이를 금속물질을 매립하여 스토리지 노드 콘택(20, Storage Node Contact)을 형성한다.
스토리지 노드 콘택(20)은 버퍼층(18) 상에 제2절연막 패턴(19) 사이를 충분히 매립하는 두께의 금속물질을 매립하고, 제2절연막 패턴(19)의 표면이 드러나는 타겟으로 평탄화하여 형성한다.
이때, 금속물질을 형성하기 전에 버퍼층(18)과 접촉하는 일정 두께의 금속막(도시생략)을 먼저 형성하는 것이 바람직하다. 금속막은 금속 또는 금속실리사이드(Metal Silicide)로 형성할 수 있으며, 10Å～500Å의 두께로 형성할 수 있다.
금속막은 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨(Ta), 탄탈륨질화막(TaN) 및 텅스텐질화막(WN)으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 적층구조를 포함하거나 또는, 티타늄 실리사이드(Titanium Silicide), 코발트 실리사이드(Cobalt silicide), 니켈 실리사이드(Nickel silicide) 및 텅스텐 실리사이드(Tungsten silicide) 등으로 이루어진 그룹 중에서 선택된 어느 하나의 금속실리사이드를 포함한다.
또한, 스토리지 노드 콘택(20)을 형성하기 위한 금속물질은 티타늄질화막(TiN) 또는 텅스텐(W)을 포함한다.
그리고, 스토리지 노드 콘택(20)을 분리하기 위한 평탄화공정은 건식식각 또는 화학적기계적연마 공정으로 진행하거나, 건식식각 및 화학적기계적연마공정을 병행하여 진행할 수 있다.
도 1f에 도시된 바와 같이, 제2절연막 패턴(20)을 식각하여 기판(10)의 소스/드레인 영역(16) 부분 중 BLC Node와 직접 연결된 버퍼층(18)을 오픈시키는 콘택홀(도시생략)을 형성한다.
이어서, 콘택홀(도시생략)에 비트라인 전극(21) 및 비트라인 하드마스크(22)를 매립하여 비트라인(Bit Line)을 형성한다.
자세히 살펴보면, 먼저 콘택홀(도시생략)에 버퍼층(18)과 접촉하는 금속막(도시생략)을 형성한 후, 전극으로 사용하기 위한 금속물질을 매립한다. 이때, 금속막(도시생략)은 티타늄실리사이드와 티타늄질화막의 적층구조를 포함하며, 금속물질은 텅스텐막을 포함한다. 그리고, 에치백(Etch Back)을 진행하여 금속물질을 일정 깊이 식각하여 비트라인 전극(21)을 형성한다.
그리고, 비트라인 전극(21) 상에 콘택홀의 나머지 부분을 매립하는 절연물질을 형성한 후, 제2절연막 패턴(20)의 표면이 드러나는 타겟으로 절연물질을 평탄화하여 비트라인 하드마스크(22)를 형성한다. 이때, 절연물질은 질화막으로 포함하며, 평탄화 공정은 화학적기계적연마 공정을 포함한다.
위와 같이, 본 발명은 스토리지 노드 콘택(20)과 기판(10) 사이에 폴리실리콘으로 버퍼층(18)을 형성함으로써 누설전류를 감소시키고, 리프레시를 개선하며 스토리지 노드 콘택(20)으로 비저항이 낮은 금속물질을 적용하여 반도체 소자의 저항을 감소시키는 장점이 있다.
((실시예 2))
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(30)에 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(31A)을 형성한다. 이때, 소자분리막(31A)은 고밀도 플라즈마산화막(HDP oxide;High Density Plasma oxide), 스핀온 절연막(SOD;Spin On Dielectric) 등의 산화막을 포함할 수 있다. 소자분리막(31A)에 의해 활성영역(31B, Active Area)이 정의된다.
이어서, 기판(30)에 매립되는 매립게이트(34)를 형성한다. 매립게이트(34)를 형성하는 공정을 자세히 살펴보면, 먼저 기판(30)을 일정 깊이 식각하여 트렌치(32, Trench)를 형성한다. 트렌치(32)는 매립게이트(34)를 형성하기 위한 것으로, 기판(30) 상에 매립게이트 영역이 오픈된 마스크 패턴을 형성하고, 마스크 패턴을 식각장벽으로 기판(30)을 식각하여 형성하며, 이때 사용되는 마스크 패턴은 소자분리막(31A) 형성시 사용된 마스크 패턴을 그대로 사용할 수 있다.
그리고, 트렌치(32)의 측벽 및 바닥면에 게이트 절연막(33)을 형성한다. 게이트 절연막(33)은 트렌치(32)의 표면을 산화시켜 형성할 수 있다. 트렌치(32) 표면의 산화 공정은 통상적인 게이트 절연막(33)의 형성방법과 동일한 산화공정을 적용할 수 있다. 예를 들어, 열산화(Thermal oxidation) 또는 라디칼산화(Radical oxidation)를 단독으로 진행하거나, 또는 열산화와 라디칼산화를 조합하여 산화공정을 진행할 수 있다. 산화공정에 의해 실리콘산화막이 형성된다. 기판(30)이 실리콘기판이므로 산화공정에 의해 실리콘산화막(SixOy)이 형성된다. 한편, 산화공정에 의해 형성된 실리콘산화막은 후속하여 질화처리될 수 있다.
그리고, 게이트 절연막(33) 상에 트렌치(32)를 매립하도록 기판(30) 전면에 도전물질을 증착하고, 트렌치(32) 형성시 사용된 마스크 패턴의 표면이 노출되는 타겟으로 평탄화 공정을 진행한 후, 에치백(Etch Back)공정을 통해 도전물질을 리세스시켜 트렌치(32)의 일부를 매립하는 매립 게이트(34, Buried gate)를 형성한다.
이때, 도전물질은 금속막을 포함하며, 티타늄질화막(TiN)의 단층막, 티타늄질화막(TiN)과 텅스텐막(W)의 적층막 및 탄탈륨질화막(TaN)과 텅스텐막(W)의 적층막으로 이루어진 그룹 중에서 선택된 어느 하나의 단층막 또는 적층막을 포함한다. 또한, 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing;CMP) 공정을 포함한다.
그리고, 매립 게이트(34) 상에 나머지 트렌치(32)를 갭필할 때까지 전면에 캡핑막(35)을 형성하고, 트렌치(32) 내에만 캡핑막(35)이 잔류하도록 식각을 진행한다. 캡핑막(35)은 갭필특성이 우수할뿐만 아니라 후속 공정에서 열에 의해 매립 게이트(34)가 산화되는 것을 방지하는 보호막 역할을 수행한다. 캡핑막(35)은 산화막 또는 질화막으로 형성할 수 있다. 산화막은 갭필특성이 우수한 스핀온절연막 특히 폴리실라잔을 원료로 하는 스핀온절연막(SOD)을 포함하며, 질화막은 실리콘질화막을 포함할 수 있다. 캡핑막(35)은 역학응력에 의한 트랜지스터의 열화를 방지하기 위해 산화막으로 형성하는 것이 바람직하다.
이어서, 매립 게이트(34)의 양쪽 기판(30)에 이온주입을 진행하여 소스/드레인 영역(36)을 형성한다. 이때, 매립 게이트(34) 사이의 소스/드레인 영역(36)은 BLC Node(Bit Line Node)로 사용되며, 매립 게이트(34)와 소자분리막(31A) 사이의 소스/드레인 영역(36)은 SNC Node(Storage Node Contact Node)로 사용된다.
도 2b에 도시된 바와 같이, 기판(30) 상에 비트라인(37)을 형성한다. 비트라인(37)은 매립 게이트(34) 사이의 BLC Node 상에 형성된다.
비트라인(37)은 제1전극(37A), 제2전극(37B) 및 비트라인 하드마스크(37C)의 적층구조를 갖는다. 비트라인(37)을 형성하기 위해, 매립 게이트(34)를 포함하는 기판(30) 상에 폴리실리콘층, 금속물질층 및 질화막을 적층한 후, 패터닝을 진행한다. 패터닝된 폴리실리콘층은 제1전극(37A), 금속물질층은 제2전극(37B)가 되고, 패터닝된 질화막은 비트라인 하드마스크(37C)가 된다.
특히, 제2전극(37B)을 위한 금속물질층을 형성하기 전에 폴리실리콘층 상에 배리어금속막을 먼저 형성할 수 있다. 배리어금속막은 금속물질층의 확산을 방지하기 위한 것으로, 배리어금속막은 티타늄실리사이드와 티타늄질화막의 적층구조를 포함한다. 또한, 금속물질층은 텅스텐막을 포함한다.
도 2c에 도시된 바와 같이, 매립 게이트(34)를 포함하는 기판(30) 상에 비트라인(37) 사이를 매립하면서 SNC Node 영역의 소스/드레인 영역(36)을 노출시키는 절연막 패턴(38)을 형성한다. 절연막 패턴(38)은 먼저, 매립 게이트(34)를 포함하는 기판(30) 상에 비트라인(37) 사이를 충분히 매립하도록 절연막을 형성한 후, SNC Node 영역의 소스/드레인 영역(36)이 노출되도록 식각하여 콘택홀(39)을 형성한다.
절연막 패턴(38)은 비트라인(37) 간의 절연 및 층간 절연을 위한 것으로, 절연물질로 형성하는 것이 바람직하며, 절연물질은 산화막을 포함한다.
도 2d에 도시된 바와 같이, 절연막 패턴(38) 사이의 콘택홀(39)을 매립하는 도전물질(40)을 형성한다. 도전물질(40)은 후속 스토리지 노드 콘택과 기판(30)의 직접 연결을 방지하는 버퍼층을 형성하기 위한 것이다.
도전물질(40)은 폴리실리콘을 포함하며, 절연막 패턴(38) 사이의 콘택홀(39)을 충분히 매립하는 두께로 폴리실리콘을 형성한 후, 절연막 패턴(38)의 표면이 드러나는 타겟으로 평탄화를 진행한다. 이때, 평탄화는 건식식각 또는 화학적기계적연마 공정으로 진행하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 도전물질(40, 도 2d 참조)을 식각하여 콘택홀(39) 내에 일정 두께만 잔류시킨다. 잔류한 도전물질(40, 도 2d 참조)을 이하 '버퍼층(40A)'이라고 한다.
버퍼층(40A)은 후속 스토리지 노드 콘택과 기판(30) 간의 직접연결을 방지하여 누설전류를 감소시키면서 동시에 저항이 크게 증가하지 않는 범위 내의 두께로 형성하는 것이 바람직하며, 예컨대 50Å～1000Å의 두께로 형성한다.
소자의 저항감소를 위해 후속 스토리지 노드 콘택을 비저항이 낮은 금속물질로 형성하는 경우, 금속물질이 기판(30)의 소스/드레인 영역(36)에 직접 연결되면 누설 전류 증가 및 그에 따른 리프레쉬 특성 저하가 발생한다.
따라서, 본 발명에서는 소스/드레인 영역(36) 상에 폴리실리콘으로 형성된 버퍼층(40A)을 미리 형성함으로써, 후속 금속물질이 기판(30)에 직접 연결되는 것을 방지하며, 이에 따라 누설전류 감소 및 리프레시 특성을 확보하는 장점이 있다.
도 2f에 도시된 바와 같이, 버퍼층(40A) 상에 콘택홀(39)의 나머지 부분을 매립하는 금속물질을 형성하여 스토리지 노드 콘택(41, Storage Node Contact)을 형성한다.
스토리지 노드 콘택(41)은 버퍼층(40A) 상에 절연막 패턴(38) 사이의 콘택홀(39)을 충분히 매립하는 두께의 금속물질을 매립하고, 절연막 패턴(38)의 표면이 드러나는 타겟으로 평탄화하여 형성한다.
이때, 금속물질을 형성하기 전에 버퍼층(40A)과 접촉하는 일정 두께의 금속막(도시생략)을 먼저 형성하는 것이 바람직하다. 금속막은 금속 또는 금속실리사이드(Metal Silicide)로 형성할 수 있으며, 10Å～500Å의 두께로 형성할 수 있다.
금속막은 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨(Ta), 탄탈륨질화막(TaN) 및 텅스텐질화막(WN)으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 적층구조를 포함하거나 또는, 티타늄 실리사이드(Titanium Silicide), 코발트 실리사이드(Cobalt silicide), 니켈 실리사이드(Nickel silicide) 및 텅스텐 실리사이드(Tungsten silicide) 등으로 이루어진 그룹 중에서 선택된 어느 하나의 금속실리사이드를 포함한다.
또한, 스토리지 노드 콘택(41)을 형성하기 위한 금속물질은 티타늄질화막(TiN) 또는 텅스텐(W)을 포함한다.
그리고, 스토리지 노드 콘택(41)을 분리하기 위한 평탄화공정은 건식식각 또는 화학적기계적연마 공정으로 진행하거나, 건식식각 및 화학적기계적연마공정을 병행하여 진행할 수 있다.
위와 같이, 본 발명은 스토리지 노드 콘택(41)과 기판(30) 사이에 폴리실리콘으로 버퍼층(40A)을 형성함으로써 누설전류를 감소시키고, 리프레시를 개선하며 스토리지 노드 콘택(41)으로 비저항이 낮은 금속물질을 적용하여 반도체 소자의 저항을 감소시키는 장점이 있다.
((실시예 3))
도 3a 내지 도 3e는 본 발명의 제3실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(50)에 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(51A)을 형성한다. 이때, 소자분리막(51A)은 고밀도 플라즈마산화막(HDP oxide;High Density Plasma oxide), 스핀온 절연막(SOD;Spin On Dielectric) 등의 산화막을 포함할 수 있다. 소자분리막(51A)에 의해 활성영역(51B, Active Area)이 정의된다.
이어서, 기판(50)에 매립되는 매립게이트(54)를 형성한다. 매립게이트(54)를 형성하는 공정을 자세히 살펴보면, 먼저 기판(50)을 일정 깊이 식각하여 트렌치(52, Trench)를 형성한다. 트렌치(52)는 매립게이트(54)를 형성하기 위한 것으로, 기판(50) 상에 매립게이트 영역이 오픈된 마스크 패턴을 형성하고, 마스크 패턴을 식각장벽으로 기판(50)을 식각하여 형성하며, 이때 사용되는 마스크 패턴은 소자분리막(51A) 형성시 사용된 마스크 패턴을 그대로 사용할 수 있다.
그리고, 트렌치(52)의 측벽 및 바닥면에 게이트 절연막(53)을 형성한다. 게이트 절연막(53)은 트렌치(52)의 표면을 산화시켜 형성할 수 있다. 트렌치(52) 표면의 산화 공정은 통상적인 게이트 절연막(53)의 형성방법과 동일한 산화공정을 적용할 수 있다. 예를 들어, 열산화(Thermal oxidation) 또는 라디칼산화(Radical oxidation)를 단독으로 진행하거나, 또는 열산화와 라디칼산화를 조합하여 산화공정을 진행할 수 있다. 산화공정에 의해 실리콘산화막이 형성된다. 기판(50)이 실리콘기판이므로 산화공정에 의해 실리콘산화막(SixOy)이 형성된다. 한편, 산화공정에 의해 형성된 실리콘산화막은 후속하여 질화처리될 수 있다.
그리고, 게이트 절연막(53) 상에 트렌치(52)를 매립하도록 기판(50) 전면에 도전물질을 증착하고, 트렌치(52) 형성시 사용된 마스크 패턴의 표면이 노출되는 타겟으로 평탄화 공정을 진행한 후, 에치백(Etch Back)공정을 통해 도전물질을 리세스시켜 트렌치(52)의 일부를 매립하는 매립 게이트(54, Buried gate)를 형성한다.
이때, 도전물질은 금속막을 포함하며, 티타늄질화막(TiN)의 단층막, 티타늄질화막(TiN)과 텅스텐막(W)의 적층막 및 탄탈륨질화막(TaN)과 텅스텐막(W)의 적층막으로 이루어진 그룹 중에서 선택된 어느 하나의 단층막 또는 적층막을 포함한다. 또한, 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing;CMP) 공정을 포함한다.
그리고, 매립 게이트(54) 상에 나머지 트렌치(52)를 갭필할 때까지 전면에 캡핑막(55)을 형성하고, 트렌치(52) 내에만 캡핑막(55)이 잔류하도록 식각을 진행한다. 캡핑막(55)은 갭필특성이 우수할뿐만 아니라 후속 공정에서 열에 의해 매립 게이트(54)가 산화되는 것을 방지하는 보호막 역할을 수행한다. 캡핑막(55)은 산화막 또는 질화막으로 형성할 수 있다. 산화막은 갭필특성이 우수한 스핀온절연막 특히 폴리실라잔을 원료로 하는 스핀온절연막(SOD)을 포함하며, 질화막은 실리콘질화막을 포함할 수 있다. 캡핑막(55)은 역학응력에 의한 트랜지스터의 열화를 방지하기 위해 산화막으로 형성하는 것이 바람직하다.
이어서, 매립 게이트(54)의 양쪽 기판(50)에 이온주입을 진행하여 소스/드레인 영역(56)을 형성한다. 이때, 매립 게이트(54) 사이의 소스/드레인 영역(56)은 BLC Node(Bit Line Node)로 사용되며, 매립 게이트(54)와 소자분리막(51A) 사이의 소스/드레인 영역(56)은 SNC Node(Storage Node Contact Node)로 사용된다.
도 3b에 도시된 바와 같이, 기판(50) 상에 비트라인(57)을 형성한다. 비트라인(57)은 매립 게이트(54) 사이의 BLC Node 상에 형성된다.
비트라인(57)은 제1전극(57A), 제2전극(57B) 및 비트라인 하드마스크(57C)의 적층구조를 갖는다. 비트라인(57)을 형성하기 위해, 매립 게이트(54)를 포함하는 기판(50) 상에 폴리실리콘층, 금속물질층 및 질화막을 적층한 후, 패터닝을 진행한다. 패터닝된 폴리실리콘층은 제1전극(57A), 금속물질층은 제2전극(57B)가 되고, 패터닝된 질화막은 비트라인 하드마스크(57C)가 된다.
특히, 제2전극(57B)을 위한 금속물질층을 형성하기 전에 폴리실리콘층 상에 배리어금속막을 먼저 형성할 수 있다. 배리어금속막은 금속물질층의 확산을 방지하기 위한 것으로, 배리어금속막은 티타늄실리사이드와 티타늄질화막의 적층구조를 포함한다. 또한, 금속물질층은 텅스텐막을 포함한다.
도 3c에 도시된 바와 같이, 매립 게이트(54)를 포함하는 기판(50) 상에 비트라인(57) 사이를 매립하면서 SNC Node 영역의 소스/드레인 영역(56)을 노출시키는 절연막 패턴(58)을 형성한다. 절연막 패턴(58)은 먼저, 매립 게이트(54)를 포함하는 기판(50) 상에 비트라인(57) 사이를 충분히 매립하도록 절연막을 형성한 후, SNC Node 영역의 소스/드레인 영역(56)이 노출되도록 식각하여 콘택홀(59)을 형성한다.
절연막 패턴(58)은 비트라인(57) 간의 절연 및 층간 절연을 위한 것으로, 절연물질로 형성하는 것이 바람직하며, 절연물질은 산화막을 포함한다.
도 3d에 도시된 바와 같이, 콘택홀(59)에 의해 오픈된 기판(50)의 소스/드레인 영역(56, SNC Node)에 버퍼층(60)을 형성한다. 버퍼층(60)은 SEG(Silicon Epitaxial Growth) 공정을 통해 기판(50)으로부터 일정 두께의 실리콘을 성장시켜 버퍼층(60)을 형성한다.
버퍼층(60)은 후속 스토리지 노드 콘택과 기판(50) 간의 직접연결을 방지하여 누설전류를 감소시키면서 동시에 저항이 크게 증가하지 않는 범위 내의 두께로 형성하는 것이 바람직하며, 예컨대 50Å～1000Å의 두께로 형성한다.
소자의 저항감소를 위해 후속 스토리지 노드 콘택을 비저항이 낮은 금속물질로 형성하는 경우, 금속물질이 기판(50)의 소스/드레인 영역(56)에 직접 연결되면 누설 전류 증가 및 그에 따른 리프레쉬 특성 저하가 발생한다.
따라서, 본 발명에서는 소스/드레인 영역(56) 상에 폴리실리콘으로 형성된 버퍼층(60)을 미리 형성함으로써, 후속 금속물질이 기판(50)에 직접 연결되는 것을 방지하며, 이에 따라 누설전류 감소 및 리프레시 특성을 확보하는 장점이 있다.
도 3e에 도시된 바와 같이, 버퍼층(60) 상에 콘택홀(59)의 나머지 부분을 매립하는 금속물질을 형성하여 스토리지 노드 콘택(61, Storage Node Contact)을 형성한다.
스토리지 노드 콘택(61)은 버퍼층(60) 상에 절연막 패턴(58) 사이의 콘택홀(59)을 충분히 매립하는 두께의 금속물질을 매립하고, 절연막 패턴58)의 표면이 드러나는 타겟으로 평탄화하여 형성한다.
이때, 금속물질을 형성하기 전에 버퍼층(60)과 접촉하는 일정 두께의 금속막(도시생략)을 먼저 형성하는 것이 바람직하다. 금속막은 금속 또는 금속실리사이드(Metal Silicide)로 형성할 수 있으며, 10Å～500Å의 두께로 형성할 수 있다.
금속막은 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨(Ta), 탄탈륨질화막(TaN) 및 텅스텐질화막(WN)으로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 적층구조를 포함하거나 또는, 티타늄 실리사이드(Titanium Silicide), 코발트 실리사이드(Cobalt silicide), 니켈 실리사이드(Nickel silicide) 및 텅스텐 실리사이드(Tungsten silicide) 등으로 이루어진 그룹 중에서 선택된 어느 하나의 금속실리사이드를 포함한다.
또한, 스토리지 노드 콘택(61)을 형성하기 위한 금속물질은 티타늄질화막(TiN) 또는 텅스텐(W)을 포함한다.
그리고, 스토리지 노드 콘택(61)을 분리하기 위한 평탄화공정은 건식식각 또는 화학적기계적연마 공정으로 진행하거나, 건식식각 및 화학적기계적연마공정을 병행하여 진행할 수 있다.
위와 같이, 본 발명은 스토리지 노드 콘택(61)과 기판(50) 사이에 폴리실리콘으로 버퍼층(60)을 형성함으로써 누설전류를 감소시키고, 리프레시를 개선하며 스토리지 노드 콘택(61)으로 비저항이 낮은 금속물질을 적용하여 반도체 소자의 저항을 감소시키는 장점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11A: 소자분리막
11B : 활성영역 12 : 트렌치
13 : 게이트 절연막 14 : 매립 게이트
15 : 캡핑막 16 : 소스/드레인 영역
17 : 제1절연막 패턴 18 : 버퍼층
19 : 제2절연막 패턴 20 : 스토리지 노드 콘택
21 : 비트라인 전극 22 : 비트라인 하드마스크

Claims (17)

  1. 매립 게이트가 형성된 기판에 이온주입을 실시하여 BLC 노드와 SNC 노드를 포함하는 접합영역을 형성하는 단계;
    상기 기판상에 상기 접합영역을 오픈하는 제1절연막 패턴을 형성하는 단계;
    상기 제1절연막 패턴 사이를 매립하는 버퍼층을 형성하는 단계;
    상기 버퍼층을 포함한 제1절연막 패턴 상에 상기 SNC노드의 버퍼층을 오픈하는 제2절연막패턴을 형성하는 단계;
    상기 제2절연막패턴 사이를 매립하는 스토리지 노드 콘택을 형성하는 단계;
    상기 제2절연막패턴을 선택적으로 식각하여 상기 BLC노드의 버퍼층을 오픈시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 비트라인 전극 및 비트라인 하드마스크를 순차적으로 매립하여 비트라인을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 버퍼층은 도전막으로 형성하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 버퍼층은 폴리실리콘 또는 SEG로 형성하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 제1 및 제2절연막 패턴은 산화막으로 형성하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 스토리지 노드 콘택은 금속물질로 형성하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 스토리지 노드 콘택은 배리어금속막과 금속물질을 적층하는 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 배리어금속막은 금속막, 금속질화막 또는 금속실리사이드 중에서 선택된 적어도 어느 하나 또는 둘 이상의 적층구조로 형성하는 반도체 장치 제조 방법.
  8. 제5항 또는 제6항에 있어서,
    상기 금속물질은 티타늄질화막(TiN) 또는 텅스텐(W)을 포함하는 반도체 장치 제조 방법.
  9. 매립 게이트를 포함하는 기판에 이온주입을 실시하여 BLC 노드와 SNC 노드를 포함하는 접합영역을 형성하는 단계;
    상기 접합영역의 BLC 노드 상에 비트라인을 형성하는 단계;
    상기 기판상에 상기 비트라인 사이를 매립하는 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 접합영역의 SNC 노드를 오픈시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 일부를 매립하는 버퍼층을 형성하는 단계; 및
    상기 버퍼층 상에 상기 콘택홀의 나머지 부분을 매립하는 스토리지 노드 콘택을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 절연막은 산화막으로 형성하는 반도체 장치 제조 방법.
  11. 제9항에 있어서,
    상기 버퍼층은 도전막으로 형성하는 반도체 장치 제조 방법.
  12. 제9항에 있어서,
    상기 버퍼층을 형성하는 단계는,
    상기 콘택홀을 매립하는 폴리실리콘막을 형성하는 단계; 및
    상기 폴리실리콘막을 식각하여 상기 콘택홀의 일부만 매립하도록 잔류시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  13. 제9항에 있어서,
    상기 버퍼층을 형성하는 단계는,
    SEG 공정으로 상기 콘택홀의 일부가 매립되도록 상기 기판을 성장시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  14. 제9항에 있어서,
    상기 스토리지 노드 콘택은 금속물질로 형성하는 반도체 장치 제조 방법.
  15. 제9항에 있어서,
    상기 스토리지 노드 콘택은 배리어금속막과 금속물질을 적층하는 반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 배리어금속막은 금속막, 금속질화막 또는 금속실리사이드 중에서 선택된 적어도 어느 하나 또는 둘 이상의 적층구조로 형성하는 반도체 장치 제조 방법.
  17. 제14항 또는 제15항에 있어서,
    상기 금속물질은 티타늄질화막(TiN) 또는 텅스텐(W)을 포함하는 반도체 장치 제조 방법.
KR1020100018170A 2010-02-26 2010-02-26 반도체 장치 제조 방법 KR101116361B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020100018170A KR101116361B1 (ko) 2010-02-26 2010-02-26 반도체 장치 제조 방법
US12/939,453 US8053341B2 (en) 2010-02-26 2010-11-04 Method for fabricating semiconductor device
US13/244,136 US8445369B2 (en) 2010-02-26 2011-09-23 Method for fabricating semiconductor device
US13/289,096 US8426269B2 (en) 2010-02-26 2011-11-04 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100018170A KR101116361B1 (ko) 2010-02-26 2010-02-26 반도체 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20110098519A KR20110098519A (ko) 2011-09-01
KR101116361B1 true KR101116361B1 (ko) 2012-03-09

Family

ID=44505517

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100018170A KR101116361B1 (ko) 2010-02-26 2010-02-26 반도체 장치 제조 방법

Country Status (2)

Country Link
US (3) US8053341B2 (ko)
KR (1) KR101116361B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8865594B2 (en) * 2011-03-10 2014-10-21 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
KR20130107490A (ko) * 2012-03-22 2013-10-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101843442B1 (ko) 2012-06-21 2018-05-14 삼성전자주식회사 반도체 소자 제조 방법
JP2014022388A (ja) * 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
US9059142B2 (en) * 2012-07-23 2015-06-16 Nanya Technology Corporation Semiconductor device having vertical gates and fabrication thereof
KR20140025799A (ko) 2012-08-22 2014-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101927717B1 (ko) 2012-08-30 2018-12-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140085657A (ko) 2012-12-26 2014-07-08 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102110463B1 (ko) * 2013-07-11 2020-05-13 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102014950B1 (ko) 2013-08-26 2019-08-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102200929B1 (ko) * 2014-08-18 2021-01-12 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102399497B1 (ko) * 2017-05-29 2022-05-19 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3466851B2 (ja) * 1997-01-20 2003-11-17 株式会社東芝 半導体装置及びその製造方法
JP2000174225A (ja) * 1998-12-01 2000-06-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR20020065795A (ko) * 2001-02-07 2002-08-14 삼성전자 주식회사 디램 장치 및 그 형성 방법
US6921692B2 (en) * 2003-07-07 2005-07-26 Micron Technology, Inc. Methods of forming memory circuitry
KR100724074B1 (ko) * 2006-05-22 2007-06-04 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법
JP4946214B2 (ja) * 2006-06-30 2012-06-06 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20080030385A (ko) 2006-09-30 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR100843715B1 (ko) * 2007-05-16 2008-07-04 삼성전자주식회사 반도체소자의 콘택 구조체 및 그 형성방법
US8035139B2 (en) * 2007-09-02 2011-10-11 Suvolta, Inc. Dynamic random access memory having junction field effect transistor cell access device
JP6053250B2 (ja) * 2008-06-12 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101095817B1 (ko) * 2009-02-10 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR101077290B1 (ko) * 2009-04-24 2011-10-26 주식회사 하이닉스반도체 반도체 기억 장치 및 그의 제조 방법
KR101102766B1 (ko) * 2009-09-18 2012-01-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
US20110212607A1 (en) 2011-09-01
KR20110098519A (ko) 2011-09-01
US20120052643A1 (en) 2012-03-01
US8053341B2 (en) 2011-11-08
US8445369B2 (en) 2013-05-21
US8426269B2 (en) 2013-04-23
US20120015509A1 (en) 2012-01-19

Similar Documents

Publication Publication Date Title
KR101116361B1 (ko) 반도체 장치 제조 방법
US8357600B2 (en) Method for fabricating buried gate using pre landing plugs
US8120099B2 (en) Semiconductor device with buried gate and method for fabricating the same
KR101094372B1 (ko) 매립게이트를 구비한 반도체장치 제조 방법
KR101609254B1 (ko) 반도체 소자 및 그 제조 방법
KR101096976B1 (ko) 반도체 소자 및 그 형성방법
KR101075526B1 (ko) 매립게이트를 구비한 반도체장치의 자기정렬콘택 형성 방법
US8455343B2 (en) Semiconductor device with buried gate and method for fabricating the same
US20150214234A1 (en) Semiconductor device and method for fabricating the same
TW201021098A (en) Method for fabricating semiconductor device with vertical gate
US8445957B2 (en) Semiconductor device and method of manufacturing the same
KR20110024494A (ko) 이중 홀형 스토리지노드콘택홀을 이용한 반도체장치 제조 방법
KR20100077603A (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
WO2021203886A1 (zh) 半导体结构及其制作方法
KR20120127026A (ko) 반도체 장치 제조 방법
KR20060104033A (ko) 리세스된 활성영역을 갖는 반도체소자 및 그의 제조 방법
KR20040078413A (ko) 반도체소자의 콘택 형성방법
KR101143631B1 (ko) 소자분리층을 포함하는 반도체 소자 형성 방법
KR20130022957A (ko) 반도체 장치의 비트라인 및 그의 제조 방법
KR20110013050A (ko) 매립게이트를 구비한 반도체장치 제조 방법
KR20140085226A (ko) 매립게이트를 구비한 반도체장치 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150121

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170124

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180122

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200129

Year of fee payment: 9