KR101094372B1 - 매립게이트를 구비한 반도체장치 제조 방법 - Google Patents
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Abstract
본 발명은 콘택 형성에 대한 공정 마진을 확보할 수 있고, 오버레이(OVerlay)가 벗어나더라도 매립게이트와 콘택간의 단락이 형성되는 것을 방지할 수 있는 매립게이트를 구비한 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하면서 상기 기판의 표면보다 높은 돌출부를 갖는 제1실링막을 형성하는 단계; 상기 제1실링막을 포함한 전면에 제2실링막을 형성하는 단계; 상기 제2실링막 상에 층간절연막을 형성하는 단계; 및 상기 제1실링막의 돌출부 사이로 자기정렬되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하고, 상술한 본 발명은 매립게이트 상부에 돌출부(Protrusion) 형태의 실링질화막(Sealing Nitride)을 형성함으로써 후속 콘택이 자기정렬될 수 있는 하드마스크 역할을 하게 하여 콘택 형성 공정을 마진을 증가시킬 수 있는 효과가 있다.
매립게이트, 금속게이트, 실링질화막, 자기정렬콘택, 돌출부
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트 제조 방법에 관한 것이다.
60nm 이하의 DRAM 공정에서 셀에서의 트랜지스터의 집적도를 증가시키고 공정 단순화 및 누설 특성과 같은 소자 특성을 향상시키기 위해 매립게이트(Buried Gate)를 형성하는 것이 필수적이다.
매립게이트 제조 방법은 트렌치(Trench)를 형성하고 트렌치 내부에 게이트를 매립하는 방식으로 진행하므로써 비트라인과 게이트간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있으며, 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있는 장점이 있다.
도 1은 종래기술에 따른 매립게이트의 구조를 도시한 도면이다.
도 1을 참조하면, 소자분리막(12)에 의해 활성영역(13)이 한정된 반도체기판(11), 활성영역(13)과 소자분리막(12)을 동시에 식각하여 형성된 트렌치(14), 트렌치(14)를 일부 매립하는 매립게이트(16), 및 매립게이트(16) 상부에서 트렌치(14)의 나머지를 갭필하는 갭필막(17)을 포함한다. 매립게이트(16)와 트렌치(14) 사이에는 게이트절연막(15)이 형성되어 있다.
도 1의 종래기술에서는 후속 열공정에서 매립게이트(16)의 산화 및 열화를 방지하기 위해 매립게이트(16) 상부를 갭필막(17)으로 갭필하고 있다. 갭필막(17)은 실리콘산화막을 이용하고 있다. 또한, 종래기술은 매립게이트(15)로서 금속게이트(Metal Gate)를 이용하고 있다.
그러나, 매립게이트를 형성한 후에 후속의 적층 구조가 형성되기 때문에 매립게이트의 산화 문제가 초래될 수 있다.
또한, 매립게이트 형성 이후에 아무런 구조가 형성되지 않은 상태에서 층간절연막(18)을 식각하여 콘택홀(19)을 형성하기 때문에 콘택 형성에 대한 공정 마진을 확보하기 어렵고, 오버레이(Overlay)가 벗어날 경우 갭필막(17)을 뚫고 들어가(도면부호 '20' 참조) 매립게이트와 콘택간의 단락이 형성되기가 쉬운 문제점이 있어 이러한 문제의 해결이 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 콘택 형성에 대한 공정 마진을 확보할 수 있고, 오버레이(Overlay)가 벗어나더라도 매립게이트와 콘택간의 단락이 형성되는 것을 방지할 수 있는 매립게이트를 구비한 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 반도체장치 제조 방법은 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계; 상기 소자분리막과 활성영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하면서 상기 기판의 표면보다 높은 돌출부를 갖는 제1실링막을 형성하는 단계; 상기 제1실링막을 포함한 전면에 제2실링막을 형성하는 단계; 상기 제2실링막 상에 층간절연막을 형성하는 단계; 및 상기 제1실링막의 돌출부 사이로 자기정렬되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하면서 상기 기판의 표면보다 높은 돌출부를 갖는 제1실링막을 형성하는 단계; 상기 제1실링막을 포함한 전면에 제2실링막을 형성하는 단계; 상기 제2실링막 상에 층간절연막을 형성하는 단계; 및 상기 제1실링막의 돌출부 사이로 자기정렬되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계; 상기 기판 상에 제1하드마스크막, 제2하드마스크막 및 제3하드마스크막의 순서로 적층된 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴을 식각장벽으로 상기 소자분리막과 활성영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하도록 전면에 제1실링막을 형성하는 단계; 상기 제2하드마스크막이 노출될때까지 상기 제1실링막을 분리하는 단계; 상기 제2하드마스크막을 제거하여 상기 제1실링막의 상부를 돌출시키는 단계; 상기 제1실링막을 포함한 전면에 제2실링막을 형성하는 단계; 상기 제2실링막 상에 층간절연막을 형성하는 단계; 및 상기 제1실링막 사이로 자기정렬되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판 상에 제1하드마스크막, 제2하드마스크막 및 제3하드마스크막의 순서로 적층된 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴을 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하도록 전면에 제1실링막을 형성하는 단계; 상기 제2하드마스크막이 노출될때까지 상기 제1실링막을 분리하는 단계; 상기 제2하드마스크막을 제거하여 상기 제1실링막의 상부를 돌출시키는 단계; 상기 제1실링막을 포함한 전면에 제2실링막을 형성하는 단계; 상기 제2실링막 상에 층간절연막을 형성하는 단계; 및 상기 제1실링막 사이로 자기정렬되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 매립게이트 상부에 돌출부(Protrusion) 형태의 실링질화막(Sealing Nitride)을 형성하거나, 또한 돌출부를 갖는 실링질화막 위에 추가로 실링질화막을 형성하여 실링하는 공정을 2단계로 진행함으로써 매립게이트를 산화시키는 요소인 산소의 침투를 방지하여 매립게이트의 안정성을 증가시킬 수 있으며, 또한 돌출부 형태로 실링질화막을 형성하므로써 후속 콘택이 자기정렬될 수 있는 하드마스크 역할을 하게 함으로써 콘택 형성 공정을 마진을 증가시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2j는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체장치의 제조방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 여기서, 반도체기판(21)은 실리콘기판을 포함하며, 소자분리막(22)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(Spin On Dielectric) 등의 산화막을 포함할 수 있다. 바람직하게, 소자분리막(22)은 갭필특성이 우수한 스핀온절연막(SOD)을 사용하는데, 스핀온절연막은 폴리실라 잔(PolySilaZane; PSZ)을 원료로 하는 실리콘산화막을 포함한다. 소자분리막(22)에 의해 활성영역(23)이 정의된다.
이어서, 패드막(24)과 하드마스크막(100)을 형성한다. 여기서, 패드막(24)은 산화막을 포함한다. 하드마스크막(100)은 다층 구조를 포함하는데, 제1하드마스크막, 제2하드마스크막 및 제3하드마스크막의 적층구조를 포함한다. 바람직하게, 하드마스크막(100)은 제1질화막(25), 산화막(26) 및 제2질화막(27)의 순서로 적층되는 NON(Nitride Oxide Nitride) 구조를 가질 수 있다. 하드마스크막(100)에서 산화막(26)은 제1 및 제2질화막(25, 27)보다 두께가 더 두꺼울 수 있고, 제2질화막(27)은 제1질화막(25)보다 더 두꺼울 수 있다.
도 2b에 도시된 바와 같이, 트렌치마스크(도시 생략)을 이용하여 하드마스크막(100)을 식각하여 하드마스크막패턴(101)을 형성하고, 연속해서 하드마스크막패턴(101)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 매립될 트렌치(28)를 형성한다. 이때, 트렌치(28)는 활성영역(23)은 물론 소자분리막(22)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(28)또한 라인형태이다. 활성영역(23)과 소자분리막(22)을 동시에 식각하여 라인형태의 트렌치(28)가 형성된다. 단, 활성영역(23)과 소자분리막(22)간 식각선택비가 다르므로 소자분리막(22)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(22)에서 트렌치(28)의 깊이가 더 깊어질 수 있다.
위와 같이, 매립게이트가 매립될 트렌치(28)를 형성하기 위한 식각 공정은 하드마스크막패턴(101)을 식각장벽으로 이용하는데, 하드마스크패턴(101)을 이용하 여 패드막(24)을 식각하고, 연속해서 활성영역(23)은 물론 소자분리막(22)까지 식각한다.
도 2c에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(29)을 형성한다. 이때, 게이트절연막(29)은 실리콘산화막을 포함하며, 활성영역(23)의 트렌치(28) 표면에만 형성될 수 있다.
이어서, 트렌치(28)를 갭필할 때까지 전면에 금속막(30)을 증착한다. 금속막(30)은 매립게이트로 사용되는 물질로서, 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막(30)은 TiN 또는 TaN을 단독으로 사용하거나, 티타늄질화막 및 탄탈륨질화막 상에 텅스텐막을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다.
도 2d에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 및 에치백(Etch back) 공정을 순차적으로 진행하여 트렌치(28)의 일부를 매립하는 매립게이트(30A)를 형성한다. CMP 공정은 하드마스크막패턴(101)의 제2질화막(27)에서 연마가 정지되도록 하여 진행하고, 에치백공정은 매립게이트(30A)의 높이를 확보하는 깊이까지 진행한다.
상술한 매립게이트(30A)는 게이트절연막(29) 상에서 트렌치(28)의 내부를 일부 매립하는 구조가 되는데, 매립게이트(30A)는 활성영역(23)의 트렌치를 일부 매립하는 형태이면서 소자분리막(22)의 트렌치도 일부 매립하는 형태가 된다.
도 2e에 도시된 바와 같이, 매립게이트(30A)의 실링(Sealing) 공정을 진행한 다. 우선 매립게이트(30A) 표면을 선택적으로 산화시켜 매립게이트(30A) 표면 상에실링산화막(31)을 형성한 다음, 실링질화막(32)을 이용하여 반도체기판(21)의 전체가 실링되도록 진행한다. 실링산화막(31)은 보호막 역할을 한다.
도 2f에 도시된 바와 같이, CMP 공정을 통하여 선택적으로 실링질화막(32)을 분리한다. 즉, 하드마스크막패턴(101) 중 제2질화막(27)까지 연마되도록 실링질화막(32)을 연마한다. 이때, 하드마스크막패턴(101) 중 산화막(26)에서 CMP 공정이 멈추도록 한다.
이와 같이, 산화막(26)에서 연마가 정지되도록 하기 위해 사용되는 슬러리(Slurry)는 역선택비슬러리(Reverse Selective Slurry)를 이용한다. 즉, 역선택비슬러리를 사용하면 질화막과 산화막간의 연마 선택비 차이가 있어 제2질화막(27) 및 실링질화막(32)만 선택적으로 연마할 수 있다.
상술한 CMP 공정에 의해 매립게이트(30A) 상부에만 실링질화막(32A)이 잔류하고, 실링질화막(32A)과 매립게이트(30A) 사이에는 실링산화막(31)이 존재한다. 그리고, 하드마스크막패턴(102)은 제1질화막(25)과 산화막(26)의 2중 구조만 잔류한다.
도 2g에 도시된 바와 같이, 하드마스크막패턴(102) 중에서 산화막(26)을 딥아웃(Dip out) 공정을 통해 제거한다. 이에 따라 산화막(26)이 제거되고, 제1질화막(25)만 잔류하게 된다.
이와 같이, 산화막(26)을 제거하면 실링질화막(32A)이 돌출부(Protrusion, 도면부호 'P' 참조)를 갖게 된다. 이러한 실링질화막(32A)의 돌출부가 후속 콘택 공정에 있어 자기정렬(Self Align)이 되는 지지대 역할을 하게 된다.
도 2h에 도시된 바와 같이, 층간절연막(33)을 형성한 후, 층간절연막(33)을 식각하여 콘택홀(34)을 형성한다. 여기서, 도시하지 않았지만, 층간절연막(33) 형성전에 주변회로영역에 형성되는 트랜지스터를 위한 게이트산화공정, 게이트공정을 진행할 수 있다. 한편, 주변회로영역에서의 게이트산화 공정은 패드막 형성 공정과 동시에 진행할 수도 있고, 매립게이트 완료후에 주변회로영역을 열어 실링질화막을 완전히 제거한 다음에 형성할 수도 있다.
콘택홀(34)은 랜딩플러그(Landing plug)를 위한 콘택홀을 포함할 수 있고, 비트라인콘택홀 또는 스토리지노드콘택홀을 포함할 수도 있다. 비트라인콘택홀을 먼저 형성하여 비트라인을 형성한 다음 스토리지노드콘택홀을 형성할 수도 있고 비트라인콘택홀과 스토리지노드콘택홀을 동시에 형성할 수도 있다.
콘택홀(34) 형성 공정은 우선 실링질화막(32A)에서 식각 공정이 멈추어 돌출부가 형성된 사이로 콘택홀(34)이 자기정렬되도록 진행한다.
도 2i에서와 같이 질화막 과도식각 공정을 통하여 콘택홀(34) 아래의 제1질화막(25)과 산화막(24)을 선택적으로 제거한다. 이에 따라 콘택홀(34) 아래의 반도체기판(21)이 노출된다.
도 2j에 도시된 바와 같이, 콘택홀(34) 내에 콘택플러그(35)를 형성한다. 콘택플러그(35)는 텅스텐막과 같은 금속막을 포함할 수 있다.
상술한 바와 같은 일련의 공정을 통하여 콘택홀(34)이 형성되는 지역 및 넓이를 일정하게 유지하여 콘택플러그(35)간의 저항 산포를 줄이고 콘택플러그(35)와 매립게이트(30A)간에 발생할 수 있는 단락을 방지할 수 있어 안정적인 소자의 형성이 가능하다.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도이다. 돌출부를 갖는 실링질화막 형성전까지는 도 2a 내지 도 2g를 참조하기로 하며, 제2실시예에서는 설명의 편의상 실링질화막(32A)을 '제1실링질화막(32A)'이라고 약칭한다.
도 3a에 도시된 바와 같이, 돌출부를 갖도록 제1실링질화막(32B)이 형성된 구조의 전면에 제2실링질화막(32B)을 얇게 형성한다. 제2실링질화막(32B)은 100Å 이하의 두께로 형성하며, 이렇게 제2실링질화막(32B)을 형성하므로써 질화막을 이용하여 이중으로 매립게이트(30A)를 실링하게 된다.
도 3b에 도시된 바와 같이, 층간절연막(33)을 형성한 후, 층간절연막(33)을 식각하여 콘택홀(34)을 형성한다. 여기서, 도시하지 않았지만, 층간절연막(33) 형성전에 주변회로영역에 형성되는 트랜지스터를 위한 게이트산화공정, 게이트공정을 진행할 수 있다. 한편, 주변회로영역에서의 게이트산화 공정은 패드막 형성 공정과 동시에 진행할 수도 있고, 매립게이트 완료후에 주변회로영역을 열어 실링질화막을 완전히 제거한 다음에 형성할 수도 있다.
콘택홀(34)은 랜딩플러그를 위한 콘택홀을 포함할 수 있고, 비트라인콘택홀 또는 스토리지노드콘택홀을 포함할 수도 있다. 비트라인콘택홀을 먼저 형성하여 비트라인을 형성한 다음 스토리지노드콘택홀을 형성할 수도 있고 비트라인콘택홀과 스토리지노드콘택홀을 동시에 형성할 수도 있다.
콘택홀(34) 형성 공정은 우선 제2실링질화막(32B)에서 식각 공정이 멈추도록 하여 돌출부가 형성된 사이로 콘택홀(34)이 자기정렬되도록 진행한다.
다음으로, 도 3c에서와 같이 질화막 과도식각 공정을 통하여 콘택홀(34) 아래의 제2실링질화막(32B), 제1질화막(25)과 산화막(24)을 선택적으로 제거한다. 이에 따라 콘택홀(34) 아래의 반도체기판(21)이 노출된다. 이와 같이, 질화막 과도식각 공정을 진행할 때, 콘택홀(34) 아래의 제2실링질화막(32B)이 제1실링질화막(32A) 측면 부분에서의 손실을 보상하게 된다. 즉, 제2실링질화막이 없는 경우에는 질화막 과도식각공정시 제1실링질화막의 측면부분이 손실될 수 있으나, 제2실링질화막(32B)을 추가로 실링해주면 제1실링질화막(32A)의 측면 손실량을 보상해줄 수 있다. 결국, 과도식각시에 제2실링질화막(32B)이 손실되더라도 제1실링질화막(31A)이 손실되는 것을 방지한다. 이에 따라 콘택 안정성을 더욱 증대시킬 수 있다.
도 3d에 도시된 바와 같이, 콘택홀(34) 내에 콘택플러그(35)를 형성한다. 콘택플러그(35)는 텅스텐막과 같은 금속막을 포함할 수 있다.
상술한 바와 같은 일련의 공정을 통하여 콘택홀(34)이 형성되는 지역 및 넓이를 일정하게 유지하여 콘택플러그(35)간의 저항 산포를 줄이고 콘택플러그(35)와 매립게이트(30A)간에 발생할 수 있는 단락을 방지할 수 있어 안정적인 소자의 형성이 가능하다.
상술한 제2실시예는 이중 실링질화막 구조에 의해 매립게이트(30A)를 산화시킬 수 있는 산소소스(Oxygen Source)를 원천적으로 봉쇄함으로써 매립게이트(30A) 의 산화를 더욱방지하여 안정성을 증가시킬 수 있다.
또한, 후속 콘택 공정에서 질화막의 과도식각(Nitride Over Etch)이 진행되더라도 측면 부분에서의 손실을 보상하여 콘택플러그(35)간의 브릿지 안정성도 더욱 증대시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 매립게이트의 구조를 도시한 도면.
도 2a 내지 도 2j는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체장치의 제조방법을 도시한 공정 단면도.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 활성영역 24 : 패드산화막
25 : 제1질화막 28 : 트렌치
29 : 게이트절연막 30A : 매립게이트
32A : 제1실링질화막 32B : 제2실링질화막
33 : 층간절연막 34 : 콘택홀
Claims (26)
- 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;상기 소자분리막과 활성영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;상기 매립게이트 상부를 갭필하면서 상기 기판의 표면보다 높은 돌출부를 갖는 제1실링막을 형성하는 단계;상기 제1실링막을 포함한 전면에 제2실링막을 형성하는 단계;상기 제2실링막 상에 층간절연막을 형성하는 단계; 및상기 제1실링막의 돌출부 사이로 자기정렬되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 콘택홀을 형성하는 단계는,상기 제1실링막의 돌출부 사이의 기판이 노출되도록 과도식각을 더 수행하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 제1실링막을 형성하기 전에,상기 매립게이트 표면 상에 보호막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제3항에 있어서,상기 보호막은 상기 매립게이트 표면을 선택적으로 산화시켜 형성하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 제1,2실링막은 질화막으로 형성하는 반도체장치 제조 방법.
- 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;상기 매립게이트 상부를 갭필하면서 상기 기판의 표면보다 높은 돌출부를 갖는 제1실링막을 형성하는 단계;상기 제1실링막을 포함한 전면에 제2실링막을 형성하는 단계;상기 제2실링막 상에 층간절연막을 형성하는 단계; 및상기 제1실링막의 돌출부 사이로 자기정렬되도록 상기 층간절연막을 식각하 여 콘택홀을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제6항에 있어서,상기 콘택홀을 형성하는 단계는,상기 제1실링막의 돌출부 사이의 기판이 노출되도록 과도식각을 더 수행하는 반도체장치 제조 방법.
- 제6항에 있어서,상기 제1실링막을 형성하기 전에,상기 매립게이트 표면 상에 보호막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제8항에 있어서,상기 보호막은 상기 매립게이트 표면을 선택적으로 산화시켜 형성하는 반도체장치 제조 방법.
- 제6항에 있어서,상기 제1실링막과 제2실링막은 질화막으로 형성하는 반도체장치 제조 방법.
- 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;상기 기판 상에 제1하드마스크막, 제2하드마스크막 및 제3하드마스크막의 순서로 적층된 하드마스크막패턴을 형성하는 단계;상기 하드마스크막패턴을 식각장벽으로 상기 소자분리막과 활성영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;상기 매립게이트 상부를 갭필하도록 전면에 제1실링막을 형성하는 단계;상기 제2하드마스크막이 노출될때까지 상기 제1실링막을 분리하는 단계;상기 제2하드마스크막을 제거하여 상기 제1실링막의 상부를 돌출시키는 단계;상기 제1실링막을 포함한 전면에 제2실링막을 형성하는 단계;상기 제2실링막 상에 층간절연막을 형성하는 단계; 및상기 제1실링막 사이로 자기정렬되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제11항에 있어서,상기 콘택홀을 형성하는 단계는,상기 제1실링막 사이의 기판이 노출되도록 과도식각을 더 수행하는 반도체장치 제조 방법.
- 제11항에 있어서,상기 제1실링막을 형성하기 전에,상기 매립게이트 표면 상에 보호막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제13항에 있어서,상기 보호막은 상기 매립게이트 표면을 선택적으로 산화시켜 형성하는 반도체장치 제조 방법.
- 제11항에 있어서,상기 제1,2실링막은 질화막으로 형성하는 반도체장치 제조 방법.
- 제11항에 있어서,상기 제2하드마스크막은 상기 제1 및 제3하드마스크막보다 더 두꺼운 두께를 갖는 반도체장치 제조 방법.
- 제11항에 있어서,상기 제2하드마스크막은 산화막이고, 상기 제1 및 제3하드마스크막은 질화막인 반도체장치 제조 방법.
- 제11항에 있어서,상기 제1실링막의 분리를 수행하는 단계는,상기 제2하드마스크막에서 연마가 정지하는 CMP(Chemical Mechanical Polishing) 공정으로 진행하는 반도체장치 제조 방법.
- 기판 상에 제1하드마스크막, 제2하드마스크막 및 제3하드마스크막의 순서로 적층된 하드마스크막패턴을 형성하는 단계;상기 하드마스크막패턴을 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;상기 매립게이트 상부를 갭필하도록 전면에 제1실링막을 형성하는 단계;상기 제2하드마스크막이 노출될때까지 상기 제1실링막을 분리하는 단계;상기 제2하드마스크막을 제거하여 상기 제1실링막의 상부를 돌출시키는 단계;상기 제1실링막을 포함한 전면에 제2실링막을 형성하는 단계;상기 제2실링막 상에 층간절연막을 형성하는 단계; 및상기 제1실링막 사이로 자기정렬되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제19항에 있어서,상기 콘택홀을 형성하는 단계는,상기 제1실링막 사이의 기판이 노출되도록 과도식각을 더 수행하는 반도체장치 제조 방법.
- 제19항에 있어서,상기 제1실링막을 형성하기 전에,상기 매립게이트 표면 상에 보호막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제21항에 있어서,상기 보호막은 상기 매립게이트 표면을 선택적으로 산화시켜 형성하는 반도체장치 제조 방법.
- 제19항에 있어서,상기 제1실링막 및 제2실링막은 질화막으로 형성하는 반도체장치 제조 방법.
- 제19항에 있어서,상기 제2하드마스크막은 상기 제1 및 제3하드마스크막보다 더 두꺼운 두께를 갖는 반도체장치 제조 방법.
- 제19항에 있어서,상기 제2하드마스크막은 산화막이고, 상기 제1 및 제3하드마스크막은 질화막 인 반도체장치 제조 방법.
- 제19항에 있어서,상기 제1실링막의 분리를 수행하는 단계는,상기 제2하드마스크막에서 연마가 정지하는 CMP(Chemical Mechanical Polishing) 공정으로 진행하는 반도체장치 제조 방법.
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