KR20100106773A - 매립게이트를 구비하는 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 열공정(산화공정 및 열처리공정)을 수행하는 동안 기형성된 매립게이트가 열화되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는 복수의 트렌치를 구비하는 기판; 상기 트렌치를 일부 매립하는 매립게이트; 상기 매립게이트 상에서 나머지 상기 트렌치를 일부 매립하는 절연막; 및 상기 트렌치의 나머지를 매립하고, 상기 기판 전면을 덮는 실링막을 포함하고 있으며, 상술한 본 발명에 따르면, 매립게이트가 형성된 기판 전면에 실링막을 형성함으로써, 후속 열공정을 진행하는 동안 매립게이트가 열화되는 것을 방지할 수 있는 효과가 있다.
실링막, 매립게이트, 산화, 열공정, 트렌치

Description

매립게이트를 구비하는 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH BURIED GATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트를 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
최근 DRAM 등의 반도체 장치 제조 공정은 집적도가 향상되고 있는 방향으로 발전되고 있다. 이에 최근에는 매립 게이트(Buried gate) 또는 매립 워드라인(Bureid wordline)을 적용하여 반도체 장치의 신뢰성 및 집적도를 확보하는 다양한 방법들이 시도되고 있다. 매립게이트(또는 매립 워드라인)는 게이트를 반도체 기판 속에 매립함으로써 워드라인(Word Line)과 비트라인(Bit Line)간의 기생 정전용량(Parasitic Capacitance)을 현저히 줄일 수 있다. 이에 따라 매립게이트를 적용하면 메모리 소자의 센싱마진(Sensing Margin)을 크게 향상시킬 수 있는 장점이 있다.
한편, 매립게이트 기술에서 게이트전극으로 폴리실리콘막을 사용하면 수평적 인 공간이 한정되어 있으므로 폴리실리콘막 위에 저저항 금속막이 위치한 2층 구조는 사용할 수 없다. 따라서, 매립게이트 기술에서는 게이트절연막 위에 폴리실리콘막 없이 저저항 금속막만을 게이트전극으로 사용할 수 밖에 없다.
도 1은 종래기술에 따른 매립게이트를 구비하는 반도체 장치를 도시한 단면도이다.
도 1을 참조하면, 종래기술에 따른 반도체장치는 소자분리막(12)에 의해 활성영역(13)이 한정된 기판(11), 활성영역(13)과 소자분리막(12)을 동시에 식각하여 형성된 트렌치(14), 트렌치(14)를 일부 매립하는 매립게이트(15), 나머지 트렌치(14)를 매립하고 기판(11) 전면을 덮는 실링막(sealing layer, 16), 실링막(16) 상의 층간절연막(18) 및 층간절연막(18)과 실링막(16)을 관통하여 활성영역(13)에 형성된 소스 및 드레인영역(17)과 접하는 플러그(19)를 포함한다. 그리고, 도시하지는 않았지만, 매립게이트(15)와 트렌치(14) 사이에는 게이트절연막이 형성되어 있다.
실링막(16)은 산화공정(Oxidation) 등의 후속 열공정으로 인하여 매립게이트(15)가 산화 및 열화되는 것을 방지하는 역할을 수행하며, 실리콘질화막(Si3N4) 또는 스핀온절연막(Spin On Dielectric, SOD)을 사용한다.
하지만, 종래기술에서는 실링막(16)으로 인해 반도체 장치의 특성이 열화되는 문제점이 발생하는 바, 이를 도 2a 및 도 2b를 참조하여 설명한다.
도 2a는 도 1에 도시된 반도체 장치에서 실링막으로 실리콘질화막을 적용한 경우에 발생하는 문제점을 나타낸 이미지이다.
도 2a를 참조하면, 실링막(16)을 형성하는 과정에서 실리콘질화막의 낮은 갭필(gap fill)특성으로 인해 실링막(16) 내 심(seam)이 발생하고, 맷에지(Mate edge)에서는 실링막(16) 갭필불량이 발생하는 문제점이 있다.
실링막(16)의 갭필불량을 해결하기 위해서는 실링막(16)의 증착두께를 증가시켜야 한다. 하지만, 실링막(16)은 기판(11) 전면을 덮도록 형성하기 때문에 실링막(16)의 증착두께를 증가시킬 경우에는 플러그(19)를 위한 콘택홀 형성공정시 식각타겟이 증가하는 문제점이 발생한다.
도 2b는 도 1에 도시된 반도체 장치에서 실링막으로 스핀온절연막을 적용한 경우에 발생하는 문제점을 도시한 도면이다.
실링막(16)으로 실리콘질화막을 적용함에 따른 문제점을 해결하기 위하여 실링막(16)으로 스핀온절연막을 사용하는 기술에 도입되었다. 실링막(16)으로 스핀온절연막을 적용하면 실링막(16) 내 심 발생 및 실링막(16)의 갭필불량을 방지할 수 있는 장점이 있다.
하지만, 도 2b에 도시된 바와 같이, 스핀온절연막은 막내 함유된 탄소(C)와 같은 불순물에 의하여 막질이 열악하다. 따라서, 플러그(19)를 위한 콘택홀 형성공정시 오정렬(misalign)이 발생할 경우에 매립게이트(15) 상부의 실링막(16)이 손상되거나, 심할 경우 매립게이트(15) 표면이 노출되는 문제점이 발생한다(도면부호 X 참조). 이처럼, 매립게이트(15) 상부의 실링막(16)이 손상되거나, 매립게이트(15) 표면이 노출될 경우 후속 열공정간 매립게이트(15)가 열화되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 후속 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트가 열화되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는, 복수의 트렌치를 구비하는 기판; 상기 트렌치를 일부 매립하는 매립게이트; 상기 매립게이트 상에서 나머지 상기 트렌치를 일부 매립하는 절연막; 및 상기 트렌치의 나머지를 매립하고, 상기 기판 전면을 덮는 실링막을 포함한다. 또한, 상기 실링막을 관통하여 상기 트렌치 사이의 상기 기판과 접하는 플러그를 더 포함할 수 있다.
상기 실링막은 질화막을 포함할 수 있고, 상기 절연막은 산화막을 포함할 수 있다.
상기 매립게이트는, 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 절연막은, 상기 매립게이트 표면 및 나머지 상기 트렌치의 측벽을 실링하는 제1절연막; 및 상기 제1절연막 상에 형성되어 나머지 상기 트렌치를 일부 매립하는 제2절연막을 포함할 수 있다. 이때, 상기 제1절연막은 질화막을 포함할 수 있고, 상기 제2절연막은 산화막을 포함할 수 있다. 상기 산화막은 스핀온절연막(Spin On Dielectric)을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상에 나머지 상기 트렌치를 일부 매립하는 절연막을 형성하는 단계; 상기 트렌치의 나머지를 매립하고, 상기 기판 전면을 덮는 실링막을 형성하는 단계를 포함한다. 또한, 상기 실링막을 관통하여 상기 트렌치 사이의 상기 기판에 접하는 플러그를 형성하는 단계를 더 포함할 수 있다.
상기 실링막은 질화막을 포함할 수 있고, 상기 절연막은 산화막을 포함할 수 있다.
상기 매립게이트는, 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 절연막을 형성하는 단계는, 상기 매립게이트 표면 및 나머지 상기 트렌치의 측벽을 실링하는 제1절연막을 형성하는 단계; 및 상기 제1절연막 상에 나머지 상기 트렌치를 일부 매립하는 제2절연막을 형성하는 단계를 포함할 수 있다. 이때,상기 제1절연막은 질화막을 포함할 수 있고, 상기 제2절연막은 산화막을 포함할 수 있다. 상기 산화막은 스핀온절연막(Spin On Dielectric)을 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 매립게이트가 형성된 기판 전면에 실링막을 형성함으로써, 후속 열공정을 진행하는 동안 매립게이트가 열화되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 실링막과 더불어서 트렌치를 일부 매립하는 절연막(산화막)을 구비함으로써, 후속 열공정을 진행하는 동안 매립게이트가 열화되는 것을 더욱 효과적으로 방지할 수 있는 효과가 있다. 또한, 절연막으로 인해 실링막의 증착두께를 감소시킬 수 있으며, 이를 통해 콘택홀 형성공정시 식각타겟을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 절연막이 나머지 트렌치의 일부를 매립하도록 형성하여 실링막이 나머지 트렌치에 매립되도록 형성함으로써, 콘택홀 형성공정시 오정렬이 발생하더라도 절연막이 손상 또는 손실되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 절연막을 제1절연막(질화막)과 제2절연막(산화막)이 적층된 구조로 형성함으로써, 후속 열공정을 진행하는 동안 매립게이트가 열화되는 것을 더욱더 효과적으로 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 매립게이트를 구비하는 반도체 장치에서 열공정(산화공정 및 열처리 공정)을 수행하는 동안 기형성된 매립게이트가 열화되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
도 3은 본 발명의 제1실시예에 따른 매립게이트를 구비하는 반도체 장치를 도시한 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 장치는 소자분리막(22)에 의해 활성영역(23)이 한정된 기판(21), 활성영역(23)과 소자분리막(22)을 동시에 식각하여 형성된 트렌치(24), 트렌치(24)를 일부 매립하는 매립게이트(25), 매립게이트(25) 상부에 형성되어 나머지 트렌치(24)를 일부 매립하는 절연막(27A), 트렌치(24)의 나머지를 매립하고 기판(21) 전면을 덮는 실링막(sealing layer, 28), 실링막(28) 상에 형성된 층간절연막(29) 및 층간절연막(29)과 실링막(28)을 관통하여 활성영역(23)의 트렌치(24) 사이에 형성된 소스 및 드레인영역(26)과 접하는 플러그(31)을 포함한다. 여기서, 도면에 도시하지는 않았지만, 기판(21)과 매립게이트(25) 사이에는 게이트절연막이 위치한다.
소자분리막(22)은 STI(Shallow Trench Isolation) 공정에 의해 형성된 구조로서, 스핀온절연막(Spin On Dielectric) 등의 산화막으로 형성될 수 있다. 트렌치(24)는 매립게이트(25) 아래에서 채널영역이 되며, 이에 따라 채널길이 증가된다. 플러그(31)는 소스 및 드레인영역(26)과 비트라인 또는 스토리지노드를 전기적으로 연결하는 역할을 수행한다.
매립게이트(25)는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹중에서 선택된 어느 하나를 포함할 수 있으며, 이에 따라 매립게이트(25)의 시트저항을 현저히 낮추어 30nm 이하의 고집적 반도체 장치에 적용가능하다.
위와 같이, 매립게이트(25)가 트렌치(24)의 일부를 매립하는 형태로 형성됨에 따라 콘택공정 등의 후속 공정이 용이하여 리세스게이트 또는 새들핀 구조보다 고집적화에 유리하다.
절연막(27A)은 실링막(28)과 함께 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트(25)가 열화되는 것을 방지하는 역할을 수행한다. 또한, 실링막(28)은 실링막(28) 내 심 발생 및 맷에지(Mate edge)에서의 실링막(28) 갭필불량을 방지하는 역할을 수행한다. 이는 절연막(27A)이 트렌치(24)를 일부 매립함으로써, 실링막(28)의 증착두께를 감소시킬 수 있기 때문이다. 참고로, 실링막(28)의 갭필불량을 해결하기 위해서는 실링막(28)의 증착두께를 증가시켜야 한다.
절연막(27A)은 갭필특성이 우수한 산화막을 포함할 수 있고, 산화막은 스핀온절연막(Spin On Dielectric, SOD)을 포함할 수 있다.
절연막(27A)은 매립게이트(25) 상에서 나머지 트렌치(24)를 일부 매립하는 구조를 갖는데, 이는 플러그(31)를 위한 콘택홀(30) 형성공정시 오정렬이 발생하더라도 실링막(28)에 의해 절연막(27A)이 노출되는 것을 방지하기 위함이다. 만약, 절연막(27A)이 매립게이트(25) 상에서 트렌치(24)의 나머지를 모두 매립하는 구조를 가질 경우, 플러그(31)를 위한 콘택홀(30) 형성공정시 오정렬에 의하여 절연 막(27A)이 노출되어 절연막(27A)이 손상되거나, 심할 경우 매립게이트(25) 표면이 노출될 수 있다.
실링막(28)은 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트(25)가 열화되는 것을 방지하는 역할을 수행함과 동시에 콘택홀(30) 형성공정시 오정렬에 의한 절연막(27A) 손상을 방지하는 역할을 수행한다. 이를 위해, 실링막(28)은 기판(21) 전면을 덮고, 절연막(27A) 상에서 나머지 트렌치(24)를 매립하는 형태를 갖는 것이 바람직하다.
실링막(28)은 산소침투 방지 효과가 우수한 질화막을 포함할 수 있으며, 질화막은 실리콘질화막(Si3N4)을 포함할 수 있다.
실링막(28)은 절연막(27A)으로 인해 실링막(28)의 갭필특성이 보완되기 때문에 종래보다 증착두께를 감소시킬 수 있으며, 이를 통해 플러그(31)를 위한 콘택홀(30) 형성공정시 식각타겟을 감소시킬 수 있다.
이와 같이, 본 발명은 실링막(28)을 구비함으로써, 열공정(산화공정 및 열처리 공정)에 노출되더라도 매립게이트(25)가 열화되는 것을 방지할 수 있다. 또한, 실링막(28)과 더불어서 절연막(27A)을 구비함으로써, 보다 효과적으로 매립게이트(25) 열화를 방지할 수 있다.
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 매립게이트를 구비하는 반도체 장치 제조방법을 도시한 공정단면도이다. 여기서는, 도 3에 도시된 반도체 장치의 제조방법에 대하여 설명한다.
도 4a에 도시된 바와 같이, 기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 고밀도플라즈마산화막(High Density Plasma oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다.
여기서, 기판(21)에 소자분리막(22)이 형성되지 않은 영역을 활성영역(23)으로 정의할 수 있다.
다음으로, 기판(21) 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 기판(21)을 식각하여 매립게이트가 형성될 트렌치(24)를 형성한다. 이때, 트렌치(24)는 활성영역(23)은 물론 소자분리막(22)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(24) 또한 라인형태이며, 트렌치(24)의 라인형태에 의해 활성영역(23)과 소자분리막(22)을 동시에 가로지르는 라인형태의 트렌치(24)가 형성된다. 단, 활성영역(23)과 소자분리막(22)간 식각선택비가 다르므로 소자분리막(22)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(22)에서 트렌치(24)의 깊이가 더 깊어질 수 있다. 예를 들어, 활성영역(23)에 형성되는 트렌치(24)의 깊이는 1000∼1500Å이고, 소자분리막(22)에 형성되는 트렌치의 깊이(24)는 1500∼2000Å이다.
다음으로, 트렌치(24)를 매립하도록 게이트도전막을 증착한 후, 전면식각공정 예컨대, 에치백(etchback)공정을 실시하여 트렌치(24)를 일부 매립하는 매립게이트(Buried gate, 25)를 형성한다. 이때, 매립게이트(25)는 500∼1300Å의 높이를 가질 수 있다.
매립게이트(25)는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
한편, 도면에 도시하지는 않았지만, 매립게이트(25)를 형성하기 이전에 트렌치(24)의 측벽 및 바닥면에 게이트절연막을 형성한다. 게이트절연막은 트렌치(24) 표면을 산화시켜 형성할 수 있다. 트렌치(24) 표면의 산화 공정은 통상적인 게이트절연막의 형성 방법과 동일하게 산화공정을 적용할 수 있다. 예를 들어, 열산화(Thermal oxidation) 또는 라디칼산화(Radical oxidation)를 단독으로 진행하거나, 또는 열산화와 라디칼산화를 조합하여 산화공정을 진행할 수 있다.
다음으로, 트렌치(24) 사이의 활성영역(23)에 불순물을 이온주입하여 소스 및 드레인영역(26)을 형성한다.
다음으로, 매립게이트(25) 상부를 갭필할 때까지 기판(21) 전면에 절연막(27)을 형성한다. 절연막(27)은 갭필특성이 우수한 산화막 예컨대, 스핀온절연막(Spin On Dielectric, SOD)으로 형성할 수 있다.
도 4b에 도시된 바와 같이, 기판(21) 상부면이 노출되는 조건으로 평탄화공정을 실시한 후, 추가적으로 절연막(27)을 일부 리세스한다. 이에 따라, 매립게이트(25) 상에서 나머지 트렌치(24)를 일부 갭필하는 형태의 절연막(27)이 잔류한다. 이하, 잔류하는 절연막(27)의 도면부호를 '27A'로 변경하여 표기한다.
절연막(27A)은 후속 공정을 통해 형성될 실링막과 함께 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트(25)가 열화되는 것을 방지하는 역할 및 실링막 형성공정시 실링막 내 심 발생 및 맷에지(Mate edge)에서의 실링막 갭필불량을 방지하는 역할을 수행한다. 또한, 절연막(27A)은 후속 공정을 통해 형성될 실링막의 갭필특성을 보완해주는 역할을 수행하며, 이를 통해 실링막의 증착두께를 감소시켜 후속 플러그를 위한 콘택홀 형성공정시 식각타겟을 감소시킬 수 있다.
나머지 트렌치(24)를 일부 갭필하는 형태로 절연막(27A)을 잔류시키는 방법으로는 평탄화공정 예컨대, 화학적기계적연마법(Chemical Mechanical Polishing, CMP)을 사용하여 기판(21) 상부면이 노출되는 조건으로 1차 연마를 실시한 후, 절연막(27A)만을 과도(over)연마하는 조건으로 2차 연마를 실시하는 방법을 사용할 수 있다.
또한, 나머지 트렌치(24)를 일부 갭필하는 형태로 절연막(27A)을 잔류시키는 다른 방법으로는, 화학적기계적연마법을 사용하여 기판(21) 상부면이 노출되는 조건으로 연마를 실시한 후, 전면식각공정 예컨대, 에치백공정을 실시하여 절연막(27A)을 일부 리세스하는 방법을 사용할 수도 있다. 이때, 식각공정은 C4F8가스와 C4F6가스가 1:2비율로 혼합된 혼합가스(C4F8:C4F6=1:2)를 사용하여 실시할 수 있다.
또한, 나머지 트렌치(24)를 일부 갭필하는 형태로 절연막(27A)을 잔류시키는 또 다른 방법으로는, 전면식각공정 예컨대, 에치백공정을 실시하는 방법을 사용할 수도 있다. 이때, 식각공정은 C4F8가스와 C4F6가스가 1:2비율로 혼합된 혼합가스(C4F8:C4F6=1:2)를 사용하여 실시할 수 있다.
이처럼, 절연막(27A)이 나머지 트렌치(24)를 일부 매립하는 형태를 갖는 이 유는 후속 플러그를 위한 콘택홀 형성공정시 오정렬이 발생하더라도 절연막(27A)이 노출되는 것을 방지하기 위함이다.
도 4c에 도시된 바와 같이, 절연막(27A) 상에서 트렌치(24)의 나머지를 갭필하고 기판(21) 전면을 덮는 실링막(28)을 형성한다. 이때, 실링막(28)은 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트(25)가 열화되는 것을 방지하는 역할을 수행한다. 따라서, 실링막(28)은 산소침투 방지 효과가 우수한 질화막 예컨대, 실리콘질화막(Si3N4)으로 형성할 수 있으며, 화학기상증착법(Chemical Vapor Deposition, CVD)을 사용하여 형성할 수 있다, 화학기상증착법으로는 저압화학기상증착법(Low Pressure CVD) 을 사용할 수 있다.
구체적으로, 실링막(28)은 화학기상증착법을 사용하여 500℃ ~ 700℃ 범위의 온도에서 SiH2Cl2가스와 NH3가스가 혼합된 혼합가스를 사용하여 형성할 수 있다. 이때, 혼합가스는 SiH2Cl2가스와 NH3가스가 1:10 비율로 혼합된 혼합가스를 사용할 수 있다(SiH2Cl2:NH3=1:10).
또한, 실링막(28)은 절연막(27A) 상에서 트렌치(24)의 나머지를 갭필하도록 형성하기 때문에 후속 플러그를 위한 콘택홀 형성공정시 오정렬에 의한 절연막(27A) 손상을 방지하는 역할을 수행할 수 있다.
다음으로, 실링막(28) 상에 층간절연막(29)을 형성한다. 층간절연막(29)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
도 4d에 도시된 바와 같이, 층간절연막(29) 상에 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽으로 층간절연막(29) 및 실링막(28)을 식각하여 소스 및 드레인영역(26)의 상부면을 노출시키는 콘택홀(30)을 형성한다.
여기서, 본 발명은 실링막(28)이 절연막(27A) 상에서 나머지 트렌치(24)을 매립하는 구조를 갖기 때문에 콘택홀(30)을 형성하는 과정에서 오정렬이 발생하더라도 트렌치(24)에 매립된 실링막(28)이 장벽층으로 작용하여 절연막(27A)이 손상되는 것을 방지할 수 있다. 따라서, 절연막(27A) 손상에 기인한 매립게이트(25)의 열화를 방지할 수 있다(도면부호 'A' 참조).
또한, 절연막(27A)에 의하여 실링막(28)의 증착두께를 감소시킬 수 있기 때문에 콘택홀(30) 형성공정시 식각타겟을 감소시킬 수 있으며, 이를 통해 콘택홀(30)을 보다 용이하게 형성할 수 있다.
다음으로, 콘택홀(30)에 도전물질을 매립하여 플러그(31)를 형성한다. 플러그(31)은 소스 및 드레인영역(26)과 후속 공정을 통하여 형성될 비트라인 또는 스토리지노드를 전기적으로 연결하는 역할을 수행한다.
플러그(31)는 실리콘막, 금속성막 또는 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly Si), 실리콘게르마늄막(SiGe)등을 사용할 수 있고, 금속성막으로는 텅스텐막(W), 알루미늄막(Al), 티타늄질화막(TiN), 텅스텐실리사이드막(WSi) 등을 사용할 수 있다.
이와 같이, 본 발명은 실링막(28)을 구비함으로써, 열공정(산화공정 및 열처리 공정)에 노출되더라도 매립게이트(25)가 열화되는 것을 방지할 수 있다. 또한, 실링막(28)과 더불어서 절연막(27A)을 구비함으로써, 보다 효과적으로 매립게이트(25) 열화를 방지할 수 있다.
도 5는 본 발명의 제3실시예에 따른 매립게이트를 구비하는 반도체 장치를 도시한 단면도이다.
도 5에 도시된 바와 같이, 본 발명의 제3실시예에 따른 반도체 장치는 소자분리막(42)에 의해 활성영역(43)이 한정된 기판(41), 활성영역(43)과 소자분리막(42)을 동시에 식각하여 형성된 트렌치(44), 트렌치(44)를 일부 매립하는 매립게이트(45), 매립게이트(45) 상부에 형성되어 나머지 트렌치(44)를 일부 매립하는 절연막(49A), 트렌치(44)의 나머지를 매립하고 기판(41) 전면을 덮는 실링막(sealing layer, 50), 실링막(50) 상에 형성된 층간절연막(51) 및 층간절연막(51)과 실링막(50)을 관통하여 활성영역(43)의 트렌치(44) 사이에 형성된 소스 및 드레인영역(46)과 접하는 플러그(53)을 포함한다. 여기서, 도면에 도시하지는 않았지만, 기판(41)과 매립게이트(45) 사이에는 게이트절연막이 위치한다.
소자분리막(42)은 STI(Shallow Trench Isolation) 공정에 의해 형성된 구조로서, 스핀온절연막(Spin On Dielectric) 등의 산화막으로 형성될 수 있다. 트렌치(44)는 매립게이트(45) 아래에서 채널영역이 되며, 이에 따라 채널길이 증가된다. 플러그(53)는 소스 및 드레인영역(46)과 비트라인 또는 스토리지노드를 전기적으로 연결하는 역할을 수행한다.
매립게이트(45)는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화 막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹중에서 선택된 어느 하나를 포함할 수 있으며, 이에 따라 매립게이트(45)의 시트저항을 현저히 낮추어 30nm 이하의 고집적 반도체 장치에 적용가능하다.
위와 같이, 매립게이트(45)가 트렌치(44)의 일부를 매립하는 형태로 형성됨에 따라 콘택공정 등의 후속 공정이 용이하여 리세스게이트 또는 새들핀 구조보다 고집적화에 유리하다.
절연막(49A)은 실링막(50)과 함께 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트(45)가 열화되는 것을 방지하는 역할을 수행한다. 또한, 실링막(50)은 실링막(50) 내 심 발생 및 맷에지(Mate edge)에서의 실링막(50) 갭필불량을 방지하는 역할을 수행한다. 이는 절연막(49A)이 나머지 트렌치(44)를 일부 매립함으로써, 실링막(50)의 증착두께를 감소시킬 수 있기 때문이다. 참고로, 실링막(50)의 갭필불량을 해결하기 위해서는 실링막(50)의 증착두께를 증가시켜야 한다.
절연막(49A)은 매립게이트(45) 표면 및 매립게이트(45)가 형성된 영역을 제외한 나머지 트렌치(44)의 측벽을 실링하는 제1절연막(47A) 및 제1절연막(47A) 상에서 나머지 트렌치(44) 일부를 매립하는 제2절연막(48A)을 포함할 수 있다. 이때, 상술한 절연막(49A)의 기능(또는 역할)을 효과적으로 수행하기 위하여 제1절연막(47A)은 산소침투 방지 효과가 우수한 질화막을 포함할 수 있고, 제2절연막(48A)은 갭필특성이 우수한 산화막을 포함할 수 있다. 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있고, 산화막으로는 스핀온절연막(Spin On Dielectric, SOD)을 사용 할 수 있다.
구체적으로, 제2절연막(48A)는 매립게이트(45) 상부에서 트렌치(44)를 일부 매립하는 구조를 갖는데, 이는 플러그(53)를 위한 콘택홀(52) 형성공정시 오정렬이 발생하더라도 실링막(50)에 의해 제2절연막(48A)이 노출되는 것을 방지하기 위함이다. 만약, 제2절연막(48A)이 매립게이트(45) 상에서 트렌치(44)의 나머지를 모두 매립하는 구조를 가질 경우, 플러그(53)를 위한 콘택홀(52) 형성공정시 오정렬에 의하여 제2절연막(48A)이 노출되어 제2절연막(48A)이 손상 또는 손실될 수 있다.
제1절연막(47A)은 플러그(53)를 위한 콘택홀(52) 형성공정시 오정렬에 의하여 제2절연막(48A)이 손상 또는 손실되더라도, 매립게이트(45)가 열화되는 것을 방지하는 역할을 수행한다. 또한, 제1절연막(47A)은 산소침투 방지효과가 우수한 질화막을 포함하기 때문에 실링막(50) 및 제2절연막(48A)과 더불어서 후속 열공정을 진행하는 동안 매립게이트(45)가 열화되는 것을 보다 효과적으로 방지하는 역할을 수행할 수 있다.
실링막(50)은 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트(45)가 열화되는 것을 방지하는 역할을 수행함과 동시에 콘택홀(52) 형성공정시 오정렬에 의한 절연막(49A) 손상을 방지하는 역할을 수행한다. 이를 위해, 실링막(50)은 기판(41) 전면을 덮고, 절연막(49A) 상에서 나머지 트렌치(44)를 매립하는 형태를 갖는 것이 바람직하다.
실링막(50)은 산소침투 방지 효과가 우수한 질화막을 포함할 수 있으며, 질화막은 실리콘질화막(Si3N4)을 포함할 수 있다.
실링막(50)은 절연막(49A)으로 인해 실링막(50)의 갭필특성이 보완되기 때문에 종래보다 증착두께를 감소시킬 수 있으며, 이를 통해 플러그(53)를 위한 콘택홀 (52)형성공정시 식각타겟을 감소시킬 수 있다.
이와 같이, 본 발명은 실링막(50)을 구비함으로써, 열공정(산화공정 및 열처리 공정)에 노출되더라도 매립게이트(45)가 열화되는 것을 방지할 수 있다. 또한, 실링막(50)과 더불어서 절연막(49A)을 구비함으로써, 더욱 효과적으로 매립게이트(45) 열화를 방지할 수 있다. 또한, 본 발명은 절연막(49A)을 제1 및 제2절연막(47A, 48A)이 적층된 구조를 가짐으로써, 더욱더 효과적으로 매립게이트(45) 열화를 방지할 수 있다.
도 6a 내지 도 6d는 본 발명의 제4실시예에 따른 매립게이트를 구비하는 반도체 장치의 제조방법을 도시한 공정단면도이다. 여기서는, 도 5에 도시된 반도체 장치의 제조방법에 대하여 설명한다.
도 6a에 도시된 바와 같이, 기판(41)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(42)을 형성한다. 이때, 소자분리막(42)은 고밀도플라즈마산화막(High Density Plasma oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다.
여기서, 기판(41)에 소자분리막(42)이 형성되지 않은 영역을 활성영역(43)으로 정의할 수 있다.
다음으로, 기판(41) 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크 패턴을 식각장벽(etch barrier)으로 기판(41)을 식각하여 매립게이트가 형성될 트렌치(44)를 형성한다. 이때, 트렌치(44)는 활성영역(43)은 물론 소자분리막(42)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(44) 또한 라인형태이며, 트렌치(44)의 라인형태에 의해 활성영역(43)과 소자분리막(42)을 동시에 가로지르는 라인형태의 트렌치(44)가 형성된다. 단, 활성영역(43)과 소자분리막(42)간 식각선택비가 다르므로 소자분리막(42)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(42)에서 트렌치(44)의 깊이가 더 깊어질 수 있다. 예를 들어, 활성영역(43)에 형성되는 트렌치(44)의 깊이는 1000∼1500Å이고, 소자분리막(42)에 형성되는 트렌치(44)의 깊이는 1500∼2000Å이다.
다음으로, 트렌치(44)를 매립하도록 게이트도전막을 증착한 후, 전면식각공정 예컨대, 에치백(etchback)공정을 실시하여 트렌치(44)를 일부 매립하는 매립게이트(Buried gate, 45)를 형성한다. 이때, 매립게이트(45)는 500∼1300Å의 높이를 가질 수 있다.
매립게이트(45)는 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
한편, 도면에 도시하지는 않았지만, 매립게이트(45)를 형성하기 이전에 트렌치(44)의 측벽 및 바닥면에 게이트절연막을 형성한다. 게이트절연막은 트렌치(44) 표면을 산화시켜 형성할 수 있다. 트렌치(44) 표면의 산화 공정은 통상적인 게이트절연막의 형성 방법과 동일하게 산화공정을 적용할 수 있다. 예를 들어, 열산 화(Thermal oxidation) 또는 라디칼산화(Radical oxidation)를 단독으로 진행하거나, 또는 열산화와 라디칼산화를 조합하여 산화공정을 진행할 수 있다.
다음으로, 트렌치(44) 사이의 활성영역(43)에 불순물을 이온주입하여 소스 및 드레인영역(46)을 형성한다.
다음으로, 나머지 트렌치(44)를 매립하고 기판(41) 전면을 덮는 절연막(49)을 형성한다. 이때, 절연막(49)은 매립게이트(45)를 포함하는 기판(41) 표면을 따라 형성된 제1절연막(47) 및 제1절연막(47) 상에서 나머지 트렌치(44)를 매립하는 제2절연막(48)을 포함할 수 있다.
제1절연막(47)은 산소침투 방지효과가 우수한 질화막 예컨대, 실리콘질화막(Si3N4)으로 형성할 수 있고, 제2절연막(48)은 갭필특성이 우수한 산화막 예컨대, 스핀온절연막(Spin On Dielectric, SOD)으로 형성할 수 있다.
도 6b에 도시된 바와 같이, 기판(41) 상부면이 노출되는 조건으로 평탄화공정을 실시한다. 이어서, 추가적으로 제2절연막(48)을 일부 리세스한다. 이에 따라, 매립게이트(45) 표면 및 나머지 트렌치(44)의 측벽을 실링하는 형태로 제1절연막(47)이 잔류하고, 나머지 트렌치(44)를 일부 갭필하는 형태로 제2절연막(48)이 잔류할 수 있다. 즉, 나머지 트렌치(44)를 일부 매립하는 형태로 절연막(49)이 잔류할 수 있다. 이하, 잔류하는 제1절연막(47), 제2절연막(48) 및 절연막(49)의 도면부호를 각각 '47A', '48A' 및 '49A'로 변경하겨 표기한다.
절연막(49A)은 후속 공정을 통해 형성될 실링막과 함께 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트(45)가 열화되는 것을 방지하는 역할 및 후속 실링막 형성공정시 실링막 내 심 발생 및 맷에지(Mate edge)에서의 실링막 갭필불량을 방지하는 역할을 수행한다. 또한, 실링막의 증착두께를 감소시켜 후속 플러그를 위한 콘택홀 형성공정시 식각타겟을 감소시키는 역할을 수행한다.
구체적으로, 매립게이트(45) 표면 및 나머지 트렌치(44) 측벽을 실링하는 형태를 갖는 제1절연막(47A)은 후속 열공정을 진행하는 동안 매립게이트(45)가 열화되는 것을 방지하는 역할을 수행한다. 또한, 후속 플러그를 위한 콘택홀 형성공정시 오정렬에 의하여 제2절연막(48A)이 손상 또는 손실되더라도, 매립게이트(45)가 열화되는 것을 방지하는 역할을 수행한다.
매립게이트(45) 상부에서 나머지 트렌치(44)의 일부를 매립하는 구조를 갖는 제2절연막(48A)은 후속 공정을 통해 형성될 실링막의 갭필특성을 보완해주는 역할을 수행한다. 또한, 제2절연막(48A)은 나머지 트렌치(44)의 일부를 매립하는 구조를 갖기 때문에 후속 플러그를 위한 콘택홀 형성공정시 오정렬이 발생하더라도 실링막에 의하여 제2절연막(48A)이 노출되는 것을 방지할 수 있다. 따라서, 콘택홀 형성공정시 제2절연막(48A)가 손상 또는 손실되는 것을 방지할 수 있다. 만약, 제2절연막(48A)이 매립게이트(45) 상에서 트렌치(44)의 나머지를 모두 매립하는 구조를 가질 경우, 플러그를 위한 콘택홀 형성공정시 오정렬에 의하여 제2절연막(48A)이 노출되면서 제2절연막(48A)이 손상 또는 손실될 수 있다.
나머지 트렌치(44)를 일부 갭필하는 형태로 절연막(49A)을 잔류시키는 방법으로는 평탄화공정 예컨대, 화학적기계적연마법(Chemical Mechanical Polishing, CMP)을 사용하여 기판(41) 상부면이 노출되는 조건으로 1차 연마를 실시한 후, 제2 절연막(48A)만을 과도(over)연마하는 조건으로 2차 연마를 실시하는 방법을 사용할 수 있다.
또한, 나머지 트렌치(44)를 일부 갭필하는 형태로 절연막(49A)을 잔류시키는 다른 방법으로는, 화학적기계적연마법을 사용하여 기판(41) 상부면이 노출되는 조건으로 연마를 실시한 후, 전면식각공정 예컨대, 에치백공정을 실시하여 제2절연막(48A)을 일부 리세스하는 방법을 사용할 수도 있다. 이때, 식각공정은 C4F8가스와 C4F6가스가 1:2비율로 혼합된 혼합가스(C4F8:C4F6=1:2)를 사용하여 실시할 수 있다.
도 6c에 도시된 바와 같이, 절연막(49A) 상에서 트렌치(44)의 나머지를 갭필하고 기판(41) 전면을 덮는 실링막(50)을 형성한다. 이때, 실링막(50)은 열공정(산화공정 및 열처리 공정)을 수행하는 동안 매립게이트(45)가 열화되는 것을 방지하는 역할을 수행한다. 따라서, 실링막(50)은 산소침투 방지 효과가 우수한 질화막 예컨대, 실리콘질화막(Si3N4)으로 형성할 수 있으며, 화학기상증착법(Chemical Vapor Deposition, CVD)을 사용하여 형성할 수 있다, 화학기상증착법으로는 저압화학기상증착법(Low Pressure CVD) 을 사용할 수 있다.
구체적으로, 실링막(50)은 화학기상증착법을 사용하여 500℃ ~ 700℃ 범위의 온도에서 SiH2Cl2가스와 NH3가스가 혼합된 혼합가스를 사용하여 형성할 수 있다. 이때, 혼합가스는 SiH2Cl2가스와 NH3가스가 1:10 비율로 혼합된 혼합가스를 사용할 수 있다(SiH2Cl2:NH3=1:10).
또한, 실링막(50)은 절연막(49A) 상에서 트렌치(44)의 나머지를 갭필하도록 형성하기 때문에 후속 플러그를 위한 콘택홀 형성공정시 오정렬에 의한 절연막(49A) 손상 특히, 제2절연막(48A)의 손상을 방지하는 역할을 수행할 수 있다.
다음으로, 실링막(50) 상에 층간절연막(51)을 형성한다. 층간절연막(51)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
도 6d에 도시된 바와 같이, 층간절연막(51) 상에 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽으로 층간절연막(51) 및 실링막(50)을 식각하여 소스 및 드레인영역(46)의 상부면을 노출시키는 콘택홀(52)을 형성한다.
여기서, 본 발명은 실링막(50)이 절연막(49A) 상에서 나머지 트렌치(44)을 매립하는 구조를 갖기 때문에 콘택홀(52)을 형성하는 과정에서 오정렬이 발생하더라도 트렌치(44)에 매립된 실링막(50)이 장벽층으로 작용하여 절연막(49A) 특히, 제2절연막(48A)이 손상되는 것을 방지할 수 있다. 따라서, 절연막(49A) 손상에 기인한 매립게이트(45)의 열화를 방지할 수 있다(도면부호 'B' 참조).
또한, 절연막(49A)에 의하여 실링막(50)의 증착두께를 감소시킬 수 있기 때문에 콘택홀(52) 형성공정시 식각타겟을 감소시킬 수 있으며, 이를 통해 콘택홀(52)을 보다 용이하게 형성할 수 있다.
다음으로, 콘택홀(52)에 도전물질을 매립하여 플러그(53)를 형성한다. 플러그(53)은 소스 및 드레인영역(46)과 후속 공정을 통하여 형성될 비트라인 또는 스토리지노드를 전기적으로 연결하는 역할을 수행한다.
플러그(53)는 실리콘막, 금속성막 또는 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly Si), 실리콘게르마늄막(SiGe)등을 사용할 수 있고, 금속성막으로는 텅스텐막(W), 알루미늄막(Al), 티타늄질화막(TiN), 텅스텐실리사이드막(WSi) 등을 사용할 수 있다.
이와 같이, 본 발명은 실링막(50)을 구비함으로써, 열공정(산화공정 및 열처리 공정)에 노출되더라도 매립게이트(45)가 열화되는 것을 방지할 수 있다. 또한, 실링막(50)과 더불어서 절연막(49A)을 구비함으로써, 더욱 효과적으로 매립게이트(45) 열화를 방지할 수 있다. 또한, 본 발명은 절연막(49A)을 제1 및 제2절연막(47A, 48A)이 적층된 구조를 가짐으로써, 더욱더 효과적으로 매립게이트(45) 열화를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 매립게이트를 구비하는 반도체 장치를 도시한 단면도.
도 2a는 도 1에 도시된 반도체 장치에서 실링막으로 실리콘질화막을 적용한 경우에 발생하는 문제점을 나타낸 이미지.
도 2b는 도 1에 도시된 반도체 장치에서 실링막으로 스핀온절연막을 적용한 경우에 발생하는 문제점을 도시한 도면.
도 3은 본 발명의 제1실시예에 따른 매립게이트를 구비하는 반도체 장치를 도시한 단면도.
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 매립게이트를 구비하는 반도체 장치 제조방법을 도시한 공정단면도.
도 5는 본 발명의 제3실시예에 따른 매립게이트를 구비하는 반도체 장치를 도시한 단면도.
도 6a 내지 도 6d는 본 발명의 제4실시예에 따른 매립게이트를 구비하는 반도체 장치의 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21, 41 : 기판 22, 42 : 소자분리막
23, 43 : 활성영역 24, 44 : 트렌치
25, 45 : 매립게이트 26, 46 : 소스 및 드레인영역
27, 27A, 49, 49A : 절연막 28, 50 : 실링막
29, 51 : 층간절연막 30, 42 : 콘택홀
31, 53 : 플러그 47, 47A : 제1절연막
48, 48A : 제2절연막

Claims (16)

  1. 복수의 트렌치를 구비하는 기판;
    상기 트렌치를 일부 매립하는 매립게이트;
    상기 매립게이트 상에서 나머지 상기 트렌치를 일부 매립하는 절연막; 및
    상기 트렌치의 나머지를 매립하고, 상기 기판 전면을 덮는 실링막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 실링막을 관통하여 상기 트렌치 사이의 상기 기판과 접하는 플러그를 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 실링막은 질화막을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 절연막은 산화막을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 매립게이트는, 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 절연막은,
    상기 매립게이트 표면 및 나머지 상기 트렌치의 측벽을 실링하는 제1절연막; 및
    상기 제1절연막 상에 형성되어 나머지 상기 트렌치를 일부 매립하는 제2절연막
    을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1절연막은 질화막을 포함하고, 상기 제2절연막은 산화막을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 산화막은 스핀온절연막(Spin On Dielectric)을 포함하는 반도체 장치.
  9. 기판을 식각하여 복수의 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
    상기 매립게이트 상에 나머지 상기 트렌치를 일부 매립하는 절연막을 형성하는 단계;
    상기 트렌치의 나머지를 매립하고, 상기 기판 전면을 덮는 실링막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  10. 제9항에 있어서,
    상기 실링막을 관통하여 상기 트렌치 사이의 상기 기판에 접하는 플러그를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  11. 제9항에 있어서,
    상기 실링막은 질화막을 포함하는 반도체 장치 제조방법.
  12. 제9항에 있어서,
    상기 절연막은 산화막을 포함하는 반도체 장치 제조방법.
  13. 제9항에 있어서,
    상기 매립게이트는, 티타늄질화막(TiN), 탄탈륨질화막(TaN), 탄탈륨카본질화막(TaCN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치 제조방법.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 매립게이트 표면 및 나머지 상기 트렌치의 측벽을 실링하는 제1절연막을 형성하는 단계; 및
    상기 제1절연막 상에 나머지 상기 트렌치를 일부 매립하는 제2절연막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  15. 제14항에 있어서,
    상기 제1절연막은 질화막을 포함하고, 상기 제2절연막은 산화막을 포함하는 반도체 장치 제조방법.
  16. 제15항에 있어서,
    상기 산화막은 스핀온절연막(Spin On Dielectric)을 포함하는 반도체 장치 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140109034A (ko) * 2013-03-05 2014-09-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템

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