KR101075526B1 - 매립게이트를 구비한 반도체장치의 자기정렬콘택 형성 방법 - Google Patents

매립게이트를 구비한 반도체장치의 자기정렬콘택 형성 방법 Download PDF

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Abstract

본 발명은 후속 공정에 따른 매립게이트의 산화를 방지하고, 콘택영역의 오픈면적을 증가시키며 콘택식각에 따른 기판 손실을 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 셀영역과 주변영역이 정의된 기판 상에 게이트절연막과 게이트도전막을 적층하는 단계; 상기 게이트도전막을 식각장벽으로 하여 상기 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 게이트도전막을 하드마스크로 하여 상기 기판과 소자분리막을 식각하여 상기 셀영역에 제2트렌치를 형성하는 단계; 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 상기 셀영역의 게이트도전막과 게이트절연막을 제거하여 콘택영역을 오픈시키는 단계; 및 상기 콘택영역을 매립하는 랜딩플러그를 형성하는 단계를 포함하고, 상술한 본 발명은 소자분리공정 및 매립게이트 형성 공정에서 사용되는 하드마스크로서 폴리실리콘막을 적용하고 매립게이트를 형성한 이후에 제거함으로써 후속 공정에서 기판의 손실을 최소화할 수 있으며, 또한 콘택 저항 개선 및 콘택영역의 오픈마진을 증가시킬 수 있다.
매립게이트, 실링막, 랜딩플러그, 소자분리막, 콘택면적

Description

매립게이트를 구비한 반도체장치의 자기정렬콘택 형성 방법{METHOD FOR FORMING SELF ALIGNED CONTACT IN SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트를 구비한 반도체장치의 자기정렬콘택 형성 방법에 관한 것이다.
60nm 이하의 DRAM 공정에서 셀에서의 트랜지스터의 집적도를 증가시키고 공정 단순화 및 누설 특성과 같은 소자 특성을 향상시키기 위해 매립게이트(Buried Gate)를 형성하는 것이 필수적이다.
매립게이트 제조 방법은 트렌치(Trench)를 형성하고 트렌치 내부에 게이트를 매립하는 방식으로 진행하므로써 비트라인과 게이트간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있으며, 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있는 장점이 있다.
도 1a 내지 도 1e는 종래기술에 따른 매립게이트를 구비한 반도체장치의 제 조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 기판(11)에 소자분리막(12)을 형성한다.
이어서, 하드마스크막(13)을 이용하여 셀영역의 기판을 식각하여 트렌치(14)를 형성한 후 제1게이트절연막(15)을 형성한다. 이어서, 제1게이트절연막(15) 상에 트렌치를 일부 매립하는 매립게이트(16)를 형성한다.
도 1b에 도시된 바와 같이, 하드마스크막(13)을 제거한 후에 매립게이트(16) 상부를 실링하는 실링막(17)을 형성한다.
이어서, 실링막(17)이 셀영역에만 잔류하도록 주변영역오픈(Peri Open) 공정을 진행한다.
이어서, 주변영역에 대해 게이트산화 공정을 통해 제2게이트절연막(18)을 형성한다.
도 1c에 도시된 바와 같이, 제2게이트절연막(18) 상에 게이트도전막(19)을 형성한 후, 셀영역에 비트라인콘택을 위한 비트라인콘택홀(20) 공정을 진행한다.
도 1d에 도시된 바와 같이, 비트라인콘택홀을 매립하도록 기판의 전면에 금속막을 증착한 후, 금속막 상에 하드마스크막을 형성한다.
이어서, 게이트식각을 진행한다. 게이트식각은 하드마스크막, 금속막 및 게이트도전막을 식각하는 공정이며, 이에 따라 주변영역에는 제2게이트절연막(18) 상에 게이트도전막(19), 게이트금속막(21B) 및 게이트하드마스크막(22B)의 순서로 적층되는 주변영역의 트랜지스터를 위한 게이트(이하, '페리게이트'라 약칭함)(PG)가 완성된다. 위와 같은 페리게이트(PG) 형성시에 셀영역에서는 비트라인콘택을 겸하는 비트라인배선막(21A)과 비트라인하드마스크막(22A)의 순서로 적층되는 비트라인(BL)이 형성된다.
도 1e에 도시된 바와 같이, 전면에 층간절연막(23)을 형성한다. 이어서, 층간절연막(23)을 식각하여 셀영역에 스토리지노드콘택(Storage Node Contact, 24)을 형성하기 위한 콘택 공정을 진행한다.
상술한 종래기술은 셀영역에 매립게이트(16)를 형성한 이후에 셀영역에 실링막(17)을 이용하여 매립게이트(16)의 산화를 방지하기 위한 실링(Sealing) 공정을 진행한다. 그 다음 주변영역 만을 오픈하여 주변영역의 트랜지스터를 형성하기 위한 게이트산화(Gate Oxidation) 및 게이트도전막 증착 공정이 진행된다. 그 다음 다시 셀영역을 오픈하여 비트라인콘택홀을 형성하기 위한 콘택 식각 공정을 진행한다.
그러나, 종래기술은 실링막(17)이 셀영역을 실링하고는 있지만 주변영역에서 제2게이트절연막(18)을 형성하기 위한 게이트산화 공정을 진행할 때 산소소스에 의해 매립게이트(16)가 산화되는 것을 방지하는데 한계가 있다(도 1b의 도면부호 'A').
또한, 셀영역에서 비트라인(BL)을 형성한 다음에 스토리지노드콘택(24)이 형성되기 때문에 스토리지노드콘택(24)을 형성하기 위한 콘택오픈면적(Contact Open Area)을 확보하기 어렵다. 아울러, 콘택오픈면적이 좁아 스토리지노드콘택과 기판 간의 계면 저항이 증가하는 문제점이 있다.
그리고, 종래기술은 스토리지노드콘택 또는 비트라인콘택 공정 진행 시에 과도식각(Over Etch)으로 인한 기판의 손실(도 1c의 도면부호 'B' 참조)로 각 콘택과 매립게이트간의 GIDL(Gate Induced Drain Leakage)이 증가하고 자기정렬콘택 페일(Self Aligned Contact Fail) 가능성이 증가하는 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 후속 공정에 따른 매립게이트의 산화를 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 매립게이트 이후의 콘택영역의 오픈면적을 증가시켜 콘택저항을 감소시킬 수 있는 반도체장치 제조 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 콘택영역을 형성하기 위한 콘택식각에 따른 기판 손실을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막을 식각장벽으로 하여 상기 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 하드마스크막을 식각장벽으로 하여 상기 기판과 소자분리막을 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 하드마스크막 사이의 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 상기 하드마스크막을 제거하여 상기 실링막 사이의 기판 표면을 노출시키는 콘택영역을 오픈시키는 단계; 및 상기 콘택영역을 매립하는 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판 상에 패드산화막과 하드마스크막이 적층된 식각장벽막을 형성하는 단계; 상기 하드마스크막을 식각장벽으로 상기 패드산화막과 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치의 측벽에 측벽산화막과 라이너질화막을 적층하는 단계; 상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 하드마스크막을 식각장벽으로 하여 상기 기판과 소자분리막을 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 하드마스크막 사이의 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 상기 하드마스크막, 패드산화막 및 측벽산화막을 제거하여 상기 실링막 사이의 기판 표면을 노출시키는 콘택영역을 오픈시키는 단계; 및 상기 콘택영역을 매립하는 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 셀영역과 주변영역이 정의된 기판 상에 게이트절연막과 게이트도전막을 적층하는 단계; 상기 게이트도전막을 하드마스크로 하여 상기 게이트절연막과 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 게이트도전막을 하드마스크로 하여 상기 기판과 소자분리막을 식각하여 상기 셀영역에 제2트렌치를 형성하는 단계; 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 게이트도전막 사이의 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 상기 셀영역의 게이트도전막과 게이트절연막을 제거하여 상기 실링막 사이의 기판 표면을 노출시키는 콘택영역을 오픈시키는 단계; 및 상기 콘택영역을 매립하는 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 셀영역과 주변영역이 정의된 기판 상에 패드산화막과 하드마스크막을 적층하는 단계; 상기 하드마스크막을 식각장벽으로 상기 패드산화막과 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 하드마스크막을 식각장벽으로 상기 기판과 소자분리막을 식각하여 상기 셀영역에 제2트렌치를 형성하는 단계; 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 하드마스크막 사이의 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 상기 주변영역의 하드마스크막과 패드산화막을 제거하는 단계; 상기 주변영역의 기판 상에 게이트절연막과 게이트도전막을 적층하는 단계; 상기 셀영역의 하드마스크막과 패드산화막을 제거하여 상기 실링막 사이의 기판 표면을 노출시키는 콘택영역을 오픈시키는 단계; 및 상기 콘택영역을 매립하는 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 소자분리공정 및 매립게이트 형성 공정에서 사용되는 하드마스크로서 폴리실리콘막을 적용하고 매립게이트를 형성한 이후에 이를 제거함으로써 후속 공정에서 기판의 손실을 최소화할 수 있으며, 또한 콘택 저항 개선 및 콘택영역의 오픈마진을 증가시킬 수 있다.
또한 주변영역의 게이트도전막을 형성하는 공정을 소자분리공정 이전으로 이동하여 진행할 수 있기 때문에 주변영역의 게이트도전막을 따로 형성하는 공정을 제거하여 공정을 단순화 할 수 있으며, 주변영역의 게이트산화 공정에서 발생할 수 있는 매립게이트의 산화를 방지할 수 있는 효과가 있다.
아울러, 본 발명은 주변영역의 게이트도전막을 먼저 형성하는 주변영역 게이트 전치 구조 또는 주변영역 게이트 후치 구조에서 모두 셀비트라인과 주변영역의 게이트를 동시에 효율적으로 형성할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다. 제1실시예는 주변영역의 게이트도전막을 먼저 형성하는 전치구조이다.
도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 기판(31)에 패드산화막(32)과 하드마스크폴리실리콘막(33)을 적층한다. 여기서, 패드산화막(32)은 셀영역에서는 패드막으로 사용하고, 주변영역에서는 게이트산화막으로 사용된다. 하드마스크폴리실리콘막(33)은 셀영역에서는 하드마스크막으로 사용하고, 주변영역에서는 게이트도전막으로 사용된다. 주변영역에서 게이트도전막으로 사용하기 위해 하드마스크폴리실리콘막(33)에는 불순물이 이온주입될 수 있고, 600∼1500Å 두께를 갖고 형성될 수 있다. 또한, 주변영역에서 게이트도전막으로 사용하는 경우 패드산화막(32)을 형성하기 전에 주변영역에서는 채널영역을 형성하기 위한 불순물의 도핑 공정이 미리 진행될 수 있다.
다른 실시예에서, 하드마스크폴리실리콘막(33) 상에 하드마스크질화막을 더 형성할 수 있다. 주변영역에 형성되는 하드마스크폴리실리콘막(33)은 후속 공정에 서 제거되지 않고 그대로 게이트도전막으로 사용된다. 따라서, 하드마스크폴리실리콘막(33)의 손상을 최소화 하기 위해서 하드마스크질화막을 더 형성하여 후속 소자분리막을 형성하기 위한 하드마스크로 적용한다. 이때, 하드마스크질화막은 후속 매립게이트의 분리 공정에서 완전히 제거되며, 제거되는 정도를 고려하여 300∼800Å 두께로 형성한다.
도 2b 및 도 2c에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 진행한다. 즉, 하드마스크폴리실리콘막(33)을 하드마스크로 사용하여 제1트렌치(34)를 형성한 후에 절연막을 갭필하여 소자분리막(35)을 형성한다. 소자분리막(35)은 유동성산화막(Flowable oxide)을 이용한 싱글 갭필(Single gapfill) 공정에 의해 형성할 수 있고, 또한 유동성산화막과 증착산화막의 조합도 가능하다. 유동성산화막은 SOD(Spin On Dielectric)를 포함하고, 증착산화막은 고밀도플라즈마산화막(HDP Oxide)을 포함할 수 있다.
소자분리막(35)을 형성하기 전에 측벽산화(Wall oxidation) 공정을 통해 측벽산화막(35A)을 형성하고, 측벽산화막(35A) 상에 라이너질화막(Liner Nitride, 35B)을 형성할 수 있다.
도 2d에 도시된 바와 같이, 매립게이트마스크(도시 생략) 및 식각을 통해 셀영역에 제2트렌치(36)를 형성한다. 즉, 하드마스크폴리실리콘막(33)과 패드산화막(32)을 식각한 후에 연속하여 기판(31)과 소자분리막(35)을 일정 깊이 식각하여 제2트렌치(36)를 형성한다. 제2트렌치(36) 형성시에 하드마스크폴리실리콘막(33)이 하드마스크로 사용된다.
도 2e에 도시된 바와 같이, 제2트렌치(36)의 표면 상에 게이트절연막(37)을 형성한다. 게이트절연막(37)은 셀영역의 트랜지스터를 위한 게이트절연막으로서, 이하 설명의 편의상 '셀게이트절연막(37)'이라 약칭하기로 한다.
이어서, 셀게이트절연막(37) 상에 제2트렌치(36)를 갭필하도록 전면에 금속막(38)을 증착한다. 금속막(38)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 예컨대, 저항을 낮추기 위해 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(Conformal)하게 얇게 증착한 후 텅스텐막을 갭필하여 형성할 수 있다. 또한, 티타늄질화막과 탄탈륨질화막을 적층하여 형성하거나, 또는 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 차례로 적층하여 형성할 수도 있다. 이때, 티타늄질화막은 20∼80Å의 두께로 형성하는 것이 바람직하다.
이어서, 하드마스크폴리실리콘막(33)의 표면이 드러나도록 CMP(Chemical Mechanical Polishing) 등의 방법을 이용하여 금속막(38)을 평탄화한 후 연속하여 에치백을 진행하여 제2트렌치(36)를 일부 매립하는 매립게이트(38A)를 형성한다. 매립게이트(38A)의 표면은 기판(31)의 표면보다 낮은 높이를 가질 수 있다.
도 2f에 도시된 바와 같이, 매립게이트(38A) 상부를 실링하는 실링막(39)을 형성한다. 여기서, 실링막(39)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 실링질화막(39A)을 얇게 실링한 후에 SOD 등의 실링산화막(39B)을 갭필하여 형성할 수 있다. 바람직하게, 주변영역에서 게이트절연막 역할을 하는 패드산화막이 형성되어 있으므로 산화 위험이 적기 때문에 실링질화막은 생략해도 되고, 이에 따라 공정이 단순해진다.
이어서, 하드마스크폴리실리콘막(33)의 표면이 드러나도록 실링막(39)을 분리시킨다. 이와 같은 실링막(39)의 분리 공정은 CMP 또는 에치백을 사용할 수 있는데, 바람직하게는 CMP를 적용하는 경우가 웨이퍼 균일도나 하부층의 손실 방지 측면에서 유리하다.
도 2g에 도시된 바와 같이, 마스크(도시 생략)를 이용하여 셀영역을 오픈시킨 후에 하드마스크폴리실리콘막(33)과 패드산화막(32)을 제거한다. 이에 따라, 주변영역에만 게이트절연막으로 사용하는 패드산화막(32A)과 게이트도전막으로 사용되는 하드마스크폴리실리콘막(33A)이 잔류한다. 이하, 패드산화막을 '페리게이트절연막(32A)'이라 하고, 하드마스크폴리실리콘막(33A)을 '게이트폴리실리콘막(33A)'라 한다. 셀영역에서는 실링막(39) 사이에 랜딩플러그가 형성될 콘택영역(40)이 오픈된다.
하드마스크폴리실리콘막을 제거하는 공정은 질산과 플루오르화산의 혼합용액을 이용한 습식공정이나 플라즈마를 이용한 건식식각 모두 가능하다. 패드산화막은 습식공정을 통해 제거할 수 있다. 패드산화막 제거시에 측벽산화막(35A)도 일부 제거되는데, 라이너질화막(35B)에 의해 더이상 습식식각이 진행되지 않아 오픈되는 콘택영역(40)의 넓이를 일정한 양만 제어할 수 있다. 이 콘택영역(40)에 후속 공정에서 랜딩플러그가 매립되는데, 만약 라이너질화막(35B)에서 습식식각이 정지하는 조건이 아니라면 콘택영역(40)이 넓어져서 이웃하는 콘택영역간 브릿지(Bridge) 가능성이 높기 때문에 이를 제어할 수 있는 공정을 라이너질화막(35B)으로 확보할 수 있다.
이러한 방식으로 패드산화막을 제거하게 되면 도 4에 도시된 바와 같이, 측벽산화막(35A)이 있었던 부분만큼 콘택영역(40)의 오픈면적이 증가하게 된다. 콘택영역(40)의 오픈면적 증가는 후속 스토리지노드콘택 공정에서 오픈마진(Open Margin)을 증가시킬 수 있는 장점이 있다.
도 4는 본 발명의 실시예에 따른 콘택영역의 오픈면적을 설명하기 위한 도면으로서, 후속 셀비트라인(BL)까지 고려하여 도시하고 있다.
종래기술로 진행하게 되면 셀비트라인을 형성한 다음 스토리지노드콘택 공정이 진행되기 때문에 스토리지노드콘택의 높이가 높아지고 또한 스토리지노드콘택이 형성될 기판의 면적이 좁기 때문에 스토리지노드콘택을 형성하기 위한 면적이 줄어들어 스토리지노드콘택저항이 증가하고 낫오픈 또는 오픈시키기 위한 과도식각(Over Etch)으로 스토리지노드콘택과 매립게이트간 자기정렬콘택 페일의 가능성이 높아지게 된다.
도 2h에 도시된 바와 같이, 콘택영역(40)을 채울때까지 전면에 플러그도전막을 증착한 후 실링막(39)의 표면이 드러나도록 플러그 분리 공정을 진행한다. 이에 따라, 자기정렬된(Self aligned) 랜딩플러그(41)가 형성된다.
콘택영역을 형성하기 위한 콘택식각 공정이 없기 때문에 기판의 손실을 최소한으로 유지할 수 있어 랜딩플러그(41)와 매립게이트(38A)간의 간섭을 최소화할 수 있다. 또한 콘택영역 오픈시 측벽산화막까지 제거하므로써 콘택영역 아래의 기판을 최대한으로 활용할 수 있기 때문에 콘택 저항을 낮출 수 있는 장점이 있다.
랜딩플러그(41)로 사용되는 플러그도전막은 금속막 또는 폴리실리콘막을 사 용할 수 있다. 또한, 선택적에피택셜성장(Selective Epitaxial Growth; SEG)을 통해 에피택셜실리콘막을 성장시킨 후에 폴리실리콘막을 증착할 수도 있다. 또한, 선택적에피택셜성장(Selective Epitaxial Growth; SEG)을 통해 에피택셜실리콘막을 성장시킨 후에 금속막을 증착할 수도 있다.
후속하여 셀영역에서의 비트라인 공정 및 주변영역에서의 게이트(페리게이트) 형성 공정이 진행된다.
도 3a 내지 도 3j는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
제2실시예는 주변영역의 게이트도전막을 나중에 형성하는 후치구조이다.
주변영역의 게이트도전막을 소자분리막 형성 이전에 완료 하였을 경우 셀영역의 후속 공정에서 발생하는 열(Thermal)에 의해서 주변영역의 게이트도전막(특히, 불순물이 도핑된 폴리실리콘막)의 도핑된 불순물이 확산될 수 있다. 이를 방지하기 위해 매립게이트를 형성한 이후에 주변영역의 게이트도전막을 형성한다.
도 3a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 기판(51)에 패드산화막(52)과 하드마스크폴리실리콘막(53)을 적층한다. 여기서, 패드산화막(52)은 셀영역에서는 패드막으로 사용하고, 주변영역에서는 게이트산화막으로 사용된다. 하드마스크폴리실리콘막(53)은 셀영역에서는 하드마스크막으로 사용하고, 제1실시예와 다르게 주변영역에서 게이트도전막으로 사용되지는 않는다. 주변영역에서 게이트도전막으로 사용되지 않으므로 하드마스크폴리실리콘막(33)에는 불순물이 이온주입되지 않는다.
다른 실시예에서, 하드마스크폴리실리콘막(33) 상에 하드마스크질화막을 더 형성할 수 있다. 하드마스크폴리실리콘막(33)의 손상을 최소화 하기 위해서 하드마스크질화막을 더 형성하여 후속 소자분리막을 형성하기 위한 하드마스크로 적용한다. 이때, 하드마스크질화막은 후속 셀게이트의 분리 공정에서 완전히 제거되며, 제거되는 정도를 고려하여 300∼800Å 두께로 형성한다.
도 3b 및 도 3c에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 진행한다. 즉, 하드마스크폴리실리콘막(53)을 하드마스크로 사용하여 제1트렌치(54)를 형성한 후에 절연막을 갭필하여 소자분리막(55)을 형성한다. 소자분리막(55)은 유동성산화막(Flowable oxide)을 이용한 싱글 갭필(Single gapfill) 공정에 의해 형성할 수 있고, 또한 유동성산화막과 증착산화막의 조합도 가능하다. 유동성산화막은 SOD(Spin On Dielectric)를 포함하고, 증착산화막은 고밀도플라즈마산화막(HDP Oxide)을 포함할 수 있다.
소자분리막(35)을 형성하기 전에 측벽산화(Wall oxidation) 공정을 통해 측벽산화막(55A)을 형성하고, 측벽산화막(55A) 상에 라이너질화막(Liner Nitride, 55B)을 형성할 수 있다.
도 3d에 도시된 바와 같이, 매립게이트마스크(도시 생략) 및 식각을 통해 셀영역에 제2트렌치(56)를 형성한다. 즉, 하드마스크폴리실리콘막(53)과 패드산화막(52)을 식각한 후에 연속하여 기판(51)과 소자분리막(55)을 일정 깊이 식각하여 제2트렌치(56)를 형성한다. 제2트렌치(56) 형성시에 하드마스크폴리실리콘막(53)이 하드마스크로 사용된다.
도 3e에 도시된 바와 같이, 제2트렌치(56)의 표면 상에 게이트절연막(57)을 형성한다. 게이트절연막(57)은 셀영역의 트랜지스터를 위한 게이트절연막으로서, 이하 설명의 편의상 '셀게이트절연막(57)'이라 약칭하기로 한다.
이어서, 셀게이트절연막(57) 상에 제2트렌치(56)를 갭필하도록 전면에 금속막(58)을 증착한다. 금속막(58)은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 예컨대, 저항을 낮추기 위해 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(Conformal)하게 얇게 증착한 후 텅스텐막을 갭필하여 형성할 수 있다. 또한, 티타늄질화막과 탄탈륨질화막을 적층하여 형성하거나, 또는 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 차례로 적층하여 형성할 수도 있다. 이때, 티타늄질화막은 20∼80Å의 두께로 형성하는 것이 바람직하다.
이어서, 하드마스크폴리실리콘막(53)의 표면이 드러나도록 CMP 등의 방법을 이용하여 금속막(58)을 평탄화한 후 연속하여 에치백을 진행하여 제2트렌치(56)를 일부 매립하는 매립게이트(58A)를 형성한다. 매립게이트(58A)의 표면은 기판(51)의 표면보다 낮은 높이를 가질 수 있다.
도 3f에 도시된 바와 같이, 매립게이트(58A) 상부를 실링하는 실링막(59)을 형성한다. 여기서, 실링막(59)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 예컨대, 실링질화막(59A)을 얇게 실링한 후에 SOD 등의 실링산화막(59B)을 갭필하여 형성할 수 있다. 바람직하게, 주변영역에서 게이트절연막 역할을 하는 패드산화막이 형성되어 있으므로 산화 위험이 적기 때문에 실링질화막은 생략해도 되고, 이에 따라 공정이 단순해진다.
이어서, 하드마스크폴리실리콘막(53)의 표면이 드러나도록 실링막(59)을 분리시킨다. 이와 같은 실링막(59)의 분리 공정은 CMP 또는 에치백을 사용할 수 있는데, 바람직하게는 CMP를 적용하는 경우가 웨이퍼 균일도나 하부층의 손실 방지 측면에서 유리하다.
도 3g에 도시된 바와 같이, 주변영역오픈마스크(도시 생략)를 이용하여 캡핑막(60)이 셀영역에만 잔류하도록 형성한 후에, 주변영역의 패드산화막과 하드마스크폴리실리콘막을 모두 제거한다. 이때, 주변영역에서는 소자분리막, 라이너질화막 및 측벽산화막도 일부 식각될 수 있다. 캡핑막(60)은 산화막, 질화막 또는 질화막과 산화막을 적층하여 형성할 수 있다.
도 3h에 도시된 바와 같이, 주변영역의 트랜지스터를 위한 게이트산화 공정을 진행하여 페리게이트절연막(61)을 형성한다. 이어서, 페리게이트절연막(61) 상에 게이트폴리실리콘막(62)을 증착한 후 게이트폴리실리콘막(62)에 불순물을 이온주입한다. 게이트폴리실리콘막(62)은 600∼1500Å 두께를 갖고 형성될 수 있고, 페리게이트절연막(61)을 형성하기 전에 채널영역을 형성하기 위한 불순물의 도핑공정이 진행될 수 있다.
위와 같은 게이트산화 공정시에 셀영역에는 캡핑막(60), 하드마스크폴리실리콘막(53) 및 실링막(59)이 매립게이트(58A)를 보호하기 때문에 매립게이트(58A)가 산화되지 않는다.
도 3i에 도시된 바와 같이, 주변영역을 덮고 셀영역을 오픈시킨 후에 캡핑막(60), 하드마스크폴리실리콘막(53)과 패드산화막(52)을 제거한다. 이에 따라, 셀 영역에서는 실링막(59) 사이에 랜딩플러그가 형성될 콘택영역(63)이 오픈된다.
하드마스크폴리실리콘막을 제거하는 공정은 질산과 플루오르화산의 혼합용액을 이용한 습식공정이나 플라즈마를 이용한 건식식각 모두 가능하다. 패드산화막은 습식공정을 통해 제거할 수 있다. 패드산화막 제거시에 측벽산화막(55A)도 일부 제거되는데, 라이너질화막(55B)에 의해 더이상 습식식각이 진행되지 않아 오픈되는 콘택영역(63)의 넓이를 일정한 양만 제어할 수 있다. 이 콘택영역(63)에 후속 공정에서 랜딩플러그가 매립되는데, 만약 라이너질화막(55B)에서 습식식각이 정지하는 조건이 아니라면 콘택영역(63)이 넓어져서 이웃하는 콘택영역간 브릿지(Bridge) 가능성이 높기 때문에 이를 제어할 수 있는 공정을 라이너질화막(55B)으로 확보할 수 있다.
이러한 방식으로 패드산화막을 제거하게 되면 측벽산화막(55A)이 있었던 부분만큼 콘택영역(64)의 오픈면적이 증가하게 된다. 콘택영역(64)의 오픈면적 증가는 후속 스토리지노드콘택 공정에서 오픈마진(Open Margin)을 증가시킬 수 있는 장점이 있다.
종래기술로 진행하게 되면 셀비트라인을 형성한 다음 스토리지노드콘택 공정이 진행되기 때문에 스토리지노드콘택의 높이가 높아지고 또한 스토리지노드콘택이 형성될 기판의 면적이 좁기 때문에 스토리지노드콘택을 형성하기 위한 면적이 줄어들어 스토리지노드콘택저항이 증가하고 낫오픈 또는 오픈시키기 위한 과도식각(Over Etch)으로 스토리지노드콘택과 매립게이트간 자기정렬콘택 페일의 가능성이 높아지게 된다.
도 3j에 도시된 바와 같이, 콘택영역(63)을 채울때까지 전면에 플러그도전막을 증착한 후 실링막(59)의 표면이 드러나도록 분리시킨다. 이에 따라, 랜딩플러그(64)가 형성된다.
콘택영역을 형성하기 위한 콘택식각 공정이 없기 때문에 기판의 손실을 최소한으로 유지할 수 있어 랜딩플러그(64)와 매립게이트(58A)간의 간섭을 최소화할 수 있다. 또한 콘택영역 오픈시 측벽산화막까지 제거하므로써 콘택영역 아래의 기판을 최대한으로 활용할 수 있기 때문에 콘택 저항을 낮출 수 있는 장점이 있다.
랜딩플러그(64)로 사용되는 플러그도전막은 금속막 또는 폴리실리콘막을 사용할 수 있다. 또한, 선택적에피택셜성장(Selective Epitaxial Growth; SEG)을 통해 에피택셜실리콘막을 성장시킨 후에 폴리실리콘막을 증착할 수도 있다. 또한, 선택적에피택셜성장(Selective Epitaxial Growth; SEG)을 통해 에피택셜실리콘막을 성장시킨 후에 금속막을 증착할 수도 있다.
셀영역에서 랜딩플러그(64)가 형성된 이후에, 주변영역의 게이트폴리실리콘막(62) 상에도 플러그도전막(64A)가 잔류할 수 있다. 플러그도전막(64A)은 주변영역에서 게이트로 사용된다.
후속하여 셀영역에서의 비트라인 공정 및 주변영역에서의 게이트 형성 공정이 진행된다.
상술한 제1 및 제2실시예에 따르면, 소자분리막 및 매립게이트 공정 이후에 셀영역만을 선택적으로 오픈시키고 하드마스크폴리실리콘막과 패드산화막을 제거하 게 되면 기판의 손실없이 콘택영역을 오픈할 수 있어, 랜딩플러그와 매립게이트간의 간섭을 최대한 방지할 수 있다. 또한, 콘택영역 아래의 기판을 충분히 사용할 수 있으므로 콘택저항을 낮추고 콘택영역의 오픈마진을 증가시킬 수 있다.
그리고, 패드산화막을 제거할 때 측벽산화막도 동시에 제거되기 때문에 일정부분 콘택영역의 면적이 증가하게 되고, 아울러 면적의 증가는 라이너질화막에서 정지되기 때문에 인접한 랜딩플러그간의 브릿지를 방지할 수 있다.
또한, 제1실시예는 주변영역의 게이트도전막을 형성하는 공정을 소자분리공정 이전으로 이동하여 진행할 수 있기 때문에 주변영역의 게이트도전막을 따로 형성하는 공정을 제거하여 공정을 단순화 할 수 있으며, 주변영역의 게이트산화 공정에서 발생할 수 있는 매립게이트의 산화를 방지할 수 있는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래기술에 따른 매립게이트를 구비한 반도체장치의 제조 방법을 도시한 도면.
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 3a 내지 도 3j는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 4는 본 발명의 실시예에 따른 콘택영역의 오픈면적을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 패드산화막
33 : 하드마스크폴리실리콘막 35 : 소자분리막
35A : 측벽산화막 35B : 라이너질화막
38A : 매립게이트 39 : 실링막
41 : 랜딩플러그

Claims (24)

  1. 기판 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 식각장벽으로 하여 상기 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계;
    상기 하드마스크막을 식각장벽으로 하여 상기 기판과 소자분리막을 식각하여 제2트렌치를 형성하는 단계;
    상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
    상기 하드마스크막 사이의 매립게이트 상부를 갭필하는 실링막을 형성하는 단계;
    상기 하드마스크막을 제거하여 상기 실링막 사이의 기판 표면을 노출시키는 콘택영역을 오픈시키는 단계; 및
    상기 콘택영역을 매립하는 랜딩플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 하드마스크막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 랜딩플러그는 금속막, 폴리실리콘막, 선택적에피택셜성장(SEG)을 이용한 에피택셜실리콘막과 폴리실리콘막의 적층구조 또는 선택적에피택셜성장(SEG)을 이용한 에피택셜실리콘막과 금속막의 적층구조 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
  5. 기판 상에 패드산화막과 하드마스크막이 적층된 식각장벽막을 형성하는 단계;
    상기 하드마스크막을 식각장벽으로 상기 패드산화막과 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치의 측벽에 측벽산화막과 라이너질화막을 적층하는 단계;
    상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계;
    상기 하드마스크막을 식각장벽으로 하여 상기 기판과 소자분리막을 식각하여 제2트렌치를 형성하는 단계;
    상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
    상기 하드마스크막 사이의 매립게이트 상부를 갭필하는 실링막을 형성하는 단계
    상기 하드마스크막, 패드산화막 및 측벽산화막을 제거하여 상기 실링막 사이의 기판 표면을 노출시키는 콘택영역을 오픈시키는 단계; 및
    상기 콘택영역을 매립하는 랜딩플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 하드마스크막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 하드마스크막은 폴리실리콘막과 질화막을 적층하여 형성하는 반도체장치 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 랜딩플러그는 금속막, 폴리실리콘막, 선택적에피택셜성장(SEG)을 이용한 에피택셜실리콘막과 폴리실리콘막의 적층구조 또는 선택적에피택셜성장(SEG)을 이용한 에피택셜실리콘막과 금속막의 적층구조 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 콘택영역을 오픈시키는 단계에서,
    상기 하드마스크막은 습식공정 또는 건식식각을 이용하여 제거하고, 상기 패드산화막과 측벽산화막은 습식공정을 이용하여 제거하는 반도체장치 제조 방법.
  10. 셀영역과 주변영역이 정의된 기판 상에 게이트절연막과 게이트도전막을 적층하는 단계;
    상기 게이트도전막을 하드마스크로 하여 상기 게이트절연막과 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계;
    상기 게이트도전막을 하드마스크로 하여 상기 기판과 소자분리막을 식각하여 상기 셀영역에 제2트렌치를 형성하는 단계;
    상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
    상기 게이트도전막 사이의 매립게이트 상부를 갭필하는 실링막을 형성하는 단계;
    상기 셀영역의 게이트도전막과 게이트절연막을 제거하여 상기 실링막 사이의 기판 표면을 노출시키는 콘택영역을 오픈시키는 단계; 및
    상기 콘택영역을 매립하는 랜딩플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제1트렌치를 형성하는 단계 이후에,
    상기 제1트렌치의 측벽에 측벽산화막을 형성하는 단계;
    상기 측벽산화막 상에 라이너질화막을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 측벽산화막은 상기 콘택영역을 오픈시키는 단계에서 제거하는 반도체장치 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 게이트도전막은 불순물이 도핑된 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 게이트도전막 상에 하드마스크질화막을 더 형성하는 반도체장치 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 랜딩플러그는 금속막, 폴리실리콘막, 선택적에피택셜성장(SEG)을 이용한 에피택셜실리콘막과 폴리실리콘막의 적층구조 또는 선택적에피택셜성장(SEG)을 이용한 에피택셜실리콘막과 금속막의 적층구조 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 콘택영역을 오픈시키는 단계는 상기 주변영역을 덮고 상기 셀영역을 오픈시키는 마스크를 형성한 상태에서 진행하는 반도체장치 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서,
    상기 콘택영역을 오픈시키는 단계에서,
    상기 게이트도전막은 습식공정 또는 건식식각을 이용하여 제거하고, 상기 게이트절연막은 습식공정을 이용하여 제거하는 반도체장치 제조 방법.
  18. 셀영역과 주변영역이 정의된 기판 상에 패드산화막과 하드마스크막을 적층하는 단계;
    상기 하드마스크막을 식각장벽으로 상기 패드산화막과 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계;
    상기 하드마스크막을 식각장벽으로 상기 기판과 소자분리막을 식각하여 상기 셀영역에 제2트렌치를 형성하는 단계;
    상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계;
    상기 하드마스크막 사이의 매립게이트 상부를 갭필하는 실링막을 형성하는 단계;
    상기 주변영역의 하드마스크막과 패드산화막을 제거하는 단계;
    상기 주변영역의 기판 상에 게이트절연막과 게이트도전막을 적층하는 단계;
    상기 셀영역의 하드마스크막과 패드산화막을 제거하여 상기 실링막 사이의 기판 표면을 노출시키는 콘택영역을 오픈시키는 단계; 및
    상기 콘택영역을 매립하는 랜딩플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 제1트렌치를 형성하는 단계 이후에,
    상기 측벽산화막 상에 라이너질화막을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 측벽산화막은 상기 콘택영역을 오픈시키는 단계에서 제거하는 반도체장치 제조 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 하드마스크막은 폴리실리콘막을 단독으로 사용하거나 또는 폴리실리콘막과 하드마스크질화막의 적층구조를 사용하는 반도체장치 제조 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 랜딩플러그는 금속막, 폴리실리콘막, 선택적에피택셜성장(SEG)을 이용한 에피택셜실리콘막과 폴리실리콘막의 적층구조 또는 선택적에피택셜성장(SEG)을 이용한 에피택셜실리콘막과 금속막의 적층구조 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 콘택영역을 오픈시키는 단계는 상기 주변영역을 덮고 상기 셀영역을 오픈시키는 마스크를 형성한 상태에서 진행하는 반도체장치 제조 방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서,
    상기 콘택영역을 오픈시키는 단계에서,
    상기 하드마스크막은 습식공정 또는 건식식각을 이용하여 제거하고, 상기 패드산화막은 습식공정을 이용하여 제거하는 반도체장치 제조 방법.
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