KR101929478B1 - 매립 채널 어레이를 갖는 반도체 소자 - Google Patents

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Abstract

기판 내에 형성된 제1 필드 영역, 상기 제1 필드 영역은 제1 필드 트렌치 및 상기 제1 필드 트렌치를 채우는 제1 필드 절연물을 포함하고, 상기 제1 필드 영역과 교차하고 서로 평행하게 연장하는 제2 필드 영역 및 게이트 구조체, 상기 제2 필드 영역은 제2 필드 트렌치 및 상기 제2 필드 트렌치를 채우는 제2 필드 절연물을 포함하고, 및 상기 게이트 구조체는 게이트 트렌치 및 상기 게이트 트렌치를 채우는 게이트 캡핑층을 포함하고, 및 상기 제1 필드 영역 상에 형성된 절연층을 포함하되, 상기 제2 필드 절연물의 상부 표면, 상기 게이트 캡핑층의 상부 표면, 및 상기 절연층의 상부 표면이 동일한 레벨에 위치하는 반도체 소자가 설명된다.

Description

매립 채널 어레이를 갖는 반도체 소자{Semiconductor Device Having a Buried Channel Array}
본 발명은 매립 채널 어레리를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도를 향상시키기 위하여 게이트 구조체가 기판 내에 매립된 구조의 반도체 소자가 연구되고 있다.
본 발명이 해결하고자 하는 과제는 매립 채널을 가진 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 게이트 구조체 및 필드 영역이 기판의 표면보다 돌출한 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 기판의 표면보다 돌출한 랜딩 패드들을 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 다른 표면 레벨을 갖는 필드 영역들을 가진 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자를 포함하는 메모리 모듈, 메모리 카드, 전자 시스템 및 모바일 무선 폰을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 매립 채널을 가진 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 게이트 구조체 및 필드 영역이 기판의 표면보다 돌출한 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 기판의 표면보다 돌출한 랜딩 패드들을 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 다른 표면 레벨을 갖는 필드 영역들을 가진 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 기판 내에 활성 영역을 정의하는 제1 필드 영역 및 제2 필드 영역들; 및 상기 활성 영역 및 제1 필드 영역과 교차하고 상기 제2 필드 영역과 평행하는 게이트 구조체들을 포함하고, 상기 제1 필드 영역은, 상기 기판 내에 형성된 제1 필드 트렌치; 및 상기 제1 필드 트렌치를 채우는 제1 필드 절연물을 포함하고, 상기 제2 필드 영역들은, 각각, 상기 기판 내에 형성되고 상기 제1 필드 트렌치와 교차하도록 연장하는 제2 필드 트렌치; 및 상기 제2 필드 트렌치를 채우는 제2 필드 절연물을 포함하고, 상기 게이트 구조체들은, 각각, 상기 기판 내에 상기 제1 필드 트렌치와 교차하는 게이트 트렌치; 상기 게이트 트렌치의 하부 영역을 채우는 게이트 전극; 및 상기 게이트 트렌치의 상부 영역을 채우는 게이트 캡핑층을 포함하고, 및 상기 제1 필드 절연물의 상부 표면과 상기 제2 필드 절연물의 상부 표면이 서로 다른 레벨에 위치한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 기판 내에 형성되고 하나의 활성 영역의 양 끝을 정의하도록 제1 방향으로 곧게 연장하는 적어도 두 개의 필드 영역들; 상기 기판 내에 형성되고, 상기 하나의 활성 영역과 교차하고 상기 제1 방향으로 상기 필드 영역들과 평행하게 연장하는 두 개의 게이트 구조체들; 상기 하나의 활성 영역의 표면은 상기 두 개의 게이트 구조체들에 의해 다수의 표면으로 분리되고, 상기 분리된 다수의 표면들 상에 직접적으로 형성된 랜딩 패드들을 포함하되, 상기 랜딩 패드들은, 상기 게이트 구조체들의 사이에 위치한 제1 랜딩 패드; 및 상기 필드 영역들 중 하나와 상기 게이트 구조체들 중 하나의 사이에 위치한 제2 랜딩 패드를 포함하고, 및 상기 랜딩 패드들의 수평 폭은 해당하는 아래의 상기 활성 영역의 표면들보다 넓다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 기판 내에 형성된 제1 필드 영역, 상기 제1 필드 영역은 제1 필드 트렌치 및 상기 제1 필드 트렌치를 채우는 제1 필드 절연물을 포함하고; 상기 제1 필드 영역과 교차하고 서로 평행하게 연장하는 제2 필드 영역 및 게이트 구조체, 상기 제2 필드 영역은 제2 필드 트렌치 및 상기 제2 필드 트렌치를 채우는 제2 필드 절연물을 포함하고, 및 상기 게이트 구조체는 게이트 트렌치 및 상기 게이트 트렌치를 채우는 게이트 캡핑층을 포함하고; 및 상기 제1 필드 영역 상에 형성된 절연층을 포함하되, 상기 제2 필드 절연물의 상부 표면, 상기 게이트 캡핑층의 상부 표면, 및 상기 절연층의 상부 표면이 동일한 레벨에 위치한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판 내에 활성 영역의 긴 변과 인접하는 제1 필드 영역을 형성하고, 상기 활성 영역 및 상기 제1 필드 영역과 교차하는 게이트 구조체를 형성하고, 및 상기 게이트 구조체와 평행하게 연장하는 제2 필드 영역을 형성하는 것을 포함하고, 상기 게이트 구조체를 형성하는 것은, 상기 기판 및 상기 제1 필드 영역 상에 게이트 트렌치 홀을 가진 게이트 마스크 패턴을 형성하고, 상기 게이트 마스크 패턴을 식각 마스크로 이용하여 상기 기판 내에 상기 활성 영역 및 상기 평행 필드 영역과 교차하는 게이트 트렌치를 형성하고, 및 상기 게이트 트렌치를 채우는 게이트 캡핑층을 형성하되, 상기 게이트 캡핑층은 상기 활성 영역의 표면 보다 돌출하도록 상기 게이트 트렌치 홀을 채우는 것을 포함하고, 상기 제2 필드 영역을 형성하는 것은, 상기 게이트 마스크 패턴의 상부를 부분적으로 리세스하여 상기 게이트 캡핑층의 상부 측면을 노출시키고, 상기 노출된 게이트 캡핑층의 상부 측면 및 상기 리세스된 게이트 마스크 패턴 상에 스페이서 마스크 패턴을 형성하고, 상기 스페이서 마스크 패턴을 식각 마스크로 이용하여 상기 활성 영역의 일부를 식각하여 상기 기판 내에 제2 필드 트렌치를 형성하고, 및 상기 제2 필드 트렌치를 채우는 제2 필드 절연물을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판 상에 상기 기판의 표면을 선택적으로 노출하는 게이트 트렌치 홀들을 갖는 게이트 마스크 패턴을 형성하고, 상기 게이트 마스크 패턴을 식각 마스크로 상기 노출된 기판의 표면을 식각하여 상기 기판 내에 제1 방향으로 평행하게 연장하는 제1 및 제2 게이트 트렌치들을 형성하고, 상기 제1 및 제2 게이트 트렌치들을 채우고 상기 기판의 상기 표면 상으로 돌출하여 상기 게이트 트렌치 홀들을 채우는 는 제1 및 제2 게이트 캡핑층들을 형성하고, 상기 게이트 마스크 패턴의 상부 표면을 상기 제1 및 제2 게이트 캡핑층들의 측면들이 부분적으로 노출되도록 리세스하고, 상기 노출된 제1 및 제2 게이트 캡핑층들의 측면들 상에 스페이서 마스크 패턴을 형성하되, 상기 스페이서 마스크 패턴은 상기 제1 및 제2 게이트 캡핑층들의 사이의 상기 게이트 마스크 패턴의 상기 상부 표면들을 선택적으로 노출시키고, 상기 스페이서 마스크 패턴을 식각 마스크로 상기 노출된 게이트 마스크 패턴 및 그 하부의 상기 기판을 식각하여 상기 제1 및 제2 게이트 트렌치들과 평행하는 필드 트렌치를 형성하고, 및 상기 필드 트렌치를 채우는 필드 절연물을 형성하되, 상기 제1 및 제2 게이트 캡핑층들의 상부 표면들과 상기 필드 절연물의 상부 표면을 동일한 레벨에 위치시키고, 상기 게이트 마스크 패턴을 제거하여 상기 제1 및 제2 게이트 캡핑층들 및 상기 필드 절연물에 의해 정의된 상기 기판의 상기 표면을 노출시키고, 및 상기 노출된 기판의 상기 표면 상에 전도성 랜딩 패드들을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판 내에 제1 필드 영역을 형성하되, 상기 제1 필드 영역의 표면은 상기 기판의 표면과 실질적으로 동일한 표면을 갖는 제1 필드 절연물을 포함하고, 상기 기판 내에 상기 제1 필드 영역과 교차하도록 제1 방향으로 연장하는 게이트 구조체를 형성하되, 상기 게이트 구조체는 상기 기판의 상기 표면 상으로 돌출한 게이트 캡핑층을 포함하고, 상기 기판 내에 상기 제1 필드 영역과 교차하고 상기 게이트 구조체와 평행하게 연장하도록 제2 필드 영역을 형성하되, 상기 제2 필드 영역은 상기 기판의 표면 상으로 돌출한 제2 필드 절연물을 포함하고, 및 상기 게이트 캡핑층과 상기 제2 필드 절연물 사이의 상기 기판의 상기 표면 상에 전도성 랜딩 패드를 형성하되, 상기 게이트 캡핑층, 상기 제2 필드 절연물, 및 상기 전도성 랜딩 패드의 상부 표면들은 동일한 레벨에 위치하는 것을 포함한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자는 정렬 마진이 크고, 전도성 구성 요소들의 전기적 저항이 낮고 분리가 우수하다. 포토리소그래피 공정을 추가하지 않고 자기 정렬 방법을 이용하여 패턴이 형성될 수 있으므로 제품 단가가 낮아지고 생산성이 높아진다. 기타 본 발명의 다양한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이다.
도 2a 내지 7b는 본 발명의 기술적 실시예들의 다양한 실시예들에 의한 반도체 소자들(20A-20F)을 개략적으로 도시한 도면들이다. 예를 들어, 도 1의 I-I', II-II', 또는 III-III' 방향을 따라 취한 종단면도들이다.
도 8a 내지 8d는 본 발명의 다양한 실시예들에 의한 반도체 소자들을 제조하는 방법들을 설명하는 플로우 차트들이다.
도 9a 및 9b 내지 33a 및 33b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도 1의 I-I'및 II-II'를 따라 절단한 종단면도들이다.
도 34a 및 34b 내지 42a 및 42b는 본 발명의 기술적 사상의 다양한 실시예에 의한 반도체 소자들을 제조하는 방법들을 설명하는 도 1의 I-I'및 II-II'를 따라 절단한 종단면도들이다.
도 43a 및 43b는 본 발명의 기술적 사상의 다양한 실시예에 의한 반도체 소자들을 제조하는 방법들을 설명하는 도 1의 III-III'을 따라 절단한 종단면도들이다.
도 44a 및 44b는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들을 개략적으로 도시한 레이아웃들이고, 도 45a 및 내지 45f는 도 44a의 IV-IV'방향을 따라 취한 종단면도들이고, 도 46a 내지 46f는 도 44b의 V-V'방향을 따라 취한 종단면도들이다.
도 47a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 메모리 모듈이고, 도 47b는 메모리 카드이고, 도 47c 및 47d는 전자 시스템들이고, 및 47e는 모바일 무선 폰을 개념적으로 도시한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일한 구성 요소 또는 기능적으로 유사한 구성 요소들을 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 도 2a 및 2b 내지 7은 도 1a 의 I-I' 및 도 1b의 III-III' 방향으로 절단한 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들의 개략적인 종단면도들이다. 도 2a 및 2b 내지 7에 도시된 반도체 소자들(20A-20F)은 전체적인 구성 요소들의 공통적인 특징들을 개략적으로 도시한 것이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A)는 활성 영역들(105)을 정의하는 평행 필드 영역들(110) 및 교차 필드 영역들(120), 교차 필드 영역(120)과 평행하고 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하는 게이트 구조체들(200), 및 활성 영역들(105)과 중첩하는 랜딩 패드들(350)을 포함할 수 있다. 랜딩 패드들(350)은 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370)을 포함할 수 있다.
평행 필드 영역들(110)은 활성 영역들(105)이 늘어진 방향과 동일한 방향으로 평행하게 연장할 수 있다. 예를 들어, 평행 필드 영역들(110)은 제1 방향으로는 활성 영역들(105)과 교번하도록 평행하고, 제2 방향으로는 사선형태로로 연장할 수 있고, 및 제3 방향으로는 직선 형태로 연장할 수 있다. 교차 필드 영역들(120)은 제1 방향으로 직선 형태로 연장할 수 있다. 평행 필드 영역들(110)과 교차 필드 영역들(120)은 사각으로 교차할 수 있다.
활성 영역들(105)은 평행 필드 영역들(110) 및 교차 필드 영역들(120)에 의해 제3 방향으로 늘어진(elongated) 바(bar) 모양을 가질 수 있고, 섬(island) 형태로 배열될 수 있다. 예를 들어, 평행 필드 영역들(110)은 활성 영역들(105)의 짧은 변들을 정의하고 긴 변들과 인접할 수 있고, 교차 필드 영역들(120)은 활성 영역들(105)의 긴 변들을 정의하고 짧은 변들과 인접할 수 있다. 본 실시예에서, 평행 및 교차라는 용어는 활성 영역들(105)이 늘어진 방향에 따라 정의될 수 있다. 예를 들어, 평행 필드 영역들(110)은 활성 영역들(105)이 늘어진 방향과 같은 방향으로 연장할 수 있고, 교차 필드 영역들(120)은 활성 영역들(105)이 늘어진 방향과 사각으로 교차하는 방향으로 연장할 수 있다.
두 개의 게이트 구조체들(200)이 하나의 활성 영역(105)과 교차할 수 있다. 게이트 구조체들(200)에 의해 분리, 정의된 활성 영역들(105) 상에 각각 분리된 모양의 랜딩 패드들(350)이 형성될 수 있다. 예를 들어, 두 게이트 구조체들(200)의 사이의 활성 영역(105) 상에 비트 라인 컨택 랜딩 패드(360)가 형성될 수 있다. 게이트 구조체(200)와 교차 필드 영역(120)의 사이의 활성 영역(105) 상에 스토리지 컨택 랜딩 패드(370)가 형성될 수 있다.
비트 라인 컨택 플러그(450)가 비트 라인 컨택 랜딩 패드(360)와 수직으로 중첩하도록 배열될 수 있다. 비트 라인 스택(510)이 비트 라인 컨택 랜딩 패드(360) 및 비트 라인 컨택 플러그(450)와 중첩하고 제2 방향으로 연장하도록 배열될 수 있다. 비트 라인 스택(510)은 활성 영역들(105) 및 평행 필드 영역들(110)과 사각으로 교차하고, 및 교차 필드 영역들(120)과 수직으로 교차할 수 있다. 제2 방향으로 인접하는 비트 라인 컨택 랜딩 패드들(360) 및 비트 라인 컨택 플러그들(450)은 가상적인 일 직선 상에 배열될 수 있다. 레이아웃 상에서 비트 라인 스택(510)은 스토리지 컨택 랜딩 패드(370)의 일부와 중첩할 수 있다.
도 2a 내지 7b는 본 발명의 기술적 실시예들의 다양한 실시예들에 의한 반도체 소자들(20A-20H)을 개략적으로 도시한 도면들이다. 예를 들어, 도 2a 내지 6b는 도 1의 I-I' 및 II-II' 방향을 따라 취한 종단면도들이고, 도 7a 및 7b는 도 1의 III-III '방향을 따라 취한 종단면도들이다.
도 2a 및 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20A)는, 활성 영역(105)을 정의하도록 기판(100)의 내부에 형성된 필드 영역들(110, 120), 게이트 구조체들(200), 및 기판(100) 상에 형성된 비트 라인 구조체들(500)을 포함한다. 반도체 소자(20A)는 랜딩 패드들(350), 비트 라인 컨택 플러그들(450), 및/또는 스토리지 컨택 플러그들(650)을 더 포함할 수 있다.
필드 영역들(110, 120)은 평행 필드 영역(110) 및 교차 필드 영역(120)을 포함할 수 있다. 평행 필드 영역(110)은 평행 필드 트렌치(111)의 내벽 및 저면 상에 형성된 평행 필드 라이너(112), 및 평행 필드 트렌치(111)를 채우도록 평행 필드 라이너(112) 상에 형성된 평행 필드 절연물(115)을 포함할 수 있다. 평행 필드 라이너(112)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있고, 평행 필드 절연물(115)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 평행 필드 라이너(112)는 열 산화 또는 라디칼 산화된 실리콘 산화물을 포함할 수 있다. 평행 필드 절연물(115)의 상부 표면은 기판(100)의 표면과 실질적으로 동일하거나 유사할 수 있다. 교차 필드 영역(120)은 교차 필드 트렌치(121)의 내벽 및 저면 상에 형성된 교차 필드 라이너(122), 및 교차 필드 트렌치(121)를 채우도록 교차 필드 라이너(122) 상에 형성된 교차 필드 절연물(125)을 포함할 수 있다. 교차 필드 트렌치(121)와 평행 필드 트렌치(111)가 교차하는 부분은 트렌치가 보다 더 깊게 리세스될 수 있다. 교차 필드 라이너(122)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있고, 교차 필드 절연물(125)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 예를 들어, 교차 필드 라이너(122)는 열 산화된 실리콘 산화물(oxidized silicon), 라디칼 산화된 실리콘 산화물, 및/또는 원자층 증착된 실리콘 산화물을 포함할 수 있고, 및 교차 필드 절연물(125)은 실리콘 질화물을 포함할 수 있다. 평행 필드 영역(110) 내에 형성된 교차 필드 트렌치(121)의 내벽 상에는 교차 필드 라이너(122)가 형성되지 않을 수 있다. 예를 들어, 평행 필드 영역(110) 내에서는 평행 필드 절연물(115)과 교차 필드 절연물(125)이 직접적으로 접촉할 수 있다. 교차 필드 절연물(125)은 기판(100) 상으로 돌출할 수 있다. 예를 들어, 교차 필드 절연물(125)의 상부 표면은 평행 필드 절연물(115)의 상부 표면보다 높은 레벨에 위치할 수 있다. 활성 영역(105) 상에서, 교차 필드 절연물(125)의 기판(100) 상으로 돌출한 부분의 수평 폭은, 교차 필드 절연물(125)의 기판(100) 내에 매립된 부분의 최대 수평 폭보다 좁을 수 있다. 평행 필드 영역(110) 상에서, 교차 필드 절연물(125)의 기판(100) 상으로 돌출한 부분의 수평 폭은, 교차 필드 절연물(125)의 기판(100) 내에 매립된 부분의 수평 폭과 실질적으로 동일하거나 유사할 수 있다. 예를 들어, 평행 필드 영역(110) 상에서, 교차 필드 절연물(125)의 기판(100) 상으로 돌출한 부분의 측면과 교차 필드 절연물(125)의 기판(100) 내에 매립된 부분의 측면은 수직으로 정렬할 수 있다.
게이트 구조체들(200)이 기판(100) 내에 교차 필드 영역들(120)과 평행하도록 형성될 수 있다. 두 개의 게이트 구조체들(200)이 하나의 활성 영역(105) 내에 형성될 수 있다. 활성 영역(105) 내에서, 게이트 구조체들(200)은 게이트 트렌치들(210), 게이트 트렌치들(210)의 내벽들 및 저면들 상에 컨포멀하게 형성된 게이트 절연층들(220), 및 게이트 트렌치들(210)의 하부 영역을 채우는 게이트 전극들(240)을 포함할 수 있다. 예를 들어, 게이트 절연층(220)은 열 산화된 실리콘(thermally oxidized silicon) 또는 라디칼 산화된 실리콘을 포함할 수 있다. 활성 영역(105) 내에서, 게이트 구조체들(200)은 게이트 절연층들(220)과 게이트 전극들(240)의 사이에 형성된 게이트 배리어 층들(230)을 더 포함할 수 있다. 게이트 배리어 층들(230)은 게이트 전극들(240)의 외부 표면을 감쌀 수 있다. 평행 필드 영역(110) 내에서, 게이트 구조체들(200)은 게이트 절연층들(220)이 생략되거나 무시될 수 있다. 예를 들어, 게이트 트렌치들(210)의 하부 영역을 채우도록 게이트 배리어 층(230) 및 게이트 전극들(240)이 형성될 수 있다. 예를 들어, 게이트 배리어 층(230)이 평행 필드 절연물(115)과 직접적으로 접촉할 수 있다. 게이트 트렌치(210)는 교차 필드 트렌치(121) 보다 얕을 수 있다. 게이트 트렌치들(210)은 평행 필드 영역(110) 내에서, 활성 영역(105) 내에서 보다 깊을 수 있다. 게이트 전극(240)의 상부 표면은 게이트 트렌치(210)의 절반 보다 낮게 위치할 수 있다. 게이트 전극들(240)의 상부 표면들은 활성 영역(105) 및 평행 필드 영역(110) 내에서 실질적으로 동일하거나 유사할 수 있다. 게이트 전극들(240)의 하단부들은 평행 필드 영역(110) 내에서 활성 영역(105)에서보다 낮은 레벨에 위치할 수 있다. 예를 들어, 게이트 전극들(240)은 활성 영역(105) 내에서보다 평행 필드 영역(110) 내에서 수직 높이가 클 수 있다. 게이트 구조체들(200)은 게이트 트렌치들(210)의 상부 영역들을 채우도록 게이트 전극들(240) 상에 형성된 게이트 캡핑층들(250)을 포함할 수 있다. 게이트 캡핑층들(250)의 상부들은 기판(100)의 표면 및 평행 필드 절연물(115)의 표면보다 높게 돌출할 수 있다. 활성 영역(105)에서 게이트 캡핑층(250)의 기판(100) 상으로 돌출한 부분의 수평 폭은 기판(100) 내에 매립된 부분의 최대 수평 폭보다 좁을 수 있다. 평행 필드 영역(110)에서, 게이트 캡핑층(250)의 평행 필드 절연물(115) 상으로 돌출한 부분의 수평 폭은 평행 필드 절연물(115) 내에 매립된 부분의 최대 수평 폭과 실질적으로 같거나 클 수 있다. 게이트 캡핑층들(250)의 상부 표면들은 활성 영역(105) 및 평행 필드 영역(110) 상에서 실질적으로 동일한 레벨에 위치할 수 있다. 게이트 캡핑층들(250)은 실리콘 질화물을 포함할 수 있다.
랜딩 패드들(350)이 활성 영역(105)의 기판(100)의 표면 상에 형성될 수 있다. 랜딩 패드들(350)은 비트 라인 컨택 랜딩 패드(360) 및 스토리지 컨택 랜딩 패드(370)를 포함할 수 있다. 예를 들어, 비트 라인 컨택 랜딩 패드(360)는 게이트 구조체들(200)의 사이에 노출된 기판(100)의 표면 상에 직접적으로 형성될 수 있다. 스토리지 컨택 랜딩 패드(370)는 하나의 게이트 구조체(200)과 인접한 교차 필드 영역(120) 사이에 노출된 기판(100)의 표면 상에 직접적으로 형성될 수 있다. 비트 라인 컨택 랜딩 패드(360)와 양 옆의 스토리지 컨택 랜딩 패드들(370)은 게이트 캡핑층(250)에 의하여 분리, 이격될 수 있다. 비트 라인 컨택 랜딩 패드(360)의 양 측면은 게이트 캡핑층(250)의 측면과 직접적으로 접촉할 수 있다. 인접하는 스토리지 컨택 랜딩 패드들(370)은 교차 필드 절연물(125)에 의하여 분리, 이격될 수 있다. 스토리지 컨택 랜딩 패드들(370)의 일 측면은 게이트 캡핑층(250)의 측면과 직접적으로 접촉할 수 있고, 타 측면은 교차 필드 절연물(125)의 측면과 직접적으로 접촉할 수 있다. 랜딩 패드들(350)은 접촉하는 기판(100)의 표면보다 넓은 하부 면을 가질 수 있다. 예를 들어, 비트 라인 컨택 랜딩 패드들(360)의 하부 표면들의 일부는 게이트 절연층(220) 및/또는 게이트 캡핑층들(250)과 직접적으로 접촉할 수 있다. 스토리지 컨택 랜딩 패드들(370)의 하부 표면들의 일부는 게이트 절연층들(220) 게이트 캐핑층들(250), 교차 필드 라이너(122), 및 교차 필드 절연물(125)과 직접적으로 접촉할 수 있다. 활성 영역(105) 상에서, 랜딩 패드들(350), 게이트 캡핑층들(250), 및/또는 교차 필드 절연물들(125)의 상부 표면들을 실질적으로 동일하거나 유사한 레벨에 위치할 수 있다. 랜딩 패드들(350)은 전도성 물질을 포함할 수 있다. 예를 들어, 랜딩 패드들(350)은 도핑된 단결정 실리콘 또는 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 캡핑층들(250) 및/또는 교차 필드 절연물들(125)에 의해 분리된 평행 필드 영역(110)의 표면 상에 패드 절연층(130), 버퍼 절연층(140), 및 랜딩 패드 절연층(330)이 형성될 수 있다. 평행 필드 영역(110) 상에서 랜딩 패드 절연층(330)의 상부 표면은 인접한 게이트 캡핑층(250) 및/또는 교차 필드 절연물(125)의 상부 표면과 실질적으로 동일하거나 유사한 레벨에 위치할 수 있다. 패드 절연층(130)은 실리콘 산화물을 포함할 수 있고, 버퍼 절연층(140)은 실리콘 질화물을 포함할 수 있고, 및 랜딩 패드 절연층(330)은 실리콘 질화물을 포함할 수 있다. 패드 절연층(130)이 실리콘 산화물을 포함하는 경우, 패드 절연층(130)과 평행 필드 절연물(115)의 경계면이 사라질 수 있다.
활성 영역(105) 상에서 랜딩 패드들(350), 게이트 캡핑층들(250) 및/또는 교차 필드 절연물들(125)의 상부에 하부 층간 절연층(410)이 형성될 수 있다. 평행 필드 영역(110) 상에서, 하부 층간 절연층(410)은 랜딩 패드 절연층들(330), 게이트 캡핑층들(250) 및/또는 교차 필드 절연물들(125)의 상부에 형성될 수 있다. 하부 층간 절연층(410)은 실리콘 산화물을 포함할 수 있다.
하부 층간 절연층(410)을 수직으로 관통하여 비트 라인 컨택 랜딩 패드(360)와 직접적으로 접촉하는 비트 라인 컨택 플러그(450)가 형성될 수 있다. 비트 라인 컨택 플러그(450)의 상부 표면은 하부 층간 절연층(410)의 상부 표면과 실질적으로 동일하거나 유사할 수 있다. 비트 라인 컨택 플러그(450)는 전도성 물질을 포함할 수 있다. 예를 들어, 도핑된 단결정 실리콘, 도핑된 다결정 실리콘, 금속 실리사이드 또는 금속을 포함할 수 있다. 비트 라인 컨택 플러그(450)의 하면은 비트 라인 컨택 랜딩 패드(360)의 표면 보다 낮게 위치할 수 있다. 예를 들어, 비트 라인 컨택 플러그(450)의 상면이 리세스될 수 있고 비트 라인 컨택 플러그(450)의 하부는 아래쪽으로 돌출할 수 있다.
활성 영역(105) 상에서, 하부 층간 절연층(410) 및 비트 라인 컨택 플러그(450) 상에 비트 라인 구조체(500)가 형성될 수 있다. 평행 필드 영역(110) 상에서, 하부 층간 절연층(410) 및 교차 필드 절연물(125) 상에 비트 라인 구조체(500)가 형성될 수 있다. 비트 라인 구조체(500)는 비트 라인 스택(510) 및 비트 라인 스페이서(550)를 포함할 수 있다. 비트 라인 스페이서(550)는 비트 라인 스택(510)의 측면들 상에 형성될 수 있다. 비트 라인 스페이서(550)는 비트 라인 스택(510)의 상면을 덮을 수도 있다. 비트 라인 스택(510)은 비트 라인 컨택 플러그(450) 및/또는 하부 층간 절연층(410) 상에 직접적으로 형성된 비트 라인 배리어 층(520), 비트 라인 배리어 층(520) 상의 비트 라인 전극(530), 및 비트 라인 전극(530) 상의 비트 라인 캡핑층(540)을 포함할 수 있다. 비트 라인 배리어 층(520), 비트 라인 전극(530), 및 비트 라인 캡핑층(540)의 측면들은 수직으로 정렬될 수 있다. 비트 라인 배리어 층(520)은 예를 들어, 금속 실리사이드 또는 Ti, TiN, Ta, TaN, TiW 또는 기타 다양한 배리어 금속을 포함할 수 있다. 비트 라인 전극(530)은 예를 들어, W, Al 또는 Cu 같은 금속을 포함할 수 있다. 비트 라인 캡핑층(540)은 예를 들어 실리콘 질화물 같이 하부 층간 절연층(410)보다 치밀한 물질을 포함할 수 있다. 도 1을 더 참조하여, 비트 라인 스택(510)이 사선으로 취해진 종단면이라는 것을 의미하기 위하여 비트 라인 스택(510) 및 비트 라인 스페이서(550)의 측면들이 점선으로 도시되었다.
반도체 소자(20A)는 하부 층간 절연층(410)의 상면, 비트 라인 구조체(500)들의 측면들 상에 상부 층간 절연층(430)을 더 포함할 수 있다. 상부 층간 절연층(430)은 비트 라인 구조체들(500)의 상면을 덮을 수도 있다. 상부 층간 절연층(430)은 실리콘 산화물을 포함할 수 있다.
반도체 소자(20A)는 상부 층간 절연층(430)을 수직으로 관통하여 스토리지 컨택 랜딩 패드들(370)과 접촉하는 스토리지 컨택 플러그들(650)을 더 포함할 수 있다. 스토리지 컨택 플러그들(650)은 비트 라인 스페이서(550)와 접촉할 수 있다. 스토리지 컨택 플러그(650)들은 도핑된 실리콘, 금속 실리사이드, 또는 금속 같은 전도체를 포함할 수 있다. 예를 들어, 스토리지 컨택 플러그(650)는 다결정 실리콘 또는 단결정 실리콘을 포함할 수 있다.
본 실시예에 의한 반도체 소자(20A)는 기판(100) 상으로 돌출한 게이트 캡핑층(250) 및 교차 필드 절연물(125)을 포함할 수 있다. 기판(100) 상에 형성된 랜딩 패드들(350)이 게이트 캡핑층(250) 및 교차 필드 절연물(125)에 의하여 분리, 이격될 수 있다. 예를 들어, 게이트 캡핑층(250)이 비트 라인 컨택 랜딩 패드(360)와 스토리지 컨택 랜딩 패드(370)를 분리할 수 있고, 교차 필드 절연물(125)이 스토리지 컨택 랜딩 패드들(370)을 분리할 수 있다. 게이트 캡핑층(250) 및 교차 필드 절연물(125)은 하부 층간 절연층(410) 보다 치밀한 물질을 포함할 수 있다. 따라서, 게이트 캡핑층(250) 및 교차 필드 절연물(125)은 랜딩 패드들(350)을 노출시키거나 패터닝하기 위한 공정들에서 인접한 랜딩 패드들(350)은 전기적 및/또는 물리적으로 분리된 상태를 유지시킬 수 있다. 예를 들어, 비트 라인 컨택 플러그(450)를 형성하기 위하여 하부 층간 절연층(410)을 수직으로 관통하여 비트 라인 컨택 랜딩 패드(360)를 노출하는 컨택 홀을 형성하는 공정에서, 오정렬이 되어도 인접한 스토리지 컨택 랜딩 패드들(370)로 컨택 홀이 확장되지 않도록 게이트 캡핑층(250)이 방어막의 역할을 할 수 있다. 다른 실시예에서, 하부 층간 절연층(410)을 수직으로 관통하여 스토리지 컨택 랜딩 패드(370)를 노출하는 공정에서, 오정렬이 되어도 인접한 비트 라인 컨택 랜딩 패드(360) 또는 다른 스토리지 컨택 랜딩 패드(370)로 컨택 홀이 확장하지 않도록 게이트 캡핑층(250) 또는 교차 필드 절연물(125)이 방어막의 역할을 할 수 있다.
도 3a 및 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20B)는, 기판(100)의 내부에 형성된 교차 필드 영역들(120) 및 게이트 구조체들(200), 및 기판(100) 상에 형성된 랜딩 패드들(350) 및 비트 라인 구조체들(500)을 포함하고, 게이트 구조체들(200)은 상부 표면들 또는 상단부들이 비트 라인 컨택 랜딩 패드들(360)의 상부 표면들보다 낮고 하부 표면들보다 높은 레벨에 위치한 게이트 캡핑층들(250)을 포함할 수 있다. 또는, 비트 라인 컨택 랜딩 패드들(360)의 상부 표면들이 게이트 캡핑층들(250)의 상부 표면들 보다 높은 레벨에 위치할 수 있다. 교차 필드 영역들(120)은 상부 표면들 또는 상단부들이 스토리지 컨택 랜딩 패드들(370)의 상부 표면들보다 낮고 하부 표면들보다 높은 레벨에 위치한 교차 필드 절연물들(125)을 포함할 수 있다. 랜딩 패드들(350)의 사이의 게이트 캡핑층(250) 및/또는 교차 필드 절연물(125)의 상면 상에는 하부 층간 절연층(410) 또는 별도의 절연물이 채워질 수 있다.
도 4a 및 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20C)는, 기판(100)의 내부에 형성된 교차 필드 영역들(120) 및 게이트 구조체들(200), 및 기판(100) 상에 형성된 랜딩 패드들(350) 및 비트 라인 구조체들(500)을 포함하고, 게이트 구조체들(200)은 상부 표면들 또는 상단부들이 기판(100)의 표면 또는 비트 라인 컨택 랜딩 패드들(360)의 하부 표면과 실질적으로 동일하거나 유사한 레벨에 위치한 게이트 캡핑층들(250)을 포함할 수 있다. 교차 필드 영역들(120)은 상부 표면들 또는 상단부들이 기판(100)의 표면 또는 스토리지 컨택 랜딩 패드들(370)의 하부 표면들과 실질적으로 동일하거나 유사한 레벨에 위치한 교차 필드 절연물들(125)을 포함할 수 있다. 랜딩 패드들(350)의 사이의 게이트 캡핑층(250) 및/또는 교차 필드 절연물(125)의 상면 상에는 하부 층간 절연층(410) 또는 별도의 절연물이 채워질 수 있다. 도 4b를 더 참조하면, 평행 필드 영역(110) 상에서 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부 표면들은 패드 절연층(130)의 상부 표면보다 낮은 레벨에 위치할 수 있다. 예를 들어, 하부 층간 절연층(410)이 패드 절연층(130)과 직접적으로 접촉할 수 있다. 평행 필드 영역(110) 상에서, 패드 절연층(130)이 제거될 수도 있다. 예를 들어, 평행 필드 절연물(115)과 하부 층간 절연층(410)이 직접적으로 접촉할 수 있다.
도 5a 및 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20D)는, 기판(100)의 내부에 형성된 교차 필드 영역들(120), 게이트 구조체들(200), 및 기판(100) 상에 형성된 랜딩 패드들(350), 및 비트 라인 구조체들(500)을 포함하고, 게이트 캡핑층들(250)의 상부 표면들 및/또는 교차 필드 절연물들(125)의 상부 표면들이 기판(100)의 표면 보다 낮은 레벨에 위치할 수 있다. 예를 들어, 하부 층간 절연층(410)이 게이트 트렌치들(210) 및/또는 교차 필드 트렌치들(121)의 최상부 영역의 일부를 채울 수 있다. 하부 층간 절연층(410)이 랜딩 패드들(350)의 하부 표면보다 낮은 영역에 형성될 수 있다. 예를 들어, 하부 층간 절연층(410)이 랜딩 패드들(350)의 하부 표면과 접촉할 수 있다. 도 5b를 더 참조하면, 평행 필드 영역(110) 상에서 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부 표면들은 기판(100)의 상부 표면보다 낮은 레벨에 위치할 수 있다. 예를 들어, 하부 층간 절연층(410)이 게이트 캡핑층(250) 및/또는 교차 필드 절연물(125)의 상부에서 평행 필드 절연물(115)와 접촉할 수 있다. 평행 필드 영역(110) 상에서, 패드 절연층(130)이 제거될 수도 있다.
도 3a 내지 5b를 참조하여 설명된 반도체 소자들(20B-20D)은 랜딩 패드들(350)의 사이에 부분적 또는 전체적으로 하부 층간 절연층(410) 또는 별도의 절연물이 형성될 수 있다. 하부 층간 절연층(410) 또는 별도의 절연층이 게이트 캡핑층들(250) 또는 교차 필드 절연물들(125)보다 상대적으로 낮은 유전율을 갖는 경우, 랜딩 패드들(350) 사이의 기생 커패시턴스, 누설 전류, 전류 소모 등이 낮아지고 RC 지연 등이 방지 또는 완화될 수 있다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20E)는, 기판(100)의 내부에 형성된 교차 필드 영역들(120), 게이트 구조체들(200), 및 기판(100) 상에 형성된 랜딩 패드들(350), 및 비트 라인 구조체들(500)을 포함하고, 게이트 구조체들(200)은 기판(100) 상으로 돌출하여 게이트 트렌치(210)의 내벽 또는 게이트 절연층(220)과 수직으로 정렬하는 부분을 갖는 게이트 캡핑층(250)을 포함할 수 있다. 또는, 교차 필드 영역(120)은 교차 필드 트렌치(121)의 기판(100) 상으로 돌출하여 교차 필드 트렌치(121)의 내벽 또는 교차 필드 절연층(122)과 수직으로 정렬하는 부분을 갖는 교차 필드 절연물(125)울 포함할 수 있다.
본 실시예에 의한 반도체 소자(20E)는 상대적으로 수평 폭이 넓은 게이트 캡핑층들(250) 및 교차 필드 절연물(125)을 포함하므로 랜딩 패드들(350)을 노출시키거나 패터닝하기 위한 공정들에서, 보다 안정적으로 랜딩 패드들(350)을 전기적 및/또는 물질적으로 보호하고 분리할 수 있다. 정렬 마진이 커지므로 반도체 소자(20E)를 제조하는 공정이 안정화될 수 있다. 랜딩 패드들(350) 간의 거리가 상대적으로 멀어질 수 있으므로 랜딩 패드들(350) 간의 기생 커패시턴스가 낮아질 수 있다.
도 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20F)는, 기판(100)의 내부에 형성된 교차 필드 영역들(120), 게이트 구조체들(200), 및 기판(100) 상에 형성된 랜딩 패드들(350), 및 비트 라인 구조체들(500)을 포함하고, 비트 라인 구조체들(500)은 다층의 비트 라인 배리어 층(520)을 포함할 수 있다. 예를 들어, 비트 라인 배리어 층(520)은 하부 금속 실리사이드 층(521), 배리어 금속층(522), 및 상부 금속 실리사이드 층(523)을 포함할 수 있다. 하부 금속 실리사이드 층(521)은 비트 라인 컨택 플러그(450) 및/또는 하부 층간 절연층(410)의 상면들과 직접적으로 접촉할 수 있다. 하부 금속 실리사이드 층(521)은 예를 들어, WSi, TiSi, NiSi, CoSi, 기타 다양한 금속 실리사이드를 포함할 수 있다. 배리어 금속층(522)은 예를 들어, Ti, TiN, Ta, TaN, TiW 등을 포함할 수 있다. 상부 금속 실리사이드 층(523)은 예를 들어, WSi, TiSi, NiSi 등을 포함할 수 있다. 하부 금속 실리사이드 층(521) 및 상부 금속 실리사이드 층(523)은 비트 라인 스택(510)의 접착력을 개선시킬 수 있다. 예를 들어, 비트 라인 컨택 플러그(450), 하부 층간 절연층(410), 및/또는 비트 라인 전극(530)과 비트 라인 배리어 층(520)의 접착력이 개선될 수 있다.
하부 금속 실리사이드 층(521)는 비트 라인 컨택 플러그(450) 및 하부 층간 절연층(410)과 비트 라인 배리어 층(522)의 접착력을 증가시킬 수 있다. 상부 금속 실리사이드 층(523)은 비트 라인 배리어 층(522)과 비트 라인 전극(530)의 접착력을 증가시킬 수 있다.
도 1 및 7a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20G)는, 활성 영역들(105)을 정의하는 평행 필드 영역들(110)상에 형성된 랜딩 패드 절연층들(330)을 포함할 수 있다. 랜딩 패드 절연층들(330)은 기판(100) 내에 매립된 평행 필드 절연물(150)의 수평 폭보다 좁은 수평 폭을 가질 수 있다. 평행 필드 절연물들(115)과 랜딩 패드 절연층들(330) 사이에 패드 절연층(130) 및 버퍼 절연층(140)이 개재될 수 있다. 비트 라인 컨택 플러그들(450)은 상부 수평 폭이 좁고 하부 수평 폭이 넓을 수 있다. 예를 들어, 비트 라인 컨택 플러그들(450)의 측면들은 테이퍼질 수 있다. 비트 라인 컨택 플러그들(450)의 상부는 비트 라인 스택(510)과 수직적으로 정렬될 수 있다. 비트 라인 컨택 플러그(450)의 하면은 비트 라인 컨택 랜딩 패드(360)의 표면 보다 낮게 위치할 수 있다. 예를 들어, 비트 라인 컨택 플러그(450)의 상면이 리세스될 수 있고 비트 라인 컨택 플러그(450)의 하부는 아래쪽으로 돌출할 수 있다. 비트 라인 컨택 플러그(450)의 측면들 상에 보호막(451)이 형성될 수 있다. 예를 들어, 비트 라인 컨택 플러그(450)과 게이트 스페이서(550) 사이에 보호막(451)이 개재될 수 있다. 보호막(451)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 보호막(451)은 비트 라인 컨택 플러그(451)의 표면이 산화되어 형성될 수 있다. 게이트 스페이서(550)는 랜딩 패드 절연층(330)과 직접적으로 접촉할 수 있다.
도 1 및 7b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20H)는, 테이퍼진 측벽을 갖는 비트 라인 컨택 랜딩 패드들(360)을 포함할 수 있다. 비트 라인 컨택 랜딩 패드(360)의 테이퍼진 측면 상에 보호막(451)이 연장될 수 있다. 예를 들어, 비트 라인 컨택 랜딩 패드들(360)과 게이트 스페이서(550) 사이에 보호막(451)이 연장, 형성될 수 있다. 비트 라인 랜딩 패드들(360)의 상부는 비트 라인 컨택 플러그(450)와 수직적으로 정렬된 측면을 가질 수 있다. 게이트 스페이서(550)는 랜딩 패드 절연층(330), 버퍼 절연층(140), 패드 절연층(130), 또는 평행 필드 절연물(115)과 직접적으로 접촉할 수 있다. 예를 들어, 도 7b에서, 랜딩 패드 절연층(330), 버퍼 절연층(140), 및/또는 패드 절연층(130)이 선택적으로 제거, 생략될 수 있다.
도 7a 및 7b에서, 비트 라인 컨택 플러그들(450) 및/또는 비트 라인 컨택 랜딩 패드들(360)이 과도하게 식각되거나, 포토리소그래피 공정에서 오정렬이 발생하더라도, 보호막(451) 및/또는 게이트 스페이서(550)가 비트 라인 컨택 플러그들(450) 및/또는 비트 라인 컨택 랜딩 패드들(360)의 표면들을 덮으므로 인접한 다른 전도성 구성 요소들, 예를 들어, 스토리지 컨택 플러그(650) 등과 전기적으로 충분히 절연될 수 있다.
도 8a 내지 8d는 본 발명의 다양한 실시예들에 의한 반도체 소자들을 제조하는 방법들을 설명하는 플로우 차트들이다. 예를 들어, 도 8a는 평행 필드 영역 및 게이트 구조체를 형성하는 방법을 설명하고, 8b는 교차 필드 영역을 형성하는 방법을 설명하고, 8c는 랜딩 패드들을 형성하는 방법을 설명하고, 및 8d는 비트 라인 구조체를 형성하는 방법을 설명한다.
도 9a 및 9b 내지 33a 및 33b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도 1의 I-I'및 II-II'를 따라 절단한 종단면도들이다.
도 1, 8a, 9a, 및 9b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(100) 상에 평행 필드 마스크 패턴(145)을 형성(S105)하고, 평행 필드 마스크 패턴(145)을 식각 마스크로 이용하여 기판(100)을 식각하여 평행 필드 트렌치(111)를 형성(S110)하는 것을 포함할 수 있다. 평행 필드 마스크 패턴(145)은 활성 영역들(105)로 정의될 기판(100) 상에 형성될 수 있다. 평행 필드 마스크 패턴(145)과 기판(100) 사이에 평행 필드 마스크 패드 절연층(130), 및 평행 필드 마스크 버퍼 절연층(140)이 개재될 수 있다. 평행 필드 마스크 패드 절연층(130)은 실리콘 산화물을 포함할 수 있고, 평행 필드 마스크 버퍼 절연층(140)은 실리콘 질화물을 포함할 수 있고, 및 평행 필드 마스크 패턴(145)은 MTO 같은 실리콘 산화물을 포함할 수 있다.
도 1, 8a, 10a 및 10b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 평행 필드 트렌치(111)의 내벽 및 저면 상에 평행 필드 라이너(112)를 형성(S115)하고, 평행 필드 절연물(115)을 채우(S120)는 것을 포함할 수 있다. 예를 들어, 상기 방법은 평행 필드 트렌치(111)의 내벽 및 저면을 열 산화 또는 라디칼 산화시키는 것을 포함할 수 있다. 예를 들어, 평행 필드 라이너(112)는 실리콘 산화물 층, 실리콘 질화물 층, 또는 그 이중 층을 포함할 수 있다. 예를 들어, 평행 필드 라이너(112)로 실리콘 산화물 층을 형성하는 경우, 실리콘 산화물 층을 형성하고 그 위에 CVD 같은 증착 방법을 이용하여 실리콘 질화물 층을 컨포멀하게 형성하는 것을 포함할 수 있다. 평행 필드 절연물(115)은 USG(undoped silicate glass), TOSZ(tonen silazene), HDP-Oxide 같은 실리콘 산화물을 포함할 수 있다.
도 1, 8a, 11a 및 11b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 평행 필드 마스크 패턴(145)을 제거(S125)하고, 평행 필드 절연물(115)의 표면을 평탄화(S130)하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 평행 필드 절연물(115)의 상부 영역, 평행 필드 마스크 패턴(145), 필드 마스크 버퍼 절연층(140), 및 필드 마스크 패드 절연층(130)을 CMP 및/또는 에치-백 방법을 이용하여 제거하고 평탄화하는 것을 포함할 수 있다. 이 공정에 의하여, 활성 영역(105) 및 평행 필드 영역(110)이 정의될 수 있다.
도 1, 8a, 12a 및 12b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 활성 영역(105) 및 평행 필드 영역(110) 상에 게이트 마스크 패턴(150)을 형성(S135)하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 기판(100) 상에 패드 절연층(130)을 형성하고, 패드 절연층(130) 상에 버퍼 절연층(140)을 형성하고, 및 버퍼 절연층(140) 상에 게이트 마스크 패턴(150)을 형성하는 것을 포함할 수 있다. 게이트 마스크 패턴(150)은 버퍼 절연층(140)을 선택적으로 노출시키는 게이트 트렌치 홀(150h)을 가질 수 있다. 패드 절연층(130)은 기판(100)의 표면 상에 직접적으로 형성될 수 있고, 실리콘 산화물을 포함할 수 있다. 패드 절연층(130)을 형성하는 것은 기판(100)의 표면을 산화시키거나 기판(100)의 표면 상에 실리콘 산화물을 CVD 방법 등을 이용하여 형성하는 것을 포함할 수 있다. 버퍼 절연층(140)은 패드 절연층(130) 상에 직접적으로 형성될 수 있고, 실리콘 질화물을 포함할 수 있다. 게이트 마스크 패턴(150)은 버퍼 절연층(140) 상에 직접적으로 형성될 수 있고, 예를 들어, MTO(middle temperature oxide) 같은 실리콘 산화물을 포함할 수 있다. 예를 들어, 패드 절연층(130)은 약 100Å 정도로 형성될 수 있고, 버퍼 절연층(140)은 약 200Å 이하로 형성될 수 있고, 및 게이트 마스크 패턴(150)은 약 1,000Å 정도로 형성될 수 있다.
도 1, 8a, 13a 및 13b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 트렌치(210)를 형성(S140)하고, 게이트 트렌치(210)의 내벽 상에 게이트 절연층(220)을 형성(S145)하고, 게이트 트렌치(210)의 하부 영역 내에 게이트 전극(240)을 형성(S150)하는 것을 포함할 수 있다. 상기 방법은 게이트 마스크 패턴(150)을 식각 마스크로 이용하여 트렌치 홀(150h) 내에 정렬된 노출된 버퍼 절연층(140), 패드 절연층(130) 및 기판(100)을 식각하여 게이트 트렌치(210)를 형성하는 것을 포함할 수 있다. 예를 들어, 게이트 트렌치(210)는 기판(100)의 표면으로부터 약 1,000Å 정도의 깊이로 형성될 수 있다. 상기 방법은 게이트 트렌치(210)의 내벽 상에 노출된 기판(100)의 표면을 열 산화 또는 라디칼 산화시켜 게이트 절연층(220)을 형성하는 것을 포함할 수 있다. 따라서, 게이트 절연층(220)은 활성 영역(105)에 형성된 게이트 트렌치(210)의 내벽 상에만 형성될 수 있다. 상기 방법은 게이트 절연층(220) 상에 컨포멀하게 게이트 배리어 층(230)을 형성하는 것을 더 포함할 수 있다. 게이트 배리어 층(230)의 상단부는 게이트 트렌치(210)의 절반보다 낮은 레벨에 위치할 수 있다. 게이트 배리어 층(230)은 예를 들어, Ti, TiN, Ta, TaN, TiW, 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 상기 방법은 게이트 트렌치(210)의 하부 영역을 채우도록 게이트 배리어 층(230) 상에 게이트 전극(240)을 형성하는 것을 포함할 수 있다. 게이트 전극(240a)은 예를 들어, 텅스텐, 알루미늄, 구리 또는 다양한 금속을 포함할 수 있다.
도 1, 8a, 14a 및 14b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 캡핑층(250)을 형성(S155)하는 것을 포함할 수 있다. 예를 들어, 게이트 캡핑층(250) 게이트 트렌치(210) 및 트렌치 홀(150h)을 완전히 채울 수 있다. 상기 방법은 게이트 캡핑층(250)의 상부 표면과 게이트 마스크 패턴(150)의 상부 표면은 동일하거나 유사하게 평탄화하는 것을 포함할 수 있다. 평탄화 공정은 에치-백 또는 CMP 공정을 포함할 수 있다. 게이트 캡핑층(250)은 실리콘 질화물을 포함할 수 있다. 예를 들어, 게이트 캡핑층(250)은 기판(100)의 표면으로부터 약 1,000Å의 높이로 돌출할 수 있다.
도 1, 8b, 15a 및 15b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 마스크 패턴(150)의 상부를 부분적으로 제거(S205)하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 게이트 캡핑층들(250)의 사이에 노출된 게이트 마스크 패턴(150)의 상부 표면을 리세스하는 것을 포함할 수 있다. 이 공정에서, 게이트 캡핑층(250)의 상부 측면들이 부분적으로 노출될 수 있다. 도면에서는 게이트 캡핑층들(250)이 기둥 모양인 것으로 도시되었으나, 게이트 캡핑층(250)은 도 1의 제1 방향으로 연장하는 댐(dam) 또는 펜스(fence) 모양으로 형성된 것으로 이해되어야 한다. 이 공정에서, 게이트 캡핑층(250)의 기판(100)의 표면 상으로 돌출한 총 높이의 약 30~50%가 노출될 수 있다. 예를 들어, 게이트 캡핑층(250)의 기판(100)의 표면 상으로 돌출한 총 높이의 약 40%가 노출될 수 있다.
도 1, 8b, 16a 및 16b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 캡핑층(250) 및 게이트 마스크 패턴(150)의 표면 상에 스페이서 마스크 물질층(180a)을 형성(S210)하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 도시되었듯이, 스페이서 마스크 물질층(180a)은 게이트 캡핑층(250)의 프로파일을 따르도록 부분적으로 컨포멀한 형태를 가질 수 있다. 예를 들어, 스페이서 마스크 물질층(180a)은 상대적으로 가까운 게이트 캡핑층들(250)의 사이를 완전히 채우고, 상대적으로 먼 게이트 캡핑층들(250)의 사이를 오목한 모양으로 덜 채울 수 있다. 스페이서 마스크 물질층(180a)은 상대적으로 가까운 게이트 캡핑층들(250)의 사이에서는 게이트 캡핑층들(250)의 상면보다 높은 표면 레벨을 가질 수 있고, 상대적으로 먼 게이트 캡핑층들(250)의 사이에서는 게이트 캡핑층들(250)의 상면보다 낮은 표면 레벨을 가질 수 있다. 예를 들어, 스페이서 마스크 물질층(180a)은 전체적으로 컨포멀한 형태를 가질 수 있다. 스페이서 마스크 물질층(180a)은 실리콘 질화물을 포함할 수 있다.
도 1, 8b, 17a 및 17b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(100)의 표면 및 평행 필드 영역(110)의 표면을 선택적으로 노출시키는 스페이서 마스크 패턴(180)을 형성(S215)하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 스페이서 마스크 물질층(180a)을 에치-백하여 게이트 마스크 패턴(150), 그 하부의 버퍼 절연층(140) 및 패드 절연층(130)을 제거하는 것을 포함할 수 있다.
도 1, 8b, 18a 및 18b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 교차 필드 트렌치(121)를 형성(S220)하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 스페이서 마스크 패턴(180) 및 게이트 캡핑층(250)의 상부들을 식각 마스크로 이용하여 노출된 기판(100)을 선택적으로 식각하여 교차 필드 트렌치(121)를 형성하는 것을 포함할 수 있다. 교차 필드 트렌치(121)는 게이트 트렌치(210)보다 깊게 형성될 수 있다. 예를 들어, 교차 필드 트렌치(121)는 게이트 트렌치(210)의 두 배 이상의 깊이를 가질 수 있다. 교차 필드 트렌치(121)와 평행 필드 트렌치(111)가 교차하는 곳은 더욱 깊어질 수 있다. 이 공정에서, 스페이서 마스크 패턴(180) 및 게이트 캡핑층(250)의 상부가 부분적으로 제거될 수 있다. 예를 들어, 스페이서 마스크 패턴(180)은 얇아진 스페이서 마스크 패턴(181)으로 변형될 수 있다.
도 1, 8b, 19a 및 19b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 교차 필드 트렌치(121)의 내벽 상에 교차 필드 라이너(122)를 형성(S225)하고, 교차 필드 트렌치(121)를 채우도록 교차 필드 라이너(122) 상에 교차 필드 절연물(125)을 형성(S230)하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 교차 필드 트렌치(121)의 내벽을 열 산화시키거나 라디칼 산화시켜 교차 필드 라이너(122)를 형성하는 것을 포함할 수 있다. 또는, 상기 방법은 원자층 증착 방법 또는 준상압 증착 방법을 이용하여 교차 필드 트렌치(121)의 내벽 상에 교차 필드 라이너(122)를 형성하는 것을 포함할 수 있다. 교차 필드 라이너(122)는 활성 영역(105)에 형성된 교차 필드 트렌치(121)의 내벽 상에만 형성될 수 있다. 교차 필드 라이너(122)는 실리콘 산화물을 포함할 수 있다. 상기 방법은 교차 필드 절연물(125)을 얇아진 스페이서 마스크 패턴(181) 및 게이트 캡핑층(250)의 상부 표면을 덮도록 형성하는 것을 포함할 수 있다. 상기 방법은 실리콘 질화물을 증착 방법을 이용하여 형성하는 것을 포함할 수 있다.
도 1, 8b, 20a 및 20b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 마스크 패턴(150)의 상부 표면을 노출(S235)시키는 것을 포함할 수 있다. 예를 들어, 상기 방법은 교차 필드 절연물(125), 얇아진 스페이서 마스크 패턴(181), 및 게이트 캡핑층(250)의 상부들을 부분적으로 제거하여 교차 필드 절연물(125), 게이트 캡핑층(250), 및 게이트 마스크 패턴(150)의 표면들을 평탄화하는 것을 포함할 수 있다. 평탄화 공정은 에치-백 공정 또는 CMP 공정을 포함할 수 있다. 에치-백 공정은 건식 식각 공정 또는 인산을 이용한 습식 식각 공정을 포함할 수 있다.
도 1, 8b, 21a 및 21b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 노출된 게이트 마스크 패턴(150)을 제거(S240)하는 것을 포함할 수 있다. 이 공정에서, 게이트 캡핑층(250)의 측면들, 교차 필드 절연물(125)의 측면들 및 버퍼 절연층(140)의 표면이 노출될 수 있다. 예를 들어, 게이트 캡핑층(250)이 버퍼 절연층(140) 상으로 돌출한 모양을 가질 수 있다. 본 실시예에서, 교차 필드 절연물(125)이 실리콘 질화물을 포함하므로, 게이트 마스크 패턴(150)을 제거하는 공정에서 손상되지 않을 수 있다. 예를 들어, 교차 필드 절연물(125)이 실리콘 산화물을 포함하는 경우, 게이트 마스크 패턴(150)이 제거되면서 교차 필드 절연물(125)도 제거될 수 있다. 교차 필드 절연물(125)가 게이트 캡핑층(250)에 해당하는 돌출부를 갖지 못하는 경우, 교차 필드 절연물(125)이 제거된 영역에 별도의 절연물을 형성해야 하므로 공정이 복잡해질 수 있다. 또는, 교차 필드 절연물(125)이 실리콘 질화물을 포함하지 않는 경우, 후속 공정에서 교차 필드 절연물(125)을 게이트 캡핑층(250)에 해당하는 모양으로 가공하는 공정이 필요하므로 공정이 복잡해질 수 있다. 또한, 본 발명의 기술적 사상에 의하면, 활성 영역(105)에 해당하는 기판(100) 상에 존재하는 버퍼 절연층(140)이 게이트 마스크 패턴(150)을 제거하는 공정에서 기판(100)을 보호할 수 있다. 예를 들어, 교차 필드 절연물(125) 및/또는 게이트 캡핑층(250)의 주변의 기판(100)의 표면에 피팅(pitting)이 발생하는 것이 방지될 수 있다.
도 1, 8c, 22a 및 22b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 전면적으로 희생층(320)을 형성(S310)하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 CVD 방법 등을 이용하여 MTO 같은 실리콘 산화물을 형성하는 것을 포함할 수 있다. 희생층(320)은 노출된 패드 절연층(130)의 상면, 게이트 캡핑층(250)의 측면들 및 상면, 및 교차 필드 절연물(125)의 측면 및 상면을 덮을 수 있다.
도 1, 8c, 23a 및 23b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 랜딩 패드 트렌치(325)를 형성(S320)하는 것을 포함할 수 있다. 랜딩 패드 트렌치(325)는 평행 필드 영역(110)과 중첩할 수 있다. 랜딩 패드 트렌치(325)는 평행 필드 영역(110) 상의 버퍼 절연층(140) 및 평행 필드 영역(110)과 교차하는 교차 필드 절연물(125) 및 게이트 캡핑층(250)의 측면들의 일부들을 노출시킬 수 있다. 본 도면에서는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 랜딩 패드 트렌치(325)가 평행 필드 영역(110) 및 평행 필드 영역(110)과 교차하는 교차 필드 절연물(125) 및 게이트 캡핑층(250)의 전부를 노출시키는 것으로 가정, 도시되었다.
도 1, 8c, 24a 및 24b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 랜딩 패드 트렌치(325)를 채우는 랜딩 패드 절연층(330)을 형성(S330)하는 것을 포함할 수 있다. 랜딩 패드 절연층(330)은 활성 영역(105) 상의 희생층(320)을 덮고, 및 평행 필드 영역(110) 상의 버퍼 절연층(140), 게이트 캡핑층(250), 및 교차 필드 절연물(125)을 덮을수 있다. 랜딩 패드 절연층(330)은 실리콘 질화물을 포함할 수 있다.
도 1, 8c, 25a 및 25b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 랜딩 패드 절연층(330)의 상부를 부분적으로 제거하여 희생층(320)을 노출(S340)시키는 것을 포함할 수 있다. 예를 들어, 상기 방법은 건식 에치-백 공정 또는 인산을 이용한 습식 에치-백 공정을 포함할 수 있다. 이 공정에서, 희생층(320)의 상면이 게이트 캡핑층(250)의 상면보다 낮아질 수 있다. 랜딩 패드 절연층(330), 게이트 캡핑층(250), 및 교차 필드 절연물(125)의 상면들은 유사하거나 실질적으로 동일해질 수 있다.
도 1, 8c, 26a 및 26b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 희생층(320)을 제거(S350)하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 불산을 이용한 습식 식각 공정을 포함할 수 있다. 이 공정에서, 활성 영역(105) 상의 버퍼 절연층(140)이 노출될 수 있다. 본 발명의 기술적 사상에 의하면, 활성 영역(105)에 해당하는 기판(100) 상에 존재하는 버퍼 절연층(140)이 희생층(320)을 제거하는 공정에서 기판(100)을 보호할 수 있다. 예를 들어, 교차 필드 절연물(125) 및/또는 게이트 캡핑층(250)의 주변의 기판(100)의 표면에 피팅(pitting)이 발생하는 것이 방지될 수 있다.
도 1, 8c, 27a 및 27b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 활성 영역(105) 상의 버퍼 절연층(140)을 제거(S360)하고, 활성 영역(105)의 기판(100) 상으로 돌출한 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 표면들을 부분적으로 제거(S370)하는 것을 포함할 수 있다. 이 공정에서, 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 수평 폭이 감소할 수 있다. 예를 들어, 기판(100)의 표면과 인접한 게이트 트렌치(210) 내의 게이트 캡핑층(250)의 폭보다 기판(100) 상으로 돌출한 게이트 캡핑층(250)의 폭이 작을 수 있다. 또한, 기판(100)의 표면과 인접한 교차 필드 트렌치(121) 내의 교차 필드 절연물(125)의 폭보다 기판(100) 상으로 돌출한 교차 필드 절연물(125)의 폭이 작을 수 있다. 부가하여, 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부 표면이 낮아질 수 있다. 또한, 이 공정에서, 랜딩 패드 홀(350h)이 수평 방향으로 넓어질 수 있다. 이 공정에서, 활성 영역(105) 상의 패드 절연층(130)이 제거되어 기판(100)의 표면이 노출될 수 있다. 다른 실시예에서, 본 도면을 참조하여 설명된 공정은 생략될 수도 있다. 이 공정이 생략되면, 이후의 도면들을 참조하여 설명된 공정들을 수행하여 도 7을 참조하여 설명된 반도체 소자(20F)가 형성될 수 있다. 다른 실시예에서, 도 21a 및 21b를 참조하여 설명된 공정이 진행된 후, 직접적으로 도 27a 및 27b를 참조하여 설명된 공정이 진행될 수도 있다. 예를 들어, 후속 공정에서 랜딩 패드들(350)을 상대적으로 얇게 형성하는 경우, 별도의 랜딩 패드 절연층(330)을 형성하는 공정이 생략될 수도 있다.
도 1, 8c, 28a 및 28b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 랜딩 패드 홀(350h) 내의 노출된 기판(100) 상에 랜딩 패드 물질층(311)을 형성(S380)하는 것을 포함할 수 있다. 랜딩 패드 물질층(311)의 상부 표면은 게이트 캡핑층(250) 및/또는 교차 필드 절연물(125)의 표면들보다 높게 위치할 수 있다. 예를 들어, 랜딩 패드 물질층(350)은 선택적 에피택셜 성장법(SEG, selective epitaxial growth)을 이용하여 성장한 단결정 실리콘을 포함할 수 있다. 다른 실시예에서, 랜딩 패드 물질층(350)은 CVD 방법을 이용하여 형성된 다결정 실리콘을 포함할 수도 있다.
도 1, 8c, 29a 및 29b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 랜딩 패드들(350)을 형성(S390)하는 것을 포함할 수 있다. 예를 들어, 상기 공정은 랜딩 패드 물질층(311)의 상면을 에치-백 또는 CMP 방법을 수행하여 평탄화하는 것을 포함할 수 있다. 이 공정에서, 게이트 캡핑층(250)의 상면이 노출될 수 있다. 예를 들어, CMP 공정을 이용하여 랜딩 패드 물질층(311)을 평탄화하는 경우, 게이트 캡핑층(250)의 상면이 연마 정지막으로 이용될 수 있다. 게이트 캡핑층(250) 및 평탄화된 랜딩 패드 물질층(311)의 상면은 이전보다 낮아질 수 있다. 이 공정에서 랜딩 패드 물질층(311)은 랜딩 패드들(350)로 변형될 수 있다. 랜딩 패드들(350)은 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370)을 포함할 수 있다. 본 발명의 기술적 사상에 의하면, 랜딩 패드들(350)이 기판(100)의 표면보다 넓은 수평 폭을 가질 수 있다. 따라서, 랜딩 패드들(350)과 기판(100)의 접촉 저항이 최소 값을 가질 수 있다. 또한, 후속 공정에서 랜딩 패드들(350)과 정렬되어야 할 컨택 플러그들의 정렬 마진이 증가될 수 있다.
도 1, 8d, 30a 및 30b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 랜딩 패드들(350), 게이트 캡핑층(250) 및 교차 필드 절연물(125) 상에 하부 층간 절연층(410)을 형성(S405)하고, 하부 층간 절연층(410)을 관통하여 비트 라인 컨택 랜딩 패드(360)과 접촉하는 비트 라인 컨택 플러그(450)를 형성(S410)하는 것을 포함할 수 있다. 하부 층간 절연층(410)은 실리콘 산화물을 포함할 수 있다. 비트 라인 컨택 플러그(450)는 도핑된 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다. 예를 들어, 비트 라인 컨택 플러그(450)는 다결정 실리콘 또는 단결정 실리콘을 포함할 수 있다. 상기 방법은 하부 층간 절연층(410)의 상부 표면과 비트 라인 컨택 플러그(450)의 상부 표면을 평탄화하는 것을 포함할 수 있다. 예를 들어, 상기 평탄화는 에치-백 또는 CMP를 포함할 수 있다.
도 1, 8d, 31a 및 31b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하부 층간 절연층(410) 및 비트 라인 컨택 플러그(450) 상에 비트 라인 스택 물질층(510a)을 형성(S415)하는 것을 포함할 수 있다. 비트 라인 스택 물질층(510a)은 비트 라인 배리어 물질층(520a), 비트 라인 전극 물질층(530a), 및 비트 라인 캡핑 물질층(540a)을 포함할 수 있다. 비트 라인 배리어 물질층(520a)은 Ti, TiN, Ta, TaN, TiW 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 비트 라인 전극 물질층(530a)은 텅스텐, 알루미늄, 구리 같은 금속을 포함할 수 있다.
도 1, 8d, 32a 및 32b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 비트 라인 스택 물질층(510a)을 패터닝하여 비트 라인 스택(510)을 형성(S420)하는 것을 포함할 수 있다. (S460) 비트 라인 스택(510)은 비트 라인 배리어 층(520), 비트 라인 전극(530) 및 비트 라인 캡핑층(540)을 포함할 수 있다. 비트 라인 스택(510)은 제2 방향으로 연장하므로, 본 종단면에서는 비트 라인 스택(510)의 측면이 사선으로 표시되었다. 비트 라인 스택(510)을 형성하는 것은, 포토리소그래피 공정 및 식각 공정을 이용하여 비트 라인 스택 물질층(510a)을 패터닝하는 것을 포함할 수 있다.
도 1, 8d, 33a 및 33b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 비트 라인 스택(510)의 측면 상에 비트 라인 스페이서(550)를 형성(S425)하여 비트 라인 구조체(500)를 형성(S430)하는 것을 포함할 수 있다. 상기 방법은, 비트 라인 스택(510)의 측면들 상에 비트 라인 스페이서 물질층(550a)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 CVD 방법 등을 이용하여 비트 라인 스택(510) 및 하부 층간 절연층(410)을 덮는 실리콘 질화물을 형성하고, 실리콘 질화물을 에치-백하는 것을 포함할 수 있다. 이 공정에서 비트 라인 스택(510) 및 비트 라인 스페이서(550)를 포함하는 비트 라인 구조체(500)가 형성될 수 있다.
이후, 도 1, 2a, 2b, 및 8d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 비트 라인 구조체(500)를 덮는 상부 층간 절연층(430)을 형성(S435)하고, 상부 층간 절연층(430)을 수직으로 관통하여 스토리지 컨택 랜딩 패드들(360)과 접촉하는 스토리지 컨택 플러그(650)를 형성(S440)하는 것을 포함할 수 있다. 상부 층간 절연층(430)은 CVD 방법 등을 이용하여 형성될 수 있다. 상부 층간 절연층(430)은 실리콘 산화물을 포함할 수 있다.
도 34a 및 34b 내지 36a 및 36b는 본 발명의 기술적 사상의 다양한 실시예에 의한 반도체 소자들을 제조하는 방법들을 설명하는 도 1의 I-I'및 II-II'를 따라 절단한 종단면도들이다.
도 34a 및 34b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 29a 및 29b를 참조하여 설명된 공정이 수행된 후, 랜딩 패드들(350) 사이의 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부들을 부분적으로 제거하는 것을 포함할 수 있다. 예를 들어, 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부 표면들이 랜딩 패드들(350)의 상부 표면보다 낮아져서 단결정 실리콘 층(311)의 측면들 사이에 위치할 수 있다. 도 29b를 더 참조하면, 평행 필드 영역(110) 상에서, 랜딩 패드 절연층(330)의 상부 표면과 교차 필드 절연물(125)의 상부 표면이 실질적으로 동일하거나 유사한 레벨에 위치할 수 있다. 이 공정은 게이트 캡핑층(250) 및 교차 필드 절연물(125)을 인산(H3PO4) 등을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다.
도 35a 및 35b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 29a 및 29b를 참조하여 설명된 공정이 수행된 후, 랜딩 패드들(350) 사이의 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부들을 부분적으로 제거하되, 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부 표면들을 기판(100)의 표면과 실질적으로 동일하거나 유사하게 위치시키는 것을 포함할 수 있다. 도 35b를 더 참조하면, 평행 필드 영역(110) 상에서, 교차 필드 절연물(125)의 상부 표면이 패드 절연층(130)의 상부 표면보다 낮아지고, 랜딩 패드 절연층(330)이 제거되어 패드 절연층(130)이 노출될 수 있다.
도 36a 및 36b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 29a 및 29b를 참조하여 설명된 공정이 수행된 후, 랜딩 패드들(350) 사이의 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부들을 부분적으로 제거하되, 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부 표면들을 기판(100)의 표면보다 낮게 리세스시키는 것을 포함할 수 있다. 도 36b를 더 참조하면, 평행 필드 영역(110) 상에서, 교차 필드 절연물(125)의 상부 표면이 평행 필드 절연물(115)의 표면보다 낮아질 수 있다.
이후, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 34a 및 34b 내지 36a 및 36b를 참조하여 설명된 공정들 중 어느 하나를 수행한 후, 전면적으로 하부 층간 절연층(410)을 형성하고, 도 30a 및 30b 내지 33a 내지 33b를 참조하여 설명된 공정들을 수행하는 것을 포함할 수 있다. 예를 들어, 도 3a 및 3b 내지 5a 및 5b를 참조하여 설명된 반도체 소자들(20B-20D)이 형성될 수 있다. 하부 층간 절연층(410)은 게이트 캡핑층(250) 및/또는 교차 필드 절연물(125)이 부분적으로 제거된 영역들을 채울 수 있다.
도 37은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면이다. 도 37을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 30a 및 30b를 참조하여 설명된 공정이 수행된 후, 비트 라인 배리어 물질층(520a)을 다층으로 형성하는 것을 포함할 수 있다. 예를 들어, 상기 방법은 하부 금속 실리사이드 물질층(521a)을 형성하고, 배리어 금속 물질층(522a)을 형성하고, 및 상부 금속 실리사이드 물질층(523a)을 형성하는 것을 포함할 수 있다. 하부 금속 실리사이드 물질층(521a)은 WSi, TiSi, CoSi, NiSi 등, 다양한 금속 실리사이드를 포함할 수 있다. 배리어 금속 물질층(522a)은 Ti, TiN, Ta, TaN, TiW 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 상부 금속 실리사이드 물질층(523a)은 WSi, TiSi, CoSi, NiSi 등, 다양한 금속 실리사이드를 포함할 수 있다. 예를 들어, 하부 금속 실리사이드 물질층(521a)과 상부 금속 실리사이드 물질층(523a)은 동일한 물질들을 포함할 수 있다. 다른 실시예에서, 상부 금속 실리사이드 물질층(523a)은 생략될 수도 있다. 이후, 도 32a, 32b, 33a, 및 33b를 참조하는 공정들이 수행될 수 있다. 예를 들어, 도 7을 참조하여 설명된 반도체 소자(20F)가 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법에서, 게이트 구조체(200)와 교차 필드 영역(120)이 각각 별도의 공정들을 이용하여 형성될 수 있다. 예를 들어, 게이트 트렌치(210)와 교차 필드 트렌치(121)가 동일한 공정에서 형성되는 경우, 게이트 절연층(220), 게이트 배리어 층(230), 및 게이트 전극(240)이 교차 필드 트렌치(121) 내부에도 형성될 것이다. 교차 필드 트렌치(121) 내에 형성되는 게이트 절연층(220), 게이트 배리어 층(230), 및 게이트 전극(240)은 전기적으로 동작하지 않는 더미 패턴이나, 불필요한 전도성 구성 요소이므로, 공정적, 전기적으로 악영향을 미칠 수 있다. 또한, 비교적 가격이 높은 금속 물질들의 소모가 커지므로 공정 단가도 높아질 수 있다. 따라서, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 반도체 소자의 제조 단가를 낮출 수 있다. 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법에서, 교차 필드 트렌치(121)는 포토리소그래피 공정을 사용하지 않고 형성될 수 있으므로, 공정 단가를 낮출 수 있다. 또한, 자기 정렬 방법을 이용하여 형성되므로, 포토리소그래피 공정에 따른 오정렬이 없고, 게이트 구조체(200)들의 사이에 대칭적으로 형성될 수 있다. 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법에서, 단결정 실리콘을 포함하는 랜딩 패드들(350)이 자기 정렬 방법을 이용하여 형성될 수 있다. 따라서, 컨택 구조체들의 저항이 낮아질 수 있다. 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법에서, 랜딩 패드들(350)은 게이트 캡핑층들(250) 및 교차 필드 절연물들(125)에 의하여 안정적으로 분리될 수 있고, 기판(100)과 충분히 접촉할 수 있다.
도 38a 및 38b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다. 도 38a 및 38b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 28a 및 28b를 참조하여 설명된 공정이 수행된 후, 전면적으로 캡핑 실리콘 층(315)을 형성하는 것을 포함할 수 있다. 캡핑 실리콘 층(315)은 다결정 실리콘을 포함할 수 있다. 이후, 도 29a 및 29b를 참조하여 설명된 공정이 수행될 수 있다. 캡핑 실리콘 층(315)은 도 29a 및 29b을 참조하여 설명된 CMP 공정 등에서 디싱(dishing) 현상을 방지하거나 완화시킬 수 있다.
도 39a 및 39b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다. 도 39a 및 39b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 28a 및 28b를 참조하여 설명된 공정들이 진행된 후, 랜딩 패드 홀(350h)을 채우도록 전면적으로 다결정 실리콘 층(313)을 형성하는 것을 포함할 수 있다. 다결정 실리콘 층(313)은 기판(100)의 표면 상에 직접적으로 접촉하도록 게이트 캡핑층들(250)의 사이를 채울 수 있다. 이후, 도 29a 및 29b를 참조하여 설명된 공정이 수행될 수 있다.
도 40a 및 40b 내지 42a 및 42b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 1, 40a 및 40b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 20a 및 20b를 참조하여 설명된 공정들이 진행된 후, 게이트 마스크 패턴(150), 게이트 캡핑층(250), 및/또는 교차 필드 절연물(125)의 표면들이 노출된 상태에서 직접적으로 랜딩 패드 트렌치(325)를 형성하는 것을 포함할 수 있다. 랜딩 패드 트렌치(325)는 평행 필드 영역(110)과 중첩할 수 있다. 랜딩 패드 트렌치(325)는 평행 필드 영역(110) 상의 버퍼 절연층(140) 및 평행 필드 영역(110)과 교차하는 교차 필드 절연물(125) 및 게이트 캡핑층(250)의 측면들의 일부들을 노출시킬 수 있다.
도 41a 및 41b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 랜딩 패드 트렌치(325)를 채우는 랜딩 패드 절연층(330)을 형성하는 것을 포함할 수 있다. 랜딩 패드 절연층(330)은 게이트 마스크 패턴(150), 게이트 캡핑층(250), 및 교차 필드 절연물(125)의 노출된 표면들을 덮을 수 있다.
도 42a 내지 42b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 랜딩 패드 절연층(330)의 상부를 부분적으로 제거하여 게이트 마스크 패턴(150)을 노출시키는 것을 포함할 수 있다. 이 공정에서, 게이트 마스크 패턴(150)의 상면이 게이트 캡핑층(250)의 상면보다 낮아질 수 있다. 랜딩 패드 절연층(330), 게이트 캡핑층(250), 및 교차 필드 절연물(125)의 상면들은 유사하거나 실질적으로 동일해질 수 있다. 이후, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 마스크 패턴(150)을 제거하여 도 26a 및 26b 내지 33a 및 33b를 참조하여 설명된 공정들을 수행하는 것을 포함할 수 있다. 본 실시예에 의하면, 희생층(320)을 형성 및 제거하는 공정이 생략될 수 있다.
도 43a 및 43b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도 1의 III-III' 방향의 종단면도들이다.
도 43a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 31a 및 31b를 참조하여 설명된 공정들이 수행된 후, 비트 라인 컨택 플러그(450)의 측면들이 노출되도록 비트 라인 스택(510)을 형성하는 것을 포함할 수 있다. 상기 공정은 하부 절연층(410)을 부분적으로 제거하여 랜딩 패드 절연층(330)을 노출시키는 것을 포함할 수 있다. 비트 라인 컨택 플러그(450)의 측면들은 테이퍼질 수 있다. 비트 라인 컨택 플러그(450)의 상부 측면들은 비트 라인 스택(510)의 측면들과 수직으로 정렬될 수 있다. 이후, 도 7a를 더 참조하여, 비트 라인 컨택 플러그(450)의 테이퍼진 측면을 산화시켜 보호막(451)을 형성하고, 비트 라인 스택(510)을 덮는 비트 라인 스페이서(550)를 형성하여 비트 라인 구조체(500) 및 상부 절연층(430)을 형성하는 것을 포함할 수 있다.
도 43b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 31a 및 31b를 참조하여 설명된 공정들이 수행된 후, 비트 라인 컨택 랜딩 패드들(360)이 부분적으로 식각되도록 비트 라인 스택(510)을 형성하는 것을 포함할 수 있다. 상기 공정은 테이퍼진 측면들을 갖도록 비트 라인 컨택 랜딩 패드들(360)을 부분적으로 식각하는 것을 포함할 수 있다. 비트 라인 컨택 랜딩 패드들(360)의 상부 측면이 비트 라인 컨택 플러그들(450)의 측면들과 수직으로 정렬될 수 있다. 상기 공정은 인접한 비트 라인 랜딩 패드들(450) 사이의 랜딩 패드 절연층(330)을 부분적 또는 전체적으로 제거하는 것을 포함할 수 있다. 예를 들어, 버퍼 절연층(140), 패드 절연층(130), 또는 평행 필드 절연물(125)이 노출될 수 있다. 도면은 패드 절연층(130)이 노출된 것으로 가정, 도시되었다. 이후, 도 7b를 더 참조하여, 비트 라인 컨택 플러그들(450) 및 비트 라인 컨택 랜딩 패드들(360)의 노출된 측면들을 산화시켜 보호막(451)을 형성하고, 비트 라인 스택(510)을 덮는 비트 라인 스페이서(550)를 형성하여 비트 라인 구조체(500) 및 상부 절연층(430)을 형성하는 것을 포함할 수 있다.
도 44a 및 44b는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들을 개략적으로 도시한 레이아웃들이고, 도 45a 및 내지 45f는 도 44a의 IV-IV'방향을 따라 취한 종단면도들이고, 도 46a 내지 46f는 도 44b의 V-V'방향을 따라 취한 종단면도들이다.
도 44a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10B)는, 활성 영역들(105)을 정의하는 평행 필드 영역들(110) 및 교차 필드 영역들(120), 교차 필드 영역들(120)과 평행하고 하나의 활성 영역(105)과 교차하는 게이트 구조체들(200), 및 활성 영역들(105)과 중첩하는 랜딩 패드들(350)을 포함할 수 있다. 랜딩 패드들(350)은 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370)을 포함할 수 있다. 비트 라인 컨택 랜딩 패드들(360) 상에 비트 라인 컨택 플러그들(450)이 배치될 수 있고, 스토리지 컨택 랜딩 패드들(370) 상에 스토리지 컨택 플러그들(650)이 배치될 수 있다. 반도체 소자(10C)는 제2 방향으로 연장하는 비트 라인 스택들(510)을 더 포함할 수 있다. 반도체 소자(10C)는 스토리지 컨택 랜딩 패드들(370) 상에 배치된 스토리지 컨택 플러그들(650) 및 스토리지 컨택 플러그들(650) 상에 배치된 스토리지 전극들(610)을 더 포함할 수 있다.
평행 필드 영역들(110)은 활성 영역들(105)이 늘어진 방향과 동일한 방향으로 평행하게 연장할 수 있다. 예를 들어, 평행 필드 영역들(110)은 제1 방향으로는 활성 영역들(105)과 교번하도록 평행할 수 있고, 제2 방향으로는 직선 형태로 연장할 수 있다. 교차 필드 영역들(120)은 제1 방향으로 직선 형태로 연장할 수 있다. 평행 필드 영역들(110)과 교차 필드 영역들(120)은 수직으로 교차할 수 있다.
활성 영역들(105)은 평행 필드 영역들(110) 및 교차 필드 영역들(120)에 의해 섬(island) 형태로 배열된 바(bar) 모양을 가질수 있다. 예를 들어, 평행 필드 영역들(110)은 활성 영역들(105)의 짧은 변들을 정의하고 긴 변들과 인접할 수 있고, 교차 필드 영역들(120)은 활성 영역들(105)의 긴 변들을 정의하고 짧은 변들과 인접할 수 있다. 본 실시예에서, 평행 및 교차라는 용어는 활성 영역들(105)이 늘어진 방향에 따라 정의되었다. 예를 들어, 평행 필드 영역들(110)은 활성 영역들(105)이 늘어진 방향과 같은 방향으로 연장할 수 있고, 교차 필드 영역들(120)은 활성 영역들(105)이 늘어진 방향과 수직으로 교차하는 방향으로 연장할 수 있다.
두 개의 게이트 구조체들(200)이 하나의 활성 영역(105)과 수직으로 교차하며 제1 방향으로 연장할 수 있다. 게이트 구조체들(200)에 의해 분리, 정의된 활성 영역(105) 상에 랜딩 패드들(350)이 형성될 수 있다. 예를 들어, 두 게이트 구조체들(200)의 사이의 활성 영역(105) 상에 비트 라인 컨택 랜딩 패드(360)가 형성될 수 있다. 게이트 구조체(200)과 교차 필드 영역(120)의 사이의 활성 영역(105) 상에 스토리지 컨택 랜딩 패드(370)가 형성될 수 있다.
비트 라인 컨택 랜딩 패드(360) 상에 비트 라인 컨택 플러그(450)가 배치될 수 있다. 비트 라인 컨택 플러그(450)는 비트 라인 컨택 랜딩 패드(360)와 부분적으로 중첩할 수 있다. 비트 라인 컨택 플러그(450)는 비트 라인 스택(510) 방향으로 늘어지거나 돌출할 수 있다. 비트 라인 스택(510)은 비트 라인 컨택 플러그(450)와 부분적으로 중첩하고 제2 방향으로 연장할 수 있다. 비트 라인 스택(510)은 평행 필드 영역들(110)과 중첩할 수 있다. 비트 라인 스택(510)은 교차 필드 영역들(120)과 수직으로 교차할 수 있다.
스토리지 컨택 랜딩 패드(370) 상에 스토리지 컨택 플러그(650)가 배치될 수 있다. 스토리지 컨택 플러그(650)는 스토리지 컨택 랜딩 패드(370)와 완전히 중첩할 수 있다. 스토리지 전극(610)은 스토리지 컨택 플러그(650)와 중첩하고 제2 방향으로 늘어진 모양을 가질 수 있다.
도 44b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10c)는, 비트 라인 컨택 플러그(450) 방향으로 돌출한 패딩부(505)를 갖는 비트 라인 스택(510)를 포함할 수 있다. 예를 들어, 비트 라인 컨택 플러그(450)는 비트 라인 스택(510) 방향으로 늘어지거나 돌출하지 않고 기하학적으로 대칭인 모양을 가질 수 있다.
도 44a 및 45a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(30A)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있다.
비트 라인 컨택 플러그들(450)은 평행 필드 영역(110) 상에서, 랜딩 패드 절연층(330)과 접촉할 수 있다. 예를 들어, 비트 라인 컨택 플러그들(450)의 일부가 랜딩 패드 절연층(330)의 상부 표면 상에 형성될 수 있다. 비트 라인 컨택 플러그들(450)의 일부가 랜딩 패드 절연층(330)의 상부 표면 및/또는 측면과 접촉할 수 있다.
스토리지 컨택 플러그들(650)은 상부 층간 절연층(430) 및 하부 층간 절연층(410)을 수직으로 관통하여 스토리지 컨택 랜딩 패드들(370)과 연결될 수 있다. 스토리지 컨택 플러그들(650)의 하단부는 스토리지 컨택 랜딩 패드들(370)의 상부 표면 보다 낮게 아래 쪽으로 돌출할 수 있다. 예를 들어, 스토리지 컨택 플러그들(650)의 하단부와 접촉하는 스토리지 컨택 랜딩 패드들(370)의 표면은 리세스될 수 있다. 따라서, 스토리지 컨택 플러그들(650)의 측면의 하부가 스토리지 컨택 랜딩 패드들(370)과 접촉할 수 있다. 스토리지 컨택 플러그들(650)은 전도성 물질을 포함할 수 있다. 예를 들어, 도핑된 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다.
스토리지 구조체들(600)은 스토리지 전극들(610), 스토리지 유전층(620), 및 플레이트 전극(630)을 포함할 수 있다. 스토리지 전극들(610)은 스토리지 컨택 플러그들(650)과 연결되도록 상부 층간 절연층(430) 상에(above) 형성될 수 있다. 스토리지 전극들(610)은 전도성 물질을 포함할 수 있다. 예를 들어, 도핑된 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다. 스토리지 전극들(610) 상에 스토리지 유전층(620)이 컨포멀하게 형성될 수 있다. 스토리지 유전층(620)은 상부 층간 절연층(430) 상에(above)도 연장되어 형성될 수 있다. 스토리지 유전층(620)은 금속 산화물, 실리콘 질화물, 실리콘 산화물 같은 유전 물질을 포함할 수 있다. 예를 들어, 하프늄 산화물 또는 탄탈룸 산화물 같은 금속 산화물, 또는 다양한 고유전율 물질을 포함할 수 있다. 설명되지 않은 구성 요소들은 도 2a 및 2b 내지 7을 더 참조하면 이해될 수 있을 것이다.
도 44a 및 45b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(30B)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있고, 및 게이트 캡핑층(250)의 상부 표면이 랜딩 패드들(350)의 상부 표면보다 낮은 레벨에 위치할 수 있다. 교차 필드 절연물(125)의 상부 표면이 랜딩 패드들(350)의 상부 표면보다 낮은 레벨에 위치할 수 있다. 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부 표면들은 기판(100)의 표면보다 높은 레벨에 위치할 수 있다. 예를 들어, 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부 표면들은 랜딩 패드들(350)의 하부 표면보다 높은 레벨에 위치할 수 있다. 랜딩 패드들(350)의 사이의 상부 영역 내에는 하부 층간 절연층(410) 또는 별도의 절연물이 채워질 수 있다. 비트 라인 컨택 플러그(450)는 평행 필드 영역(110) 상에서 랜딩 패드 절연층(330)과 접촉할 수 있다.
도 44a 및 45c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(30C)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있고, 및 게이트 캡핑층(250)의 상부 표면이 기판(100)의 표면과 실질적으로 동일하거나 유사한 레벨에 위치할 수 있다. 비트 라인 컨택 플러그(450)는 평행 필드 영역(110) 상에서 패드 절연층(130)과 접촉할 수 있다.
도 44a 및 45d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(30D)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있고, 및 게이트 캡핑층(250) 및 또는 교차 필드 절연물(125)의 상부 표면들이 기판(100)의 표면보다 낮은 레벨에 위치할 수 있다. 비트 라인 컨택 플러그(450)는 평행 필드 영역(110) 상에서 평행 필드 절연물(115)과 접촉할 수 있다.
도 44a 및 45e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(30E)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있고, 및 기판(100) 상으로 돌출한 게이트 캡핑층(250)의 측면과 기판(100)에 매립된 게이트 캡핑층(250)의 측면이 수직으로 정렬될 수 있다. 랜딩 패드들(350)의 측면은 게이트 절연층(220) 상에 위치할 수 있다. 랜딩 패드들(350)의 하부 표면들이 게이트 캡핑층(250)과 접촉하지 않을 수 있다. 비트 라인 컨택 플러그(450)는 평행 필드 영역(110) 상에서 랜딩 패드 절연층(330)과 접촉할 수 있다.
도 44a 및 45f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(30F)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있고, 및 비트 라인 구조체(500)는 다층의 비트 라인 배리어 층(520)을 가진 비트 라인 스택(510)을 포함할 수 있다. 비트 라인 배리어 층(520)은 하부 금속 실리사이드 층(521), 배리어 금속층(522), 및 상부 금속 실리사이드 층(523)을 포함할 수 있다. 비트 라인 컨택 플러그(450)는 평행 필드 영역(110) 상에서 랜딩 패드 절연층(330)과 접촉할 수 있다.
도 44b 및 46a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(40A)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있다. 비트 라인 스택(510) 또는 비트 라인 구조체(500)는 활성 영역(105) 상에서 비트 라인 컨택 플러그(450) 상으로 돌출 또는 연장한 패딩부(505)를 포함할 수 있다.
도 44b 및 46b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(40B)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있고, 및 게이트 캡핑층(250)의 상부 표면이 랜딩 패드들(350)의 상부 표면보다 낮은 레벨에 위치할 수 있다. 교차 필드 절연물(125)의 상부 표면이 랜딩 패드들(350)의 상부 표면보다 낮은 레벨에 위치할 수 있다. 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부 표면들은 기판(100)의 표면보다 높은 레벨에 위치할 수 있다. 예를 들어, 게이트 캡핑층(250) 및 교차 필드 절연물(125)의 상부 표면들은 랜딩 패드들(350)의 하부 표면보다 높은 레벨에 위치할 수 있다. 랜딩 패드들(350)의 사이의 상부 영역 내에는 하부 층간 절연층(410) 또는 별도의 절연물이 채워질 수 있다. 비트 라인 스택(510) 또는 비트 라인 구조체(500)는 활성 영역(105) 상에서 비트 라인 컨택 플러그(450) 상으로 돌출 또는 연장한 패딩부(505)를 포함할 수 있다.
도 44b 및 46c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(40C)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있고, 및 게이트 캡핑층(250)의 상부 표면이 기판(100)의 표면과 실질적으로 동일하거나 유사한 레벨에 위치할 수 있다. 비트 라인 스택(510) 또는 비트 라인 구조체(500)는 활성 영역(105) 상에서 비트 라인 컨택 플러그(450) 상으로 돌출 또는 연장한 패딩부(505)를 포함할 수 있다.
도 44b 및 46d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(40D)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있고, 및 게이트 캡핑층(250) 및 또는 교차 필드 절연물(125)의 상부 표면들이 기판(100)의 표면보다 낮은 레벨에 위치할 수 있다. 비트 라인 스택(510) 또는 비트 라인 구조체(500)는 활성 영역(105) 상에서 비트 라인 컨택 플러그(450) 상으로 돌출 또는 연장한 패딩부(505)를 포함할 수 있다.
도 44b 및 46e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(40E)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있고, 및 기판(100) 상으로 돌출한 게이트 캡핑층(250)의 측면과 기판(100)에 매립된 게이트 캡핑층(250)의 측면이 수직으로 정렬될 수 있다. 랜딩 패드들(350)의 측면은 게이트 절연층(220) 상에 위치할 수 있다. 랜딩 패드들(350)의 하부 표면들이 게이트 캡핑층(250)과 접촉하지 않을 수 있다. 비트 라인 스택(510) 또는 비트 라인 구조체(500)는 활성 영역(105) 상에서 비트 라인 컨택 플러그(450) 상으로 돌출 또는 연장한 패딩부(505)를 포함할 수 있다.
도 44b 및 46f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(40F)는, 활성 영역들(105)을 정의하도록 기판(100) 내에 형성된 평행 필드 영역들(110) 및 교차 필드 영역들(120), 활성 영역들(105) 및 평행 필드 영역들(110)과 교차하도록 기판(100) 내에 형성된 게이트 구조체들(200), 기판(100) 상에 형성된 비트 라인 컨택 랜딩 패드들(360) 및 스토리지 컨택 랜딩 패드들(370), 비트 라인 컨택 랜딩 패드들(360) 상에 형성된 비트 라인 컨택 플러그들(450), 비트 라인 컨택 플러그들(450) 상에 형성된 비트 라인 구조체들(500), 스토리지 컨택 랜딩 패드들(370) 상에 형성된 스토리지 컨택 플러그들(650), 및 스토리지 컨택 플러그들(650) 상에 형성된 스토리지 구조체들(600)을 포함할 수 있고, 및 비트 라인 구조체(500)는 다층의 비트 라인 배리어 층(520)을 가진 비트 라인 스택(510)을 포함할 수 있다. 비트 라인 배리어 층(520)은 하부 금속 실리사이드 층(521), 배리어 금속층(522), 및 상부 금속 실리사이드 층(523)을 포함할 수 있다. 비트 라인 스택(510) 또는 비트 라인 구조체(500)는 활성 영역(105) 상에서 비트 라인 컨택 플러그(450) 상으로 돌출 또는 연장한 패딩부(505)를 포함할 수 있다.
도 47a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 47a를 참조하면, 메모리 모듈(2100)은 메모리 모듈 기판(2110), 메모리 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120) 및 다수 개의 터미널들(2130)을 포함할 수 있다. 메모리 모듈 기판(2110)은 PCB 또는 웨이퍼를 포함할 수 있다. 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 하나이거나, 또는 반도체 소자들 중 하나를 포함하는 반도체 패키지일 수 있다. 다수 개의 터미널들(2130)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(2120)과 전기적으로 연결될 수 있다. 메모리 모듈(2100)은 누설 전류가 적고 On/Off 전류 특성이 우수한 반도체 소자를 포함하므로 모듈 퍼포먼스가 개선된다.
도 47b은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 메모리 카드(2200)을 개념적으로 도시한 도면이다. 도 47b을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 카드(2200)은, 메모리 카드 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 하나를 포함할 수 있다. 메모리 카드(2200)는 메모리 카드 기판 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 메모리 카드 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 47c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 47c를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20)은 전자 시스템(2300)에 적용될 수 있다. 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들은 마이크로 프로세서 유닛(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 47d는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 47d를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412) 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 램(2416) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리 소자를 포함할 수 있다.
도 47e는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 무선 폰(2500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 활성 영역들
110: 평행 필드 영역 111: 평행 필드 트렌치
112: 평행 필드 라이너 115: 평행 필드 절연물
120: 교차 필드 영역 121: 교차 필드 트렌치
122: 교차 필드 라이너 125: 교차 필드 절연물
130: 패드 절연층 140: 버퍼 절연층
145: 평행 필드 마스크 패턴
146: 필드 트렌치 패드 절연층
147: 필드 트렌치 버퍼 절연층
150: 게이트 마스크 패턴 150h: 트렌치 홀
180: 스페이서 마스크 패턴 180a: 스페이서 마스크 물질층
200: 게이트 구조체들
210: 게이트 트렌치 220: 게이트 절연층
230a: 게이트 배리어 물질층 230: 게이트 배리어 층
240a: 게이트 전극 물질층 240: 게이트 전극
250: 게이트 캡핑층
310: 랜딩 패드 물질층 311: 단결정 실리콘 층
313: 다결정 실리콘 층 315: 캡핑 실리콘 층
320: 희생층 325: 랜딩 패드 트렌치
330: 랜딩 패드 절연층
350: 랜딩 패드 350h: 랜딩 패드 홀
360: 비트 라인 컨택 랜딩 패드 370: 스토리지 컨택 랜딩 패드
410: 하부 층간 절연층 420: 비트 라인 컨택 마스크 패턴
OH: 오프닝 홀 430: 상부 층간 절연층
435: 식각 정지막 440: 몰딩 절연층
450h: 비트 라인 컨택 홀 450: 비트 라인 컨택 플러그
451: 보호막
450a, 450b: 비트 라인 컨택 플러그 물질층
455: 버퍼 실리콘 층 500: 비트 라인 구조체
510: 비트 라인 스택 510a: 비트 라인 스택 물질층들
520: 비트 라인 배리어 층 520a: 비트 라인 배리어 물질층
521: 하부 금속 실리사이드 층 521a: 하부 금속 실리사이드 물질층
522: 배리어 금속 층 522a: 배리어 금속 물질층
523: 상부 금속 실리사이드 층 523a: 상부 금속 실리사이드 물질층
530a: 비트 라인 전극 540: 비트 라인 캡핑층
550: 비트 라인 스페이서 550a: 비트 라인 스페이서 물질층
600: 스토리지 구조체
610: 스토리지 전극 620: 스토리지 유전층
630: 플레이트 전극 650: 스토리지 컨택 플러그

Claims (20)

  1. 기판 내에 활성 영역을 정의하는 제1 필드 영역 및 제2 필드 영역들; 및
    상기 활성 영역 및 제1 필드 영역과 교차하고 상기 제2 필드 영역과 평행하는 게이트 구조체들을 포함하고,
    상기 제1 필드 영역은,
    상기 기판 내에 형성된 제1 필드 트렌치; 및
    상기 제1 필드 트렌치를 채우는 제1 필드 절연물을 포함하고,
    상기 제2 필드 영역들은, 각각,
    상기 기판 내에 형성되고 상기 제1 필드 트렌치와 교차하도록 연장하는 제2 필드 트렌치; 및
    상기 제2 필드 트렌치를 채우는 제2 필드 절연물을 포함하고,
    상기 게이트 구조체들은, 각각,
    상기 기판 내에 상기 제1 필드 트렌치와 교차하는 게이트 트렌치;
    상기 게이트 트렌치의 하부 영역을 채우는 게이트 전극; 및
    상기 게이트 트렌치의 상부 영역을 채우는 게이트 캡핑층을 포함하고,및
    상기 제1 필드 절연물의 상부 표면과 상기 제2 필드 절연물의 상부 표면이 서로 다른 레벨에 위치하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 캡핑층의 상부 표면과 상기 제2 필드 절연물의 상기 상부 표면이 동일한 레벨에 위치하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 필드 절연물을 실리콘 산화물을 포함하고, 및
    상기 제2 필드 절연물 및 상기 게이트 캡핑층은 실리콘 질화물을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 필드 절연물의 상부 표면은 상기 제1 필드 절연물의 상기 상부 표면보다 높은 레벨에 위치하는 반도체 소자.
  5. 제1항에 있어서,
    상기 활성 영역에 해당하는 상기 기판 표면 상에 직접적으로 형성된 랜딩 패드들을 더 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 랜딩 패드들의 수평 폭들은 그 하부의 상기 기판의 상기 표면들의 수평 폭 보다 넓은 반도체 소자.
  7. 제5항에 있어서,
    상기 랜딩 패드들의 상부 표면들은 상기 게이트 캡핑층 및 상기 제2 필드 절연물의 상부 표면들과 동일한 레벨에 위치하는 반도체 소자.
  8. 제5항에 있어서,
    상기 제1 필드 영역 상에 형성된 랜딩 패드 절연층을 더 포함하는 반도체 소자.
  9. 기판 내에 형성되고 하나의 활성 영역의 양 끝을 정의하도록 제1 방향으로 곧게 연장하는 적어도 두 개의 제 1 필드 영역들;
    상기 기판 내에 형성되며, 상기 제 1 필드 영역들과 교차하는 제 2 방향으로 연장하는 제 2 필드 영역들;
    상기 기판 내에 형성되고, 상기 하나의 활성 영역 및 상기 제 2 필드 영역들과 교차하고 상기 제1 방향으로 상기 제 1 필드 영역들과 평행하게 연장하는 두 개의 게이트 구조체들;
    상기 하나의 활성 영역의 표면은 상기 두 개의 게이트 구조체들에 의해 다수의 표면으로 분리되고,
    상기 분리된 다수의 표면들 상에 직접적으로 형성된 랜딩 패드들을 포함하되,
    상기 랜딩 패드들은,
    상기 게이트 구조체들의 사이에 위치한 제1 랜딩 패드; 및
    상기 필드 영역들 중 하나와 상기 게이트 구조체들 중 하나의 사이에 위치한 제2 랜딩 패드를 포함하고, 및
    상기 랜딩 패드들의 수평 폭은 해당하는 아래의 상기 활성 영역의 표면들보다 넓은 반도체 소자.
  10. 기판 내에 형성된 제1 필드 영역, 상기 제1 필드 영역은 제1 필드 트렌치 및 상기 제1 필드 트렌치를 채우는 제1 필드 절연물을 포함하고;
    상기 제1 필드 영역과 교차하고 서로 평행하게 연장하는 제2 필드 영역 및 게이트 구조체, 상기 제2 필드 영역은 제2 필드 트렌치 및 상기 제2 필드 트렌치를 채우는 제2 필드 절연물을 포함하고, 및 상기 게이트 구조체는 게이트 트렌치 및 상기 게이트 트렌치를 채우는 게이트 캡핑층을 포함하고; 및
    상기 제1 필드 영역 상에 형성된 절연층을 포함하되, 상기 제2 필드 절연물의 상부 표면, 상기 게이트 캡핑층의 상부 표면, 및 상기 절연층의 상부 표면이 동일한 레벨에 위치하는 반도체 소자.
  11. 기판 내에 활성 영역의 긴 변과 인접하는 제1 필드 영역을 형성하고,
    상기 활성 영역 및 상기 제1 필드 영역과 교차하는 게이트 구조체를 형성하고, 및
    상기 게이트 구조체와 평행하게 연장하는 제2 필드 영역을 형성하는 것을 포함하고,
    상기 게이트 구조체를 형성하는 것은,
    상기 기판 및 상기 제1 필드 영역 상에 게이트 트렌치 홀을 가진 게이트 마스크 패턴을 형성하고,
    상기 게이트 마스크 패턴을 식각 마스크로 이용하여 상기 기판 내에 상기 활성 영역 및 상기 제 1 필드 영역과 교차하는 게이트 트렌치를 형성하고, 및
    상기 게이트 트렌치를 채우는 게이트 캡핑층을 형성하되, 상기 게이트 캡핑층은 상기 활성 영역의 표면 보다 돌출하도록 상기 게이트 트렌치 홀을 채우는 것을 포함하고,
    상기 제2 필드 영역을 형성하는 것은,
    상기 게이트 마스크 패턴의 상부를 부분적으로 리세스하여 상기 게이트 캡핑층의 상부 측면을 노출시키고,
    상기 노출된 게이트 캡핑층의 상부 측면 및 상기 리세스된 게이트 마스크 패턴 상에 스페이서 마스크 패턴을 형성하고,
    상기 스페이서 마스크 패턴을 식각 마스크로 이용하여 상기 활성 영역의 일부를 식각하여 상기 기판 내에 제2 필드 트렌치를 형성하고, 및
    상기 제2 필드 트렌치를 채우는 제2 필드 절연물을 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
  12. 제11항에 있어서,
    상기 스페이서 마스크 패턴을 형성하는 것은,
    상기 게이트 캡핑층 및 상기 게이트 마스크 패턴을 덮는 스페이서 마스크 물질층을 형성하고,
    상기 스페이서 마스크 물질층을 식각하여 상기 게이트 마스크 패턴의 표면의 일부를 노출시키는 것을 포함하는 반도체 소자를 제조하는 방법.
  13. 제11항에 있어서,
    상기 제2 필드 절연물을 형성하는 것은,
    상기 게이트 캡핑층의 상부 표면 및 상기 제2 필드 절연물의 상부 표면을 동일한 레벨에 위치시키는 것을 더 포함하는 반도체 소자를 제조하는 방법.
  14. 제13항에 있어서,
    상기 게이트 마스크 패턴을 형성하는 것은,
    상기 기판 상에 패드 절연층을 형성하고,
    상기 패드 절연층 상에 버퍼 절연층을 형성하고, 및
    상기 버퍼 절연층 상에 상기 게이트 마스크 패턴을 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
  15. 제14항에 있어서,
    상기 제2 필드 절연물을 형성한 후,
    상기 스페이서 마스크 패턴을 제거하여 상기 게이트 캡핑층과 상기 제2 필드 절연물 사이에 게이트 마스크 패턴을 노출시키고, 및
    상기 노출된 게이트 마스크 패턴을 제거하여 상기 버퍼 절연층을 노출시키는 것을 더 포함하는 반도체 소자를 제조하는 방법.
  16. 제15항에 있어서,
    상기 노출된 버퍼 절연층 상에 희생층을 형성하고, 및
    상기 희생층의 일부를 제거하여 상기 제1 필드 영역을 노출시키는 랜딩 패드 트렌치를 형성하는 것을 더 포함하는 반도체 소자를 제조하는 방법.
  17. 제16항에 있어서,
    상기 랜딩 패드 트렌치 내에 실리콘 질화물을 포함하는 랜딩 패드 절연층을 형성하고, 및
    상기 랜딩 패드 절연층의 상부 표면을 상기 게이트 캡핑층의 상부 표면 및 상기 제2 필드 절연물의 상부 표면과 동일한 레벨에 위치시키는 것을 더 포함하는 반도체 소자를 제조하는 방법.
  18. 제17항에 있어서,
    상기 랜딩 패드 절연층, 상기 게이트 캡핑층, 및 상기 제2 필드 절연물 사이의 상기 희생층을 제거하여 상기 기판의 표면을 노출시키고, 및
    상기 노출된 기판의 표면 상에 랜딩 패드들을 형성하는 것을 더 포함하는 반도체 소자를 제조하는 방법.
  19. 기판 상에 상기 기판의 표면을 선택적으로 노출하는 게이트 트렌치 홀들을 갖는 게이트 마스크 패턴을 형성하고,
    상기 게이트 마스크 패턴을 식각 마스크로 상기 노출된 기판의 표면을 식각하여 상기 기판 내에 제1 방향으로 평행하게 연장하는 제1 및 제2 게이트 트렌치들을 형성하고,
    상기 제1 및 제2 게이트 트렌치들을 채우고 상기 기판의 상기 표면 상으로 돌출하여 상기 게이트 트렌치 홀들을 채우는 는 제1 및 제2 게이트 캡핑층들을 형성하고,
    상기 게이트 마스크 패턴의 상부 표면을 상기 제1 및 제2 게이트 캡핑층들의 측면들이 부분적으로 노출되도록 리세스하고,
    상기 노출된 제1 및 제2 게이트 캡핑층들의 측면들 상에 스페이서 마스크 패턴을 형성하되, 상기 스페이서 마스크 패턴은 상기 제1 및 제2 게이트 캡핑층들의 사이의 상기 게이트 마스크 패턴의 상기 상부 표면들을 선택적으로 노출시키고,
    상기 스페이서 마스크 패턴을 식각 마스크로 상기 노출된 게이트 마스크 패턴 및 그 하부의 상기 기판을 식각하여 상기 제1 및 제2 게이트 트렌치들과 평행하는 필드 트렌치를 형성하고, 및
    상기 필드 트렌치를 채우는 필드 절연물을 형성하되, 상기 제1 및 제2 게이트 캡핑층들의 상부 표면들과 상기 필드 절연물의 상부 표면을 동일한 레벨에 위치시키고,
    상기 게이트 마스크 패턴을 제거하여 상기 제1 및 제2 게이트 캡핑층들 및 상기 필드 절연물에 의해 정의된 상기 기판의 상기 표면을 노출시키고, 및
    상기 노출된 기판의 상기 표면 상에 전도성 랜딩 패드들을 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
  20. 기판 내에 제1 필드 영역을 형성하되, 상기 제1 필드 영역의 표면은 상기 기판의 표면과 실질적으로 동일한 표면을 갖는 제1 필드 절연물을 포함하고,
    상기 기판 내에 상기 제1 필드 영역과 교차하도록 제1 방향으로 연장하는 게이트 구조체를 형성하되, 상기 게이트 구조체는 상기 기판의 상기 표면 상으로 돌출한 게이트 캡핑층을 포함하고,
    상기 기판 내에 상기 제1 필드 영역과 교차하고 상기 게이트 구조체와 평행하게 연장하도록 제2 필드 영역을 형성하되 상기 제2 필드 영역은 상기 기판의 표면 상으로 돌출한 제2 필드 절연물을 포함하고, 및
    상기 게이트 캡핑층과 상기 제2 필드 절연물 사이의 상기 기판의 상기 표면 상에 전도성 랜딩 패드를 형성하되, 상기 게이트 캡핑층, 상기 제2 필드 절연물, 및 상기 전도성 랜딩 패드의 상부 표면들은 동일한 레벨에 위치하는 것을 포함하는 반도체 소자를 제조하는 방법.
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