KR20080021968A - 랜딩 패드 분리 패턴을 포함하는 반도체 소자 및 그 제조방법 - Google Patents

랜딩 패드 분리 패턴을 포함하는 반도체 소자 및 그 제조방법 Download PDF

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capacitor
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김남균
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Abstract

랜딩 패드를 분리하는 랜딩 패드 분리 패턴을 포함하는 반도체 소자 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 의한 반도체 소자는, 기판, 기판 내에 형성된 소자 분리 영역, 기판 상에 형성된 게이트 패턴, 게이트 패턴 사이에 형성된 비트 라인 랜딩 패드 및 커패시터 랜딩 패드, 게이트 패턴 상에 형성된 랜딩 패드 분리 패턴, 비트 라인 랜딩 패드, 커패시터 랜딩 패드 및 랜딩 패드 분리 패턴 상에 형성된 제 1 층간 절연막, 제 1 층간 절연막을 수직으로 관통하며 비트 라인 랜딩 패드와 전기적으로 접속되는 비트 라인 비아 플러그, 제 1 층간 절연막 상에 형성되며 비트 라인 비아 플러그와 전기적으로 접속되는 비트 라인, 비트 라인 상에 형성된 제 2 층간 절연막, 제 2 층간 절연막 및 제 1 층간 절연막을 수직으로 관통하며 커패시터 랜딩 패드와 전기적으로 접속되는 커패시터 비아 플러그, 및 커패시터 비아 플러그와 전기적으로 접속되며 제 2 층간 절연막 상에 형성된 커패시터를 포함한다.
랜딩 패드, 랜딩 패드 분리 패턴

Description

랜딩 패드 분리 패턴을 포함하는 반도체 소자 및 그 제조 방법{Semiconductor device including a landing pad separation pattern and method for fabricating the same}
도 1은 본 발명의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도이다.
도 2a 내지 도 2l은 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 공정을 설명하기 위하여 개략적으로 도시한 종단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
103: 기판 105: 소자 분리 영역
119: 게이트 패턴 121: L-형 스페이서
123: 식각 정지층 125: 랜딩 패드 분리 패턴
127: 랜딩 패드 130: 제 1 층간 절연막
135: 비트 라인 비아 플러그 137: 비트 라인
140: 제 2 층간 절연막 141: 층간 절연막 캡핑층
145: 커패시터 비아 플러그 150: 제 3 층간 절연막
157: 커패시터
본 발명은 랜딩 패드를 가진 반도체 소자 및 그 제조 방법에 관한 것으로서 특히 랜딩 패드들을 전기적으로 분리하기 위한 랜딩 패드 분리 패턴들을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화로 인하여, 반도체 소자의 각 패턴들을 형성하기가 매우 어려워지고 있다. 특히 전기적 신호를 전달하는 전도성 패턴들이 충분히 낮은 저항을 가질 수 있도록 패턴의 크기를 확보하여야 하며, 인접한 다른 전도성 패턴과 단락 또는 커플링 되지 말아야 한다. 그러나 반도체 소자의 패턴이 미세해졌기 때문에, 포토리소그래피 및 식각 공정 등의 패터닝 공정의 난점을 비롯하여, 원자간의 이동 등도 심각한 문제로 대두되고 있다. 특히, 안정된 비아 플러그의 전도도를 확보하기 위하여 기판 상으로부터 비아 플러그와 전기적으로 접속되는 랜딩 패드를 구현한 다음 비아 플러그를 형성한 반도체 소자는 랜딩 패드간의 전기적 단락, 랜딩 패드와 비아 플러그간의 전기적 문제가 심각히 대두되고 있다. 이에, 반도체 소자의 패턴 크기가 미세해짐에 따라 랜딩 패드 및 비아 플러그들의 전기적 분리를 안정적으로 확보할 수 있는 수단이 절실하다.
본 발명이 이루고자 하는 기술적 과제는, 랜딩 패드를 전기적으로 분리할 수 있는 랜딩 패드 분리 패턴을 포함하는 반도체 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 랜딩 패드를 전기적으로 분리 할 수 있는 랜딩 패드 분리 패턴을 포함하는 반도체 소자를 제조하는 방법을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자는, 기판, 기판 내에 형성된 소자 분리 영역, 기판 상에 형성된 게이트 패턴, 게이트 패턴 사이에 형성된 비트 라인 랜딩 패드 및 커패시터 랜딩 패드, 게이트 패턴 상에 형성된 랜딩 패드 분리 패턴, 비트 라인 랜딩 패드, 커패시터 랜딩 패드 및 랜딩 패드 분리 패턴 상에 형성된 제 1 층간 절연막, 제 1 층간 절연막을 수직으로 관통하며 비트 라인 랜딩 패드와 전기적으로 접속되는 비트 라인 비아 플러그, 제 1 층간 절연막 상에 형성되며 비트 라인 비아 플러그와 전기적으로 접속되는 비트 라인, 비트 라인 상에 형성된 제 2 층간 절연막, 제 2 층간 절연막 및 제 1 층간 절연막을 수직으로 관통하며 커패시터 랜딩 패드와 전기적으로 접속되는 커패시터 비아 플러그, 및 커패시터 비아 플러그와 전기적으로 접속되며 제 2 층간 절연막 상에 형성된 커패시터를 포함한다.
게이트 패턴은 기판 내부로 연장되어 형성된 게이트 전극을 포함할 수 있고, 게이트 전극은 다결정 실리콘층과 금속 실리사이드층을 포함하여 복수층으로 형성될 수 있다.
랜딩 패드 분리 패턴은 랜딩 패드보다 높게 형성될 수 있다.
비트 라인 상에 형성된 비트 라인 식각 보호막을 더 포함할 수 있다.
게이트 패턴은 게이트 전극의 측면에 형성된 L-형 스페이서를 포함할 수 있고, L-형 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 중에 선택된 둘 이상의 조합으로 형성될 수 있다.
비트 라인 비아 플러그 및 커패시터 비아 플러그들과 제 1 및 제 2 층간 절연막들의 계면에 형성된 라이너층을 더 포함할 수 있다.
랜딩 패드는 실리콘층 및 금속 실리사이드 층을 포함할 수 있다.
비트 라인 상에 형성된 비트 라인 식각 보호막을 더 포함할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 기판 내에 소자 분리 영역을 형성하고, 기판 상에 게이트 패턴을 형성하고, 게이트 패턴를 덮는 L-형 스페이서층을 형성하고, L-형 스페이서층 상에 식각 정지층을 형성하고, 식각 정지층 상에 제 1 층간 절연막을 형성하고, 제 1 층간 절연막을 평탄화하여 식각 정지층의 상부를 노출시키고, 제 1 층간 절연막 및 식각 정지층 상에 랜딩 패드 분리 패턴층을 형성하고, 랜딩 패드 분리 패턴층을 패터닝하여 제 1 층간 절연막을 노출시키는 랜딩 패드 분리 패턴을 형성하고, 랜딩 패드 분리 패턴 및 식각 정지층을 식각 마스크로 하여 식각 정지층이 노출되도록 제 1 층간 절연막을 제거하고, 기판과 인접한 곳의 노출된 식각 정지층 및 식각 정지층 하부의 L-형 스페이서층을 제거하여 기판의 표면을 노출시키고, 노출된 기판과 전기적으로 접속되고 랜딩 패드 분리 패턴에 의해 노드 분리되 는 랜딩 패드를 형성하고, 랜딩 패드 및 랜딩 패드 분리 패턴 상에 제 2 층간 절연막을 형성하고, 제 2 층간 절연막을 수직으로 관통하여 랜딩 패드와 전기적으로 접속되는 비트 라인 비아 플러그를 형성하고, 비트 라인 비아 플러그와 전기적으로 접속하는 비트 라인을 형성하고, 제 2 층간 절연막 및 비트 라인 상에 제 3 층간 절연막을 형성하고, 제 3 층간 절연막을 수직으로 관통하여 랜딩 패드와 전기적으로 접속하는 커패시터 비아 플러그를 형성하고, 제 3 층간 절연막 상에 제 4 층간 절연막을 형성하고, 제 4 층간 절연막을 수직으로 관통하며 커패시터 비아 플러그의 상면을 노출시키는 커패시터 홀을 형성하고, 제 4 층간 절연막의 상부 및 커패시터 홀의 저면 및 내벽에 커패시터 비아 플러그와 전기적으로 접속되는 커패시터 하부 전극층을 형성하고, 제 4 층간 절연막 상에 형성된 커패시터 하부 전극층을 제거하여 커패시터 하부 전극을 형성하고, 제 4 층간 절연막 및 커패시터 하부 전극 상에 커패시터 유전층을 형성하고, 커패시터 유전층 상에 커패시터 상부 전극층을 형성하고, 제 4 층간 절연막 상에 형성된 커패시터 상부 전극층 및 커패시터 유전층을 제거하여 커패시터를 형성하는 것을 포함한다.
게이트 패턴은 실리콘층 및 금속 실리사이드층을 포함하는 게이트 전극을 포함할 수 있고, 게이트 전극은 기판 내부로 연장되어 형성될 수 있다.
게이트 전극은 게이트 전극을 형성하기 위한 물질층을 형성하고 평탄화 공정을 수행하여 형성될 수 있다.
식각 정지층은, 식각 정지층을 형성하기 위한 물질층을 형성하고, 전면 식각하여 게이트 패턴 상에 형성된 L-형 스페이서층이 노출되도록 하여 형성될 수 있 다.
랜딩 패드 분리 패턴은 랜딩 패드보다 높게 형성될 수 있다.
랜딩 패드는 실리콘층 및 금속 실리사이드 층을 포함할 수 있다.
랜딩 패드는 랜딩 패드 분리 패턴 상에 랜딩 패드를 형성하기 위한 물질층을 형성하고 전면 식각하여 랜딩 패드 분리 패턴의 상부가 노출되도록 하여 형성될 수 있다.
L-형 스페이서층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 중에 선택된 둘 이상의 조합으로 형성될 수 있다.
비트 라인을 형성한 후, 비트 라인 상에 비트 라인 식각 보호막을 더 형성할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명의 일 실시예에 의한 반도체 소자 및 그 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 종단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100)는, 기판(103), 기판(103) 내에 형성된 소자 분리 영역(105)들, 기판(103) 상에 형성된 게이트 패턴(120)들, 게이트 패턴(120)들 사이에 형성된 비트 라인 랜딩 패드(127a) 및 커패시터 랜딩 패드(127b)들, 게이트 패턴(120)들 상에 형성된 랜딩 패드 분리 패턴(125)들, 랜딩 패드(127a, 127b)들 및 랜딩 패드 분리 패턴(125)들 상에 형성된 제 1 층간 절연막(130), 제 1 층간 절연막(130)을 수직으로 관통하며 비트 라인 랜딩 패드(127a)와 전기적으로 접속되는 비트 라인 비아 플러그(135)들, 제 1 층간 절연막(130) 상에 형성되며 비트 라인 비아 플러그(135)들과 전기적으로 접속되는 비트 라인(137), 비트 라인(137) 상에 형성된 제 2 층간 절연막(140), 제 2 층간 절연막(140) 및 제 1 층간 절연막(130)을 수직으로 관통하며 커패시터 랜딩 패드(127b)와 전기적으로 접속되는 커패시터 비아 플러그(145), 및 커패시터 비아 플러그(145)와 전기적으로 접속되며 제 2 층간 절연막(140) 상에 형성된 커패시터(157)를 포함한다.
기판(103)은 표면이 실리콘인 기판(103)이 적용될 수 있다. 예를 들어, 실리콘 기판, SiGe 기판, SOI(silicon on insulator) 또는 SOG(silicon on glass) 기판일 수 있다. SiGe 기판일 경우, 특히 게이트 패턴(119)들의 사이에 존재하는 소스/드레인 영역(미도시)만 SiGe로 형성된 기판일 수 있다.
게이트 패턴(119)은 기판(103) 내부로 연장되어 형성된 게이트 전극(113)을 포함할 수 있다. 즉, 일반적으로 리세스 채널이라고 불리는 게이트 구조일 수 있다. 리세스 채널 게이트에 대한 설명은 잘 알려져있으므로 생략한다.
게이트 마스크(117)는 게이트 전극(113) 및 게이트 금속 실리사이드(115)를 패터닝 하기 위하여 형성될 수 있다. 즉, 게이트 마스크(117)는 도면에서 생략될 수도 있다.
L-형 스페이서(121)는 게이트 전극(113) 및 게이트 금속 실리사이드(115)의 측면을 감싸며 형성될 수 있고, 기판(103) 상에 연장되도록 형성될 수 있다. 본 실시예에서 L-형 스페이서(121)는 실리콘 산화물로 형성될 수 있으나, 다양한 물질층이 적층된 복층으로 형성될 수 있다. 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등이 조합된 복층 구조일 수 있다.
식각 정지층(123)은 본 실시예에서 존재하지 않을 수 있다. 즉, 도면에서 생 략될 수 있다. 이 경우, 식각 정지층(123) 형성되지 않는 것이 아니라 형성되었다가 제거되는 것일 수 있다.
랜딩 패드(127)는 기판(103)과 직접적으로 접촉되도록 형성되며, 랜딩 패드(127)가 접촉된 기판(103)의 내부는 소스/드레인 영역(미도시)일 수 있다. 즉, P, As 또는 B 이온이 주입되어 전도성을 가진 영역일 수 있다. 또한, 랜딩 패드는 실리콘층 및 금속 실리사이드 층을 포함할 수 있다. 이 경우, 하부는 기판(103)과 직접 접촉될 수 있고, 그 위에 금속 실리사이드 층이 형성될 수 있다.
또한, 소스/드레인 영역은 금속 실리사이드 영역(미도시)일 수 있다. 이 경우, 기판(103) 표면이 노출된 상태에서 기판(103) 표면을 실리사이드화 시킨 영역일 수 있다. 금속 실리사이드 영역이 형성될 경우, 기판(103)의 내부에 형성될 수도 있고, 기판(103)의 상부에 형성될 수도 있다. 예를 들어, 기판(103)의 내부에 형성되는 경우 니켈 실리사이드 영역일 수 있고, 기판(103)의 상부에 형성되는 경우 티타늄, 텅스텐 또는 코발트 실리사이드 영역일 수 있다.
랜딩 패드 분리 패턴(125)은 게이트 패턴(119) 상에 형성될 수 있다. 본 실시예에서 랜딩 패드 분리 패턴(125)은 예를 들어 실리콘 질화물로 형성될 수 있으나 이에 한정되지 아니한다. 또한 랜딩 패드 분리 패턴(125)은 도면에 보이듯이 랜딩 패드(127)보다 높게 형성될 수 있다.
제 1 층간 절연막(130)은 예를 들어 실리콘 산화물로 형성될 수 있고, 상부에 제 1 층간 절연막 캡핑막(미도시)이 더 형성될 수 있다. 이 경우, 제 1 층간 절연막 캡핑막은 실리콘 질화물로 형성될 수 있으나, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중에서 둘 이상을 조합하여 복층으로 형성될 수도 있다.
비트 라인 비아 플러그(135)는 예를 들어 텅스텐 또는 기타 금속으로 형성될 수 있다. 또한 비트 라인 플러그(135)와 제 1 층간 절연막(130)의 계면에 라이너층이 개재될 수 있다. 라이너층은 예를 들어 Ti/TiN으로 형성될 수 있다. 비트 라인(137)은 비트 라인 비아 플러그(135)와 전기적으로 접속되며 제 1 층간 절연막(130)과의 계면에 라이너층이 개재될 수 있다. 또한, 제 1 층간 절연막(130) 상에 제 1 층간 절연막 캡핑막이 개재될 수도 있다. 비트 라인(137)은 비트 라인 비아 플러그(135)와 듀얼 다마신 방법을 이용하여 동시에 형성될 수 있다. 비트 라인(137)과 비트 라인 플러그(135)를 동시에 형성하는 방법은 잘 알려져 있으므로 생략한다.
또한 비트 라인(137) 상에 형성된 비트 라인 식각 보호막(미도시)을 더 포함할 수 있다. 비트 라인 식각 보호막은 비트 라인(137)과 커패시터 비아 플러그(145)를 전기적으로 단절시키고, 커패시터 비아 플러그(145)를 형성하는 공정으로부터 비트 라인(137)을 보호할 수 있다. 비트 라인 식각 보호막은 예를 들어 실리콘 질화막으로 형성될 수 있다.
제 2 층간 절연막(140)도 실리콘 산화물로 형성될 수 있고, 그 위에 층간 절연막 캡핑층(141)이 더 형성될 수 있다. 층간 절연막 캡핑층(141)은 예를 들어 실리콘 질화물로 단층으로 형성될 수도 있으나, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중에서 둘 이상을 조합하여 복층으로 형성될 수도 있다.
제 3 층간 절연막(150)도 실리콘 산화물로 형성될 수 있다.
커패시터(157)는 하부 전극(151), 유전층(153) 및 상부 전극(155)으로 형성될 수 있으며, 하부 전극(151)은 제 3 층간 절연막(150)과 동일한 높이로 형성될 수 있고, 유전층(153) 및 상부 전극(155)은 제 3 층간 절연막(150) 상으로 연장되어 형성될 수 있다. 본 실시예에서, 하부 전극(151) 및 상부 전극(155)은 예를 들어 금속으로 형성될 수 있고, 유전층(153)은 예를 들어 산화막 계열로 형성될 수 있다.
하부 전극(151)이 금속일 경우, 하부 전극(151)과 제 3 층간 절연막(150)의 계면에 라이너층이 개재될 수 있다.
도 1을 참조하여 설명된 본 발명의 반도체 소자는 랜딩 패드 분리 패턴들이 랜딩 패드 및 비아 플러그들을 전기적으로 분리하며, 미스 얼라인 등에 의한 패턴 브릿지 현상 등을 방지하므로 반도체 소자의 동작이 안정되고 신뢰성이 높다.
이어서 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명한다.
도 2a 내지 도 2l은 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 공정을 설명하기 위하여 개략적으로 도시한 종단면도들이다.
먼저, 도 1에 도시된 본 발명의 일 실시예에 의한 반도체 소자의 종단면도에서는 제조 공정 상에서 형성되는 층간 절연막들 중 하나가 보이지 않는다. 그 층간 절연막은 단지 도면에서만 보이지 않을 뿐이며 다른 위치에서 종단면을 도시할 경우 보일 수 있다. 따라서, 도 2a 내지 2l에 도시될 본 발명의 제조 방법 실시예에서 사용되는 층간 절연막들과 도 1에 도시된 층간 절연막들의 호칭이 다르다. 구체 적으로, 도 1을 참조한 본 발명의 일 실시예에 의한 반도체 소자에서 제 1, 제 2 및 제 3 층간 절연막들은 도 2a 내지 도 2l을 참조한 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법 설명에서는 제 2, 제 3 및 제 4 층간 절연막에 대응된다. 즉, 도 2a 내지 도 2l을 참조하는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법의 설명에서 제 1 층간 절연막으로 지시되는 구성 요소가 도 1에는 보이지 않는다. 본 명세서에서는 각 구성 요소들을 설명할 때, 제 1 을 생략하고 제 2 부터 설명할 경우, 본 발명의 기술적 사상을 오해할 수 있으므로 도면에 보여지는 구성 요소를 모두 제 1 부터 설명한다.
도 2a를 참조하면, 기판(103) 내에 소자 분리 영역(105)을 형성하고, 기판(103)을 리세스시켜 게이트 전극용 홀(113h)을 형성하고 게이트 절연막(111a)을 형성한다. 본 실시예에서는 리세스 채널이라 불리는 게이트 구조를 가진 반도체 소자를 예시한다. 그러나 이는 본 발명의 기술적 사상이 다양한 구조의 반도체 소자에 적용될 수 있음을 예시하는 것으로서 본 발명의 기술적 사상이 특정한 구조에 한정되지 아니함을 보이고자 하는 것이다. 즉, 기판(103)이 리세스되지 않고 평탄한 구조로 형성되는 게이트를 가진 통상적인 반도체 소자에도 본 발명의 기술적 사상이 적용될 수 있다. 특히, 도면에서 리세스된 기판은 표면적이 커지도록 확장된 모양의 홀(113h)을 도시한 것은 본 발명의 기술적 사상이 적용될 수 있는 범주를 더욱 넓히고자 함이다. 게이트 전극용 홀(113h)의 하부가 넓게 확장되지 않은 모양도 본 발명의 기술적 사상의 범주에 포함된다.
본 실시예에서 기판(103)은 표면이 실리콘인 기판(103)일 수 있다. 이외에 도, SiGe기판, SOI기판 SOG 기판 등이 적용될 수 있다.
게이트 전극용 홀(113h)은 도시되지 않은 마스킹 패턴을 형성하고 기판(103)을 식각하여 형성할 수 있다. 게이트 전극용 홀(113h)의 하단부를 확장시키는 방법은 등방성 식각 방법을 수행하여 완성될 수 있다. 등방성 식각 방법은 통상적으로 습식 식각 방법이 수행될 수 있다.
도 2b를 참조하면, 게이트 절연막(111), 게이트 전극(113), 게이트 금속 실리사이드(115) 및 게이트 마스크(117)를 형성하여 게이트 패턴(119)을 형성한다. 구체적으로, 게이트 전극(113)을 형성하기 위한 막을 게이트 절연막(111a) 상에 형성하고, 그 위에 게이트 금속 실리사이드(115)를 형성하기 위한 막을 형성하고, 그 위에 식각 공정에서 마스크 역할을 할 수 있는 게이트 마스크(117)를 형성하기 위한 막을 형성한다. 다음, 포토리소그래피 공정을 수행하여 게이트 패턴(119)을 형성하기 위한 포토레지스트 패턴(미도시)을 형성하고, 식각 공정을 수행하여 도면에 도시된 모양의 게이트 패턴(119)을 형성한다. 이후, 포토리소그래피 공정 중에 형성되었던 포토레지스트 패턴을 제거한다.
본 실시예에서, 게이트 절연막(111)은 실리콘 산화물이고, 게이트 전극(113)은 다결정 실리콘이며, 게이트 금속 실리사이드(115)는 텅스텐 실리사이드이며, 게이트 마스크(117)는 실리콘 질화물이나, 이는 본 발명의 기술적 사상을 구현해보이기 위하여 선택된 막질들이다. 즉, 본 실시예에 예시된 이외의 다양한 막질들이 본 발명의 기술적 사상 하에서 적용될 수 있다. 예를 들어, 게이트 절연막(111)이 하프늄 산화물이거나 알루미늄 산화물일 수도 있고, 그 이외의 절연물일 수도 있다. 또 게이트 금속 실리사이드(115)가 텅스텐이 아닌 티타늄, 코발트 등의 다양한 금속으로 이루어진 실리사이드일 수도 있으며 게이트 마스크(117)가 실리콘 산화질화물이거나 또는 그 이외의 다른 절연성 물질일 수도 있다.
게이트 전극(113)은 게이트 절연막(111a) 상에 게이트 전극용 물질층을 형성하고 CMP 공정 등의 평탄화 공정을 수행하여 형성될 수 있다. 이 경우, 게이트 금속 실리사이드층(115a)은 게이트 전극층(113a)을 평탄화 한 이후에 수행될 수 있다.
도 2c를 참조하면, 게이트 패턴(119)을 덮는 L-형 스페이서층(121a)을 형성하고, 그 위에 식각 정지층(123a)을 형성한다. 본 실시예에서, L-형 스페이서층(121a)은 예를 들어 실리콘 산화물로 형성될 수 있고, 식각 정지층(123a)은 실리콘 질화물으로 형성될 수 있다. L-형 스페이서층(121a)은 게이트 패턴(119) 및 기판(103)을 덮도록 형성될 수 있다. 또한, 본 실시예에서, 식각 정지층(123a)은 통상적인 게이트 스페이서를 형성하기 위한 물질일 수 있다. 부가하여, L-형 스페이서층(121a)을 형성한 다음 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정을 수행할 수 있다.
도 2d를 참조하면, 식각 정지층(123a)를 전면적으로 식각하여 게이트 스페이서 형태를 형성하되, 게이트 패턴(119)의 상부가 노출될 수 있고, 기판(103)과 인접한 게이트 패턴(119)들의 사이에서는 소정의 두께로 남아있도록 형성한 다음, 전면적으로 게이트 패턴(119)을 덮는 제 1 층간 절연막(124a)을 형성한다. 식각 정지층(123a)을 식각하는 방법은 잘 알려진 건식 식각 방법을 사용할 수 있다. 제 1 층 간 절연막(124a)은 실리콘 산화물로 형성될 수 있다.
도 2e를 참조하면, 제 1 층간 절연막(124a)을 CMP 공정 또는 전면 식각 공정을 수행하여 게이트 패턴(119)의 상부를 노출 시키고, 전면적으로 랜딩 패드 분리 패턴막(125a)을 형성한다. 본 실시예에서 랜딩 패드 분리 패턴막(125a)은 실리콘 질화물로 형성될 수 있다.
도 2f를 참조하면, 게이트 패턴(119)의 상부에만 잔존하도록 랜딩 패드 분리 패턴(125)을 형성하고, 게이트 패턴(119)들의 사이에 형성되어 있던 제 1 층간 절연막(124b)을 제거하여 식각 정지층(123b)을 노출시키고, 노출된 식각 정지층(123b)을 제거하여 L-형 스페이서층(121b)을 노출시키고, 노출된 L-형 스페이서층(121b)을 제거하여 기판(103) 표면을 노출시킨다. 구체적으로, 먼저 포토리소그래피 공정과 식각 공정을 수행하여 게이트 패턴(119)의 상부에 랜딩 패드 분리 패턴(125)을 형성한다. 랜딩 패드 분리 패턴(125)이 형성되면, 그 사이의 제 1 층간 절연막(124b)이 노출된다. 다음, 노출된 제 1 층간 절연막(124b)을 전면적으로 건식 식각하여 제거한다. 제 1 층간 절연막(124b)이 제거되면 식각 정지층(123b)이 노출된다. 다음, 노출된 식각 정지층(124b)을 제거하여 기판(103) 상에 형성된 L-형 스페이서층(121b)을 노출시킨다. 다음, 노출된 L-형 스페이서층(121b)을 제거하여 기판(103) 표면을 노출시켜 도면에 예시된 구조를 완성한다.
도 2g를 참조하면, 랜딩 패드(127)들을 형성한다. 본 실시예에서 랜딩 패드(127)들은 전면적으로 실리콘층을 형성하고 전면 식각 방법으로 형성할 수 있다. 구체적으로 랜딩 패드 분리 패턴(125)들 보다 높게 실리콘층을 형성한 다음, 에치 백 등의 전면 식각 공정으로 랜딩 패드(127)들이 랜딩 패드 분리 패턴(125)들보다 낮아지도록 하여 형성할 수 있다. 에치백 공정 대신 CMP 공정을 수행할 수도 있다. 다른 방법으로, 랜딩 패드(127)들은 기판(103)의 노출된 실리콘 표면으로부터 에피택셜 성장방법으로도 형성할 수 있다. 또한, 랜딩 패드(127)들의 상부는 금속 실리사이드층일 수 있다. 구체적으로, 에피택셜 성장방법으로 랜딩 패드(127)들의 하부를 형성한 다음, 그 위에 금속층을 형성하고 실리사이드화 반응을 수행하여 랜딩 패드(127)들의 상부를 금속 실리사이드층으로 형성할 수 있다. 본 도면에서는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 랜딩 패드(127)가 하나의 물질층으로 형성되는 경우를 예시하지만, 랜딩 패드(127)가 다양한 물질을 이용하여 다층으로 형성되는 경우도 본 발명의 범주에 포함되는 것으로 이해하여야 한다.
본 실시예에서 랜딩 패드(127)들은 랜딩 패드 분리 패턴(125)들의 표면보다 낮게 형성될 수 있다. 본 실시예에서 랜딩 패드 분리 패턴(125)들이 랜딩 패드(127)들보다 높게 형성되어 안정적으로 랜딩 패드들(127)을 노드분리할 수 있다.
도 2h를 참조하면, 랜딩 패드(127)들 및 랜딩 패드 분리 패턴(125)들 상에 제 2 층간 절연막(130)을 형성하고 선택적으로 랜딩 패드(127)들의 표면을 노출시키는 비트 라인 비아홀(135h)을 형성한다. 본 실시예에서, 제 2 층간 절연막(130)은 실리콘 산화물로 형성될 수 있다. 비트 라인 비아홀(135h)은 본 실시예에서 비트 라인과 전기적으로 접속되기 위한 패턴이다.
도 2i를 참조하면, 비트 라인 비아홀(135h)의 내부를 채우는 비트 라인 비아 플러그(135)들을 형성하고, 비트 라인 비아 플러그(135)들과 전기적으로 접속되는 비트 라인(137)을 형성한 다음, 비트 라인(137)을 덮는 제 3 층간 절연막(140)을 형성하고, 층간 절연막 캡핑층(141)을 형성하고, 층간 절연막 캡핑층(141) 및 제 3 층간 절연막(140)을 수직으로 관통하며 선택적으로 랜딩 패드(125)와 전기적으로 접속되는 커패시터 비아 플러그(145)를 형성한다. 커패시터 비아 플러그(145)는 일반적으로 비트 라인 비아 플러그(135)와 동일 단면에 나타나지 않는다. 그러므로, 본 도면에서는 커패시터 비아 플러그(145)를 점선으로 표시한다. 본 실시예에서, 비트 라인 비아 플러그(135) 및 비트 라인(137)은 예를 들어 텅스텐 또는 기타 금속으로 형성될 수 있다. 제 3 층간 절연막(140)은 실리콘 산화물로 형성될 수 있다. 층간 절연막 캡핑층(141)은 단층 또는 복층으로 형성될 수 있으며, 플라즈마 방법으로 형성된 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 하나 또는 둘 이상을 적층하여 형성될 수 있다. 커패시터 비아 플러그(145)는 포토리소그래피 공정을 수행하여 형성할 수 있다. 또한, 제 2 층간 절연막(130, 및 제 3 층간 절연막(140)과 비트 라인 비아 플러그(135) 및 비트 라인(137)의 계면에 라이너층(미도시)이 형성될 수 있다. 도면에는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 도시하지 않는다. 라이너층은 예를 들어 Ti/TiN 층으로 형성될 수 있다.
또한, 비트 라인(137) 상에 비트 라인 식각 보호막(미도시)이 더 형성될 수 있다. 비트 라인 식각 보호막은 후속 커패시터 비아 플러그(145)를 형성하는 공정에서 미스 얼라인 또는 과다 식각 등으로 야기될 수 있는 비트 라인(137)과 커패시터 비아 플러그(137)의 물리적 접촉을 방지하고, 전기적 커플링을 방지할 수 있다. 즉, 커패시터 비아 플러그(145)를 형성하기 위하여 커패시터 비아 홀을 형성하는 공정에서, 비트 라인(137)을 식각으로부터 보호할 수 있다. 본 도면에는 본 발명의 기술적 사상에 대한 설명이 이해하기 어려워지는 것을 방지하기 위하여 도시하지 않는다. 본 실시예에서, 비트 라인 식각 보호층은 예를 들어 실리콘 질화막으로 형성될 수 있다.
도 2j를 참조하면, 층간 절연막 캡핑층(141) 상에 제 4 층간 절연막(150)을 형성하고, 커패시터를 형성하기 위한 커패시터 홀(157h)을 형성한 다음, 제 4 층간 절연막(150)의 표면과 커패시터 홀(157h)의 저면과 내벽에 커패시터 하부 전극층(151a)을 형성한다. 커패시터 홀(157h)을 형성할 때, 커패시터 비아 플러그(145)의 표면이 노출되도록 형성한다. 커패시터 하부 전극층(151a)는 본 실시예에서 텅스텐 또는 기타 다른 금속인 경우로 예시된다. 그러므로, 별도의 설명이 없어도 제 4 층간 절연막(150)과 커패시터 하부 전극층(151a)의 계면에도 라이너층이 형성될 수 있는 것으로 이해하여야 한다. 라이너층이 형성된 모양은 커패시터 하부 전극층(151a)을 참조할 수 있다. 즉, 커패시터 하부 전극층(151a)의 모양을 그대로 따라가며 제 4 층간 절연막(150), 노출된 커패시터 비아 플러그(145)의 표면 및 커패시터 홀(157h)의 내벽에 라이너층이 형성될 수 있다.
도 2k를 참조하면, 제 4 층간 절연막(150) 상에 형성된 커패시터 하부 전극층(151a)을 제거고 커패시터 홀(157h)의 내부에만 커패시터 하부 전극층(151a)을 남겨 커패시터 하부 전극(151)을 형성한다. 제 4 층간 절연막(150) 상의 커패시터 하부 전극층(151a)을 제거하는 방법은 예를 들어, 전면적으로 포토레지스트 또는 레진 등의 고분자 유기물을 커패시터 홀(157h)을 채우며 커패시터 하부 전극층(151h) 상에 형성되도록 한 다음, 전면 식각 공정을 수행하면 커패시터 홀(157h)의 내부에는 고분자 유기물이 남아있고 제 4 층간 절연막(150) 상의 커패시터 하부 전극층(151a)은 노출되어 식각, 제거될 수 있다. 이후, 고분자 유기물을 제거하면 커패시터 홀(157h)의 내부에만 커패시터 하부 전극층(151a)이 남아 커패시터 하부 전극(151)이 형성된다. 다른 경우로, 고분자 유기물을 형성하지 않고 무기물을 형성하여 커패시터 하부 전극(151)을 형성할 수 있다. 또한 전면 식각 공정이 아닌 CMP 공정 같은 평탄화 공정을 수행하여 커패시터 하부 전극(151)을 형성할 수도 있다.
도 2l을 참조하면, 제 4 층간 절연막(150) 및 커패시터 하부 전극(151) 상에 커패시터 유전층(153a) 및 커패시터 상부 전극층(155a)을 형성한다. 본 실시예에서 커패시터 유전층(153a)은 예를 들어 하프늄 산화물일 수 있으나 이에 한정되지 아니한다. 또한 커패시터 상부 전극층(155a)도 예를 들어 알루미늄 또는 텅스텐으로 형성될 수 있으나 이에 한정되지 아니한다. 이후, 제 4 층간 절연막(150) 상에 형성된 커패시터 유전층(153a) 및 커패시터 상부 전극층(155a)을 제거하여 커패시터 유전막(153) 및 커패시터 상부 전극(155)을 형성하여 도 1에 도시된 커패시터(157)을 완성한다.
도 2a 내지 도 2l을 참조하여 설명된 반도체 소자의 제조 방법이 다양하게 응용될 수 있음이 명백하다.
이후의 공정으로 잘 알려진 배선 공정, 비아 공정, 패드 형성 공정 등이 수 행되어 본 발명의 일 실시예에 의한 반도체 소자를 완성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 소자 및 그 제조 방법에 의하면, 랜딩 패드들이 안정적으로 분리되고, 랜딩 패드 분리 패턴들이 랜딩 패드 및 비아 플러그들을 형성할 때 미스 얼라인 등에 의한 패턴 브릿지 현상 등을 방지하므로 동작이 안정되고 신뢰성 높은 반도체 소자를 제조할 수 있다.

Claims (20)

  1. 기판,
    상기 기판 내에 형성된 소자 분리 영역,
    상기 기판 상에 형성된 게이트 패턴,
    상기 게이트 패턴 사이에 형성된 비트 라인 랜딩 패드 및 커패시터 랜딩 패드,
    상기 게이트 패턴 상에 형성된 랜딩 패드 분리 패턴,
    상기 비트 라인 랜딩 패드, 커패시터 랜딩 패드 및 랜딩 패드 분리 패턴 상에 형성된 제 1 층간 절연막,
    상기 제 1 층간 절연막을 수직으로 관통하며 상기 비트 라인 랜딩 패드와 전기적으로 접속되는 비트 라인 비아 플러그,
    상기 제 1 층간 절연막 상에 형성되며 상기 비트 라인 비아 플러그와 전기적으로 접속되는 비트 라인,
    상기 비트 라인 상에 형성된 제 2 층간 절연막,
    상기 제 2 층간 절연막 및 제 1 층간 절연막을 수직으로 관통하며 상기 커패시터 랜딩 패드와 전기적으로 접속되는 커패시터 비아 플러그, 및
    상기 커패시터 비아 플러그와 전기적으로 접속되며 상기 제 2 층간 절연막 상에 형성된 커패시터를 포함하는 반도체 소자.
  2. 제1항에서,
    상기 게이트 패턴은 상기 기판 내부로 연장되어 형성된 게이트 전극을 포함하는 반도체 소자.
  3. 제2항에서,
    상기 게이트 전극은 다결정 실리콘층과 금속 실리사이드층을 포함하여 복수층으로 형성되는 반도체 소자.
  4. 제1항에서,
    상기 랜딩 패드 분리 패턴은 상기 랜딩 패드보다 높게 형성되는 반도체 소자.
  5. 제1항에서,
    상기 비트 라인 상에 형성된 비트 라인 식각 보호막을 더 포함하는 반도체 소자.
  6. 제1항에서,
    상기 게이트 패턴은 상기 게이트 전극의 측면에 형성된 L-형 스페이서를 포함하는 반도체 소자.
  7. 제2항에서,
    상기 L-형 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 중에 선택된 둘 이상의 조합으로 형성되는 반도체 소자.
  8. 제3항에서,
    상기 비트 라인 비아 플러그 및 커패시터 비아 플러그들과 제 1 및 제 2 층간 절연막들의 계면에 형성된 라이너층을 더 포함하는 반도체 소자.
  9. 제1항에서,
    상기 랜딩 패드는 실리콘층 및 금속 실리사이드 층을 포함하는 반도체 소자.
  10. 제1항에서,
    상기 비트 라인 상에 형성된 비트 라인 식각 보호막을 더 포함하는 반도체 소자.
  11. 기판 내에 소자 분리 영역을 형성하고,
    상기 기판 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴를 덮는 L-형 스페이서층을 형성하고,
    상기 L-형 스페이서층 상에 식각 정지층을 형성하고,
    상기 식각 정지층 상에 제 1 층간 절연막을 형성하고,
    상기 제 1 층간 절연막을 평탄화하여 상기 식각 정지층의 상부를 노출시키고,
    상기 제 1 층간 절연막 및 상기 식각 정지층 상에 랜딩 패드 분리 패턴층을 형성하고,
    상기 랜딩 패드 분리 패턴층을 패터닝하여 상기 제 1 층간 절연막을 노출시키는 랜딩 패드 분리 패턴을 형성하고,
    상기 랜딩 패드 분리 패턴 및 식각 정지층을 식각 마스크로 하여 상기 식각 정지층이 노출되도록 상기 제 1 층간 절연막을 제거하고,
    상기 기판과 인접한 곳에 노출된 상기 식각 정지층 및 식각 정지층 하부의 L-형 스페이서층을 제거하여 상기 기판의 표면을 노출시키고,
    상기 노출된 기판과 전기적으로 접속되고 상기 랜딩 패드 분리 패턴에 의해 노드 분리되는 랜딩 패드를 형성하고,
    상기 랜딩 패드 및 랜딩 패드 분리 패턴 상에 제 2 층간 절연막을 형성하고,
    상기 제 2 층간 절연막을 수직으로 관통하여 상기 랜딩 패드와 전기적으로 접속되는 비트 라인 비아 플러그를 형성하고,
    상기 비트 라인 비아 플러그와 전기적으로 접속하는 비트 라인을 형성하고,
    상기 제 2 층간 절연막 및 비트 라인 상에 제 3 층간 절연막을 형성하고,
    상기 제 3 층간 절연막을 수직으로 관통하여 상기 랜딩 패드와 전기적으로 접속하는 커패시터 비아 플러그를 형성하고,
    상기 제 3 층간 절연막 상에 제 4 층간 절연막을 형성하고,
    상기 제 4 층간 절연막을 수직으로 관통하며 상기 커패시터 비아 플러그의 상면을 노출시키는 커패시터 홀을 형성하고,
    상기 제 4 층간 절연막의 상부 및 상기 커패시터 홀의 저면 및 내벽에 상기 커패시터 비아 플러그와 전기적으로 접속되는 커패시터 하부 전극층을 형성하고,
    상기 제 4 층간 절연막 상에 형성된 커패시터 하부 전극층을 제거하여 커패시터 하부 전극을 형성하고,
    상기 제 4 층간 절연막 및 상기 커패시터 하부 전극 상에 커패시터 유전층을 형성하고,
    상기 커패시터 유전층 상에 커패시터 상부 전극층을 형성하고,
    상기 제 4 층간 절연막 상에 형성된 상기 커패시터 상부 전극층 및 커패시터 유전층을 제거하여 커패시터를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  12. 제11항에서,
    상기 게이트 패턴은 실리콘층 및 금속 실리사이드층을 포함하는 게이트 전극을 포함하는 반도체 소자의 제조 방법.
  13. 제12항에서,
    상기 게이트 전극은 상기 기판 내부로 연장되어 형성되는 반도체 소자의 제조 방법.
  14. 제13항에서,
    상기 게이트 전극은 게이트 전극을 형성하기 위한 물질층을 형성하고 평탄화 공정을 수행하여 형성되는 반도체 소자의 제조 방법.
  15. 제11항에서,
    상기 식각 정지층은, 상기 식각 정지층을 형성하기 위한 물질층을 형성하고, 전면 식각하여 상기 게이트 패턴 상에 형성된 L-형 스페이서층이 노출되도록 하여 형성되는 반도체 소자의 제조 방법.
  16. 제11항에서,
    상기 랜딩 패드 분리 패턴은 상기 랜딩 패드보다 높게 형성되는 반도체 소자의 제조 방법.
  17. 제11항에서,
    상기 랜딩 패드는 실리콘층 및 금속 실리사이드 층을 포함하는 반도체 소자의 제조 방법.
  18. 제11항에서,
    상기 랜딩 패드는 상기 랜딩 패드 분리 패턴 상에 상기 랜딩 패드를 형성하기 위한 물질층을 형성하고 전면 식각하여 상기 랜딩 패드 분리 패턴의 상부가 노 출되도록 하는 반도체 소자의 제조 방법.
  19. 제11항에서,
    상기 L-형 스페이서층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 중에 선택된 둘 이상의 조합으로 형성되는 반도체 소자의 제조 방법.
  20. 제11항에서,
    상기 비트 라인을 형성한 후, 상기 비트 라인 상에 상기 비트 라인 식각 보호막을 더 형성하는 반도체 소자의 제조 방법.
KR1020060085259A 2006-09-05 2006-09-05 랜딩 패드 분리 패턴을 포함하는 반도체 소자 및 그 제조방법 KR20080021968A (ko)

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KR20130122399A (ko) * 2012-04-30 2013-11-07 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
KR20150051795A (ko) * 2013-11-05 2015-05-13 삼성전자주식회사 반도체 소자

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KR20130122399A (ko) * 2012-04-30 2013-11-07 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
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