KR20080069431A - 자기정렬 금속막 션트 공정을 이용하는 반도체 장치의 제조방법 - Google Patents

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Abstract

자기정렬 금속막 션트 공정을 이용하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에, 차례로 적층된 하부 도전 패턴 및 희생 패턴을 형성하고, 희생 패턴을 덮는 층간절연막을 형성하고, 층간절연막을 패터닝하여 희생 패턴의 상부면을 노출시키는 예비 트렌치를 형성하고, 노출된 희생 패턴을 제거하여 하부 도전 패턴의 상부면을 노출시키는 트렌치를 형성한 후, 트렌치를 채우는 상부 도전 패턴을 형성하는 단계를 포함한다.

Description

자기정렬 금속막 션트 공정을 이용하는 반도체 장치의 제조 방법{Fabricating Methods Of Semiconductor Device Using Self-Align Metal Shunt Process}
도 1 및 도 2는 종래의 텅스텐 션트 기술을 설명하기 위한 공정 단면도들이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로는 자기정렬 금속막 션트 공정을 이용하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 동작 속도를 증가시키기 위한 다양한 기술들이 제안되어 왔다. 예를 들면, 배선 저항에 의한 동작 속도의 감소를 줄이기 위해, 소자들을 연결하는 배선들을 낮은 비저항을 갖는 금속으로 형성하는 방법에 제안되고 있다. 특 히, 빠른 동작 속도가 요구되는 에스램 장치의 경우, 워드라인의 저항을 개선하기 위해 텅스텐을 사용하는 방법이 제안되었다. 하지만, 알려진 것처럼, 패턴 선폭의 축소에 대응하기 위해 그리고 제품의 동작 속도의 고속화를 위해서는, 게이트 절연막의 유효 산화막 두께(equivalent thickness of oxide, ETOX)를 감소시키는 것이 요구된다. 하지만, 이러한 유효 산화막 두께의 감소는 피팅 문제(pitting problem) 및/또는 언더컷의 문제(undercut problem)를 유발하기 때문에, 다결정 실리콘으로 이루어진 게이트 패턴 상에 상기 텅스텐막을 별도로 형성하는 텅스텐 션트 기술이 제안되고 있다. (이때, 상기 피팅 문제는 게이트 패터닝 공정에서 게이트 패턴 주변의 반도체기판이 물리적으로 손상됨으로써 발생하고, 상기 언더컷의 문제는 게이트 패터닝 공정 이후 실시되는 세정 공정에서 게이트 절연막의 측면 리세스(lateral recess)에 의해 발생된다.)
도 1 및 도 2는 종래의 텅스텐 션트 기술을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 종래의 텅스텐 션트 기술은, 상기 텅스텐을 포함하는 게이트 구조체를 형성하기 위해, 반도체기판(10) 상에 게이트 절연막(12)을 형성하고, 상기 게이트 절연막(12) 상에 차례로 적층된 다결정 실리콘 패턴(13) 및 하드마스크 패턴(14)을 형성한 후, 상기 다결정 실리콘 패턴(13) 양 옆의 반도체기판(10) 내에 불순물 영역들(15)을 형성하는 단계를 포함한다. 이어서, 도 2를 참조하면, 상기 하드 마스크 패턴(14)을 제거하고, 상기 하드마스크 패턴이 제거된 결과물 상에 층간절연막(17)을 형성한 후, 상기 층간절연막(17)을 패터닝하여 상기 다결정 실리콘 패턴(13)의 상부면을 노출시키는 게이트 트렌치(20)를 형성한다. 이후, 상기 게이트 구조체를 위한 상기 텅스텐이 상기 게이트 트렌치(20)를 채우도록 형성된다.
한편, 이러한 방법에 따르면, 상기 게이트 트렌치(20)를 형성하는 단계는 상기 다결정 실리콘 패턴(13)의 상부면이 완전히 노출되도록 과도 식각(over-etch)돼야 한다. 하지만, 상기 층간절연막의 두께 산포 및 상기 게이트 트렌치 형성 공정에서의 오정렬 때문에, 이러한 과도 식각은, 도 2에 도시된 것처럼, 상기 게이트 트렌치(20)를 형성하는 단계에서 상기 반도체기판(10)의 상부면을 노출시킬 수도 있다. 이 경우, 후속 텅스텐막이 상기 다결정 실리콘 패턴(13)(즉, 게이트 전극)과 상기 반도체기판(10)(즉, 소오스/드레인 전극) 모두에 연결되기 때문에, 제품 불량(즉, 쇼트)이 발생된다.
본 발명이 이루고자 하는 일 기술적 과제는 층간절연막의 과도 식각에 따른 쇼트 불량을 예방할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 사진 공정에서의 오정렬 및 층간절연막의 두께 산포에 기인하는 쇼트 불량의 문제를 예방할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 희생 패턴을 이용하여 하부 도전 패턴에 자기정렬된 상부 도전 패턴을 형성하는 단계는 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에, 차례로 적층된 하부 도전 패턴 및 희생 패턴을 형성하고, 상기 희생 패턴을 덮는 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 상기 희생 패턴의 상부면을 노출시키는 예비 트렌치를 형성하고, 상기 노출된 희생 패턴을 제거하여 상기 하부 도전 패턴의 상부면을 노출시키는 트렌치를 형성한 후, 상기 트렌치를 채우는 상부 도전 패턴을 형성하는 단계를 포함한다.
본 발명에 따르면, 상기 희생 패턴은 상기 하부 도전 패턴 및 상기 층간절연막에 대해 식각 선택성을 갖는 물질들 중의 적어도 한가지로 형성되고, 상기 상부 도전 패턴은 금속막들 중의 한가지로 형성될 수 있다. 예를 들면, 상기 하부 도전 패턴은 다결정 실리콘막으로 형성하고, 상기 희생 패턴은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지로 형성하고, 상기 상부 도전 패턴은 텅스텐막으로 형성할 수 있다.
상기 예비 트렌치를 형성하는 단계는 상기 희생 패턴의 상부에서 상기 층간절연막을 노출시키는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 층간절연막을 식각한 후, 상기 마스크 패턴을 제거하는 단계를 포함할 수 있다. 이때, 상기 층간절연막을 식각하는 단계는 상기 희생 패턴의 상부면이 노출될 때까지 상기 희생 패턴 상부에 형성된 상기 층간절연막을 식각하는 단계를 포함할 수 있다.
상기 트렌치를 형성하는 단계는 상기 예비 트렌치를 통해 노출된 상기 희생 패턴을 습식 식각 또는 건식 식각의 방법을 사용하여 선택적으로 제거하는 단계를 포함할 수 있다.
상기 상부 도전 패턴을 형성하는 단계는 상기 트렌치를 채우는 상부 도전막을 형성하는 단계 및 상기 층간절연막의 상부면이 노출될 때까지 상기 상부 도전막을 전면 식각하는 단계를 포함할 수 있다. 상기 상부 도전막을 전면 식각하는 단계는 화학적-기계적 연마 기술을 사용하여 실시할 수 있다. 상기 상부 도전막을 전면 식각하는 단계는 적어도 상기 층간절연막의 상부면이 상기 예비 트렌치의 바닥면 높이보다 낮아질 때까지 실시할 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부 도전 패턴을 형성하기 전에, 상기 하부 도전 패턴과 상기 반도체기판 사이에 개재되는 게이트 절연막을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 층간절연막을 형성하기 전에, 상기 하부 도전 패턴 양 옆의 반도체기판 내에, 트랜지스터의 소오스/드레인 전극들로 사용되는 불순물 영역들을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 하부 도전 패턴 및 상기 상부 도전 패턴은 상기 트랜지스터의 게이트 전극으로 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 도전 패턴은 그 하부 폭보다 그 상부 폭이 더 넓게 형성될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 3을 참조하면, 반도체기판(100) 상에 활성영역들을 한정하는 소자분리막 패턴(110)을 형성한다. 상기 활성 영역 상에 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)이 형성된 결과물 상에, 차례로 적층된 하부 도전막 및 희생막을 형성한 후, 이들을 패터닝하여 차례로 적층되어 상기 활성영역을 가로지르는 하부 도전 패턴(130) 및 희생 패턴(140)을 형성한다. 이어서, 상기 희생 패턴(140)을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 하부 도전 패턴(130) 양 옆의 반도체기판(100) 내에 불순물 영역들(150)을 형성한다.
본 발명에 따르면, 상기 게이트 절연막(120)은 실리콘 산화막 및 고유전막들(high-k dielectrics) 중의 한가지일 수 있다. 상기 하부 도전 패턴(130)은 다결정 실리콘막일 수 있으며, 상기 희생 패턴(140)은 상기 하부 도전 패턴(130)에 대해 식각 선택성을 갖는 물질들 중의 한가지일 수 있다. 즉, 상기 희생 패턴(140)은 상기 하부 도전 패턴(130)의 식각을 최소화하면서, 선택적으로 제거될 수 있는 물질들 중의 한가지일 수 있다. (아래에서, 식각 선택성은 이러한 의미로 사용될 것이다.)
도 4를 참조하면, 상기 불순물 영역(150)이 형성된 결과물을 덮는 층간절연막(160)을 형성한다. 상기 층간절연막(160)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 저유전막들(low-k dielectrics) 중의 적어도 한가지로 형성될 수 있다. 이때, 상기 희생 패턴(140)은 상기 층간절연막(160)에 대해서도 식각 선택성을 갖는 물질로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 희생 패턴(140)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서, 상기 층간절연막(160) 및/또는 상기 하부 도전 패턴(130)에 대해 식각 선택성을 갖는, 적어도 한가지로 형성될 수 있다.
상기 층간절연막(160)을 형성하는 단계는 상기 층간절연막(160)의 상부면을 평탄하게 만드는 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 잘 알려진 화학적-기계적 연마(chemical-mechanical polishing) 기술 또는 전면 식각(etch- back) 기술 중의 한가지를 사용하여 실시될 수 있다. 본 발명에 따르면, 상기 평탄화 공정은 상기 희생 패턴(140)의 상부에 상기 층간절연막(160)이 소정의 두께(D2, 도 3 참조)로 잔존하도록 실시된다.
도 5를 참조하면, 상기 하부 도전 패턴(130)의 상부에서 상기 층간절연막(160)의 상부면을 노출시키는 마스크 패턴(170)을 형성한다. 본 발명의 일 실시예에 따르면, 상기 마스크 패턴(170)은 포토 리소그래피 공정을 통해 형성되는 포토레지스트 패턴일 수 있다. 상기 마스크 패턴(170)을 식각 마스크로 사용하여 상기 층간절연막(160)을 이방성 식각함으로써, 상기 희생 패턴(140)의 상부면을 노출시키는 예비 트렌치(180)를 형성한다.
본 발명에 따르면, 상기 예비 트렌치(180)의 깊이(D2)(즉, 상기 식각 공정에서의 식각 깊이)는 실질적으로 상기 희생 패턴(140) 상부에 잔존하는 상기 층간절연막(160)의 두께와 같다. 이는 종래의 기술에서의 상기 게이트 트렌치(20)의 깊이(D1, 도 2 참조)에 비해 상기 희생 패턴(140)의 두께만큼 작은 값이다. 이처럼 상기 예비 트렌치(180) 형성을 위해 식각해야 하는 두께가 작을 경우, 식각 량의 산포(즉, 상기 예비 트렌치(180)의 깊이의 산포)를 줄일 수 있기 때문에, 공정 파라미터의 안정적인 관리가 용이하다.
이에 더하여, 상기 예비 트렌치(180) 형성을 위한 식각 공정은 상기 희생 패턴(140)의 상부면 근방에서 중단되기 때문에, 비록 과도 식각의 방법을 실시되더라도, 종래 기술에서 지적한 상기 불순물 영역(150)이 상기 예비 트렌치(180)에 의해 노출되는 문제는 발생하지 않는다.
도 6을 참조하면, 상기 마스크 패턴(170)을 제거한 후, 상기 예비 트렌치(180)에 의해 노출된 상기 희생 패턴(140)을 제거한다. 그 결과, 상기 층간절연막(160) 내에는, 상기 하부 도전 패턴(130)의 상부면을 노출시키는 트렌치(190)가 형성된다. 상기 트렌치(190)는 후속 상부 도전 패턴 형성을 위한 주형으로 사용된다.
상기 희생 패턴(140)을 제거하는 단계는, 상기 하부 도전 패턴(130) 및/또는 상기 층간절연막(160)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 이들의 식각을 최소화하면서, 선택적으로 제거된다. 이 단계는 습식 또는 건식 식각의 방법으로 실시될 수 있다. 한편, 본 발명의 다른 실시예에 따르면, 상기 마스크 패턴(170)은, 상기 희생 패턴(140)을 제거한 후, 제거될 수도 있다.
도 7 및 도 8을 참조하면, 상기 트렌치(190)를 채우는 상부 도전막을 형성한 후, 상기 층간절연막(160)의 상부면이 노출될 때까지 상기 상부 도전막을 평탄화 식각한다. 그 결과, 상기 트렌치(190)를 채우면서 상기 층간절연막(160)에 의해 분리된 상부 도전 패턴들(200)이 형성된다. 이때, 상기 희생 패턴(140)은 상기 하부 도전 패턴(130) 상에 정렬되고 상기 트렌치(190)는 상기 희생 패턴(140)이 제거된 공간이라는 점에서, 상기 상부 도전 패턴(200)은 상기 하부 도전 패턴(130)의 상부에 자기정렬(self-aligned)된다. 상기 평탄화 식각은 잘 알려진 화학적-기계적 연마 기술을 사용하여 실시될 수 있다. 본 발명에 따르면, 상기 상부 도전 패턴(200)은 낮은 비저항을 갖는 금속막들 중의 한가지, 예를 들면, 텅스텐으로 형성될 수 있다.
이때, 상기 예비 트렌치(180)의 폭은 상기 희생 패턴(140) 및 상기 트렌치(190)의 폭보다 넓을 수 있다. 또한, 상기 예비 트렌치(180)는 상기 희생 패턴(140)으로부터 오정렬될 수도 있다. 이 경우, 상기 상부 도전 패턴(200)은 후속 공정에서 형성되는 콘택 플러그(220)와 가까워지기 때문에, 전기적 쇼트의 가능성이 증가한다. 하지만, 본 발명에 따르면, 도 8에 도시된 것처럼, 상기 평탄화 식각은 상기 층간절연막(160)의 상부면이 상기 예비 트렌치(180)의 바닥면보다 낮아지도록 실시될 수 있다. 이 경우, 오정렬 또는 폭 확장에 의해 그 위치가 결정되는 상기 상부 도전 패턴의 상부 영역은 제거되어, 상술한 전기적 쇼트의 문제는 해결될 수 있다. 이에 더하여, 상기 평탄화 식각의 이러한 과도 식각은 상기 상부 도전 패턴(200)의 위치를 상기 희생 패턴(140)이 제거된 상기 트렌치(190)로 자기 정렬시키기 때문에, 종래 기술에서 지적한 게이트 트렌치(20)의 오정렬에 따른 기술적 문제 역시 해결된다.
도 9를 참조하면, 상기 상부 도전 패턴(200)이 형성된 결과물 상에, 상부 층간절연막(210)을 형성한 후, 이를 패터닝하여 상기 불순물 영역(150)을 노출시키는 콘택홀을 형성한다. 이후, 상기 콘택홀을 채우는 콘택 플러그(220)를 형성한다.
이때, 상기 콘택 플러그(220)는 상기 하부 및 상부 도전 패턴들(130, 200)로부터 소정 간격(S)만큼 이격되도록 형성된다. 본 발명에 따르면, 상술한 것처럼, 상기 상부 도전 패턴(200)은 상기 하부 도전 패턴(130)에 자기 정렬되기 때문에, 이들로 구성되는 게이트 패턴의 폭은 상기 하부 및 상부 도전 패턴들(130, 200) 각각의 폭과 실질적으로 같다. 이와 달리, 종래 기술에 따르면, 상기 상부 도전 패 턴(200)의 위치는 패터닝 공정을 통해 결정되기 때문에, 상기 상부 도전 패턴(200)은 상기 하부 도전 패턴(130)으로부터 오정렬될 수 있다. 이러한 종래 기술에 따른 게이트 패턴의 폭은 상기 상부 도전 패턴(200) 또는 상기 하부 도전 패턴(130)의 선폭과 이들 사이의 오정렬 길이의 합과 같기 때문에, 본 발명의 그것보다 증가한다. 이런 점에서, 본 발명이 제안하는 방법에 따를 경우, 상기 콘택 플러그(220)와 상기 게이트 패턴 사이의 이격 거리를 안정적으로 확보할 수 있다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 이 실시예는 도 3 내지 도 9를 참조하여 설명한 앞선 실시예의 그것과 유사하므로, 중복되는 내용에 대한 설명은 생략한다.
도 10 및 도 11을 참조하면, 상기 희생 패턴(140)을 제거하는 단계는 상기 예비 트렌치(180)를 통해 노출된 상기 희생 패턴(140)을 습식 식각의 방법으로 제거하는 단계를 포함할 수 있다. 이 경우, 상기 층간절연막(160)의 노출된 표면은 상기 희생 패턴(140) 제거를 위한 식각액에 의해 (비록 작은 두께일지라도) 식각될 수 있다. 그 결과, 상기 트렌치(190)의 내측벽은 도 10에 도시된 것처럼 경사지게 형성될 수 있다. 즉, 도 11에 도시된 것처럼, 상기 트렌치(190) 및 상기 상부 도전 패턴(200)은 그 하부 폭이 그 상부 폭보다 좁아진 프로파일을 가질 수 있다. 이러한 프로파일은, 상기 희생 패턴(140)을 제거하는 동안, 상기 트렌치(190)의 상부 영역이 그 하부 영역에 비해 상기 식각액에 더 오랫동안 노출되기 때문이며, 종래의 패터닝 기술을 통해 형성되는 프로파일과 구별된다. 왜냐하면, 패터닝 기술을 사용할 경우, 패턴은 그 상부 폭이 그 하부 폭보다 좁은 프로파일을 갖기 때문이 다. 상기 콘택 플러그(220)와의 이격 거리가 충분할 경우, 상기 상부 도전 패턴(200)의 단면적을 증가시키기 위한 방법으로 이 실시예를 사용할 수 있다.
본 발명에 따르면, 하부 도전 패턴 형성 공정에서 식각 마스크로 사용된 희생 패턴은 하부 도전 패턴을 형성한 직후 제거되지 않고 후속 상부 도전 패턴 형성을 위한 트렌치를 정의하는데 이용된다. 즉, 상기 희생 패턴을 제거함으로써 형성되는 트렌치를 주형으로 이용하여 상기 상부 도전 패턴을 형성한다. 이에 따라, 상기 상부 도전 패턴은 사진 공정에서의 오정렬 및 층간절연막의 두께 산포에 기인하는 쇼트 불량의 문제없이 상기 하부 도전 패턴에 션트(shunt)될 수 있다.
이에 더하여, 본 발명에 따르면, 상기 희생 패턴을 제거하는 단계는 이를 덮는 층간절연막을 패터닝하여 상기 희생 패턴의 상부면을 노출시킨 후, 노출된 희생 패턴을 선택적으로 제거하는 단계를 포함한다. 이때, 상기 희생 패턴을 노출시키기 위한 패터닝 공정은 상기 희생 패턴 상에 잔존한 층간절연막 만을 식각하기 때문에, 종래 기술에서의 층간절연막의 과도 식각에 따른 쇼트 불량은 예방될 수 있다.

Claims (11)

  1. 반도체기판 상에, 차례로 적층된 하부 도전 패턴 및 희생 패턴을 형성하는 단계;
    상기 희생 패턴을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여, 상기 희생 패턴의 상부면을 노출시키는 예비 트렌치를 형성하는 단계;
    상기 노출된 희생 패턴을 제거하여, 상기 하부 도전 패턴의 상부면을 노출시키는 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 상부 도전 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 희생 패턴은 상기 하부 도전 패턴 및 상기 층간절연막에 대해 식각 선택성을 갖는 물질들 중의 적어도 한가지로 형성하고,
    상기 상부 도전 패턴은 금속막들 중의 한가지로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 하부 도전 패턴은 다결정 실리콘막으로 형성하고,
    상기 희생 패턴은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지로 형성하고,
    상기 상부 도전 패턴은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 예비 트렌치를 형성하는 단계는
    상기 희생 패턴의 상부에서 상기 층간절연막을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 층간절연막을 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하되,
    상기 층간절연막을 식각하는 단계는 상기 희생 패턴의 상부면이 노출될 때까지 상기 희생 패턴 상부에 형성된 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는 상기 예비 트렌치를 통해 노출된 상기 희생 패턴을 습식 식각 또는 건식 식각의 방법을 사용하여 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 상부 도전 패턴을 형성하는 단계는
    상기 트렌치를 채우는 상부 도전막을 형성하는 단계; 및
    상기 층간절연막의 상부면이 노출될 때까지 상기 상부 도전막을 전면 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 상부 도전막을 전면 식각하는 단계는 화학적-기계적 연마 기술을 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 상부 도전막을 전면 식각하는 단계는 적어도 상기 층간절연막의 상부면이 상기 예비 트렌치의 바닥면 높이보다 낮아질 때까지 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 하부 도전 패턴을 형성하기 전에, 상기 하부 도전 패턴과 상기 반도체기판 사이에 개재되는 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 층간절연막을 형성하기 전에, 상기 하부 도전 패턴 양 옆의 반도체기판 내에, 트랜지스터의 소오스/드레인 전극들로 사용되는 불순물 영역들을 형성하는 단계를 더 포함하되,
    상기 하부 도전 패턴 및 상기 상부 도전 패턴은 상기 트랜지스터의 게이트 전극으로 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 상부 도전 패턴은 그 하부 폭보다 그 상부 폭이 더 넓게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8586486B2 (en) * 2011-12-16 2013-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device
KR20130114484A (ko) 2012-04-09 2013-10-18 삼성전자주식회사 반도체 소자의 제조방법
US9627611B2 (en) 2012-11-21 2017-04-18 Micron Technology, Inc. Methods for forming narrow vertical pillars and integrated circuit devices having the same
US9306165B2 (en) 2014-03-27 2016-04-05 Micron Technology, Inc. Replacement materials processes for forming cross point memory
US10998418B2 (en) * 2019-05-16 2021-05-04 Cree, Inc. Power semiconductor devices having reflowed inter-metal dielectric layers

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303447B1 (en) * 2000-02-11 2001-10-16 Chartered Semiconductor Manufacturing Ltd. Method for forming an extended metal gate using a damascene process
JP3906020B2 (ja) * 2000-09-27 2007-04-18 株式会社東芝 半導体装置及びその製造方法
KR100464271B1 (ko) * 2003-02-04 2005-01-03 동부아남반도체 주식회사 반도체 소자의 모스전계효과 트랜지스터의 제조방법
KR100607348B1 (ko) * 2004-09-10 2006-07-28 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR100685531B1 (ko) * 2005-03-31 2007-02-22 주식회사 하이닉스반도체 반도체 메모리 소자의 금속 배선 형성 방법

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