KR20040085349A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 셀영역과 주변영역으로 정의된 반도체기판상에 제 1 및 제 2 게이트물질층과 하드마스크물질층으로 이루어진 게이트라인을 형성하는 단계; 상기 결과물의 전체상부에 게이트절연막, 제 1 절연막 및 제 2 절연막을 순차적으로 형성한 후 이를 선택적으로 제거하여 상기 주변영역의 게이트라인 측면에 스페이서를 형성하는 단계; 상기 결과물의 전체상부에 제 3 절연막을 형성한 후 상기 셀영역의 제 3 절연막을 제거하는 단계; 상기 결과물의 전체상부에 제 4 절연막을 형성한 후 상기 주변영역의 제 2 질화막을 제거하고나서 상기 결과물의 전체상부에 평탄화용산화막을 형성하여 평탄화하는 단계; 상기 셀영역의 평탄화용산화막과 제 4 절연막을 일부 제거하여 상기 셀영역의 접합영역을 노출시키는 콘택홀을 형성하는 한편 상기 셀영역의 게이트라인 측벽에 질화막스페이서를 형성하는 단계; 상기 결과물의 전체상부에 폴리실리콘을 형성한 후 이를 연마하여 상기 셀영역의 콘택홀에 플러그를 형성하는 한편 상기 주변영역의 하드마스크물질층 상면을 노출시키는 단계; 및 상기 노출된 하드마스크물질층을 제거한 후 그 제거부분에 제 1 도전층을 형성하는 단계를 포함하여 구성된다.

Description

반도체소자의 제조방법{Method for manufacturing semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 게이트라인 전도층 위에 증착된 절연막을 다른 전도층으로 대체함으로써 게이트라인의 저항이 감소하고 게이트를 배선으로도 사용가능하여 신호전달의 지연을 줄일 수 있는 반도체소자의 제조방법에 관한 것이다.
도 1a와 도 1b는 종래의 디램 셀영역과 주변영역에서 동일한 공정으로 동시에 형성된 트랜지스터 단면을 도시한 도면이다.
통상적으로 디램 셀은 게이트라인(13) 사이에 콘택(18)을 형성함에 있어 SAC(Self Alignment Contact)기술을 사용한다.
이러한 SAC기술은 게이트라인(13)의 상부에는 질화막하드마스크(14)를, 그의 좌우측벽에는 질화막(16)으로 덮어서 콘택(18)과 게이트라인(13)이 연결되는 것을 방지하기 위한 것이다.
이러한 디램 셀영역(도 1a)에서 폴리실리콘(10)과 텅스텐실리사이드(12)로 이루어진 게이트라인(13) 상부의 질화막하드마스크(14)는 필요한 부분이지만, 주변영역(도 1b)에서 게이트라인(13) 상부의 질화막하드마스크(14)는 디램셀 제조를 위해 함께 만들어진 것일 뿐 필요없는 부분이다.
일반적으로 게이트라인물질로는 폴리실리콘(10)과 텅스텐실리사이드(WSix)(12)를 사용하는데, 이러한 폴리실리콘(10)과 텅스텐실리사이드물질(12)은 그 저항이 다른 금속에 비해 높기 때문에 트랜지스터의 게이트라인용으로만 사용되고 다른 부분과의 연결배선은 주로 금속물질을 이용한다.
이러한 종래기술에서는 텅스텐실리사이드와 질화막하드마스크등의 게이트라인물질층은 그 저항이 크기 때문에 신호지연을 발생시키는 문제점이 있다.
또한, 게이트라인물질층과 별도로 금속물질을 연결배선으로 이용하므로 연결배선의 크기가 작기 때문에 레이아웃이 용이하지 않아 칩면적이 커진다는 문제점이 있다.
또한, 비트라인콘택 형성시 셀 영역의 질화막하드마스크는 필요한 부분이므로 식각하지 않고, 주변영역의 질화막하드마스크는 불필요한 부분이므로 식각하여 제거해야 하기 때문에 셀영역과 주변영역에서 두 번에 걸쳐 콘택홀 식각공정을 진행하므로 제조공정이 복잡해진다는 문제점이 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 게이트라인을 금속층으로 형성함으로써 게이트 저항을 감소시킬 수 있으며, 게이트를 배선으로 사용함으로써 신호지연을 줄일 수 있고, 배선층이 증가함으로써 레이아웃이 용이하여 칩 면적을 감소시킬 수 있으며, 셀영역과 주변영역에서 동시에 비트라인 콘택을 형성함으로써 공정을 단순화할 수 있는 반도체소자의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 사진.
도 2a 내지 도 2l은 본 발명의 일실시예에 따른 반도체소자의 제조방법을 도시한 공정별 단면도.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 도시한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
100, 1000 : 반도체기판 110, 1100 : 소자분리막
120 : 게이트라인 120a, 1200a : 폴리실리콘
120b : 텅스텐실리사이드 120c : 질화막 하드마스크
130, 1300 : 소오스/드레인영역 140, 1400 : 게이트산화막
150 : 제 1 질화막 160 : 제 1 산화막
165 : 스페이서 170, 1700 : 제 2 산화막
180 : 제 2 질화막 180a : 질화막스페이서
190, 1900 : 평탄화용산화막 200 : 콘택홀
210 : 폴리실리콘 220, 2200 : 금속층
230 : 층간절연막 240 : 비트라인콘택
250 : 금속배선
상기 목적을 달성하기 위한 본 발명은, 셀영역과 주변영역으로 정의된 반도체기판상에 제 1 및 제 2 게이트물질층과 하드마스크물질층으로 이루어진 게이트라인을 형성하는 단계; 상기 결과물의 전체상부에 게이트절연막, 제 1 절연막 및 제 2 절연막을 순차적으로 형성한 후 이를 선택적으로 제거하여 상기 주변영역의 게이트라인 측면에 스페이서를 형성하는 단계; 상기 결과물의 전체상부에 제 3 절연막을 형성한 후 상기 셀영역의 제 3 절연막을 제거하는 단계; 상기 결과물의 전체상부에 제 4 절연막을 형성한 후 상기 주변영역의 제 2 질화막을 제거하고나서 상기 결과물의 전체상부에 평탄화용산화막을 형성하여 평탄화하는 단계; 상기 셀영역의 평탄화용산화막과 제 4 절연막을 일부 제거하여 상기 셀영역의 접합영역을 노출시키는 콘택홀을 형성하는 한편 상기 셀영역의 게이트라인 측벽에 질화막스페이서를 형성하는 단계; 상기 결과물의 전체상부에 폴리실리콘을 형성한 후 이를 연마하여 상기 셀영역의 콘택홀에 플러그를 형성하는 한편 상기 주변영역의 하드마스크물질층 상면을 노출시키는 단계; 및 상기 노출된 하드마스크물질층을 제거한 후 그 제거부분에 제 1 도전층을 형성하는 단계를 포함하여 구성됨을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2l은 본 발명에 따른 반도체소자의 게이트 형성방법을 도시한 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘기판(100)상에 소자분리막(110)을 형성한 후 게이트라인(120)과 소오스/드레인영역(130)을 형성한다.
여기서, 상기 게이트라인(120)은 폴리실리콘(120a), 텅스텐실리사이드(120b) 및 질화막하드마스크(Si3N4)(120c)등 3개의 층으로 구성되어 있다.
그 다음, 도 2b에 도시된 바와 같이, 상기 셀영역과 주변영역의 전체상부에 게이트산화막(140), 제 1 질화막(150) 및 제 1 산화막(160)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 셀영역은 그대로 둔 채 상기 주변영역에서 산화막식각을 진행하여 상기 게이트라인(120) 측벽에 스페이서(165)를 형성하고, 이온주입공정을 진행하여 상기 소오스/드레인영역(130)의 도판트농도를 증가시킨다.
그 다음, 도 2d에 도시된 바와 같이, 상기 셀영역과 주변영역의 전체상부에 제 2 산화막(170)을 증착한 후, 상기 주변영역은 그대로 둔 채 상기 셀영역의 제 2 산화막(170)을 습식식각방식으로 모두 제거한다.
이때, 상기 셀영역의 제 1 질화막(150)은 그 하부의 게이트산화막(140)을 보호한다.
이어서, 도 2e에 도시된 바와 같이, 상기 셀영역과 주변영역의 전체상부에 제 2 질화막(180)을 증착한다.
그 다음, 도 2f에 도시된 바와 같이, 상기 셀영역은 그대로 둔채 상기 주변영역의 상기 제 2 질화막(180)을 제거한 후, 상기 셀영역과 주변영역의 전체상부에 평탄화용산화막(190)을 형성하여 평탄화한다.
이어서, 도 2g에 도시된 바와 같이, 콘택이 형성될 셀영역의 일부에 포토레지스트를 이용하여 개구하여 콘택홀(200)을 형성하고나서 상기 제 2 질화막(180)을 식각하여 상기 게이트라인(120) 측벽에 질화막 스페이서(180a)를 형성한다.
그 다음, 도 2h에 도시된 바와 같이, 상기 셀영역과 주변영역의 전체상부에 플러그용 폴리실리콘층(210)을 증착하여 상기 콘택홀(200)을 매립한다.
이어서, 도 2i에 도시된 바와 같이, 상기 플러그용 폴리실리콘층(210)을 CMP방법으로 연마하여 상기 셀영역의 게이트라인(120) 사이의 상기 콘택홀(200)에만 상기 플러그용 폴리실리콘층(210)을 잔류시켜 플러그(210)를 형성한다.
그 다음, 도 2j에 도시된 바와 같이, 상기 셀영역은 포토레지스트를 이용하여 마스킹한 채 상기 주변영역을 노출시킨 상태에서 상기 질화막 하드마스크(120c)를 제거한다.
이어서, 도 2k에 도시된 바와 같이, 상기 질화막 하드마스크(120c)가 제거된 부분에 낮은 저항을 갖는 금속층(220)을 형성하고 상기 포토레지스트를 제거한다.
이와 같이, 상기 질화막 하드마스크(120c)을 제거한 후 그 부분에 저저항의금속층(220)을 형성하게 되면, 상기 게이트라인(120)의 저항은 감소된다.
그 다음, 도 2l에 도시된 바와 같이, 상기 셀영역과 주변영역의 전체상부에 층간절연막(230)을 증착한 후, 상기 셀영역과 주변영역을 한번에 동시에 식각하여 상기 셀영역에서는 상기 플러그(210) 상면을 노출시키고, 상기 주변영역에서는 상기 소오스/드레인영역(130) 상면을 노출시킨다.
이어서, 상기 셀영역과 주변영역상에 금속층을 형성하여 비트라인콘택(240)을 동시에 형성하고 상기 주변영역에서는 소자간 사이를 연결하는 금속배선(250)까지 형성한다.
이와 같이 주변영역에서 상기 게이트라인 상부의 질화막 하드마스크(120c)와 상기 소오스/드레인영역 상부의 제 2 질화막(180)을 제거한 상태이기 때문에 상기 셀영역과 주변영역을 동시에 식각할 수 있는 것이며, 이로써 상기 비트라인콘택(240)을 동시에 형성하는 것이 가능하므로 공정이 단순해진다.
한편, 도 3a 및 도 3b를 참조하여 본 발명의 다른 실시예를 설명하면 다음과 같다.
여기서는 앞서 설명한 일실시예의 도 2a∼도 2i와 도 2l과 동일한 내용에 대해서는 설명의 편의상 생략한다.
먼저, 도 3a 및 도 3b에 도시된 바와 같이, 셀영역은 포토레지스트를 이용하여 마스킹한 채 주변영역은 노출시킨 상태에서 게이트라인 중 폴리실리콘(1200c)만을 남기고 질화막하드마스크(미도시)와 텅스텐실리사이드(미도시)를 제거한 후 그 제거부분에 낮은 저항을 갖는 금속층(2200)을 형성하면, 앞서 설명한 일실시예의금속층 보다 그 두께가 더욱 증가하여 게이트저항을 더욱 낮출 수 있다.
상술한 바와 같이, 본 발명은 게이트라인을 금속층으로 형성함으로써 게이트라인의 저항을 감소시킬 수 있다는 효과가 있다.
또한, 게이트라인을 연결배선으로 사용함으로써 신호지연을 줄일 수 있으며, 배선층이 증가함으로써 레이아웃이 용이하여 칩면적을 감소시킬 수 있다는 효과가 있다.
또한, 비트라인콘택 형성시 셀영역과 주변영역을 나누지 않고 동시에 비트라인콘택을 형성함으로써 공정을 단순화시킬 수 있다는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

  1. 셀영역과 주변영역으로 정의된 반도체기판상에 제 1 및 제 2 게이트물질층과 하드마스크물질층으로 이루어진 게이트라인을 형성하는 단계;
    상기 결과물의 전체상부에 게이트절연막, 제 1 절연막 및 제 2 절연막을 순차적으로 형성한 후 이를 선택적으로 제거하여 상기 주변영역의 게이트라인 측면에 스페이서를 형성하는 단계;
    상기 결과물의 전체상부에 제 3 절연막을 형성한 후 상기 셀영역의 제 3 절연막을 제거하는 단계;
    상기 결과물의 전체상부에 제 4 절연막을 형성한 후 상기 주변영역의 제 2 질화막을 제거하고나서 상기 결과물의 전체상부에 평탄화용산화막을 형성하여 평탄화하는 단계;
    상기 셀영역의 평탄화용산화막과 제 4 절연막을 일부 제거하여 상기 셀영역의 접합영역을 노출시키는 콘택홀을 형성하는 한편 상기 셀영역의 게이트라인 측벽에 질화막스페이서를 형성하는 단계;
    상기 결과물의 전체상부에 폴리실리콘을 형성한 후 이를 연마하여 상기 셀영역의 콘택홀에 플러그를 형성하는 한편 상기 주변영역의 하드마스크물질층 상면을 노출시키는 단계; 및
    상기 노출된 하드마스크물질층을 제거한 후 그 제거부분에 제 1 도전층을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 도전층을 포함한 결과물의 전체상부에 층간절연막을 증착한 후 상기 셀영역과 주변영역의 일부를 동시에 제거하여 상기 셀영역의 플러그 상면과 상기 주변영역의 접합영역 상면을 노출시키는 단계; 및
    상기 결과물의 전체상부에 제 2 도전층을 형성하여 상기 셀영역과 주변영역에서 동시에 비트라인콘택과 연결배선을 형성하는 단계를 추가로 포함하여 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제 1 도전층은 상기 하드마스크물질층과 상기 제 2 게이트라인물질층을 제거한 후에 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서, 상기 비트라인콘택과 연결배선은 상기 주변영역의 제 2 질화막을 제거함으로써 상기 셀영역과 주변영역에서 동시에 형성하는 것
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