KR100827666B1 - 반도체 장치들 및 그의 형성방법들 - Google Patents
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Abstract
반도체 장치들 및 그의 형성방법들을 제공한다. 이 반도체 장치들 및 형성방법들은 셀 게이트 패턴 및 주변 게이트 패턴 주변에 서로 다른 절연 패턴들을 각각 배치해서 셀 게이트 패턴 및 주변 게이트 패턴 주변에 서로 다른 열처리 부담(Heat Budget)들을 각각 줄 수 있는 방안을 제공한다. 이를 위해서, 셀 어레이 영역 및 주변 회로 영역을 가지는 반도체 기판을 준비한다. 상기 셀 어레이 영역에 제 1 및 제 2 셀 게이트 패턴들이 배치된다. 상기 주변 회로 영역에 위치해서 제 2 셀 게이트 패턴과 이웃하는 주변 게이트 패턴이 형성된다. 상기 제 1 및 제 2 셀 게이트 패턴들 주변에 매립 절연 패턴이 배치된다. 상기 주변 게이트 패턴의 주변에 평탄화 절연 패턴들이 배치된다.
반도체 기판, 셀 게이트 패턴, 절연 패턴
Description
도 1 은 본 발명의 실시예들에 따르는 반도체 장치를 보여주는 배치도이다.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 실시예들에 따르는 반도체 장치를 보여주는 단면도이다.
도 3 내지 도 6 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 실시예들에 따르는 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 7, 도 9, 도 11 및 도 13 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 선택된 실시예들에 따르는 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 8, 도 10, 도 12 및 도 14 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 다른 실시예들에 따르는 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 15 및 도 16 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 나머지 실시예들에 따르는 반도체 장치의 형성방법을 설명해주는 단면도들이다.
본 발명은 반도체 장치들 및 그의 형성방법들에 관한 것으로써, 상세하게는, 셀 게이트 패턴 및 주변 게이트 패턴의 주변에 서로 다른 절연 패턴들을 각각 가지는 반도체 장치들 및 그의 형성방법들을 제공한다.
전형적으로, 반도체 장치는 셀 어레이 영역 및 주변 회로 영역으로 구분되는 반도체 기판을 가지고 제조된다. 이때에, 상기 반도체 기판은 셀 어레이 영역에 셀 게이트 패턴 및 주변 회로 영역에 주변 게이트 패턴을 복수 개 갖는다. 상기 셀 게이트 패턴 및 주변 게이트 패턴은 반도체 제조 공정의 공정 단순화를 위해서 반도체 기판 상에 동시에 형성된다. 상기 셀 게이트 패턴 및 주변 게이트 패턴은 반도체 기판에 위치하는 불순물 확산 영역들과 중첩하도록 형성된다. 그리고, 상기 셀 게이트 패턴 및 주변 게이트 패턴은 반도체 제조 공정의 공정 단순화를 위해서 선택된 절연막으로 덮인다. 이를 통해서, 상기 선택된 절연막의 사용은 셀 게이트 패턴 및 주변 게이트 패턴에 동일한 열처리 부담을 주어서 반도체 장치의 전기적 특성을 용이하게 컨트롤시킬 수 있는 방안을 제공해 준다.
그러나, 상기 선택된 절연막의 사용은 디자인 룰의 축소에 따라서 반도체 장치의 전기적 특성을 용이하게 컨트롤시키지 못하게 할 수 있다. 왜냐하면, 상기 반도체 장치는 고집적화를 이루기 위해서 반도체 기판 상에서 셀 및 주변 게이트 패턴들의 크기 그리고 반도체 기판에서 그 패턴들과 중첩하는 불순물 확산 영역들의 크기를 디자인 룰의 축소 이전 대비 작게 가져야 하기 때문이다. 이때에, 상기 선택된 절연막의 사용은 셀 및/ 또는 주변 게이트 패턴 아래에서 불순물 확산 영역들 의 크기를 디자인 룰의 축소 이전 대비 작게 할 수 없다. 따라서, 상기 선택된 절연막의 사용은 반도체 장치의 고집적화를 구현하는데 저촉될 수 있다.
상기 선택적 절연막을 가지는 반도체 집적회로 장치가 일본공개특허공보 JP 11-17129 에 요시다 마코도(Yoshida Makoto) 등에 의해서 개시되었다. 상기 일본공개특허공보 JP 11-17129 에 따르면, 로직부 및 디램부를 가지는 반도체 기판이 준비된다. 상기 반도체 기판의 로직부 및 디램부에 게이트 전극들 및 반도체 영역들이 형성된다. 상기 반도체 영역들은 로직부 및 디램부에서 게이트 전극들과 중첩하도록 형성된다. 상기 반도체 영역들은 불순물 확산 영역들이다. 상기 게이트 전극들을 덮도록 반도체 기판 상에 산화 실리콘 막이 배치된다. 이를 통해서, 상기 산화 실리콘 막은 게이트 전극들 및 반도체 영역들과 함께 반도체 집적회로 장치를 구성한다.
그러나, 상기 반도체 집적회로 장치는 산화 실리콘 막을 형성하는 동안 로직부 및/ 또는 디램부에서 게이트 전극들 아래의 반도체 영역들의 크기를 디자인 룰의 축소 이전 대비 작게 가질 수 없다. 왜냐하면, 상기 산화 실리콘 막은 로직부 및 디램부에 동시에 덮여서 반도체 영역들에 동일한 열처리 부담을 주기 때문이다. 따라서, 상기 반도체 영역들은 다지인 룰의 축소 이전과 동일한 정도로 게이트 아래를 향해서 확산될 수 있다. 이를 통해서, 상기 산화 실리콘 막의 사용은 계속적으로 축소되는 디자인 룰에 대응하지 못해서 반도체 집적회로 장치의 고집적화를 구현하는데 방해가 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 셀 어레이 영역 및 주변 회로 영역에 각각 배치된 서로 다른 절연 패턴들을 가지는 반도체 장치들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀 어레이 영역 및 주변 회로 영역에 서로 다른 절연 패턴들을 각각 형성해서 그 영역들에 서로 다른 열처리 부담들을 각각 줄 수 있도록 하는 반도체 장치의 형성방법들을 제공하는데 있다.
상기 기술적 과제들 중 하나를 구현하기 위해서, 본 발명은 셀 어레이 영역 및 주변 회로 영역에 각각 배치된 서로 다른 절연 패턴들을 가지는 반도체 장치들을 제공한다.
본 발명의 일 양태에 따르는 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 가지는 반도체 기판을 포함한다. 상기 셀 어레이 영역에 제 1 및 제 2 셀 게이트 패턴들이 배치된다. 상기 제 1 및 제 2 셀 게이트 패턴들은 셀 어레이 영역의 중심으로부터 그 영역의 외부를 향해서 순서적으로 배열된다. 상기 주변 회로 영역에 주변 게이트 패턴이 배치된다. 상기 셀 어레이 영역 및 주변 회로 영역 사이에 위치해서 셀 어레이 영역을 둘러싸는 한정 패턴이 배치된다. 상기 제 1 셀 게이트 패턴의 주변, 제 1 및 제 2 셀 게이트 패턴들 사이, 그리고 제 2 셀 게이트 패턴 및 한정 패턴 사이에 매립 절연 패턴들이 배치된다. 상기 한정 패턴 및 주변 게이트 패턴 사이, 그리고 주변 게이트 패턴의 주변에 평탄화 절연 패턴들이 배치된다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 장치는 셀 어레이 영역 및 주변 회로 영역에 배치되어서 셀 어레이 영역의 셀 활성 영역 및 주변 회로 영역의 주변 활성 영역을 한정하는 소자 분리막을 더 포함한다. 상기 제 1 및 제 2 셀 게이트 패턴들의 각각은 차례로 적층된 셀 하부 게이트, 셀 상부 게이트 및 셀 캡핑 패턴을 갖는다. 상기 제 1 및 제 2 셀 게이트 패턴들은 셀 활성 영역 및 소자 분리막 상에 각각 위치한다. 그리고, 상기 주변 게이트 패턴은 주변 활성 영역 상에 위치하도록 차례로 적층된 주변 하부 게이트, 주변 상부 게이트 및 주변 캡핑 패턴을 갖는다.
본 발명의 다른 실시예들에 따르면, 상기 반도체 장치는 제 1 및 제 2 셀 게이트 패턴들의 측벽들에 각각 배치되는 셀 스페이서들, 및 주변 게이트 패턴의 측벽들에 각각 배치되는 주변 스페이서 패턴들을 더 포함한다. 또한, 상기 반도체 장치는 제 2 셀 게이트 패턴 및 주변 게이트 패턴 사이에 위치해서 매립 절연 패턴 및 평탄화 절연 패턴과 접촉하는 다른 주변 스페이서 패턴을 더 포함한다. 이때에, 상기 한정 패턴은 제 2 셀 게이트 패턴 및 주변 게이트 패턴 사이의 소자 분리막 상에 위치하는 셀 스페이서 패턴이다. 그리고, 상기 셀 스페이서 패턴은 다른 주변 스페이서 패턴 아래에 위치한다.
본 발명의 나머지 실시예들에 따르면, 상기 반도체 장치는 한정 패턴의 측벽들에 각각 배치되는 다른 셀 스페이서 및 다른 주변 스페이서 패턴을 더 포함한다. 이때에, 상기 한정 패턴은 제 2 셀 게이트 패턴 및 주변 게이트 패턴 사이의 소자 분리막 상에 위치하는 더미 게이트 패턴이다. 그리고, 상기 더미 게이트 패턴은 차례로 적층된 더미 하부 게이트, 더미 상부 게이트 및 더미 캡핑 패턴이다.
본 발명의 다른 양태에 따르는 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 가지는 반도체 기판을 포함한다. 상기 셀 어레이 영역에 제 1 및 제 2 셀 게이트 패턴들이 배치된다. 상기 제 1 및 제 2 셀 게이트 패턴들은 셀 어레이 영역의 중심으로부터 그 영역의 외부를 향해서 순서적으로 배열된다. 상기 주변 회로 영역에 주변 게이트 패턴이 배치된다. 상기 셀 게이트 패턴의 주변, 그리고 제 1 및 제 2 셀 게이트 패턴들 사이에 매립 절연 패턴이 배치된다. 상기 제 2 셀 게이트 패턴 및 주변 게이트 패턴 사이, 그리고 주변 게이트 패턴의 주변에 평탄화 절연 패턴들이 배치된다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 장치는 셀 어레이 영역 및 주변 회로 영역에 배치되어서 셀 어레이 영역의 셀 활성 영역 및 주변 회로 영역의 주변 활성 영역을 한정하는 소자 분리막을 더 포함한다. 상기 제 1 및 제 2 셀 게이트 패턴들의 각각은 차례로 적층된 셀 하부 게이트, 셀 상부 게이트 및 셀 캡핑 패턴을 갖는다. 상기 제 1 및 제 2 셀 게이트 패턴들은 상기 셀 활성 영역 및 상기 소자 분리막 상에 각각 위치한다.
본 발명의 나머지 실시예들에 따르면, 상기 주변 게이트 패턴은 주변 활성 영역 상에 위치하도록 차례로 적층된 주변 하부 게이트, 주변 상부 게이트 및 주변 캡핑 패턴을 갖는다. 상기 반도체 장치는 제 1 셀 게이트 패턴의 측벽들, 그리고 제 2 셀 게이트 패턴의 일 측벽에 각각 배치되는 셀 스페이서들, 및 제 2 셀 게이트 패턴의 타 측벽, 그리고 주변 게이트 패턴의 측벽들에 각각 배치되는 주변 스페이서 패턴들을 더 포함한다.
상기 기술적 과제들 중 다른 하나를 구현하기 위해서, 본 발명은 셀 어레이 영역 및 주변 회로 영역에 서로 다른 절연 패턴들을 각각 형성해서 그 영역들에 서로 다른 열처리 부담들을 각각 줄 수 있도록 하는 반도체 장치의 형성방법들을 제공하는데 있다.
본 발명의 일 양태에 따르는 반도체 장치의 형성방법은 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판은 셀 어레이 영역 및 주변 회로 영역을 갖는다. 상기 반도체 기판 상에 제 1 및 제 2 셀 게이트 패턴들, 그리고 주변 예비 게이트 패턴을 형성한다. 상기 제 1 및 제 2 셀 게이트 패턴들은 셀 어레이 영역에 형성된다. 상기 주변 예비 게이트 패턴은 제 2 셀 게이트 패턴과 이웃하도록 셀 어레이 영역으로부터 연장해서 주변 회로 영역에 형성된다. 상기 제 1 및 제 2 셀 게이트 패턴들, 그리고 주변 예비 게이트 패턴의 측벽들에 셀 스페이서들을 각각 형성한다. 상기 제 1 셀 게이트 패턴의 주변, 제 1 및 제 2 셀 게이트 패턴들 그리고 주변 예비 게이트 패턴 사이에 매립 절연 패턴들을 형성한다. 상기 제 1 및 제 2 셀 게이트 패턴들 상에, 그리고 주변 예비 게이트 패턴 상에 마스크 패턴들을 각각 형성한다. 상기 마스크 패턴들과 정렬하도록 셀 어레이 영역에 한정 패턴 및 주변 회로 영역에 주변 게이트 패턴을 형성한다. 상기 한정 패턴은 제 2 셀 게이트 패턴 및 주변 게이트 패턴 사이에 위치하도록 형성된다. 상기 주변 게이트 패턴을 둘러싸는 평탄화 절연 패턴들을 형성한다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 장치의 형성방법은 셀 어레이 영역의 셀 활성 영역 및 주변 회로 영역의 주변 활성 영역을 한정하는 소자 분리막을 형성하는 것을 더 포함한다. 이때에, 상기 제 1 및 제 2 셀 게이트 패턴들은 셀 활성 영역 및 소자 분리막 상에 각각 형성된다. 상기 제 1 및 제 2 셀 게이트 패턴들의 각각은 차례로 적층된 셀 하부 게이트, 셀 상부 게이트 및 셀 캡핑 패턴을 가지도록 형성된다. 상기 주변 게이트 패턴은 주변 활성 영역 상에 위치해서 차례로 적층된 주변 하부 게이트, 주변 상부 게이트 및 주변 캡핑 패턴을 가지도록 형성된다. 그리고, 상기 주변 예비 게이트 패턴은 소자 분리막 및 주변 활성 영역 상에 위치해서 차례로 적층된 주변 하부 도전막, 주변 상부 도전막 및 주변 캡핑막을 가지도록 형성된다.
계속해서, 본 발명의 선택된 실시예들에 따르면, 상기 마스크 패턴들을 형성하는 것은 제 1 및 제 2 셀 게이트 패턴들, 주변 예비 게이트 패턴 및 매립 절연 패턴들 및 셀 스페이서들을 덮는 하부 마스크 막, 중부 마스크 막 및 상부 마스크 막을 차례로 형성하는 것과, 상기 상부 마스크 막 상에 포토레지스트 패턴들을 형성하는 것을 포함한다. 이때에, 상기 포토레지스트 패턴들 중 하나는 셀 어레이 영역을 덮으면서 제 2 셀 게이트 패턴 및 주변 예비 게이트 패턴 사이에 끝단이 위치하도록 형성된다. 그리고. 상기 포토레지스트 패턴들 중 다른 하나는 주변 회로 영역에 위치해서 주변 활성 영역과 중첩하도록 형성된다.
더불어서, 상기 마스크 패턴들을 형성하는 것은 포토레지스트 패턴들을 식각 마스크로 사용해서 상부 및 중부 마스크 막들을 차례로 식각하여 상부 및 중부 마스크 패턴들을 형성하되, 상기 포토레지스트 패턴들은 중부 마스크 패턴들을 형성하는 동안 상부 마스크 패턴들로부터 제거되는 것과, 그리고 상기 상부 및 중부 마 스크 패턴들을 식각 마스크로 사용해서 하부 마스크 막을 식각하여 하부 마스크 패턴을 형성하는 것을 더 포함한다.
본 발명의 선택된 실시예들에 따르면, 상기 한정 패턴 및 주변 게이트 패턴을 형성하는 것은 상부, 중부 및 하부 마스크 패턴들을 식각 마스크로 사용하여 셀 어레이 영역에서 셀 스페이서를 부분적으로 식각해서 한정 패턴으로 셀 스페이서 패턴을 형성하는 것과, 상기 상부, 중부 및 하부 마스크 패턴들을 식각 마스크로 사용하여 주변 회로 영역에서 주변 캡핑막 및 주변 상부 도전막을 식각해서 주변 캡핑 패턴 및 주변 상부 게이트를 셀 스페이서 패턴과 함께 동시에 형성하는 것을 포함한다.
한편, 상기 상부 및 중부 마스크 패턴들은 주변 캡핑 패턴, 주변 상부 게이트 및 셀 스페이서 패턴을 형성하는 동안 하부 마스크 패턴들로부터 제거된다. 그리고, 상기 한정 패턴 및 주변 게이트 패턴을 형성하는 것은 하부 마스크 패턴들 및 셀 스페이서 패턴을 식각 마스크로 사용해서 주변 하부 도전막을 식각하여 주변 하부 게이트를 형성하는 것을 더 포함한다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 장치의 형성방법은 셀 어레이 영역의 한정 패턴 상에 위치하도록 선택된 하부 마스크 패턴 및 매립 절연 패턴의 측벽들, 주변 회로 영역에 위치하도록 다른 하부 마스크 패턴 및 주변 게이트 패턴의 측벽들에 주변 스페이서들을 형성하는 것을 더 포함한다. 그리고, 상기 평탄화 절연 패턴들을 형성하는 것은 제 2 셀 게이트 패턴 및 주변 게이트 패턴 사이를 채워서 주변 스페이서들 및 하부 마스크 막들을 덮는 평탄화 절연막을 형성하는 것과, 상기 제 1 및 제 2 셀 게이트 패턴들, 주변 게이트 패턴, 그리고 매립 절연 패턴들을 노출시키도록 평탄화 절연막, 하부 마스크 패턴들 및 주변 스페이서들 상에 평탄화 공정을 수행하는 것을 포함한다.
본 발명의 나머지 실시예들에 따르면, 상기 마스크 패턴들을 형성하는 것은 상기 제 1 및 제 2 셀 게이트 패턴들, 주변 예비 게이트 패턴, 매립 절연 패턴들 그리고 셀 스페이서들을 덮는 하부 마스크 막, 중부 마스크 막 및 상부 마스크 막을 차례로 형성하는 것과, 상기 상부 마스크 막 상에 포토레지스트 패턴들을 형성하는 것을 포함한다. 이때에, 상기 포토레지스트 패턴들 중 하나는 셀 어레이 영역으로부터 연장해서 주변 예비 게이트 패턴을 부분적으로 덮는다. 그리고, 상기 포토레지스트 패턴들 중 다른 하나는 주변 회로 영역에 위치해서 상기 주변 활성 영역과 중첩하도록 형성된다.
더불어서, 상기 마스크 패턴들을 형성하는 것은 포토레지스트 패턴들을 식각 마스크로 사용해서 상부 및 중부 마스크 막들을 차례로 식각하여 상부 및 중부 마스크 패턴들을 형성하되, 상기 포토레지스트 패턴들은 중부 마스크 패턴들을 형성하는 동안 상부 마스크 패턴들로부터 제거되는 것과, 상기 상부 및 중부 마스크 패턴들을 식각 마스크로 사용해서 하부 마스크 막을 식각하여 하부 마스크 패턴을 형성하는 것을 더 포함한다.
본 발명의 나머지 실시예들에 따르면, 상기 한정 패턴 및 주변 게이트 패턴을 형성하는 것은 상부, 중부 및 하부 마스크 패턴들을 식각 마스크로 사용하여 주변 캡핑막 및 주변 상부 도전막을 식각해서 셀 어레이 영역 및 주변 회로 영역 사 이에 차례로 적층된 더미 상부 게이트 및 더미 캡핑 패턴, 그리고 주변 회로 영역에 차례로 적층된 주변 상부 게이트 및 주변 캡핑 패턴를 형성하는 것을 포함한다.
한편, 상기 상부 및 중부 마스크 패턴들은 더미 캡핑 패턴, 더미 상부 게이트, 주변 캡핑 패턴 및 주변 상부 게이트를 형성하는 동안 상기 하부 마스크 패턴들로부터 제거된다. 그리고, 상기 한정 패턴 및 주변 게이트 패턴을 형성하는 것은 하부 마스크 패턴들을 식각 마스크로 사용해서 주변 하부 도전막을 식각하여 더비 상부 게이트 아래에 더미 하부 게이트 및 주변 상부 게이트 아래에 주변 하부 게이트를 형성하는 것을 더 포함한다.
본 발명의 형성방법의 나머지 실시예들에 따르면, 상기 반도체 장치의 형성방법은 셀 어레이 영역에 위치하도록 선택된 하부 마스크 패턴 및 더미 게이트 패턴의 측벽들, 주변 회로 영역에 위치하도록 다른 하부 마스크 패턴 및 주변 게이트 패턴의 측벽들에 주변 스페이서들을 형성하는 것을 더 포함한다. 그리고, 상기 평탄화 절연 패턴들을 형성하는 것은 더미 게이트 패턴 및 주변 게이트 패턴 사이를 채워서 주변 스페이서들 및 하부 마스크 막들을 덮는 평탄화 절연막을 형성하는 것과, 상기 제 1 및 제 2 셀 게이트 패턴들, 더미 게이트 패턴, 주변 게이트 패턴, 그리고 매립 절연 패턴들을 노출시키도록 평탄화 절연막, 하부 마스크 패턴들 및 주변 스페이서들 상에 평탄화 공정을 수행하는 것을 포함한다.
본 발명의 나머지 실시예들에 따르면, 상기 매립 절연 패턴들을 형성하는 것은 제 1 및 제 2 셀 게이트 패턴들, 그리고 주변 예비 게이트 패턴 사이를 채워서 셀 스페이서들을 덮도록 매립 절연막을 형성하는 것과, 상기 제 1 및 제 2 셀 게이 트 패턴들, 그리고 주변 예비 게이트 패턴을 노출시키도록 매립 절연막 상에 평탄화 공정을 수행하는 것을 포함한다.
본 발명의 형성방법의 나머지 실시예들에 따르면, 상기 제 1 및 제 2 셀 게이트 패턴들, 그리고 주변 예비 게이트 패턴을 형성하는 것은 반도체 기판 상에 하부 도전막, 상부 도전막 및 캡핑막을 차례로 형성하는 것과, 상기 캡핑막 상에 포토레지스트 패턴들을 형성하는 것을 포함한다. 이때에, 상기 포토레지스트 패턴들 중 일부는 셀 어레이 영역에 위치해서 제 1 및 제 2 셀 게이트 패턴들과 각각 중첩한다. 그리고, 상기 포토레지스트 패턴들 중 나머지는 주변 회로 영역을 덮어서 주변 예비 게이트 패턴과 중첩하도록 형성된다.
그리고, 상기 제 1 및 제 2 셀 게이트 패턴들, 그리고 주변 예비 게이트 패턴을 형성하는 것은 포토레지스트 패턴들을 식각 마스크로 사용해서 캡핑막, 상부 도전막 및 하부 도전막을 차례로 식각하는 것과, 상기 포토레지스트 패턴들을 반도체 기판으로부터 제거하는 것을 더 포함한다.
본 발명의 다른 양태에 따르는 반도체 장치의 형성방법은 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판은 셀 어레이 영역 및 주변 회로 영역을 갖는다. 상기 셀 어레이 영역에 제 1 셀 게이트 패턴, 및 제 1 셀 게이트 패턴과 이웃하도록 셀 어레이 영역으로부터 연장해서 주변 회로 영역에 주변 예비 게이트 패턴을 형성한다. 상기 제 1 셀 게이트 패턴 및 주변 예비 게이트 패턴의 측벽들에 셀 스페이서들을 각각 형성한다. 상기 제 1 셀 게이트 패턴 및 주변 예비 게이트 패턴 사이, 그리고 제 1 셀 게이트 패턴의 주변에 매립 절연 패턴들을 형성한다. 상기 제 1 셀 게이트 패턴 및 주변 예비 게이트 패턴 상에 마스크 패턴들을 형성한다. 상기 마스크 패턴들과 정렬하도록 셀 어레이 영역에 제 2 셀 게이트 패턴 및 주변 회로 영역에 주변 게이트 패턴을 형성한다. 상기 제 2 셀 게이트 패턴 및 주변 게이트 패턴의 사이, 그리고 주변 게이트 패턴의 주변에 평탄화 절연 패턴들을 형성한다.
본 발명의 선택된 실시예들에 따르면, 상기 반도체 장치의 형성방법은 셀 어레이 영역의 셀 활성 영역 및 주변 회로 영역의 주변 활성 영역을 한정하는 소자 분리막을 형성하는 것을 더 포함한다. 상기 제 1 및 제 2 셀 게이트 패턴들은 셀 활성 영역 및 상기 소자 분리막 상에 각각 형성된다. 상기 제 1 셀 게이트 패턴은 차례로 적층된 셀 하부 게이트, 셀 상부 게이트 및 셀 캡핑 패턴을 가지도록 형성된다. 상기 제 2 셀 게이트 패턴은 차례로 적층된 다른 셀 하부 게이트, 다른 셀 상부 게이트 및 셀 캡핑 패턴을 가지도록 형성된다. 상기 주변 게이트 패턴은 주변 활성 영역 상에 위치해서 차례로 적층된 주변 하부 게이트, 주변 상부 게이트 및 주변 캡핑 패턴을 가지도록 형성된다. 그리고, 상기 주변 예비 게이트 패턴은 소자 분리막 및 주변 활성 영역 상에 위치해서 차례로 적층된 주변 하부 도전막, 주변 상부 도전막 및 주변 캡핑막을 가지도록 형성된다.
본 발명의 선택된 실시예들에 따르면, 상기 마스크 패턴들을 형성하는 것은 제 1 셀 게이트 패턴, 주변 예비 게이트 패턴 및 매립 절연 패턴들 및 셀 스페이서들을 덮는 하부 마스크 막, 중부 마스크 막 및 상부 마스크 막을 차례로 형성하는 것과, 상기 상부 마스크 막 상에 포토레지스트 패턴들을 형성하는 것을 포함한다. 이때에, 상기 포토레지스트 패턴들 중 하나는 셀 어레이 영역에 위치해서 제 1 셀 게이트 패턴으로부터 연장해서 주변 예비 게이트 패턴을 부분적으로 덮도록 형성된다. 그리고, 상기 포토레지스트 패턴들 중 다른 하나는 주변 회로 영역에 위치해서 주변 예비 게이트 패턴을 노출시키도록 형성된다.
상기 마스크 패턴들을 형성하는 것은 포토레지스트 패턴들을 식각 마스크로 사용해서 상부 및 중부 마스크 막들을 식각하여 상부 및 중부 마스크 패턴들을 형성하되, 상기 포토레지스트 패턴들은 중부 마스크 패턴들을 형성하는 동안 상부 마스크 패턴들로부터 제거되는 것과, 상기 상부 및 중부 마스크 패턴들을 식각 마스크로 사용해서 하부 마스크 막을 식각하여 하부 마스크 패턴을 형성하는 것을 더 포함한다.
본 발명의 선택된 실시예들에 따르면, 상기 제 2 셀 게이트 패턴 및 주변 게이트 패턴을 형성하는 것은 상부, 중부 및 하부 마스크 패턴들을 식각 마스크로 사용하여 주변 캡핑막 및 주변 상부 도전막을 식각해서 셀 어레이 영역에 차례로 적층된 다른 셀 상부 게이트 및 다른 셀 캡핑 패턴, 그리고 주변 회로 영역에 차례로 적층된 주변 상부 게이트 및 주변 캡핑 패턴을 형성하는 것을 포함한다.
한편, 상기 상부 및 중부 마스크 패턴들은 다른 셀 상부 게이트, 다른 셀 캡핑 패턴, 주변 상부 게이트 및 주변 캡핑 패턴을 형성하는 동안 하부 마스크 패턴들로부터 제거된다. 또한, 상기 제 2 셀 게이트 패턴 및 주변 게이트 패턴을 형성하는 것은 하부 마스크 패턴들을 식각 마스크로 사용해서 주변 하부 도전막을 식각하여 다른 셀 하부 게이트 및 주변 하부 게이트를 형성하는 것을 더 포함한다.
본 발명의 나머지 실시예들에 따르면, 상기 반도체 장치의 형성방법은 셀 어레이 영역에 위치하도록 선택된 하부 마스크 패턴 및 제 2 셀 게이트 패턴의 측벽들, 주변 회로 영역에 위치하도록 다른 하부 마스크 패턴 및 주변 게이트 패턴의 측벽들에 주변 스페이서들을 형성하는 것을 더 포함한다.
본 발명의 나머지 실시예들에 따르면, 상기 평탄화 절연 패턴들을 형성하는 것은 제 2 셀 게이트 패턴 및 주변 게이트 패턴 사이를 채워서 주변 스페이서들 및 하부 마스크 막들을 덮는 평탄화 절연막을 형성하는 것과, 상기 제 1 및 제 2 셀 게이트 패턴들, 주변 게이트 패턴, 그리고 매립 절연 패턴들을 노출시키도록 평탄화 절연막, 하부 마스크 패턴들 및 주변 스페이서들 상에 평탄화 공정을 수행하는 것을 포함한다.
본 발명의 나머지 실시예들에 따르면, 상기 매립 절연 패턴들을 형성하는 것은 제 1 셀 게이트 패턴 및 주변 예비 게이트 패턴 사이를 채워서 제 1 셀 게이트 패턴, 주변 예비 게이트 패턴 및 셀 스페이서들을 덮도록 매립 절연막을 형성하는 것과, 상기 제 1 셀 게이트 패턴 및 주변 예비 게이트 패턴을 노출시키도록 매립 절연막 상에 평탄화 공정을 수행하는 것을 포함한다.
본 발명의 나머지 실시예들에 따르면, 상기 제 1 셀 게이트 패턴 및 주변 예비 게이트 패턴을 형성하는 것은 반도체 기판 상에 하부 도전막, 상부 도전막 및 캡핑막을 차례로 형성하는 것과, 상기 캡핑막 상에 포토레지스트 패턴들을 형성하는 것을 포함한다. 이때에, 상기 포토레지스트 패턴들 중 하나는 셀 어레이 영역에 위치해서 제 1 셀 게이트 패턴과 중첩한다. 상기 포토레지스트 패턴들 중 나머지는 주변 회로 영역을 덮어서 주변 예비 게이트 패턴과 중첩하도록 형성된다.
그리고, 상기 제 1 셀 게이트 패턴 및 주변 예비 게이트 패턴을 형성하는 것은 포토레지스트 패턴들을 식각 마스크로 사용해서 캡핑막, 상부 도전막 및 하부 도전막을 차례로 식각하는 것과, 상기 포토레지스트 패턴들을 반도체 기판으로부터 제거하는 것을 더 포함한다.
본 발명의 양태들은 이후로 첨부 도면들을 참조해서 보다 상세하게 설명하기로 한다. 그러나, 본 발명은 여러가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 본 발명을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 본 발명의 영역을 충분히 전달할 수 있도록 해준다. 비록 제 1, 제 2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다. 단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다. 예를 들면, 본 발명의 영역으로부터 벗어남이 없이, 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있으며, 또한 제 2 구성 요소는 제 1 구성 요소로도 명명될 수 있다. 여기에서, 사용되어진 바와 같이, "및/ 또는" 을 지칭하는 용어는 하나 이상으로 관련을 가지고 열거된 항목들에 대해서 유추할 수 있는 모든 조합들을 포함한다. "상부, 아래 및 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 양태들을 단지 설명하기 위함이지 본 발명을 한정하려는 것은 아니다.
다음으로, 본 발명에 따르는 반도체 장치들은 첨부된 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명의 실시예들에 따르는 반도체 장치를 보여주는 배치도이고, 도 2, 도 14 및 도 16 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 실시예들에 따르는 반도체 장치를 보여주는 단면도들이다. 그리고, 도 2, 도 14 및 도 16 는 동일한 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 1, 도 2, 도 14 및 도 16 을 참조하면, 본 발명에 따르는 반도체 장치들(183, 186, 189)의 각각은 도 1 의 셀 어레이 영역(C) 및 주변 회로 영역(P)을 가지는 반도체 기판(5)을 포함한다. 상기 반도체 기판(5)은 도전성을 갖는다. 상기 셀 어레이 영역(C)은 주변 회로 영역(P)으로 둘러싸인다. 상기 주변 회로 영역(P)은 셀 어레이 영역(C)과 다른 도전성을 가질 수 있다. 상기 주변 회로 영역(P)은 셀 어레이 영역(C)과 동일한 도전성을 가질 수도 있다. 상기 반도체 장치들(183, 186, 189)은 휘발성 또는 비휘발성 메모리 소자일 수 있다. 상기 셀 어레이 영역(C)은 반도체 기판(5) 상에 위치할 수 있는 행(Row) 및 열(Column)을 따라서 동일한 형상의 셀 게이트 패턴들을 가질 수 있다. 상기 주변 회로 영역(P)은 반도체 회로 설계에 대응되도록 반도체 기판(5)의 일부분에서 규칙적이며 그리고 그 기판(5)의 전체에 걸쳐서 불규칙적으로 위치하는 주변 게이트 패턴들을 가질 수 있다.
본 발명을 단순하고 쉽게 설명하기 위해서, 상기 셀 어레이 영역(C)에 배치되는 제 1 및 제 2 셀 게이트 패턴들(73, 74), 그리고 주변 회로 영역(P)에 배치되는 선택된 하나의 주변 게이트 패턴(76)만을 도 1 과 같이 개시하기로 한다. 본 발명의 실시예들에 따르면, 상기 제 1 및 제 2 셀 게이트 패턴들(73, 74)은 셀 어레이 영역(C)의 중심으로부터 그 영역의 외부를 향해서 순서적으로 배열될 수 있다. 상기 제 1 및 제 2 셀 게이트 패턴들(73, 74)의 각각은 차례로 적층된 셀 게이트(53) 및 셀 캡핑 패턴(63)을 도 2, 도 14 및 도 16 과 같이 가질 수 있다. 이때에, 상기 셀 게이트(53)는 차례로 적층된 셀 하부 게이트(34) 및 셀 상부 게이트(44)를 가질 수 있다. 상기 주변 게이트 패턴(76)은 차례로 적층된 주변 게이트(56) 및 주변 캡핑 패턴(68)을 도 2, 도 14 및 도 16 과 같이 가질 수 있다. 이때에, 상기 주변 게이트(56)는 주변 하부 게이트(38) 및 주변 상부 게이트(48)를 가질 수 있다. 상기 주변 캡핑 패턴(68)은 셀 캡핑 패턴(63)과 동일한 절연 물질일 수 있다. 상기 주변 상부 게이트(48)는 셀 상부 게이트(44)와 동일한 도전 물질일 수 있다. 상기 주변 하부 게이트(38)는 셀 하부 게이트(34)와 동일한 도전 물질일 수 있다.
본 발명의 실시예들에 따라서, 상기 셀 어레이 영역(C) 및 주변 회로 영역(P) 사이에 한정 패턴(89)이 도 1 과 같이 배치된다. 상기 한정 패턴(89)은 셀 어레이 영역(C)을 둘러싸도록 배치될 수 있다. 본 발명의 선택된 실시에들에 따라서, 상기 한정 패턴(89)은 도 2 와 같이 셀 스페이서 패턴(88)일 수 있다. 상기 셀 스페이서 패턴(88)은 셀 캡핑 패턴(63)과 동일한 물질일 수 있다. 상기 셀 스페이 서 패턴(88)의 상면은 제 1 및 제 2 셀 게이트 패턴들(73, 74), 그리고 주변 게이트 패턴(76)의 상면보다 낮은 레벨에 위치할 수 있다. 본 발명의 다른 실시예들에 따라서, 상기 한정 패턴(89)은 셀 어레이 영역(C) 및 주변 회로 영역(P) 사이에 위치하는 도 14 의 더미 게이트 패턴(79)일 수도 있다. 상기 더미 게이트 패턴(79)은 차례로 적층된 더미 하부 게이트(39), 더미 상부 게이트(49) 및 더미 캡핑 패턴(69)을 도 12 와 같이 가질 수 있다. 상기 더미 게이트 패턴(79)의 상면은 제 1 및 제 2 셀 게이트 패턴들(73, 74), 그리고 주변 게이트 패턴(76)의 상면과 실질적으로 동일한 레벨일 수 있다. 본 발명의 나머지 실시예들에 따라서, 상기 한정 패턴(89)은 셀 어레이 영역(C) 및 주변 회로 영역(P) 사이에 도 16 과 같이 배치되지 않을 수도 있다.
다시 도 1, 도 2, 도 14 및 도 16 을 참조하면, 본 발명의 실시예들에 따라서 셀 어레이 영역(C)에 매립 절연 패턴(108)들에 도 2, 도 14 및 도 16 과 같이 배치된다. 상기 매립 절연 패턴(108)은 반도체 열처리 공정을 통해서 형상이 쉽게 변형되거나, 반도체 열처리 공정을 통해서 화학적 및 물리적으로 안정한 상태의 물질 구조를 가지는 실리콘 옥사이드 막일 수 있다. 상기 매립 절연 패턴(108)은 반도체 열처리 공정을 통해서 형상이 쉽게 변형되거나, 반도체 열처리 공정을 통해서 화학적 및 물리적으로 안정한 상태의 물질 구조를 가지도록 실리콘 옥사이드의 격자 내 금속 및/ 또는 비금속 원자를 개재시킨 절연막일 수도 있다. 본 발명의 선택된 실시예들에 따라서, 상기 매립 절연 패턴(108)들 중 일부는 제 1 셀 게이트 패턴(73)의 주변, 제 1 및 제 2 셀 게이트 패턴들(73, 74) 사이에 도 2 와 같이 배치 될 수 있다. 상기 매립 절연 패턴(108)들 중 나머지는 제 2 셀 게이트 패턴(74) 및 셀 스페이서 패턴(88) 사이에 배치될 수 있다. 상기 매립 절연 패턴(108)들 중 나머지는 셀 어레이 영역(C)을 향하도록 셀 스페이서 패턴(88)을 따라서 배치될 수 있다. 상기 매립 절연 패턴(108)들 중 나머지의 상면은 셀 스페이서 패턴(88)의 상면보다 높은 레벨에 배치될 수 있다.
본 발명의 다른 실시예들에 따라서, 상기 매립 절연 패턴(108)들 중 일부는 제 1 셀 게이트 패턴(73)의 주변, 제 1 및 제 2 셀 게이트 패턴들(73, 74) 사이에 도 14 와 같이 배치될 수 있다. 상기 매립 절연 패턴(108)들 중 나머지는 제 2 셀 게이트 패턴(74) 및 더미 게이트 패턴(79) 사이에 배치될 수 있다. 상기 매립 절연 패턴(108)들 중 나머지는 셀 어레이 영역(C)을 향하도록 더미 게이트 패턴(79)을 따라서 배치될 수 있다. 상기 매립 절연 패턴(108)들 중 나머지의 상면은 더미 게이트 패턴(79)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 본 발명의 나머지 실시예들에 따라서, 상기 매립 절연 패턴(108)들은 제 1 셀 게이트 패턴(73)의 주변, 제 1 및 제 2 셀 게이트 패턴들(73, 74) 사이에 도 16 과 같이 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 주변 회로 영역(P)에 평탄화 절연 패턴(168)들이 도 2, 도 14 및 도 16 과 같이 배치된다. 상기 평탄화 절연 패턴(168)들은 실리콘 옥사이드 막이거나, 실리콘 옥사이드의 격자 내 금속 및/ 또는 비금속 원자를 개재시킨 절연막일 수 있다. 본 발명의 선택된 실시예들에 따라서, 상기 평탄화 절연 패턴(168)들은 주변 게이트 패턴(76)의 주변, 주변 게이트 패턴(76) 및 셀 스페이서 패턴(88) 사이에 도 2 와 같이 배치될 수 있다. 상기 셀 스페이서 패턴(88) 및 주변 게이트 패턴(76) 사이의 평탄화 절연 패턴(168)은 주변 회로 영역(P)을 향하도록 셀 스페이서 패턴(88)을 따라서 배치될 수 있다. 상기 셀 스페이서 패턴(88) 및 주변 게이트 패턴(76) 사이의 평탄화 절연 패턴(168)의 상면은 셀 스페이서 패턴(88)의 상면보다 높은 레벨에 배치될 수 있다.
본 발명의 다른 실시예들에 따라서, 상기 평탄화 절연 패턴(168)들은 주변 게이트 패턴(76)들의 주변, 주변 게이트 패턴(76) 및 더미 게이트 패턴(79) 사이에 도 14 와 같이 배치될 수 있다. 상기 주변 게이트 패턴(76) 및 더미 게이트 패턴(79) 사이의 평탄화 절연 패턴(168)은 주변 회로 영역(P)을 향하도록 더미 게이트 패턴(79)을 따라서 배치될 수 있다. 상기 더미 게이트 패턴(79) 및 주변 게이트 패턴(76) 사이의 평탄화 절연 패턴(168)의 상면은 더미 게이트 패턴(79)의 상면과 실질적으로 동일한 레벨에 배치될 수도 있다. 본 발명의 나머지 실시예들에 따라서, 상기 평탄화 절연 패턴(168)들은 주변 게이트 패턴(76)들의 주변, 주변 게이트 패턴(76) 및 제 2 셀 게이트 패턴(74) 사이에 도 16 과 같이 배치될 수 있다. 상기 주변 게이트 패턴(76) 및 제 2 셀 게이트 패턴(74) 사이의 평탄화 절연 패턴(168)은 셀 어레이 영역(C)을 둘러싸도록 배치될 수 있다. 상기 주변 게이트 패턴(76) 및 제 2 셀 게이트 패턴(74) 사이의 평탄화 절연 패턴(168)의 상면은 제 1 및 제 2 셀 게이트 패턴들(73, 74), 그리고 주변 게이트 패턴(76)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
본 발명의 실시예들에 따라서, 상기 셀 어레이 영역(C) 및 주변 회로 영 역(P)에 소자 분리막(10)이 도 2, 도 14 및 도 16 과 같이 배치된다. 상기 소자 분리막(10)은 적어도 하나의 절연막일 수 있다. 상기 소자 분리막(10)은 셀 어레이 영역(C)의 셀 활성 영역(14) 및 주변 회로 영역(P)의 주변 활성 영역(18)을 한정할 수 있다. 본 발명의 선택된 실시예들에 따라서, 상기 셀 활성 영역(14) 상에 제 1 셀 게이트 패턴(73), 소자 분리막(10) 상에 제 2 셀 게이트(74) 및 셀 스페이서 패턴(88), 그리고 주변 활성 영역(18) 상에 주변 게이트 패턴(76)이 도 2 와 같이 배치될 수 있다. 본 발명의 선택된 실시예의 변형으로서, 상기 소자 분리막(10)은 셀 어레이 영역(C)의 셀 활성 영역(14) 및 주변 회로 영역(P)의 주변 활성 영역(18), 그리고 셀 어레이 영역(C) 및 주변 회로 영역(P) 사이에 더미 활성 영역(16)을 한정할 수도 있다. 상기 더미 활성 영역(16)은 셀 어레이 영역(C)을 한정하도록 셀 스페이서 패턴(88) 아래에 도 1 과 같이 배치될 수 있다.
본 발명의 실시예들에 따라서 제 1 셀 게이트 패턴(73) 및 더미 활성 영역(16) 사이의 거리는 제 1 셀 게이트 패턴(73)의 장축을 따라서 소정 길이 L1 을 도 1 과 같이 가질 수 있다. 그리고, 제 2 셀 게이트 패턴(74) 및 더미 활성 영역(16) 사이의 거리는 제 2 셀 게이트 패턴(74)의 장축을 따라서 소정 길이 L1 을 도 1 과 같이 가질 수 있다. 상기 제 2 셀 게이트 패턴(74) 및 한정 패턴(89) 사이, 그리고 한정 패턴(89) 및 주변 게이트 패턴(76) 사이의 거리는 제 2 셀 게이트 패턴(74)의 단축을 따라서 도 1 과 같이 소정 길이들 L2 및 L3 를 가지도록 각각 형성될 수 있다. 상기 제 1 셀 게이트 패턴(73) 및 한정 패턴(89) 사이의 거리는 제 1 셀 게이트 패턴(73)의 장축을 따라서 소정 길이 L4 를 도 1 과 같이 가질 수 있다. 그리고, 제 2 셀 게이트 패턴(74) 및 한정 패턴(89) 사이의 거리는 제 2 셀 게이트 패턴(74)의 장축을 따라서 소정 길이 L4 를 도 1 과 같이 가질 수 있다. 상기 한정 패턴(89)은 본 발명의 선택된 실시예들에 따라서 셀 스페이서 패턴(88) 또는 본 발명의 다른 실시예들에 따라서 더미 게이트 패턴(79)일 수 있다.
본 발명의 다른 실시예들에 따라서, 상기 셀 활성 영역(14) 상에 제 1 셀 게이트 패턴(73), 소자 분리막(10) 상에 제 2 셀 게이트(74) 및 더미 게이트 패턴(79), 그리고 주변 활성 영역(18) 상에 주변 게이트 패턴(76)이 도 14 와 같이 배치될 수 있다. 본 발명의 다른 실시예의 변형으로서, 상기 소자 분리막(10)은 셀 어레이 영역(C)의 셀 활성 영역(14) 및 주변 회로 영역(P)의 주변 활성 영역(18), 그리고 셀 어레이 영역(C) 및 주변 회로 영역(P) 사이에 더미 활성 영역(16)을 한정할 수도 있다. 상기 더미 활성 영역(16)은 셀 어레이 영역(C)을 한정하도록 더미 게이트 패턴(79) 아래에 도 1 과 같이 배치될 수 있다. 본 발명의 나머지 실시예들에 따라서, 상기 셀 활성 영역(14) 상에 제 1 셀 게이트 패턴(73), 소자 분리막(10) 상에 제 2 셀 게이트(74), 그리고 주변 활성 영역(18) 상에 주변 게이트 패턴(76)이 도 16 과 같이 배치될 수 있다. 본 발명의 나머지 실시예의 변형으로서, 상기 소자 분리막(10)은 셀 어레이 영역(C)의 셀 활성 영역(14) 및 주변 회로 영역(P)의 주변 활성 영역(18), 그리고 셀 어레이 영역(C) 및 주변 회로 영역(P) 사이에 더미 활성 영역(16)을 한정할 수도 있다. 상기 더미 활성 영역(16)은 셀 어레이 영역(C)을 한정하도록 도 1 과 같이 배치될 수 있다.
다시 도 1, 도 2, 도 14 및 도 16 을 참조하면, 본 발명의 실시예들에 따라 서 셀 어레이 영역(C) 및 주변 회로 영역(P)에 셀 스페이서(84)들 및 주변 스페이서 패턴(148)들이 배치된다. 상기 주변 스페이서 패턴(148)들은 셀 스페이서(84)들과 동일한 물질일 수 있다. 본 발명의 선택된 실시예들에 따라서, 상기 셀 스페이서(84)들은 제 1 및 제 2 셀 게이트 패턴들(73, 74)의 측벽들에 도 2 와 같이 배치될 수 있다. 상기 주변 스페이서 패턴(148)들 중 하나는 셀 어레이 영역(C)에서 매립 절연 패턴(108) 및 평탄화 절연 패턴(168) 사이에 위치하도록 셀 스페이서 패턴(88) 상에 배치될 수 있다. 상기 주변 스페이서 패턴(148)들 중 나머지는 주변 게이트 패턴(76)의 측벽들에 배치될 수 있다.
본 발명의 다른 실시예들에 따라서, 상기 셀 스페이서(84)들은 제 1 및 제 2 셀 게이트 패턴들(73, 74)의 측벽들, 그리고 더미 게이트 패턴(79)의 일 측벽에 도 14 와 같이 배치될 수 있다. 상기 주변 스페이서 패턴(148)들 중 하나는 더미 게이트 패턴(79)의 타 측벽에 배치될 수 있다. 상기 주변 스페이서 패턴(148)들 중 나머지는 주변 게이트 패턴(76)의 측벽들에 배치될 수 있다. 본 발명의 나머지 실시예들에 따라서, 상기 셀 스페이서(84)들은 제 1 셀 게이트 패턴(73)들의 양 측벽들 및 제 2 셀 게이트 패턴(74)의 일 측벽에 도 16 과 같이 배치될 수 있다. 그리고, 상기 주변 스페이서 패턴(148)들 중 하나는 제 2 셀 게이트 패턴(74)의 타 측벽에 배치될 수 있다. 상기 주변 스페이서 패턴(148)들 중 나머지는 주변 게이트 패턴(76)의 측벽들에 배치될 수 있다.
본 발명의 실시예들에 따라서, 상기 셀 어레이 영역(C)에 셀 식각 버퍼 패턴(98)들 및 주변 회로 영역(P)에 주변 식각 버퍼 패턴(158)들이 도 2, 도 14 및 도 16 과 같이 배치될 수 있다. 상기 셀 식각 버퍼 패턴(98) 및 주변 식각 버퍼 패턴(158)은 셀 스페이서(84)들과 동일한 물질일 수 있다. 본 발명의 선택된 실시예들에 따라서, 상기 셀 식각 버퍼 패턴(98)들은 셀 스페이서(84)들 상에 위치하고 그리고 제 2 셀 게이트 패턴(74) 및 셀 스페이서 패턴(88) 사이에 위치하도록 도 2 와 같이 배치될 수 있다. 상기 제 2 셀 게이트 패턴(74) 및 셀 스페이서 패턴(88) 사이의 셀 식각 버퍼 패턴(98)은 매립 절연 패턴(108) 및 주변 스페이서 패턴(148) 아래에 배치될 수 있다. 상기 주변 회로 영역(P)에서, 상기 주변 식각 버퍼 패턴(158)들은 주변 게이트 패턴(76)의 일 측벽 및 셀 스페이서 패턴(88) 사이, 그리고 주변 게이트 패턴(76)의 타 측벽 및 평탄화 절연 패턴(168) 사이에 배치될 수 있다. 상기 주변 게이트 패턴(76)의 일 측벽 및 셀 스페이서 패턴(88) 사이의 주변 식각 버퍼 패턴(158)은 매립 절연 패턴(108) 및 평탄화 절연 패턴(168) 사이의 주변 스페이서 패턴(148)과 접촉해서 평탄화 절연 패턴(168) 아래에 위치하도록 배치될 수 있다.
본 발명의 다른 실시예들에 따라서, 상기 셀 식각 버퍼 패턴(98)들은 셀 스페이서(84)들 상에 위치하고 그리고 제 2 셀 게이트 패턴(74) 및 더미 게이트 패턴(79) 사이에 위치하도록 도 14 와 같이 배치될 수 있다. 상기 제 2 셀 게이트 패턴(74) 및 더미 게이트 패턴(79) 사이의 셀 식각 버퍼 패턴(98)은 매립 절연 패턴(108) 아래에 위치하도록 배치될 수 있다. 상기 주변 회로 영역(P)에서, 상기 주변 식각 버퍼 패턴(158)들은 주변 게이트 패턴(76)의 일 측벽 및 더미 게이트 패턴(79) 사이, 그리고 주변 게이트 패턴(76)의 타 측벽 및 평탄화 절연 패턴(168) 사이에 배치될 수 있다. 상기 주변 게이트 패턴(76)의 일 측벽 및 더미 게이트 패턴(79) 사이의 주변 식각 버퍼 패턴(158)은 평탄화 절연 패턴(168) 아래에 위치하도록 배치될 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 셀 식각 버퍼 패턴(98)들은 제 1 셀 게이트 패턴(73)의 셀 스페이서(84)들 및 제 2 셀 게이트 패턴(74)의 일 측벽의 셀 스페이서(84) 상에 도 16 과 같이 배치될 수 있다. 상기 주변 회로 영역에서, 상기 주변 식각 버퍼 패턴(158)들은 제 2 셀 게이트 패턴(74)의 타 측벽 및 주변 게이트 패턴(76)의 일 측벽 사이, 주변 게이트 패턴(76)의 타 측벽의 주변 스페이서 패턴(148) 및 평탄화 절연 패턴(168) 사이에 배치될 수 있다. 상기 제 2 셀 게이트 패턴(74)의 타 측벽 및 주변 게이트 패턴(76)의 일 측벽 사이의 주변 식각 버퍼 패턴(158)은 평탄화 층간절연막(168) 아래에 위치하도록 배치될 수 있다.
또 다시 도 1, 도 2, 도 14 및 도 16 을 참조하면, 본 발명의 실시예들에 따라서 셀 어레이 영역(C) 및 주변 회로 영역(P)에 게이트 절연막(25)이 도 2, 도 14 및 도 16 과 같이 배치된다. 상기 게이트 절연막(25)은 제 1 및 제 2 셀 게이트 패턴들(73, 74), 그리고 주변 게이트 패턴(76) 아래에 위치하도록 배치될 수 있다. 상기 주변 게이트 패턴(76)과 중첩하도록 반도체 기판(5)에 불순물 확산 영역(139)들이 배치될 수 있다. 상기 불순물 확산 영역(139)들의 각각은 저농도 불순물 확산 영역(133) 및 고농도 불순물 영역(136)을 도 2 와 같이 가질 수 있다. 상기 불순물 확산 영역(139)들은 LDD(Lightly Doped Drain) 구조를 가질 수 있다. 상기 불순물 확산 영역(139)들은 반도체 기판(5)과 동일한 도전성을 가지거나 반도체 기판(5)과 다른 도전성을 가질 수 있다.
본 발명의 실시예들에 따라서, 상기 제 1 및 제 2 셀 게이트 패턴들(73, 74)의 주변에 셀 게이트 전기 노드(118)들, 그리고 주변 게이트 패턴(76)의 주변에 주변 게이트 전기 노드(178)들이 도 2, 도 14 및 도 16 과 같이 배치될 수 있다. 상기 셀 게이트 전기 노드(118)들은 셀 어레이 영역(C)에서 매립 절연 패턴(108)들, 셀 식각 버퍼 패턴(98)들 및 게이트 절연막(25)에 배치될 수 있다. 상기 주변 게이트 전기 노드(178)들은 주변 회로 영역(P)에서 평탄화 절연 패턴(168)들, 주변 식각 버퍼 패턴(158)들 및 게이트 절연막(25)에 배치될 수 있다. 상기 셀 게이트 전기 노드(118)들 및 주변 게이트 전기 노드(178)들은 도전 물질일 수 있다. 상기 셀 게이트 전기 노드(118)들은 셀 활성 영역(14)과 접촉하도록 배치될 수 있다. 상기 주변 게이트 전기 노드(178)들은 주변 활성 영역(18)의 불순물 확산 영역(139)들과 접촉하도록 배치될 수 있다.
다음으로, 본 발명에 따르는 반도체 장치의 형성방법들을 설명하기로 한다.
도 3 내지 도 6 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 실시예들에 따르는 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 1, 도 3 및 도 4 를 참조하면, 본 발명의 실시예들에 따라서 도 1 의 셀 어레이 영역(C) 및 주변 회로 영역(P)을 가지는 반도체 기판(5)을 도 3 과 같이 준비한다. 상기 반도체 기판(5)은 도전성을 갖는다. 상기 반도체 기판(5)에 소자 분리막(10)을 도 3 과 같이 형성한다. 상기 소자 분리막(10)은 셀 어레이 영역(C) 및 주변 회로 영역(P)에 걸쳐서 형성될 수 있다. 이때에, 상기 소자 분리막(10)은 셀 어레이 영역(C)의 셀 활성 영역(14) 및 주변 회로 영역(P)의 주변 활성 영역(18)을 한정하도록 형성될 수 있다. 본 발명의 실시예들의 변형으로서, 상기 소자 분리막(10)은 셀 어레이 영역(C)의 셀 활성 영역(14), 주변 회로 영역(P)의 주변 활성 영역(P) 및 도 1 의 더미 활성 영역(16)을 한정하도록 형성될 수도 있다. 상기 소자 분리막(10)은 적어도 하나의 절연막을 사용해서 형성될 수 있다.
본 발명의 실시예들에 따라서, 상기 셀 어레이 영역(C) 및 주변 회로 영역(P)에 게이트 절연막(25)을 형성한다. 상기 게이트 절연막(25)은 실리콘 옥사이드일 수 있다. 상기 게이트 절연막(25)은 실리콘 옥사이드의 격자 내 금속 및/ 또는 비금속 원자를 개재시킨 절연 물질일 수 있다. 이때에, 상기 게이트 절연막(25)은 셀 활성 영역(14) 및 주변 활성 영역(18) 상에 형성될 수 있다. 상기 셀 어레이 영역(C) 및 주변 회로 영역(P)에 하부 도전막(32), 상부 도전막(42) 및 캡핑막(62)을 도 4 와 같이 차례로 형성한다. 상기 하부 도전막(32)은 소자 분리막(10), 셀 활성 영역(14), 주변 활성 영역(18)을 덮도록 형성될 수 있다. 상기 하부 도전막(32)은 도핑된 폴리실리콘막일 수 있다. 상기 상부 도전막(42)은 금속 실리사이드막이거나 적어도 하나의 금속막일 수 있다. 상기 캡핑막(62)은 실리콘 옥사이드 및/ 또는 나이트라이드를 가지는 절연막일 수 있다.
본 발명의 실시예들의 변형으로서, 상기 게이트 절연막(25)은 셀 활성 영역(14), 더미 활성 영역(16) 및 주변 활성 영역(18) 상에 형성될 수도 있다. 그리고, 상기 하부 도전막(32), 상부 도전막(42) 및 캡핑막(62)은 셀 활성 영역(14), 더미 활성 영역(16) 및 주변 활성 영역(18) 상에 차례로 형성될 수도 있다.
도 1 및 도 5 를 참조하면, 본 발명의 실시예들에 따라서 도 4 의 캡핑막(62) 상에 포토레지스트 패턴들을 형성한다. 상기 포토레지스트 패턴들은 당업자에게 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 패턴들 중 일부는 셀 어레이 영역(C)에 위치해서 셀 활성 영역(14)을 따라서 동일 형상을 가지도록 형성될 수 있다. 상기 포토레지스트 패턴들 중 나머지는 주변 회로 영역(P)에 위치해서 셀 어레이 영역(C)을 둘러싸도록 형성될 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 캡핑막(62), 상부 도전막(42) 및 하부 도전막(32)을 차례로 식각해서 셀 어레이 영역(C)에 도 1 및도 5 의 제 1 및 제 2 셀 게이트 패턴(73, 74), 그리고 주변 회로 영역(P)에 도 5 의 주변 예비 게이트 패턴(67)을 형성한다.
상기 제 1 및 제 2 셀 게이트 패턴들(73, 74)의 각각은 차례로 적층된 셀 게이트(53) 및 셀 캡핑 패턴(63)을 가지도록 도 5 와 같이 형성될 수 있다. 상기 셀 게이트(53)는 차례로 적층된 셀 하부 게이트(34) 및 셀 상부 게이트(44)를 가지도록 형성될 수 있다. 상기 제 1 셀 게이트 패턴(73)은 셀 활성 영역(14)에 위치하도록 형성될 수 있다. 상기 제 2 셀 게이트 패턴(74)은 소자 분리막(10) 상에 위치하도록 형성될 수 있다. 상기 주변 예비 게이트 패턴(67)은 차례로 적층된 주변 하부 도전막(36), 주변 상부 도전막(46) 및 주변 캡핑막(66)을 가지도록 도 5 와 같이 형성될 수 있다. 상기 주변 예비 게이트 패턴(67)은 제 2 셀 게이트 패턴(74)과 이웃하도록 주변 활성 영역(18)으로부터 연장해서 소자 분리막(10) 상에 형성될 수 있다.
본 발명의 실시예들에 따라서, 상기 제 1 및 제 2 셀 게이트 패턴들(73, 74)이 형성된 후에, 상기 반도체 기판(5)으로부터 포토레지스트 패턴들을 제거시킨다. 계속해서, 상기 제 1 및 제 2 셀 게이트 패턴들(73, 74), 그리고 주변 예비 게이트 패턴(67)의 측벽들에 셀 스페이서(84)들을 도 5 와 같이 각각 형성한다. 상기 셀 스페이서(84)들은 도 4 의 캡핑막(62)과 동일한 물질을 사용해서 형성될 수 있다. 상기 제 1 및 제 2 셀 게이트 패턴들(73, 74), 그리고 주변 예비 게이트 패턴(67)을 컨포멀하게 덮도록 소자 분리막(10), 게이트 절연막(25) 및 셀 스페이서(84)들 상에 셀 식각 버퍼막(94)을 도 5 와 같이 형성한다. 상기 셀 식각 버퍼막(94)은 셀 스페이서(84)들과 동일한 물질을 사용해서 형성될 수 있다. 그리고, 상기 제 1 및 제 2 셀 게이트 패턴들(73, 74), 그리고 주변 예비 게이트 패턴(67) 사이를 채워서 셀 스페이서(84)들을 덮도록 셀 식각 버퍼막(94) 상에 매립 절연막(104)을 도 5 와 같이 형성한다. 상기 매립 절연막(104)은 반도체 열처리 공정을 통해서 형상이 쉽게 변형되거나, 반도체 열처리 공정을 통해서 화학적 및 물리적으로 안정한 상태의 물질 구조를 가지는 실리콘 옥사이드 막일 수 있다. 상기 매립 절연막(104)은 반도체 열처리 공정을 통해서 형상이 쉽게 변형되거나, 반도체 열처리 공정을 통해서 화학적 및 물리적으로 안정한 상태의 물질 구조를 가지도록 실리콘 옥사이드의 격자 내 금속 및/ 또는 비금속 원자를 개재시킨 절연막일 수도 있다.
도 1 및 도 6 을 참조하면, 본 발명의 실시예들에 따라서 도 5 의 매립 절연막(104) 상에 평탄화 공정을 수행한다. 상기 평탄화 공정은 제 1 및 제 2 셀 게이트 패턴들(73, 74), 그리고 주변 예비 게이트 패턴(67)을 노출시킬 때까지 수행해 서 셀 식각 버퍼 패턴(98)들 및 매립 절연 패턴(108)들을 도 6 과 같이 형성한다. 상기 셀 식각 버퍼 패턴(98)들 및 매립 절연 패턴(108)들은 제 1 셀 게이트 패턴(73)의 주변, 제 1 및 제 2 셀 게이트 패턴들(73, 74) 그리고 주변 예비 게이트 패턴(67) 사이에 형성될 수 있다. 상기 평탄화 공정은 화학 기계적 연막 또는 에칭 백(Etching Back)의 기술을 사용해서 수행될 수 있다. 계속해서, 상기 제 1 및 제 2 셀 게이트 패턴들(73, 74) 사이에 셀 매립 홀(114)들을 도 1 및 도 6 과 같이 형성한다. 상기 셀 매립 홀(114)들은 매립 절연 패턴(108)들, 셀 식각 버퍼 패턴(98)들 및 게이트 절연막(25)에 위치해서 셀 활성 영역(14)을 노출시키도록 형성될 수 있다.
본 발명의 실시예들에 따라서, 상기 셀 매립 홀(114)들을 각각 채우는 셀 게이트 전극(118)들을 도 6 과 같이 형성한다. 상기 셀 게이트 전극(118)들은 도전 물질일 수 있다. 상기 제 1 및 제 2 셀 게이트 패턴들(73, 74)과 함께 주변 예비 게이트 패턴(67)을 덮도록 셀 식각 버퍼 패턴(98)들 및 매립 절연 패턴(108)들, 그리고 셀 게이트 전극(118)들 상에 하부 마스크 막(124), 중부 마스크 막(134) 및 상부 마스크 막(144)을 도 6 과 같이 차례로 형성한다. 좀 더 상세하게 설명하면, 상기 하부 마스크 막(124)은 셀 식각 버퍼 패턴(98)들과 다른 식각률을 가지는 절연막일 수 있다. 상기 하부 마스크 막(124)은 매립 절연 패턴(108)들과 동일한 식각률을 가지는 절연막일 수 있다. 상기 중부 마스크 막(134)은 하부 마스크 막(124)과 다른 식각률을 가지는 절연막일 수 있다. 상기 중부 마스크 막(134)은 탄소 막(Carbon Layer)일 수 있다. 상기 상부 마스크 막(144)은 중부 마스크 막(134)과 다른 식각률을 가지는 절연막일 수 있다. 상기 상부 마스크 막(144)은 실리콘 옥시 나이트라이드(SiON) 막일 수도 있다.
도 7, 9, 11 및 13 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 선택된 실시예들에 따르는 반도체 장치의 형성방법을 설명해주는 단면도들이다. 도 8, 10, 12 및 14 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 다른 실시예들에 따르는 반도체 장치의 형성방법을 설명해주는 단면도들이다. 그리고, 도 7 내지 도 14 는 동일한 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 1 및 도 7 을 참조하면, 본 발명의 선택된 실시예들에 따라서 도 6 의 상부 마스크 막(144) 상에 포토레지스트 패턴들을 형성한다. 상기 포토레지스트 패턴들은 당업자에게 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 패턴들 중 하나는 셀 어레이 영역(C)을 덮으면서 제 2 셀 게이트 패턴(74) 및 주변 예비 게이트 패턴(67) 사이에 끝단이 위치하도록 형성될 수 있다. 상기 포토레지스트 패턴들 중 다른 하나는 주변 회로 영역(P)에 위치해서 주변 활성 영역(18)과 중첩하도록 형성될 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상부 및 중부 마스크 막(144, 134)들을 차례로 식각하여 상부 마스크 패턴들(도면에 미 도시) 및 도 7 의 중부 마스크 패턴(138)들을 형성한다. 상기 포토레지스트 패턴들은 중부 마스크 패턴(138)들을 형성하는 동안 상부 마스크 패턴들로부터 제거된다. 그리고, 상기 상부 마스크 패턴들 및 중부 마스크 패턴(138)들을 식각 마스크로 사용해서 하부 마스크 막(124)을 식각하여 하부 마스크 패 턴(128)을 도 7 과 같이 형성한다.
상기 상부 마스크 패턴들, 중부 마스크 패턴(138)들 및 하부 마스크 패턴(128)들은 제 2 셀 게이트 패턴(74) 및 주변 예비 게이트 패턴(67) 사이의 매립 절연 패턴(108), 셀 식각 버퍼 패턴(98) 및 셀 스페이서(84)를 노출시키고, 그리고 주변 예비 게이트 패턴(67)을 노출시키도록 형성될 수 있다. 상기 하부 마스크 막(124)이 매립 절연 패턴(108)들과 동일한 식각률을 가지는 경우에, 상기 제 2 셀 게이트 패턴(74) 및 주변 예비 게이트 패턴(67) 사이의 매립 절연 패턴(108)은 하부 마스크 패턴(128)이 형성되는 동안 도 7 과 같이 부분적으로 제거될 수 있다. 계속해서, 본 발명의 선택된 실시예들에 따라서, 상기 상부 마스크 패턴들, 중부 마스크 패턴(138)들 및 하부 마스크 패턴(128)들을 식각 마스크로 사용해서 주변 캡핑막(66)을 도 7 과 같이 부분적으로 식각한다. 이때에, 상기 주변 캡핑막(66)이 그 캡핑막(66)의 상면으로부터 소정 깊이(D1)만큼 제거되는 동안, 상기 셀 식각 버퍼 패턴(98) 및 셀 스페이서(84)는 부분적으로 제거될 수 있다. 더불어서, 상기 상부 마스크 막(144)은 도 6 에서 표시된 소정 두께(T1)만큼 식각되어서 반도체 기판(5)으로부터 도 7 과 같이 제거될 수 있다.
도 1 및 도 8 을 참조하면, 본 발명의 다른 실시예들에 따라서 도 6 의 상부 마스크 막(144) 상에 포토레지스트 패턴들을 형성한다. 상기 포토레지스트 패턴은 당업자에게 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 패턴들 중 하나는 셀 어레이 영역(C)으로부터 연장해서 주변 예비 게이트 패턴(67)과 부분적으로 중첩하도록 형성될 수 있다. 그리고, 상기 포토레지스트 패 턴들 중 다른 하나는 주변 회로 영역(P)에 위치해서 주변 활성 영역(18)과 중첩하도록 형성될 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상부 및 중부 마스크 막(144, 134)들을 차례로 식각하여 상부 마스크 패턴들(도면에 미 도시) 및 도 8 의 중부 마스크 패턴(138)들을 형성한다. 상기 포토레지스트 패턴들은 중부 마스크 패턴(138)들을 형성하는 동안 상부 마스크 패턴들로부터 제거된다. 그리고, 상기 상부 마스크 패턴들 및 중부 마스크 패턴(138)들을 식각 마스크로 사용해서 하부 마스크 막(124)을 식각하여 하부 마스크 패턴(128)을 도 8 과 같이 형성한다.
상기 상부 마스크 패턴들, 중부 마스크 패턴(138)들 및 하부 마스크 패턴(128)들은 주변 예비 게이트 패턴(67)을 노출시키도록 형성될 수 있다. 계속해서, 본 발명의 다른 실시예들에 따라서, 상기 상부 마스크 패턴들, 중부 마스크 패턴(138)들 및 하부 마스크 패턴(128)들을 식각 마스크로 사용해서 주변 캡핑막(66)을 도 8 과 같이 부분적으로 식각한다. 이때에, 상기 주변 캡핑막(66)이 그 캡핑막(66)의 상면으로부터 소정 깊이(D2)만큼 제거되는 동안, 상기 상부 마스크 막(144)은 도 6 에서 표시된 소정 두께(T1)만큼 식각되어서 반도체 기판(5)으로부터 도 8 과 같이 제거될 수 있다.
도 1 및 도 9 를 참조하면, 본 발명의 선택된 실시예들에 따라서 도 7 의 중부 및 하부 마스크 패턴들(138, 128)을 식각 마스크로 사용하여 주변 캡핑막(66) 및 주변 상부 도전막(46)을 계속적으로 식각해서 주변 회로 영역(P)에 주변 캡핑 패턴(68) 및 주변 상부 게이트(48)를 도 9 와 같이 형성한다. 더불어서, 상기 셀 어레이 영역(C) 및 주변 회로 영역(P) 사이에서 중부 및 하부 마스크 패턴들(138, 128)을 식각 마스크로 사용하여 셀 스페이서(84), 셀 식각 버퍼 패턴(98) 및 매립 절연 패턴(108)을 부분적으로 식각해서 도 1 의 한정 패턴(89)을 형성할 수 있다. 이때에, 상기 셀 스페이서(84) 및 셀 식각 버퍼 패턴(98)은 주변 캡핑막(68) 및 주변 상부 도전막(46)이 식각되는 동안 도 9 와 같이 부분적으로 제거될 수 있다. 상기 매립 절연 패턴(108)은 셀 식각 버퍼 패턴(98), 셀 스페이서(84), 주변 캡핑막(66) 및 주변 상부 도전막(46)이 제거되는 동안 도 9 와 같이 부분적으로 제거될 수 있다. 그리고, 상기 중부 마스크 막(138)들은 주변 상부 도전막(46), 주변 캡핑막(66), 셀 스페이서(84), 셀 식각 버퍼 패턴(98) 및 매립 절연 패턴(108)이 식각되는 동안 하부 마스크 패턴(128)들로부터 도 9 와 같이 제거될 수 있다.
한편, 상기 한정 패턴(89)은 셀 어레이 영역(C)의 중부 및 하부 마스크 패턴들(138, 128)과 자기 정렬해서 형성될 수 있다. 상기 한정 패턴(89)은 본 발명의 선택된 실시예들을 설명하는 동안 이후로 셀 스페이서 패턴(88)이라고 지칭한다. 상기 셀 스페이서 패턴(88)은 제 2 셀 게이트 패턴(74) 및 주변 게이트 패턴(76) 사이의 소자 분리막(10) 상에 위치하도록 형성될 수 있다. 본 발명의 선택된 실시예들의 변형으로서, 상기 셀 스페이서 패턴(88)은 도 1 의 더미 활성 영역(16) 상에 형성될 수 있다. 상기 셀 스페이서 패턴(88)은 셀 어레이 영역(C)을 둘러싸도록 형성될 수 있다. 그리고, 상기 매립 절연 패턴(108)은 셀 어레이 영역(C) 내에 위치해서 한정 패턴(89) 및 셀 식각 버퍼 패턴(98)을 노출시키도록 형성될 수 있다.
도 1 및 도 10 을 참조하면, 본 발명의 다른 실시예들에 따라서 도 8 의 중 부 및 하부 마스크 패턴들(138, 128)을 식각 마스크로 사용하여 주변 캡핑막(66) 및 주변 상부 도전막(46)을 게속적으로 식각해서 셀 어레이 영역(C) 및 주변 회로 영역(P)의 사이에 더미 캡핑 패턴(69) 및 더미 상부 게이트(49), 주변 회로 영역(P)에 주변 캡핑 패턴(68) 및 주변 상부 게이트(48)를 도 10 과 같이 형성한다. 이때에, 상기 중부 마스크 막(138)들은 주변 캡핑막(66) 및 주변 상부 도전막(46)이 차례로 식각되는 동안 하부 마스크 패턴(128)들로부터 도 10 과 같이 제거될 수 있다.
도 1 및 도 11 을 참조하면, 본 발명의 선택된 실시예들에 따라서 도 9 의 주변 상부 게이트(48), 주변 캡핑 패턴(68), 스페이서 패턴(88), 셀 식각 버퍼 패턴(98), 매립 절연 패턴(108) 및 하부 마스크 패턴(128)들을 식각 버퍼막으로 사용해서 주변 하부 도전막(36)을 식각하여 주변 하부 게이트(38)를 도 11 과 같이 형성한다. 이를 통해서, 상기 주변 하부 게이트(38), 주변 상부 게이트(48) 및 주변 캡핑 패턴(68)은 주변 회로 영역(P)에 형성될 수 있다. 상기 주변 하부 게이트(38) 및 주변 상부 게이트(48)는 주변 게이트(56)를 구성할 수 있다. 상기 주변 게이트(56) 및 주변 캡핑 패턴(68)은 주변 게이트 패턴(76)을 도 1 또는 도 11 과 같이 구성할 수 있다. 상기 주변 게이트 패턴(76)은 주변 회로 영역(P)의 소자 분리막(10) 및 게이트 절연막(25)을 노출시키도록 형성될 수 있다.
본 발명의 선택된 실시예들에 따라서 셀 어레이 영역(C)의 셀 스페이서 패턴(88), 셀 식각 버퍼 패턴(98), 매립 절연 패턴(108) 및 하부 마스크 패턴(128), 그리고, 주변 회로 영역(P)의 소자 분리막(10), 주변 게이트 패턴(76) 및 하부 마 스크 패턴(128)을 마스크로 사용해서 주변 활성 영역(18)에 저 농도 불순물 영역(133)들을 도 11 과 같이 형성한다. 상기 저 농도 불순물 영역(133)들은 주변 게이트 패턴(76)과 중첩하도록 형성될 수 있다. 상기 저 농도 불순물 영역(133)들은 반도체 기판(5)과 동일한 도전성을 가질 수 있다. 상기 저 농도 불순물 영역(13)들은 반도체 기판(5)과 다른 도전성을 가질 수도 있다. 계속해서, 상기 셀 어레이 영역(C)의 하부 마스크 패턴(128), 매립 절연 패턴(108) 및 셀 스페이서 패턴(88)의 측벽들, 주변 회로 영역(P)의 하부 마스크 패턴(128) 및 주변 게이트 패턴(76)의 측벽들에 주변 스페이서(144)들을 도 11 과 같이 형성한다. 상기 주변 스페이서(144)들은 셀 스페이서 패턴(88)과 동일한 물질을 사용해서 형성될 수 있다. 상기 셀 어레이 영역(P)의 주변 스페이서(144)는 셀 식각 버퍼 패턴(98) 및 셀 스페이서 패턴(88) 상에 위치하도록 형성될 수 있다.
다시 도 1 및 도 11 을 참조하면, 본 발명의 선택된 실시예들에 따라서 셀 어레이 영역(C)의 셀 스페이서 패턴(88), 하부 마스크 패턴(128) 및 주변 스페이서(144), 그리고 주변 회로 영역(P)의 소자 분리막(10), 하부 마스크 패턴(128) 및 주변 스페이서(144)를 마스크로 사용해서 주변 활성 영역(18)에 고 농도 불순물 영역(136)들을 도 11 과 같이 형성한다. 상기 고 농도 불순물 영역(136)들은 저 농도 불순물 영역(133)들과 각각 중첩하도록 형성될 수 있다. 상기 고 농도 불순물 영역(136)은 저 농도 불순물 영역(133)들과 동일한 도전성을 가지도록 형성될 수 있다. 상기 고 농도 불순물 영역(136)들은 저 농도 불순물 영역(133)들과 함께 불순물 확산 영역(139)들을 도 11 과 같이 구성할 수 있다. 상기 불순물 확산 영 역(139)들은 주변 게이트 패턴(76) 아래에서 유효 채널 길이 L5 를 형성할 수 있다. 상기 셀 어레이 영역(C)의 하부 마스크 패턴(38), 주변 스페이서(144)들 및 셀 스페이서 패턴(88), 그리고 주변 회로 영역(P)의 하부 마스크 패턴(38) 및 주변 스페이서(144)들을 컨포멀 하게 덮도록 소자 분리막(10) 및 게이트 절연막(25) 상에 주변 식각 버퍼막(154)을 도 11 과 같이 형성한다. 상기 주변 식각 버퍼막(154)은 주변 스페이서(144)들과 동일한 물질을 사용해서 형성될 수 있다.
본 발명의 선택된 실시예들에 따라서 셀 어레이 영역(C)의 제 2 셀 게이트 패턴(74) 및 주변 회로 영역(P)의 주변 게이트 패턴(76) 사이를 채워서 주변 식각 버퍼막(154)을 덮는 평탄화 절연막(164)을 도 11 과 같이 형성한다. 상기 평탄화 절연막(164)은 실리콘 옥사이드 막이거나 실리콘 옥사이드 격자 내 금속 및/ 또는 비금속 원자를 개재시킨 절연막일 수 있다. 상기 평탄화 절연막(164)은 매립 절연 패턴(108)들과 다른 물질일 수 있다. 상기 평탄화 절연막(164)은 매립 절연막(108)들과 동일한 물질일 수도 있다. 상기 평탄화 절연막(164)은 반도체 기판(5)의 상부에 증착시킨 후 반도체 기판(5)의 상부를 평탄화시키기 위해서 반도체 열 처리 공정을 적용받지 않는다. 따라서, 상기 평탄화 절연막(164)은 주변 게이트 패턴(76) 아래의 불순물 확산 영역(139)들에 열처리 부담을 주지 않는다. 이를 통해서, 상기 평탄화 절연막(164)은 본 발명의 선택된 실시예들에 따라서 불순물 확산 영역(139)들의 유효 채널 길이 L5 에 영향을 주지 않는다.
도 1 및 도 12 를 참조 하면, 본 발명의 다른 실시예들에 따라서 도 10 의 주변 상부 게이트(48), 더미 상부 게이트(49), 주변 캡핑 패턴(68), 더미 캡핑 패 턴(69) 및 마스크 패턴(128)들을 식각 버퍼막으로 사용해서 주변 하부 도전막(36)을 식각하여 더미 상부 게이트(49) 아래에 더미 하부 게이트(39) 및 주변 상부 게이트(48) 아래에 주변 하부 게이트(38)를 도 12 와 같이 형성한다. 이를 통해서, 상기 더미 하부 게이트(39), 더미 상부 게이트(49) 및 더미 캡핑 패턴(69)은 셀 어레이 영역(C) 및 주변 회로 영역(P) 사이에 형성될 수 있다. 상기 더미 하부 게이트(39) 및 더미 상부 게이트(49)는 더미 게이트(59)를 구성할 수 있다. 상기 더미 게이트(59) 및 더미 캡핑 패턴(69)은 더미 게이트 패턴(79)을 도 12 와 같이 구성할 수 있다. 상기 더미 게이트 패턴(79)은 도 1 의 한정 패턴(89)일 수 있다. 따라서, 상기 더미 게이트 패턴(79)은 제 2 셀 게이트 패턴(74) 및 주변 게이트 패턴(76) 사이의 소자 분리막(10) 상에 형성될 수 있다. 본 발명의 다른 실시예들의 변형으로서, 상기 더미 게이트 패턴(79)은 도 1 의 더미 활성 영역(16) 상에 형성될 수 있다. 그리고, 상기 주변 하부 게이트(38), 주변 상부 게이트(48) 및 주변 캡핑 패턴(68)은 주변 회로 영역(P)에서 형성될 수 있다. 상기 주변 하부 게이트(38) 및 주변 상부 게이트(48)는 주변 게이트(56)를 구성할 수 있다. 상기 주변 게이트(56) 및 주변 캡핑 패턴(68)은 주변 게이트 패턴(76)을 도 1 또는 도 12 와 같이 구성할 수 있다. 상기 주변 게이트 패턴(76) 및 더미 게이트 패턴(79)은 소자 분리막(10) 및 게이트 절연막(25)을 노출시키도록 형성될 수 있다.
본 발명의 다른 실시예들에 따라서 셀 어레이 영역(C)의 더미 게이트 패턴(79) 및 하부 마스크 패턴(128), 그리고 주변 회로 영역(P)의 소자 분리막(10), 주변 게이트 패턴(76) 및 하부 마스크 패턴(128)을 마스크로 사용해서 주변 활성 영역(18)에 저 농도 불순물 영역(133)들을 도 12 와 같이 형성한다. 상기 저 농도 불순물 영역(133)들은 주변 게이트 패턴(76)과 중첩하도록 형성될 수 있다. 계속해서, 상기 주변 게이트 패턴(76), 더미 게이트 패턴(79) 및 하부 마스크 패턴(128)들의 측벽들에 주변 스페이서(144)들을 도 12 와 같이 형성한다.
다시 도 1 및 도 12 를 참조하면, 본 발명의 다른 실시예들에 따라서 주변 게이트 패턴(76)들, 더미 게이트 패턴(79)들, 하부 마스크 패턴(128)들 및 주변 스페이서(144)들을 마스크로 사용해서 주변 활성 영역(18)에 고 농도 불순물 영역(136)들을 도 12 와 같이 형성한다. 상기 고 농도 불순물 영역(136)들은 저 농도 불순물 영역(133)들과 각각 중첩하도록 형성될 수 있다. 상기 고 농도 불순물 영역(136)들은 저 농도 불순물 영역(133)들과 함께 불순물 확산 영역(139)들을 도 12 와 같이 구성할 수 있다. 상기 불순물 확산 영역(139)들은 주변 게이트 패턴(76) 아래에서 유효 채널 길이 L6 를 형성할 수 있다. 상기 하부 마스크 패턴(128)들 및 주변 스페이서(144)들을 컨포멀하게 덮도록 소자 분리막(10) 및 게이트 절연막(25) 상에 주변 식각 버퍼막(154)을 도 12 와 같이 형성한다.
본 발명의 다른 실시예들에 따라서 상기 주변 게이트 패턴(76) 및 더미 게이트 패턴(79) 사이를 채워서 주변 식각 버퍼막(154)을 덮는 평탄화 절연막(164)을 도 12 와 같이 형성한다. 상기 평탄화 절연막(164)은 반도체 기판(5)의 상부에 증착시킨 후 반도체 기판(5)의 상부를 평탄화시키기 위해서 반도체 열 처리 공정을 적용받지 않는다. 따라서, 상기 평탄화 절연막(164)은 주변 게이트 패턴(76) 아래의 불순물 확산 영역(139)들에 열 처리 부담을 주지 않는다. 이를 통해서, 상기 평 탄화 절연막(164)은 본 발명의 다른 실시예들에 따라서 불순물 확산 영역(139)들의 유효 채널 길이 L6 에 영향을 주지 않는다.
도 1 및 도 13 을 참조하면, 본 발명의 선택된 실시예들에 따라서 도 11 의 평탄화 절연막(164), 주변 식각 버퍼막(154) 및 하부 마스크 패턴(128)들 상에 평탄화 공정을 차례로 수행해서 주변 스페이서 패턴(148)들, 주변 식각 버퍼 패턴(158)들 및 평탄화 절연 패턴(168)들을 도 13 과 같이 형성한다. 이때에, 상기 평탄화 공정은 셀 어레이 영역(C)의 제 1 셀 게이트 패턴(73), 제 2 셀 게이트 패턴(74), 셀 스페이서(84)들, 셀 식각 버퍼 패턴(98)들 및 셀 게이트 전극(118)들을 노출시키도록 형성될 수 있다. 그리고, 상기 평탄화 공정은 주변 회로 영역(P)의 주변 게이트 패턴(76)을 노출시키도록 수행될 수 있다. 이를 통해서, 상기 제 2 셀 게이트 패턴(74) 및 셀 스페이서 패턴(88) 사이, 그리고 셀 스페이서 패턴(88) 및 주변 게이트 패턴(76) 사이의 거리는 도 1 및 도 13 과 같이 소정 길이들 L2 및 L3 를 가지도록 각각 형성될 수 있다.
한편, 상기 평탄화 절연 패턴(168)은 주변 게이트 패턴(76)의 주변을 둘러싸도록 형성될 수 있다. 그리고, 상기 셀 어레이 영역(C)의 주변 스페이서 패턴(148)은 셀 스페이서 패턴(88) 상에 위치해서 매립 절연 패턴(108) 및 평탄화 절연 패턴(168) 사이에 형성될 수 있다. 상기 주변 식각 버퍼 패턴(158)들은 셀 스페이서 패턴(88) 및 주변 게이트 패턴(76) 사이에서 평탄화 절연 패턴(168) 아래에 위치하고, 그리고 주변 게이트 패턴(76) 및 평탄화 절연 패턴(168)들 사이에 위치하도록 형성될 수 있다. 상기 주변 회로 영역(P)의 주변 스페이서 패턴(148)들은 주변 게 이트 패턴(76)의 측벽들에 위치하도록 주변 게이트 패턴(76) 및 주변 식각 버퍼 패턴(158)들 사이에 형성될 수 있다.
다음으로, 본 발명의 선택된 실시예들에 따라서 주변 게이트 패턴(76)의 주변에 주변 매립 홀(174)들을 도 1 및 도 13 과 같이 형성한다. 상기 주변 매립 홀(174)들은 평탄화 절연 패턴(168)들, 주변 식각 버퍼 패턴(158)들 및 게이트 절연막(25)을 지나서 불순물 확산 영역(139)들을 각각 노출시키도록 형성될 수 있다. 상기 주변 매립 홀(174)들에 주변 게이트 전극(178)들을 도 13 과 같이 각각 형성할 수 있다. 상기 주변 게이트 전극(178)들은 도전 물질일 수 있다. 상기 주변 게이트 전극(178)들이 형성되는 동안, 상기 불순물 확산 영역(139)들은 주변 게이트 패턴(76) 아래에서 유효 채널 길이 L7 을 가질 수 있다. 이때에, 상기 주변 게이트 전극(178)들과 접촉하는 불순물 확산 영역(139)들의 유효 채널 길이 L7 은 도 11 의 불순물 확산 영역(139)들의 유효 채널 길이 L5 와 실질적으로 동일할 수 있다. 이를 통해서, 상기 주변 회로 영역(P)에 주변 게이트 전극(178), 불순물 확산 영역(139)들 및 주변 게이트 패턴(76), 셀 어레이 영역(C) 및 주변 회로 영역(P) 사이에 셀 스페이서 패턴(88), 그리고 셀 어레이 영역(C)에 셀 게이트 전극(118), 제 1 및 제 2 셀 게이트 패턴들(73, 74)을 포함하도록 본 발명의 선택된 실시예들에 따르는 반도체 장치(183)를 형성할 수 있다.
도 1 및 도 14 를 참조하면, 본 발명의 다른 실시예들에 따라서 도 12 의 평탄화 절연막(164), 주변 식각 버퍼막(154) 및 하부 마스크 패턴(128)들 상에 평탄화 공정을 차례로 수행해서 주변 스페이서 패턴(148)들, 주변 식각 버퍼 패턴(158) 들 및 평탄화 절연 패턴(168)들을 도 14 와 같이 형성한다. 이때에, 상기 평탄화 공정은 셀 어레이 영역(C)의 제 1 셀 게이트 패턴(73), 제 2 셀 게이트 패턴(74), 셀 스페이서(84)들, 셀 식각 버퍼 패턴(98)들 및 셀 게이트 전극(118)들을 노출시키도록 형성될 수 있다. 또한, 상기 평탄화 공정은 셀 어레이 영역(C) 및 주변 회로 영역(P) 사이의 더미 게이트 패턴(79), 그리고 주변 회로 영역(P)의 주변 게이트 패턴(76)을 노출시키도록 수행될 수 있다. 이를 통해서, 상기 제 2 셀 게이트 패턴(74) 및 더미 게이트 패턴(79) 사이, 그리고 더미 게이트 패턴(79) 및 주변 게이트 패턴(76) 사이의 거리는 도 1 및 도 14 와 같이 소정 길이들 L2 및 L3 를 가지도록 각각 형성될 수 있다.
한편, 상기 평탄화 절연 패턴(168)은 주변 게이트 패턴(76)의 주변을 둘러싸도록 형성될 수 있다. 상기 주변 스페이서 패턴(148)들은 더미 게이트 패턴(79)의 선택된 측벽 및 주변 게이트 패턴(76)의 양 측벽들에 형성될 수 있다. 그리고, 상기 주변 식각 버퍼 패턴(158)들은 평탄화 절연 패턴(168)들 아래에 각각 위치하도록 평탄화 절연 패턴(168)들 및 주변 스페이서 패턴(148)들 사이에 위치하도록 형성될 수 있다.
다음으로, 본 발명의 다른 실시예들에 따라서 주변 게이트 패턴(76)의 주변에 주변 매립 홀(174)들을 도 1 및 도 14 와 같이 형성한다. 상기 주변 매립 홀(174)들은 평탄화 절연 패턴(168)들, 주변 식각 버퍼 패턴(158)들 및 게이트 절연막(25)을 지나서 불순물 확산 영역(139)들을 각각 노출시키도록 형성될 수 있다. 상기 주변 매립 홀(174)들에 주변 게이트 전극(178)들을 도 14 와 같이 각각 형성 할 수 있다. 상기 주변 게이트 전극(178)들이 형성되는 동안, 상기 불순물 확산 영역(139)들은 주변 게이트 패턴(76) 아래에서 유효 채널 길이 L8 을 가질 수 있다. 이때에, 상기 주변 게이트 전극(178)들과 접촉하는 불순물 확산 영역(139)들의 유효 채널 길이 L8 은 도 12 의 불순물 확산 영역(139)들의 유효 채널 길이 L6 와 실질적으로 동일할 수 있다. 이를 통해서, 상기 주변 회로 영역(P)에 주변 게이트 전극(178), 불순물 확산 영역(139)들 및 주변 게이트 패턴(76), 셀 어레이 영역(C) 및 주변 회로 영역(P) 사이에 더미 게이트 패턴(79), 그리고 셀 어레이 영역(C)에 셀 게이트 전극(118), 제 1 및 제 2 셀 게이트 패턴들(73, 74)을 포함하도록 본 발명의 다른 실시예들에 따르는 반도체 장치(186)를 형성할 수 있다.
도 15 및 도 16 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 나머지 실시예들에 따르는 반도체 장치의 형성방법을 설명해주는 단면도들이다. 본 발명의 나머지 실시예들은 도 1 내지 도 4 를 가지고 반도체 장치의 형성방법을 설명하기로 한다. 그리고, 본 발명의 나머지 실시예들은 도 5 내지 도 14 와 동일한 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 1 및 도 15 를 참조하면, 본 발명의 나머지 실시예들에 따라서 도 4 의 캡핑막(62) 상에 포토레지스트 패턴들을 형성한다. 상기 포토레지스트 패턴들은 당업자에게 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 패턴들 중 하나는 셀 어레이 영역(C)에 위치해서 셀 활성 영역(14)과 중첩하도록 형성될 수 있다. 상기 포토레지스트 패턴들 중 나머지는 주변 회로 영역(P)에 위치해서 셀 어레이 영역(C)을 둘러싸도록 형성될 수 있다. 상기 포토레지스트 패 턴들을 식각 마스크로 사용해서 캡핑막(62), 상부 도전막(42) 및 하부 도전막(32)을 차례로 식각해서 셀 어레이 영역(C)에 제 1 셀 게이트 패턴(73), 그리고 셀 어레이 영역(C)으로부터 연장해서 주변 회로 영역(P)을 덮도록 제 1 셀 게이트 패턴(73)과 이웃하는 주변 예비 게이트 패턴(68)을 도 15 와 같이 형성한다.
한편, 상기 제 1 셀 게이트 패턴(73)은 차례로 적층된 셀 게이트(53) 및 셀 캡핑 패턴(63)을 도 5 와 같이 가지도록 형성될 수 있다. 이를 통해서, 상기 셀 게이트(53)는 차례로 적층된 셀 하부 게이트(34) 및 셀 상부 게이트(44)를 가지도록 형성될 수 있다. 상기 주변 예비 게이트 패턴(68)은 차례로 적층된 주변 하부 도전막(36), 주변 상부 도전막(46) 및 주변 캡핑막(66)을 가지도록 도 5 와 같이 형성될 수 있다. 상기 주변 예비 게이트 패턴(68)은 제 1 셀 게이트 패턴(73)과 이웃하도록 주변 활성 영역(18)으로부터 연장해서 소자 분리막(10) 상에 형성될 수 있다.
본 발명의 나머지 실시예들에 따라서, 상기 제 1 셀 게이트 패턴(73)이 형성된 후에, 상기 반도체 기판(5)으로부터 포토레지스트 패턴들을 제거시킨다. 계속해서, 상기 제 1 셀 게이트 패턴(73), 그리고 주변 예비 게이트 패턴(68)의 측벽들에 셀 스페이서(84)들을 도 15 와 같이 각각 형성한다. 상기 제 1 셀 게이트 패턴(73) 및 주변 예비 게이트 패턴(68)을 컨포멀하게 덮도록 소자 분리막(10), 게이트 절연막(25), 및 셀 스페이서(84)들 상에 셀 식각 버퍼막(94)을 도 15 와 같이 형성한다. 그리고, 상기 제 1 셀 게이트 패턴(73) 및 주변 예비 게이트 패턴(68) 사이를 채워서 셀 스페이서(84)들을 덮도록 매립 절연막(104)을 도 15 와 같이 형성한다.
도 1 내지 도 16 을 참조하면, 본 발명의 나머지 실시예들에 따라서 도 6 과 같이 셀 어레이 영역(C)에 셀 식각 버퍼 패턴(98)들 및 매립 절연 패턴(108)들을 형성한 후에 하부, 중부 및 상부 마스크 막들(124, 134, 144)을 차례로 형성한다. 그리고, 상기 상부 마스크 막(144) 상에 포토레지스트 패턴들은 형성한다. 상기 포토레지스트 패턴은 당업자에게 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스트 패턴들 중 하나는 셀 어레이 영역(C)에 위치해서 제 1 셀 게이트 패턴(73)으로부터 연장하여 주변 예비 게이트 패턴(68)과 부분적으로 중첩하도록 형성될 수 있다. 그리고, 상기 포토레지스트 패턴들 중 다른 하나는 주변 회로 영역(P)에 위치해서 주변 활성 영역(18)과 중첩하도록 형성될 수 있다.
상기 포토레지스트 패턴들을 식각 마스크로 사용해서 도 8 을 따라서 상부 및 중부 마스크 막들(144, 134)을 식각하여 상부 마스크 패턴들(도면에 미 도시) 및 중부 마스크 패턴(138)들을 형성한다. 이때에, 상기 포토레지스트 패턴들은 중부 마스크 패턴(138)들이 형성되는 동안 상부 마스크 패턴들로부터 제거될 수 있다. 계속해서, 상기 상부 및 중부 마스크 패턴들(148, 138)을 식각 마스크로 사용해서 도 10 을 따라서 하부 마스크 막(124)을 식각하여 하부 마스크 패턴(128)들을 형성한다. 그리고, 상기 상부, 중부 및 하부 마스크 패턴들(148, 138, 128)을 식각 마스크로 사용해서 주변 캡핑막(66), 주변 상부 도전막(46) 및 주변 하부 도전막(36)을 차례로 식각하여 셀 어레이 영역(C)에 제 2 셀 게이트 패턴(74) 및 주변 회로 영역(P)에 주변 게이트 패턴(76)을 형성한다.
상기 제 2 셀 게이트 패턴(74) 및 주변 게이트 패턴(76)이 형성되는 동안, 상기 중부 마스크 패턴(138)들은 하부 마스크 패턴(128)들로부터 도 10 과 같이 제 거될 수 있다. 그리고, 상기 제 2 셀 게이트 패턴(74) 및 주변 게이트 패턴(76)은 도 12 의 제 2 셀 게이트 패턴(74) 및 주변 게이트 패턴(76)과 동일한 구성 요소들을 가질 수 있다. 상기 셀 어레이 영역(C)의 하부 마스크 패턴(128) 및 제 2 셀 게이트 패턴(74)의 측벽들, 그리고 주변 회로 영역(P)의 하부 마스크 패턴(128) 및 주변 게이트 패턴(76)의 측벽들에 주변 스페이서(144)들을 도 12 와 같이 형성한다. 이때에, 상기 주변 스페이서(144)들의 형성 전/ 후로, 상기 주변 게이트 패턴(76)과 중첩하는 불순물 확산 영역(139)들을 반도체 기판(5)에 도 12 와 같이 형성시킬 수 있다.
다시 도 1 내지 도 16 을 참조하면, 본 발명의 나머지 실시예들에 따라서 제 2 셀 게이트 패턴(74) 및 주변 게이트 패턴(76) 사이를 채우도록 소자 분리막(10), 게이트 절연막(25), 하부 마스크 패턴(128)들 및 주변 스페이서(144)들 상에 주변 식각 버퍼막(154) 및 평탄화 절연막(164)을 도 12 와 같이 차례로 형성할 수 있다. 상기 제 1 및 제 2 셀 게이트 패턴들(73, 74), 그리고 주변 게이트 패턴(76)들을 노출시키도록 평탄화 절연막(164), 주변 식각 버퍼막(154) 및 하부 마스크 패턴(128)들 상에 평탄화 공정을 차례로 수행해서 주변 스페이서 패턴(148)들, 주변 식각 버퍼 패턴(158)들 및 평탄화 절연 패턴(168)들을 도 16 과 같이 형성할 수 있다. 상기 주변 식각 패턴(158)들 및 평탄화 절연 패턴(168)들은 제 2 셀 게이트 패턴(74) 및 주변 게이트 패턴(76) 사이, 그리고 주변 게이트 패턴(76)의 주변에 형성될 수 있다. 상기 주변 스페이서 패턴(148)들은 제 2 셀 게이트 패턴(74)의 선택된 측벽 및 주변 게이트 패턴(76)의 양 측벽들에 형성될 수 있다.
본 발명의 나머지 실시예들에 따라서 주변 게이트 패턴(76)의 주변에 주변 매립 홀(174)들을 도 1 및 도 16 과 같이 형성한다. 상기 주변 매립 홀(174)들은 평탄화 절연 패턴(168)들, 주변 식각 버퍼 패턴(158)들 및 게이트 절연막(25)을 지나서 불순물 확산 영역(139)들을 각각 노출시키도록 형성될 수 있다. 상기 주변 매립 홀(174)들에 주변 게이트 전극(178)들을 각각 형성할 수 있다. 상기 주변 게이트 전극(178)들이 형성되는 동안, 상기 불순물 확산 영역(139)들은 주변 게이트 패턴(76) 아래에서 유효 채널 길이 L9 를 가질 수 있다. 이때에, 상기 주변 게이트 전극(178)들과 접촉하는 불순물 확산 영역(139)들의 유효 채널 길이 L9 는 도 13 또는 도 14 의 불순물 확산 영역(139)들의 유효 채널 길이 L7 또는 L8 과 실질적으로 동일할 수 있다. 이를 통해서, 상기 주변 회로 영역(P)에 주변 게이트 전극(178), 불순물 확산 영역(139)들 및 주변 게이트 패턴(76), 그리고 셀 어레이 영역(C)에 셀 게이트 전극(118), 제 1 및 제 2 셀 게이트 패턴들(73, 74)을 포함하도록 본 발명의 나머지 실시예들에 따르는 반도체 장치(189)를 형성할 수 있다.
상술한 바와 같이, 본 발명은 셀 어레이 영역 및 주변 회로 영역에 각각 배치된 서로 다른 절연 패턴들을 가지는 반도체 장치들을 제공한다. 상기 반도체 장치들은 셀 게이트 패턴들 및 주변 게이트 패턴의 주변에 매립 절연 패턴들 및 평탄화 절연 패턴들을 각각 배치해서 디자인 룰의 축소에 대응해서 반도체 기판 상에 구성 요소들의 배치 허용 한계를 증가시킬 수 있는 방안을 제공해준다.
그리고, 본 발명은 셀 어레이 영역 및 주변 회로 영역에 서로 다른 절연 패 턴들을 각각 형성해서 그 영역들에 서로 다른 열처리 부담들을 각각 줄 수 있도록 하는 반도체 장치의 형성방법들을 제공한다. 상기 반도체 장치의 형성방법은 셀 어레이 영역에 반도체 열처리 공정이 수반되는 매립 절연 패턴들, 그리고 주변 회로 영역에 반도체 열처리 공정이 수반되지 않는 평탄화 절연 패턴들을 배치하여 주변 게이트 패턴 아래에서 불순물 확산 영역들의 확산을 억제시킬 수 있는 방안을 제공해준다.
Claims (30)
- 셀 어레이 영역 및 주변 회로 영역을 가지는 반도체 기판;상기 셀 어레이 영역에 배치되되, 그들은 상기 셀 어레이 영역의 중심으로부터 그 영역의 외부를 향해서 순서적으로 배열되는 제 1 및 제 2 셀 게이트 패턴들;상기 주변 회로 영역에 배치되는 주변 게이트 패턴;상기 셀 어레이 영역 및 주변 회로 영역 사이에 배치되어서 상기 셀 어레이 영역을 둘러싸는 한정 패턴;상기 제 1 셀 게이트 패턴의 주변, 상기 제 1 및 제 2 셀 게이트 패턴들 사이, 그리고 상기 제 2 셀 게이트 패턴 및 상기 한정 패턴 사이에 위치하는 매립 절연 패턴들; 및상기 한정 패턴 및 상기 주변 게이트 패턴 사이, 그리고 상기 주변 게이트 패턴의 주변에 위치하는 평탄화 절연 패턴들을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 셀 어레이 영역 및 상기 주변 회로 영역에 배치되어서 상기 셀 어레이 영역의 셀 활성 영역 및 상기 주변 회로 영역의 주변 활성 영역을 한정하는 소자 분리막을 더 포함하는 반도체 장치.
- 제 2 항에 있어서,상기 제 1 및 제 2 셀 게이트 패턴들의 각각은 차례로 적층된 셀 하부 게이트, 셀 상부 게이트 및 셀 캡핑 패턴을 가지고, 상기 제 1 및 제 2 셀 게이트 패턴들은 상기 셀 활성 영역 및 상기 소자 분리막 상에 각각 위치하고, 그리고 상기 주변 게이트 패턴은 상기 주변 활성 영역 상에 위치하도록 차례로 적층된 주변 하부 게이트, 주변 상부 게이트 및 주변 캡핑 패턴을 가지는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 제 1 및 제 2 셀 게이트 패턴들의 측벽들에 각각 배치되는 셀 스페이서들; 및상기 주변 게이트 패턴의 측벽들에 각각 배치되는 주변 스페이서 패턴들을 더 포함하는 반도체 장치.
- 제 4 항에 있어서,상기 제 2 셀 게이트 패턴 및 상기 주변 게이트 패턴 사이에 위치해서 매립 절연 패턴 및 평탄화 절연 패턴과 접촉하는 다른 주변 스페이서 패턴을 더 포함하되,상기 한정 패턴은 상기 제 2 셀 게이트 패턴 및 상기 주변 게이트 패턴 사이의 상기 소자 분리막 상에 위치하는 셀 스페이서 패턴이고, 그리고 상기 셀 스페이서 패턴은 상기 다른 주변 스페이서 패턴 아래에 위치하는 것을 특징으로 하는 반 도체 장치.
- 제 4 항에 있어서,상기 한정 패턴의 측벽들에 각각 배치되는 다른 셀 스페이서 및 다른 주변 스페이서 패턴을 더 포함하되,상기 한정 패턴은 상기 제 2 셀 게이트 패턴 및 상기 주변 게이트 패턴 사이의 상기 소자 분리막 상에 위치하는 더미 게이트 패턴이고, 그리고 상기 더미 게이트 패턴은 차례로 적층된 더미 하부 게이트, 더미 상부 게이트 및 더미 캡핑 패턴인 것이 특징인 반도체 장치.
- 셀 어레이 영역 및 주변 회로 영역을 가지는 반도체 기판;상기 셀 어레이 영역에 배치되되, 그들은 상기 셀 어레이 영역의 중심으로부터 그 영역의 외부를 향해서 순서적으로 배열되는 제 1 및 제 2 셀 게이트 패턴들;상기 주변 회로 영역에 배치되는 주변 게이트 패턴;상기 제 1 셀 게이트 패턴의 주변, 그리고 상기 제 1 및 제 2 셀 게이트 패턴들 사이에 위치하는 매립 절연 패턴; 및상기 제 2 셀 게이트 패턴 및 상기 주변 게이트 패턴 사이, 그리고 상기 주변 게이트 패턴의 주변에 위치하는 평탄화 절연 패턴들을 포함하는 반도체 장치.
- 제 7 항에 있어서,상기 셀 어레이 영역 및 상기 주변 회로 영역에 배치되어서 상기 셀 어레이 영역의 셀 활성 영역 및 상기 주변 회로 영역의 주변 활성 영역을 한정하는 소자 분리막을 더 포함하는 반도체 장치.
- 제 8 항에 있어서,상기 제 1 및 제 2 셀 게이트 패턴들의 각각은 차례로 적층된 셀 하부 게이트, 셀 상부 게이트 및 셀 캡핑 패턴을 가지고, 상기 제 1 및 제 2 셀 게이트 패턴들은 상기 셀 활성 영역 및 상기 소자 분리막 상에 각각 위치하고, 그리고 상기 주변 게이트 패턴은 상기 주변 활성 영역 상에 위치하도록 차례로 적층된 주변 하부 게이트, 주변 상부 게이트 및 주변 캡핑 패턴을 가지는 것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,상기 제 1 셀 게이트 패턴의 측벽들, 그리고 상기 제 2 셀 게이트 패턴의 일 측벽에 각각 배치되는 셀 스페이서들;상기 제 2 셀 게이트 패턴의 타 측벽, 그리고 상기 주변 게이트 패턴의 측벽들에 각각 배치되는 주변 스페이서 패턴들을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판을 준비하되, 상기 반도체 기판은 셀 어레이 영역 및 주변 회로 영역을 가지고,상기 반도체 기판 상에 제 1 및 제 2 셀 게이트 패턴들, 그리고 주변 예비 게이트 패턴을 형성하되, 상기 제 1 및 제 2 셀 게이트 패턴들은 상기 셀 어레이 영역에 형성되고, 상기 주변 예비 게이트 패턴은 상기 제 2 셀 게이트 패턴과 이웃해서 상기 셀 어레이 영역을 둘러싸도록 상기 주변 회로 영역에 형성되고,상기 제 1 및 제 2 셀 게이트 패턴들, 그리고 상기 주변 예비 게이트 패턴의 측벽들에 셀 스페이서들을 각각 형성하고,상기 제 1 셀 게이트 패턴의 주변, 상기 제 1 및 제 2 셀 게이트 패턴들 그리고 상기 주변 예비 게이트 패턴 사이에 매립 절연 패턴들을 형성하고,상기 제 1 및 제 2 셀 게이트 패턴들, 그리고 상기 주변 예비 게이트 패턴 상에 마스크 패턴들을 형성하고,상기 마스크 패턴들과 정렬하도록 상기 셀 어레이 영역 및 상기 주변 회로 영역 사이에 한정 패턴 그리고 상기 주변 회로 영역에 주변 게이트 패턴을 형성하되, 상기 한정 패턴은 상기 제 2 셀 게이트 패턴 및 상기 주변 게이트 패턴 사이에 위치하도록 형성되고, 및상기 주변 게이트 패턴을 둘러싸는 평탄화 절연 패턴들을 형성하는 것을 포함하는 반도체 장치의 형성방법.
- 제 11 항에 있어서,상기 셀 어레이 영역의 셀 활성 영역 및 상기 주변 회로 영역의 주변 활성 영역을 한정하는 소자 분리막을 형성하는 것을 더 포함하되,상기 제 1 및 제 2 셀 게이트 패턴들은 상기 셀 활성 영역 및 상기 소자 분리막 상에 각각 형성되고, 상기 제 1 및 제 2 셀 게이트 패턴들의 각각은 차례로 적층된 셀 하부 게이트, 셀 상부 게이트 및 셀 캡핑 패턴을 가지도록 형성되고, 상기 주변 게이트 패턴은 상기 주변 활성 영역 상에 위치해서 차례로 적층된 주변 하부 게이트, 주변 상부 게이트 및 주변 캡핑 패턴을 가지도록 형성되고, 그리고 상기 주변 예비 게이트 패턴은 상기 소자 분리막 및 상기 주변 활성 영역 상에 위치해서 차례로 적층된 주변 하부 도전막, 주변 상부 도전막 및 주변 캡핑막을 가지도록 형성되는 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 12 항에 있어서,상기 마스크 패턴들을 형성하는 것은,상기 제 1 및 제 2 셀 게이트 패턴들, 상기 주변 예비 게이트 패턴, 상기 매립 절연 패턴들 및 상기 셀 스페이서들을 덮는 하부 마스크 막, 중부 마스크 막 및 상부 마스크 막을 차례로 형성하고,상기 상부 마스크 막 상에 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들 중 하나는 상기 셀 어레이 영역을 덮으면서 상기 제 2 셀 게이트 패턴 및 상기 주변 예비 게이트 패턴 사이에 끝단이 위치하고 그리고 상기 포토레지스트 패턴들 중 다른 하나는 상기 주변 회로 영역에 위치해서 상기 주변 활성 영역과 중첩하도록 형성되고,상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 상부 및 중부 마스크 막들을 차례로 식각하여 상부 및 중부 마스크 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 중부 마스크 패턴들을 형성하는 동안 상기 상부 마스크 패턴들로부터 제거되고, 및상기 상부 및 중부 마스크 패턴들을 식각 마스크로 사용해서 상기 하부 마스크 막을 식각하여 하부 마스크 패턴을 형성하는 것을 포함하는 반도체 장치의 형성방법.
- 제 13 항에 있어서,상기 한정 패턴 및 상기 주변 게이트 패턴을 형성하는 것은,상기 상부, 중부 및 하부 마스크 패턴들을 식각 마스크로 사용하여 상기 셀 어레이 영역에서 상기 셀 스페이서를 부분적으로 식각해서 상기 한정 패턴으로 셀 스페이서 패턴을 형성하고,상기 상부, 중부 및 하부 마스크 패턴들을 식각 마스크로 사용하여 상기 주변 회로 영역에서 상기 주변 캡핑막 및 상기 주변 상부 도전막을 식각해서 상기 주변 캡핑 패턴 및 상기 주변 상부 게이트를 상기 셀 스페이서 패턴과 함께 동시에 형성하되, 상기 상부 및 중부 마스크 패턴들은 상기 주변 캡핑 패턴, 상기 주변 상부 게이트 및 상기 셀 스페이서 패턴을 형성하는 동안 상기 하부 마스크 패턴들로부터 제거되고, 및상기 하부 마스크 패턴들 및 상기 셀 스페이서 패턴을 식각 마스크로 사용해 서 상기 주변 하부 도전막을 식각하여 상기 주변 상부 게이트 아래에 상기 주변 하부 게이트를 형성하는 것을 포함하는 반도체 장치의 형성방법.
- 제 14 항에 있어서,상기 셀 어레이 영역의 상기 한정 패턴 상에 위치하도록 선택된 하부 마스크 패턴 및 상기 매립 절연 패턴의 측벽들, 상기 주변 회로 영역에 위치하도록 다른 하부 마스크 패턴 및 상기 주변 게이트 패턴의 측벽들에 주변 스페이서들을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
- 제 15 항에 있어서,상기 평탄화 절연 패턴들을 형성하는 것은,상기 제 2 셀 게이트 패턴 및 상기 주변 게이트 패턴 사이를 채워서 상기 주변 스페이서들 및 상기 하부 마스크 막들을 덮는 평탄화 절연막을 형성하고, 및상기 제 1 및 제 2 셀 게이트 패턴들, 상기 주변 게이트 패턴, 그리고 상기 매립 절연 패턴들을 노출시키도록 상기 평탄화 절연막, 상기 하부 마스크 패턴들 및 상기 주변 스페이서들 상에 평탄화 공정을 수행하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 12 항에 있어서,상기 마스크 패턴들을 형성하는 것은,상기 제 1 및 제 2 셀 게이트 패턴들, 상기 주변 예비 게이트 패턴, 상기 매립 절연 패턴들 및 상기 셀 스페이서들을 덮는 하부 마스크 막, 중부 마스크 막 및 상부 마스크 막을 차례로 형성하고,상기 상부 마스크 막 상에 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들 중 하나는 상기 셀 어레이 영역으로부터 연장해서 상기 주변 예비 게이트 패턴과 부분적으로 중첩하고 그리고 상기 포토레지스트 패턴들 중 다른 하나는 상기 주변 회로 영역에 위치해서 상기 주변 활성 영역과 중첩하도록 형성되고,상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 상부 및 중부 마스크 막들을 차례로 식각하여 상부 및 중부 마스크 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 중부 마스크 패턴들을 형성하는 동안 상기 상부 마스크 패턴들로부터 제거되고, 및상기 상부 및 중부 마스크 패턴들을 식각 마스크로 사용해서 상기 하부 마스크 막을 식각하여 하부 마스크 패턴을 형성하는 것을 포함하는 반도체 장치의 형성방법.
- 제 17 항에 있어서,상기 한정 패턴 및 상기 주변 게이트 패턴을 형성하는 것은,상기 상부, 중부 및 하부 마스크 패턴들을 식각 마스크로 사용하여 상기 주변 캡핑막 및 상기 주변 상부 도전막을 식각해서 상기 셀 어레이 영역 및 상기 주변 회로 영역 사이에 차례로 적층된 더미 상부 게이트 및 더미 캡핑 패턴, 그리고 상기 주변 회로 영역에 차례로 적층된 상기 주변 상부 게이트 및 상기 주변 캡핑 패턴를 형성하되, 상기 상부 및 중부 마스크 패턴들은 상기 더미 캡핑 패턴, 상기 더미 상부 게이트, 상기 주변 캡핑 패턴 및 상기 주변 상부 게이트를 형성하는 동안 상기 하부 마스크 패턴들로부터 제거되고, 및상기 하부 마스크 패턴들을 식각 마스크로 사용해서 상기 주변 하부 도전막을 식각하여 상기 더미 상부 게이트 아래에 더미 하부 게이트 및 상기 주변 상부 게이트 아래에 상기 주변 하부 게이트를 형성하는 것을 포함하는 하는 반도체 장치의 형성방법.
- 제 18 항에 있어서,상기 셀 어레이 영역에 위치하도록 선택된 하부 마스크 패턴 및 상기 더미 게이트 패턴의 측벽들, 상기 주변 회로 영역에 위치하도록 다른 하부 마스크 패턴 및 상기 주변 게이트 패턴의 측벽들에 주변 스페이서들을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
- 제 19 항에 있어서,상기 평탄화 절연 패턴들을 형성하는 것은,상기 더미 게이트 패턴 및 상기 주변 게이트 패턴 사이를 채워서 상기 주변 스페이서들 및 상기 하부 마스크 막들을 덮는 평탄화 절연막을 형성하고, 및상기 제 1 및 제 2 셀 게이트 패턴들, 상기 더미 게이트 패턴, 상기 주변 게 이트 패턴, 그리고 상기 매립 절연 패턴들을 노출시키도록 상기 평탄화 절연막, 상기 하부 마스크 패턴들 및 상기 주변 스페이서들 상에 평탄화 공정을 수행하는 것을 포함하는 반도체 장치의 형성방법.
- 제 12 항에 있어서,상기 매립 절연 패턴들을 형성하는 것은,상기 제 1 및 제 2 셀 게이트 패턴들, 그리고 상기 주변 예비 게이트 패턴 사이를 채워서 상기 셀 스페이서들을 덮도록 매립 절연막을 형성하고, 및상기 제 1 및 제 2 셀 게이트 패턴들, 그리고 상기 주변 예비 게이트 패턴을 노출시키도록 상기 매립 절연막 상에 평탄화 공정을 수행하는 것을 포함하는 반도체 장치의 형성방법.
- 제 21 항에 있어서,상기 제 1 및 제 2 셀 게이트 패턴들, 그리고 상기 주변 예비 게이트 패턴을 형성하는 것은,상기 반도체 기판 상에 하부 도전막, 상부 도전막 및 캡핑막을 차례로 형성하고,상기 캡핑막 상에 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들 중 일부는 상기 셀 어레이 영역에 위치해서 상기 제 1 및 제 2 셀 게이트 패턴들과 각각 중첩하고 그리고 상기 포토레지스트 패턴들 중 나머지는 상기 주변 회로 영역을 덮어서 상기 주변 예비 게이트 패턴과 중첩하도록 형성되고,상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 캡핑막, 상기 상부 도전막 및 상기 하부 도전막을 차례로 식각하고, 및상기 포토레지스트 패턴들을 상기 반도체 기판으로부터 제거하는 것을 포함하는 반도체 장치의 형성방법.
- 반도체 기판을 준비하되, 상기 반도체 기판은 셀 어레이 영역 및 주변 회로 영역을 가지고,상기 셀 어레이 영역에 제 1 셀 게이트 패턴, 및 상기 제 1 셀 게이트 패턴과 이웃해서 상기 셀 어레이 영역을 둘러싸도록 상기 주변 회로 영역에 주변 예비 게이트 패턴을 형성하고,상기 제 1 셀 게이트 패턴 및 상기 주변 예비 게이트 패턴의 측벽들에 셀 스페이서들을 각각 형성하고,상기 제 1 셀 게이트 패턴 및 상기 주변 예비 게이트 패턴 사이, 그리고 상기 제 1 셀 게이트 패턴의 주변에 매립 절연 패턴들을 형성하고,상기 제 1 셀 게이트 패턴 및 상기 주변 예비 게이트 패턴 상에 마스크 패턴들을 형성하고,상기 마스크 패턴들과 정렬하도록 상기 셀 어레이 영역에 제 2 셀 게이트 패턴 및 상기 주변 회로 영역에 주변 게이트 패턴을 형성하고, 및상기 제 2 셀 게이트 패턴 및 상기 주변 게이트 패턴의 사이, 그리고 상기 주변 게이트 패턴의 주변에 평탄화 절연 패턴들을 형성하는 것을 포함하는 반도체 장치의 형성방법.
- 제 23 항에 있어서,상기 셀 어레이 영역의 셀 활성 영역 및 상기 주변 회로 영역의 주변 활성 영역을 한정하는 소자 분리막을 형성하는 것을 더 포함하되,상기 제 1 및 제 2 셀 게이트 패턴들은 상기 셀 활성 영역 및 상기 소자 분리막 상에 각각 형성되고, 상기 제 1 셀 게이트 패턴은 차례로 적층된 셀 하부 게이트, 셀 상부 게이트 및 셀 캡핑 패턴을 가지도록 형성되고, 상기 제 2 셀 게이트 패턴은 차례로 적층된 다른 셀 하부 게이트, 다른 셀 상부 게이트 및 다른 셀 캡핑 패턴을 가지도록 형성되고, 상기 주변 게이트 패턴은 상기 주변 활성 영역 상에 위치해서 차례로 적층된 주변 하부 게이트, 주변 상부 게이트 및 주변 캡핑 패턴을 가지도록 형성되고, 그리고 상기 주변 예비 게이트 패턴은 상기 소자 분리막 및 상기 주변 활성 영역 상에 위치해서 차례로 적층된 주변 하부 도전막, 주변 상부 도전막 및 주변 캡핑막을 가지도록 형성되는 것을 특징으로 하는 반도체 장치의 형성방법.
- 제 24 항에 있어서,상기 마스크 패턴들을 형성하는 것은,상기 제 1 셀 게이트 패턴, 상기 주변 예비 게이트 패턴 및 상기 매립 절연 패턴들 및 상기 셀 스페이서들을 덮는 하부 마스크 막, 중부 마스크 막 및 상부 마스크 막을 차례로 형성하고,상기 상부 마스크 막 상에 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들 중 하나는 상기 셀 어레이 영역에 위치해서 상기 제 1 셀 게이트 패턴으로부터 연장해서 상기 주변 예비 게이트 패턴과 부분적으로 중첩하고 그리고 상기 포토레지스트 패턴들 중 다른 하나는 상기 주변 회로 영역에 위치해서 상기 주변 활성 영역과 중첩하도록 형성되고,상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 상부 및 중부 마스크 막들을 식각하여 상부 및 중부 마스크 패턴들을 형성하되, 상기 포토레지스트 패턴들은 상기 중부 마스크 패턴들을 형성하는 동안 상기 상부 마스크 패턴들로부터 제거되고, 및상기 상부 및 중부 마스크 패턴들을 식각 마스크로 사용해서 상기 하부 마스크 막을 식각하여 하부 마스크 패턴을 형성하는 것을 포함하는 반도체 장치의 형성방법.
- 제 25 항에 있어서,상기 제 2 셀 게이트 패턴 및 상기 주변 게이트 패턴을 형성하는 것은,상기 상부, 중부 및 하부 마스크 패턴들을 식각 마스크로 사용하여 상기 주변 캡핑막 및 상기 주변 상부 도전막을 식각해서 상기 셀 어레이 영역에 차례로 적층된 상기 다른 셀 상부 게이트 및 상기 다른 셀 캡핑 패턴, 그리고 상기 주변 회 로 영역에 차례로 적층된 상기 주변 상부 게이트 및 상기 주변 캡핑 패턴을 형성하되, 상기 상부 및 중부 마스크 패턴들은 상기 다른 셀 상부 게이트, 상기 다른 셀 캡핑 패턴, 상기 주변 상부 게이트 및 상기 주변 캡핑 패턴을 형성하는 동안 상기 하부 마스크 패턴들로부터 제거되고, 및상기 하부 마스크 패턴들을 식각 마스크로 사용해서 상기 주변 하부 도전막을 식각하여 상기 다른 셀 하부 게이트 및 상기 주변 하부 게이트를 형성하는 것을 포함하는 반도체 장치의 형성방법.
- 제 26 항에 있어서,상기 셀 어레이 영역에 위치하도록 선택된 하부 마스크 패턴 및 상기 제 2 셀 게이트 패턴의 측벽들, 상기 주변 회로 영역에 위치하도록 다른 하부 마스크 패턴 및 상기 주변 게이트 패턴의 측벽들에 주변 스페이서들을 형성하는 것을 더 포함하는 반도체 장치의 형성방법.
- 제 27 항에 있어서,상기 평탄화 절연 패턴들을 형성하는 것은,상기 제 2 셀 게이트 패턴 및 상기 주변 게이트 패턴 사이를 채워서 상기 주변 스페이서들 및 상기 하부 마스크 막들을 덮는 평탄화 절연막을 형성하고, 및상기 제 1 및 제 2 셀 게이트 패턴들, 상기 주변 게이트 패턴, 그리고 상기 매립 절연 패턴들을 노출시키도록 상기 평탄화 절연막, 상기 주변 스페이서들 및 상기 하부 마스크 패턴들 상에 평탄화 공정을 수행하는 것을 포함하는 반도체 장치의 형성방법.
- 제 28 항에 있어서,상기 매립 절연 패턴들을 형성하는 것은,상기 제 1 셀 게이트 패턴 및 상기 주변 예비 게이트 패턴 사이를 채워서 상기 제 1 셀 게이트 패턴, 상기 주변 예비 게이트 패턴 및 상기 셀 스페이서들을 덮도록 매립 절연막을 형성하고, 및상기 제 1 셀 게이트 패턴 및 상기 주변 예비 게이트 패턴을 노출시키도록 상기 매립 절연막 상에 평탄화 공정을 수행하는 것을 포함하는 반도체 장치의 형성방법.
- 제 29 항에 있어서,상기 제 1 셀 게이트 패턴 및 상기 주변 예비 게이트 패턴을 형성하는 것은,상기 반도체 기판 상에 하부 도전막, 상부 도전막 및 캡핑막을 차례로 형성하고,상기 캡핑막 상에 포토레지스트 패턴들을 형성하되, 상기 포토레지스트 패턴들 중 하나는 상기 셀 어레이 영역에 위치해서 상기 제 1 셀 게이트 패턴과 중첩하고 그리고 상기 포토레지스트 패턴들 중 나머지는 상기 주변 회로 영역을 덮어서 상기 주변 예비 게이트 패턴과 중첩하도록 형성되고,상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 캡핑막, 상기 상부 도전막 및 상기 하부 도전막을 차례로 식각하고, 및상기 포토레지스트 패턴들을 상기 반도체 기판으로부터 제거하는 것을 포함하는 반도체 장치의 형성방법.
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