KR20220143247A - 에지 절연층을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 셀 영역 및 인터페이스 영역을 포함하는 기판; 상기 셀 영역 내에서 상기 기판 내에 배치되어 제1 수평 방향으로 연장되는 게이트 전극; 상기 게이트 전극을 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인들, 상기 비트 라인들은 상기 제1 수평 방향을 따라 교대로 배치되는 제1 비트 라인들 및 제2 비트 라인들을 포함하며; 상기 인터페이스 영역 내에 배치되며, 상기 제2 비트 라인들과 접하는 에지 스페이서들; 및 상기 에지 스페이서들 사이에 배치되며 상기 제1 비트 라인들과 접하는 에지 절연층들을 포함한다. 상기 각 에지 절연층의 적어도 일부는 상기 인터페이스 영역 내에 배치된다.

Description

에지 절연층을 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING EDGE INSULATING LAYERS}
본 개시의 기술적 사상은 에지 절연층을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 크기 또한 미세화되고 있다. 따라서 전자기기에 사용되는 반도체 메모리 소자에도 높은 집적도가 요구되어, 반도체 메모리 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 반도체 소자의 신뢰성을 저하시키지 않고 소자는 크기를 줄이는 기술이 요구된다.
본 개시의 기술적 사상의 실시 예들에 따른 과제는 비트 라인들과 접하며 인터페이스 영역 내에 배치되는 에지 절연층을 포함하는 반도체 소자를 제공하는데 있다.
본 개시의 실시 예들에 따른 반도체 소자는 셀 영역 및 인터페이스 영역을 포함하는 기판; 상기 셀 영역 내에서 상기 기판 내에 배치되어 제1 수평 방향으로 연장되는 게이트 전극; 상기 게이트 전극을 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인들, 상기 비트 라인들은 상기 제1 수평 방향을 따라 교대로 배치되는 제1 비트 라인들 및 제2 비트 라인들을 포함하며; 상기 인터페이스 영역 내에 배치되며, 상기 제2 비트 라인들과 접하는 에지 스페이서들; 및 상기 에지 스페이서들 사이에 배치되며 상기 제1 비트 라인들과 접하는 에지 절연층들을 포함할 수 있다. 상기 각 에지 절연층의 적어도 일부는 상기 인터페이스 영역 내에 배치될 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 셀 영역 및 인터페이스 영역을 포함하는 기판; 상기 셀 영역 내에서 상기 기판 내에 배치되어 제1 수평 방향으로 연장되는 게이트 전극; 상기 게이트 전극을 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인들; 상기 인터페이스 영역 내에서 상기 기판상에 배치되는 층간 절연층; 및 상기 비트 라인들과 접하며 상기 제1 수평 방향으로 연장되는 에지 절연층을 포함할 수 있다. 상기 에지 절연층의 적어도 일부는 상기 인터페이스 영역 내에 배치될 수 있다. 종단면도에서, 상기 에지 절연층은 상기 비트 라인들과 상기 층간 절연층 사이에 배치될 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 셀 영역 및 인터페이스 영역을 포함하는 기판, 상기 기판은 셀 영역 내에 배치되는 활성 영역들을 포함하고; 상기 활성 영역들을 가로지르며 제1 수평 방향으로 연장되는 게이트 전극; 상기 게이트 전극을 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인들, 상기 비트 라인들은 상기 제1 수평 방향을 따라 교대로 배치되는 제1 비트 라인들 및 제2 비트 라인들을 포함하며; 상기 인터페이스 영역 내에 배치되며, 상기 제2 비트 라인들과 접하는 에지 스페이서들; 상기 에지 스페이서들 사이에 배치되며 상기 제1 비트 라인들과 접하는 에지 절연층들, 상기 각 에지 절연층의 적어도 일부는 상기 인터페이스 영역 내에 배치되고; 상기 제1 비트 라인들 및 상기 제2 비트 라인들 사이에 배치되는 베리드 콘택들; 상기 베리드 콘택들 상의 랜딩 패드들 및 상기 랜딩 패드들 사이의 절연 구조물; 및 상기 랜딩 패드들 및 상기 절연 구조물 상의 커패시터 구조물을 포함할 수 있다.
본 개시의 실시 예들에 따르면 비트 라인을 형성하기 위해 비트 라인 물질층을 식각할 때, 비트 라인 물질층이 배치된 도전층 분리 영역의 안쪽에서 식각 공정이 수행되므로, 인터페이스 영역에서 구조물의 무너짐을 방지할 수 있으며 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I', II-II' 및 III-III'을 따른 수직 단면도들이다.
도 3 내지 도 20은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다.
도 21a 및 21b는 본 개시의 실시 예들에 따른 반도체 소자의 평면도들이다.
도 22는 본 개시의 일 실시 예에 따른 반도체 소자의 수직 단면도이다.
도 23 내지 도 30은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다.
도 31 내지 도 36은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다.
도 37은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다.
도 38은 도 37에 도시된 반도체 소자의 선 I-I', II-II' 및 III-III'을 따른 수직 단면도들이다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다. 도 2는 도 1에 도시된 반도체 소자의 선 I-I', II-II' 및 III-III'을 따른 수직 단면도들이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 기판(102), 게이트 전극(WL), 제1 비트 라인(BL1), 제2 비트 라인(BL2), 제1 캡핑층(118), 에지 스페이서(120), 에지 절연층(130), 제2 캡핑층(140), 절연 스페이서(142), 베리드 콘택(BC), 랜딩 패드(152), 하부 전극(170), 커패시터 유전층(172) 및 상부 전극(174)을 포함할 수 있다.
기판(102)은 셀 영역(MCA) 및 인터페이스 영역(IA)을 포함할 수 있다. 셀 영역(MCA)은 DRAM 소자의 메모리 셀이 배치되는 영역을 지칭할 수 있으며, 인터페이스 영역(IA)은 로우 디코더 및 센스 앰프 등이 배치되는 주변 회로 영역(미도시)과 셀 영역(MCA) 사이의 영역을 의미할 수 있다. 예를 들어, 인터페이스 영역(IA)은 셀 영역(MCA)을 둘러쌀 수 있다. 기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다.
기판(102)은 활성 영역(AR), 소자 분리층(104) 및 영역 분리층(106)을 포함할 수 있다. 소자 분리층(104)은 기판(102)의 상면으로부터 아래로 연장되는 절연층일 수 있으며, 셀 영역(MCA) 내에서 활성 영역들(AR)을 정의할 수 있다. 예를 들어, 활성 영역들(AR)은 소자 분리층(104)에 의해 둘러싸인 기판(102)의 상면의 일부분에 대응할 수 있다. 평면도에서, 활성 영역들(AR)은 단축 및 장축을 갖는 바 형상을 가질 수 있으며, 서로 이격될 수 있다. 영역 분리층(106)은 인터페이스 영역(IA)을 정의할 수 있다. 예를 들어, 단면도에서 영역 분리층(106)이 배치되는 영역 및 영역 분리층(106)을 사이에 두고 셀 영역(MCA)과 대향하는 영역을 인터페이스 영역(IA)으로 지칭할 수 있다. 영역 분리층(106)은 기판(102)의 상면으로부터 아래로 연장되는 절연층일 수 있다. 영역 분리층(106)은 활성 영역(AR)을 인터페이스 영역(IA) 내의 기판(102)의 부분과 전기적으로 절연시킬 수 있다.
평면도에서, 게이트 전극들(WL)은 x방향으로 연장되며, 서로 y방향으로 이격될 수 있다. 본 명세서에서, x방향 및 y방향은 각각 제1 수평 방향 및 제2 수평 방향으로 지칭될 수 있으며, x방향 및 y방향과 직교하는 방향은 수직 방향으로 지칭될 수 있다. 또한, 게이트 전극들(WL)은 활성 영역(AR)을 가로지를 수 있다. 예를 들어, 하나의 활성 영역(AR)에는 두 개의 게이트 전극들(WL)이 교차될 수 있다. 단면도에서, 게이트 전극들(WL)은 기판(102) 내에 매립될 수 있으며, 예를 들어 게이트 전극들(WL)은 기판(102) 내에 형성된 트렌치의 내부에 배치될 수 있다. 반도체 소자(100)는 상기 트렌치의 내부에 배치되는 게이트 유전층(107) 및 게이트 캡핑층(108)을 더 포함할 수 있다. 게이트 유전층(107)은 상기 트렌치의 내벽에 컨포멀하게 형성될 수 있다. 게이트 전극(WL)은 상기 트렌치의 하부에 배치될 수 있으며, 게이트 캡핑층(108)은 게이트 전극(WL) 상에 배치될 수 있다. 게이트 캡핑층(108)의 상면은 소자 분리층(104) 및 영역 분리층(106)의 상면과 공면을 이룰 수 있다.
반도체 소자(100)는 소자 분리층(104), 영역 분리층(106) 및 게이트 캡핑층(108)의 상면을 덮는 버퍼층(110)을 더 포함할 수 있다. 버퍼층(110)은 실리콘 질화물을 포함할 수 있다.
평면도에서, 제1 비트 라인들(BL1) 및 제2 비트 라인들(BL2)은 y방향으로 연장되며, 서로 x방향으로 이격될 수 있다. 예를 들어, 제1 비트 라인들(BL1) 및 제2 비트 라인들(BL2)은 x방향을 따라 교대로 배치될 수 있다. 제1 비트 라인(BL1)은 y방향으로 연장되는 바 형상을 가질 수 있다. 제2 비트 라인(BL2)은 t자 형상을 가질 수 있다. 예를 들어, 각 제2 비트 라인(BL2)은 y방향으로 연장되는 바 형상의 테일 부분(BL2a)과 상기 테일 부분(BL2a)의 y방향 단부에 연결되며 x방향으로 연장되는 헤드 부분(BL2b)을 포함할 수 있다. 테일 부분(BL2a)의 y방향 길이는 제1 비트 라인들(BL1)의 y방향 길이보다 클 수 있다.
단면도에서, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)은 버퍼층(110) 상에 순차적으로 적층되는 제1 도전층(112), 제2 도전층(114) 및 제3 도전층(116)을 포함할 수 있다. 제1 도전층(112)은 폴리실리콘을 포함할 수 있으며, 제2 도전층(114) 및 제3 도전층(116)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드 또는 이들의 조합을 포함할 수 있다.
반도체 소자(100)는 버퍼층(110) 및 제1 도전층(112)을 관통하며 활성 영역(AR)과 접하는 다이렉트 콘택(DC)을 더 포함할 수 있다. 예를 들어, 다이렉트 콘택(DC)은 기판(102)의 상면에 형성된 리세스(R)의 내부를 채울 수 있다. 평면도에서, 다이렉트 콘택(DC)은 활성 영역(AR)의 중앙부에 배치될 수 있다. 다이렉트 콘택(DC)의 상면은 제1 도전층(112)의 상면과 공면을 이룰 수 있다. 다이렉트 콘택(DC)은 활성 영역(AR)을 비트 라인(BL1, BL2)과 전기적으로 연결시킬 수 있다. 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다.
제1 캡핑층(118)은 제1 비트 라인들(BL1) 및 제2 비트 라인들(BL2) 상에 배치될 수 있다. 예를 들어, 제1 캡핑층(118)은 제3 도전층(116)과 접할 수 있다. 제1 캡핑층(118)은 y방향으로 연장될 수 있다. 제1 캡핑층(118)은 실리콘 질화물을 포함할 수 있다. 단면도에서, 제1 도전층(112), 제2 도전층(114), 제3 도전층(116) 및 제1 캡핑층(118)은 실질적으로 동일한 폭을 가질 수 있다.
평면도에서, 에지 스페이서(120)는 제2 비트 라인(BL2)의 y방향 단부와 접할 수 있으며 x방향으로 연장될 수 있다. 에지 스페이서들(120)은 서로 x방향으로 이격될 수 있다. 에지 스페이서(120)는 실리콘 산화물을 포함할 수 있다.
반도체 소자(100)는 절연 라이너(122) 및 층간 절연층(124)을 더 포함할 수 있다. 셀 영역(MCA) 내에서, 절연 라이너(122)는 제1 캡핑층(118)을 덮을 수 있다. 인터페이스 영역(IA) 내에서, 절연 라이너(122)는 기판(102) 및 영역 분리층(106)의 상면을 덮을 수 있다. 또한, 도시되지는 않았으나, 절연 라이너(122)는 에지 스페이서(120)를 덮을 수 있다. 층간 절연층(124)은 인터페이스 영역(IA) 내에서 절연 라이너(122) 상에 배치될 수 있다. 절연 라이너(122)는 실리콘 질화물을 포함할 수 있다. 층간 절연층(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
에지 절연층(130)은 에지 스페이서들(120) 사이에 배치될 수 있으며, 제1 비트 라인(BL1)과 접할 수 있다. 예를 들어, 에지 절연층(130)은 제1 비트 라인(BL1)을 향해 y방향으로 돌출되는 돌출부(132)를 포함할 수 있으며, 돌출부(132)는 제1 비트 라인(BL1)의 y방향 단면과 접할 수 있다. 돌출부(132)는 제1 비트 라인(BL1)과 y방향으로 정렬될 수 있다. 예를 들어, 돌출부(132)는 제1 비트 라인(BL1)과 y방향으로 중첩될 수 있으며, 돌출부(132)의 x방향 폭은 제1 비트 라인(BL1)의 x방향 폭과 실질적으로 동일할 수 있다. 또한, 에지 절연층들(130)은 x방향을 따라 제2 비트 라인들(BL2)과 교대로 배치될 수 있으며, 각 에지 절연층(130)은 제2 비트 라인(BL2)의 헤드 부분(BL2b)과 접할 수 있다.
단면도에서, 에지 절연층(130)은 버퍼층(110), 제1 비트 라인(BL1), 제1 캡핑층(118), 절연 라이너(122) 및 층간 절연층(124)과 접할 수 있다. 에지 절연층(130)은 인터페이스 영역(IA) 내에 배치될 수 있으며, 에지 절연층(130)의 하면은 기판(102)의 상면보다 낮은 레벨에 위치할 수 있으나, 이에 제한되지 않는다. 실시 예들에서, 에지 절연층(130)의 일부는 셀 영역(MCA) 내에 배치되거나, 에지 절연층(130)의 하면은 기판(102)의 상면과 동일한 레벨에 위치할 수 있다. 에지 절연층(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
제2 캡핑층(140)은 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 상에 배치될 수 있으며, y방향으로 연장될 수 있다. 예를 들어, 셀 영역(MCA) 내에서, 제2 캡핑층(140)은 절연 라이너(122)와 접할 수 있다. 또한, 제2 캡핑층(140)은 인터페이스 영역(IA)으로 연장될 수 있으며, 인터페이스 영역(IA) 내에서 층간 절연층(124) 및 에지 절연층(130)과 접할 수 있다. 일 실시 예에서, 제2 캡핑층(140)은 에지 절연층(130)과 물질적으로 연속할 수 있다.
절연 스페이서들(142)은 제1 비트 라인들(BL1) 및 제2 비트 라인들(BL2)의 양 측면에 각각 배치될 수 있으며, y방향으로 연장될 수 있다. 일부 절연 스페이서들(142)은 기판(102)의 리세스(R) 내부로 연장될 수 있으며 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 절연 스페이서들(142)은 또한 제1 캡핑층(118), 절연 라이너(122), 제2 캡핑층(140) 및 돌출부(132)의 측면을 덮을 수 있다.
베리드 콘택(BC)은 제1 비트 라인들(BL1) 및 제2 비트 라인들(BL2) 사이에 배치될 수 있다. 베리드 콘택(BC)은 상면은 제2 캡핑층(140)의 상면보다 낮은 레벨에 위치할 수 있다. 베리드 콘택(BC)은 기판(102)의 내부로 연장될 수 있다. 예를 들어, 베리드 콘택(BC)의 하단은 기판(102)의 상면보다 낮은 레벨에 위치할 수 있으며, 활성 영역(AR)과 접할 수 있다. 반도체 소자(100)는 평면도에서 y방향을 따라 베리드 콘택(BC)과 교대로 배치되는 펜스 절연층들(미도시)을 더 포함할 수 있다. 상기 펜스 절연층들은 게이트 전극들(WL)과 중첩될 수 있다. 베리드 콘택(BC)은 폴리실리콘을 포함할 수 있다.
반도체 소자(100)는 베리드 콘택(BC) 상에 형성되는 배리어층(150)을 더 포함할 수 있다. 배리어층(150)은 절연 스페이서(142) 및 베리드 콘택(BC) 상에 컨포멀하게 배치될 수 있다.
랜딩 패드(152)는 배리어층(150) 상에 배치될 수 있다. 예를 들어, 랜딩 패드(152)의 하면은 제2 캡핑층(140)의 상면보다 낮은 레벨에 위치하며 베리드 콘택(BC)과 대응할 수 있다. 랜딩 패드(152)의 상면은 제2 캡핑층(140)보다 높은 레벨에 위치할 수 있다. 랜딩 패드(152)는 베리드 콘택(BC)을 통해 활성 영역(AR)과 전기적으로 연결될 수 있다. 랜딩 패드(152)의 상면은 도 1에 도시된 LP에 대응할 수 있다.
반도체 소자(100)는 랜딩 패드들(152) 사이에 배치되는 절연 구조물들(160)을 더 포함할 수 있다. 절연 구조물들(160)은 랜딩 패드들(152)을 서로 전기적으로 절연시킬 수 있다. 절연 구조물들(160)은 돌출부들(132) 및 제2 캡핑층(140)과 접할 수 있다. 절연 구조물들(160)의 상면은 랜딩 패드(152)의 상면과 공면을 이룰 수 있다. 일 실시 예에서, 랜딩 패드(152)는 텅스텐을 포함할 수 있으며, 절연 구조물(160)은 실리콘 산화물을 포함할 수 있다.
랜딩 패드(152) 상에는 반도체 소자(100)의 커패시터 구조물이 배치될 수 있다. 커패시터 구조물은 하부 전극(170), 커패시터 유전층(172) 및 상부 전극(174)으로 구성될 수 있다. 각 하부 전극(170)은 대응하는 랜딩 패드(152)와 접하도록 배치될 수 있으며, 커패시터 유전층(172)은 절연 구조물(160) 및 하부 전극(170)을 따라 컨포멀하게 배치될 수 있다. 상부 전극(174)은 커패시터 유전층(172) 상에 배치될 수 있다.
반도체 소자(100)는 제2 캡핑층(140) 상에 배치되는 상부 절연층(176)을 더 포함할 수 있다. 상부 절연층(176)은 인터페이스 영역(IA) 내에 배치될 수 있으며, 상부 전극(174)과 접할 수 있다.
도 3 내지 도 20은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다. 도 3, 5, 7, 9, 11, 13, 15, 17 및 19는 평면도들이며, 도 4, 6, 8, 10, 12, 14, 16, 18 및 20은 각각 도 3, 5, 7, 9, 11, 13, 15, 17 및 19의 선 I-I', II-II' 및 III-III'을 따른 수직 단면도들이다.
도 3 및 도 4를 참조하면, 기판(102)에 소자 분리층(104) 및 영역 분리층(106)이 형성될 수 있다. 기판(102)은 셀 영역(MCA) 및 인터페이스 영역(IA)을 포함할 수 있다. 인터페이스 영역(IA)은 셀 영역(MCA)을 둘러쌀 수 있으며, 인터페이스 영역(IA)은 셀 영역(MCA)과 주변 회로 영역(미도시) 사이에 배치될 수 있다. 소자 분리층(104)은 기판(102)의 셀 영역(MCA)에 배치될 수 있으며, 영역 분리층(106)은 기판(102)의 인터페이스 영역(IA)에 배치될 수 있다.
소자 분리층(104) 및 영역 분리층(106)은 기판(102)의 상면에 트렌치를 형성하고, 상기 트렌치에 절연 물질을 채워 형성될 수 있다. 소자 분리층(104)은 셀 영역(MCA) 내에서 활성 영역들(AR)을 정의할 수 있다. 예를 들어, 활성 영역들(AR)은 소자 분리층(104)에 의해 둘러싸인 기판(102)의 상면의 일부분에 대응할 수 있다. 평면도에서, 활성 영역들(AR)은 단축 및 장축을 갖는 바 형상을 가질 수 있으며, 서로 이격될 수 있다. 소자 분리층(104) 및 영역 분리층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 소자 분리층(104) 및 영역 분리층(106)은 단일층 또는 복수의 층으로 구성될 수 있다. 소자 분리층(104)은 영역 분리층(106)과 동일한 깊이를 갖는 것으로 도시되어 있으나, 이에 제한되지 않는다.
게이트 전극들(WL)은 셀 영역(MCA) 내에서, 활성 영역들(AR)을 가로지르도록 형성될 수 있다. 예를 들어, 기판(102)의 상면에 x방향으로 연장되는 트렌치들을 형성하고, 상기 트렌치의 내벽을 덮는 게이트 유전층(107)을 형성하고, 상기 트렌치의 하부에 도전 물질을 형성하고, 상기 트렌치의 상부에 게이트 캡핑층(108)을 형성함으로써, 게이트 전극들(WL)이 형성될 수 있다. 게이트 전극들(WL)은 서로 y방향으로 이격될 수 있다. 게이트 캡핑층(108)의 상면은 기판(102), 소자 분리층(104) 및 영역 분리층(106)의 상면들과 공면을 이룰 수 있다.
게이트 전극들(WL)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합을 포함할 수 있다. 게이트 유전층(107)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전물, 또는 이들의 조합을 포함할 수 있다. 게이트 캡핑층(108)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
일 실시 예에서, 게이트 전극들(WL)을 형성한 후, 각 게이트 전극(WL)의 양측의 기판(102)의 활성 영역(AR)의 부분에 불순물 이온을 주입하여 소스 영역 및 드레인 영역이 형성될 수 있다. 다른 실시 예에서, 게이트 전극들(WL)이 형성되기 전에 소스 영역 및 드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
도 5 및 도 6을 참조하면, 기판(102) 상에 버퍼층(110) 및 제1 도전층(112)이 형성될 수 있다 버퍼층(110)은 소자 분리층(104), 영역 분리층(106), 활성 영역들(AR) 및 게이트 캡핑층(108)을 덮을 수 있다. 제1 도전층(112)은 버퍼층(110)을 덮을 수 있다. 버퍼층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전물 또는 이들의 조합을 포함할 수 있다. 제1 도전층(112)은 폴리실리콘을 포함할 수 있다.
이후, 이방성 식각 공정에 의해 기판(102)의 상면에 리세스(R)가 형성될 수 있다. 리세스(R)의 내부에 도전성 물질을 채워 넣고 평탄화 공정을 수행하여 다이렉트 콘택(DC)이 형성될 수 있다. 다이렉트 콘택(DC)의 상면은 제1 도전층(112)의 상면과 공면을 이룰 수 있다. 다이렉트 콘택(DC)은 활성 영역(AR)에 형성될 수 있으며, 예를 들어, 활성 영역(AR)의 소스 영역과 접할 수 있다. 또한, 다이렉트 콘택(DC)은 버퍼층(110) 및 제1 도전층(112)을 관통할 수 있으며, 상기 리세스(R)를 채울 수 있다.
제1 도전층(112) 및 다이렉트 콘택(DC) 상에 제2 도전층(114), 제3 도전층(116) 및 제1 캡핑층(118)이 순차적으로 적층될 수 있다. 제1 도전층(112), 제2 도전층(114) 및 제3 도전층(116)은 비트 라인 물질층(BLp)을 구성할 수 있다. 비트 라인 물질층(BLp)은 셀 영역(MCA), 인터페이스 영역(IA) 및 주변 회로 영역을 덮을 수 있다.
다이렉트 콘택(DC)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 일부 실시 예들에서, 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다. 제2 도전층(114) 및 제3 도전층(116)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드 또는 이들의 조합을 포함할 수 있다. 제1 캡핑층(118)은 실리콘 질화물을 포함할 수 있다.
도 7 및 도 8을 참조하면, 비트 라인 물질층(BLp) 및 제1 캡핑층(118)이 부분적으로 식각될 수 있다. 예를 들어, 비트 라인 물질층(BLp)은 셀 영역(MCA)을 덮을 수 있으며, 비트 라인 물질층(BLp)의 단면은 인터페이스 영역(IA) 내의 영역 분리층(106) 상에 위치할 수 있다. 평면도에서, 비트 라인 물질층(BLp)이 덮는 영역은 도전층 분리 영역(R1)으로 지칭될 수 있다. 즉, 도전층 분리 영역(R1)은 인터페이스 영역(IA)의 일부와 셀 영역(MCA)을 포함할 수 있다. 도시되지는 않았으나, 상기 식각 공정 시 주변 회로 영역 내에서 트랜지스터가 형성될 수 있다.
비트 라인 물질층(BLp) 및 제1 캡핑층(118)이 식각된 후, 절연 물질을 증착한 후 이방성 식각 공정을 수행하여 에지 스페이서(120)가 형성될 수 있다. 에지 스페이서(120)는 비트 라인 물질층(BLp) 및 제1 캡핑층(118)의 단면을 덮을 수 있으며, 인터페이스 영역(IA)의 영역 분리층(106) 상에 배치될 수 있다. 에지 스페이서(120)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 에지 스페이서(120)는 실리콘 산화물을 포함할 수 있다.
에지 스페이서(120)가 형성된 후, 절연 물질을 증착하여 절연 라이너(122)가 형성될 수 있다. 절연 라이너(122)는 셀 영역(MCA)과 인터페이스 영역(IA) 상에 컨포멀하게 형성될 수 있다. 층간 절연층(124)은 절연 물질을 증착한 후, 절연 라이너(122)의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다. 층간 절연층(124)의 상면은 제1 캡핑층(118) 상의 절연 라이너(122)의 상면과 공면을 이룰 수 있다. 그러나, 이에 제한되지 않는다. 일 실시 예에서, 상기 평탄화 공정에 의해 제1 캡핑층(118) 상의 절연 라이너(122)의 부분은 제거될 수 있으며, 층간 절연층(124)의 상면은 제1 캡핑층(118)의 상면과 공면을 이룰 수 있다. 절연 라이너(122)는 실리콘 질화물을 포함할 수 있으며, 층간 절연층(124)은 실리콘 산화물을 포함할 수 있다.
도 9 및 도 10을 참조하면, 절연 라이너(122) 및 층간 절연층(124) 상에 제1 마스크층(M1) 및 포토 레지스트층(PR)이 형성될 수 있다. 포토 레지스트층(PR)은 제1 마스크층(M1) 상에 배치되며 개구부들(OP1)을 포함할 수 있다. 상기 개구부들(OP1)은 서로 x방향으로 이격될 수 있으며, 인터페이스 영역(IA) 내에 위치할 수 있다. 예를 들어, 각 개구부(OP1)의 y방향 폭은 에지 스페이서(120)의 y방향 폭보다 클 수 있으며, 각 개구부(OP1)는 비트 라인 물질층(BLp)의 단부 및 에지 스페이서(120)에 대응하는 제1 마스크층(M1)의 부분을 노출시킬 수 있다.
도 11 및 도 12를 참조하면, 상기 포토 레지스트층(PR)의 개구부들(OP1)에 의해 노출된 제1 마스크층(M1)을 부분을 식각하고, 상기 제1 마스크층(M1)을 식각 마스크로 사용하는 이방성 식각 공정이 수행될 수 있다. 이후에 절연 물질을 증착하여 에지 절연층(130) 및 에지 절연층(130) 및 제2 캡핑층(140)이 형성될 수 있다. 층간 절연층(124)의 상면보다 낮은 상기 증착된 절연 물질의 부분이 에지 절연층(130)으로 정의될 수 있다. 평면도에서, 에지 절연층(130)은 도전층 분리 영역(R1)의 경계선에 걸쳐서 형성될 수 있다. 일 실시 예에서, 에지 절연층(130)은 제2 캡핑층(140)과 물질적으로 연속할 수 있다. 또한, 에지 절연층(130)은 비트 라인 물질층(BLp), 제1 캡핑층(118) 및 층간 절연층(124)의 측면과 접할 수 있다.
에지 절연층(130)의 하면은 기판(102)의 상면보다 낮은 레벨에 위치하는 것으로 도시되어 있으나, 이에 제한되지 않는다. 일 실시 예에서, 에지 절연층(130)의 하면은 기판(102)의 상면과 동일한 레벨에 위치할 수 있으며, 영역 분리층(106)의 상면과 접할 수 있다. 평면도에서, 에지 절연층(130)은 직사각형인 것으로 도시되어 있으나, 이에 제한되지 않는다. 일 실시 예에서, 에지 절연층(130)은 바 형상, 원형 또는 타원형일 수 있다. 에지 절연층(130) 및 제2 캡핑층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 에지 절연층(130) 및 제2 캡핑층(140)은 실리콘 질화물을 포함할 수 있다.
도 13 및 도 14를 참조하면, 제2 캡핑층(140) 상에 제2 마스크층(M2) 및 제3 마스크층(M3)이 형성될 수 있다. 제2 마스크층(M2)은 평평한 플레이트 형상을 가질 수 있으며, 제3 마스크층(M3)은 직선 또는 바 형상을 가질 수 있다. 제3 마스크층(M3)은 그 위에 포토 레지스트를 형성하고, 상기 포토 레지스트를 식각 마스크로 사용하는 패터닝 공정에 의해 형성될 수 있다.
도 15 및 도 16을 참조하면, 비트 라인 마스크층(BM)이 형성되고 제3 마스크층(M3)이 제거될 수 있다. 비트 라인 마스크층(BM)은 제3 마스크층(M3)의 측면에 형성될 수 있다. 예를 들어, 평면도에서 비트 라인 마스크층(BM)은 제3 마스크층(M3)의 측면을 따라 연장되는 바 형상을 가질 수 있다. 비트 라인 마스크층(BM)은 제2 마스크층(M2) 및 제3 마스크층(M3)을 덮는 절연 물질을 증착한 후, 상기 절연 물질을 이방성 식각하여 형성될 수 있다.
도 17 및 도 18을 참조하면, 제2 마스크층(M2) 상에 비트 라인 마스크층(BM)을 부분적으로 덮는 제4 마스크층(M4)이 형성될 수 있다. 제4 마스크층(M4)은 인터페이스 영역(IA)의 일부 및 셀 영역(MCA)을 노출시킬 수 있다. 제4 마스크층(M4)에 의해 노출되는 영역은 비트 라인 에칭 영역(R2)으로 지칭될 수 있다. 비트 라인 에칭 영역(R2)은 도전층 분리 영역(R1)보다 셀 영역(MCA)에 대해 더 안쪽에 위치할 수 있다. 예를 들어, 비트 라인 에칭 영역(R2)의 경계선은 도전층 분리 영역(R1)의 경계선보다 셀 영역(MCA)과 가까울 수 있다.
도 19 및 도 20을 참조하면, 비트 라인 물질층(BLp)이 식각되어 비트 라인들이 형성될 수 있다. 비트 라인들은 제4 마스크에 의해 덮이지 않은 비트 라인 마스크층(BM)을 식각 마스크로 사용하는 식각 공정을 수행하여 형성될 수 있다. 평면도에서, 비트 라인들은 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)을 포함할 수 있다. 제1 비트 라인(BL1)은 y방향으로 연장되는 바 형상을 가질 수 있다. 제2 비트 라인(BL2)은 t자 형상을 가질 수 있다. 예를 들어, 각 제2 비트 라인(BL2)은 y방향으로 연장되는 바 형상의 테일 부분(BL2a)과 상기 테일 부분(BL2a)의 y방향 단부에 연결되며 x방향으로 연장되는 헤드 부분(BL2b)을 포함할 수 있다. 테일 부분(BL2a)과 헤드 부분(BL2b)은 비트 라인 에칭 영역(R2)의 경계선에서 만날 수 있다. 제2 비트 라인(BL2)은 제1 비트 라인(BL1)보다 y방향으로 더 연장될 수 있다. 예를 들어, 테일 부분(BL2a)의 y방향 길이는 제1 비트 라인들(BL1)의 y방향 길이보다 클 수 있다. 헤드 부분(BL2b)의 x방향 폭은 테일 부분(BL2a)의 x방향 폭보다 클 수 있다. 평면도에서, 테일 부분(BL2a)은 에지 절연층들(130) 사이에 배치될 수 있으며, 에지 스페이서(120)와 접할 수 있다.
비트 라인 형성 시, 에지 절연층(130)은 비트 라인 마스크층(BM)과 수직 방향으로 중첩되지 않는 부분이 식각될 수 있다. 예를 들어, 평면도에서 에지 절연층(130)은 제1 비트 라인(BL1)을 향해 y방향으로 돌출되는 돌출부(132)를 포함할 수 있다. 돌출부(132)는 제1 비트 라인(BL1)과 접할 수 있으며, 돌출부(132)의 x방향 폭은 제1 비트 라인(BL1)의 x방향 폭과 실질적으로 동일할 수 있다. 에지 절연층(130)은 인접하는 비트 라인들을 전기적으로 절연시킬 수 있다. 예를 들어, 에지 절연층(130)은 제1 비트 라인(BL1)을 제2 비트 라인(BL2)으로부터 전기적으로 분리시킬 수 있다.
돌출부들(132)과 제2 비트 라인들(BL2)은 x방향을 따라 교대로 배치될 수 있다. 종단면도에서, 돌출부(132)의 일부는 영역 분리층(106)의 내부에 매립될 수 있으며, 영역 분리층(106)의 내부에 매립된 돌출부(132)의 부분은 영역 분리층(106)의 내부에 매립되지 않는 부분보다 큰 수평 폭을 가질 수 있다. 또한, 리세스(R) 내부의 다이렉트 콘택(DC)이 노출될 수 있다.
비트 라인 물질층(BLp)을 식각할 때, 제2 캡핑층(140) 하부의 에지 스페이서(120) 및 층간 절연층(124)을 함께 식각하는 경우, 에지 스페이서(120) 또는 층간 절연층(124)이 무너질 우려가 있다. 그러나, 도 19 및 도 20에 도시된 바와 같이, 비트 라인 에칭 영역(R2)을 도전층 분리 영역(R1)보다 안쪽으로 설정함으로써, 비트 라인 물질층(BLp)을 식각할 때 에지 스페이서(120) 또는 층간 절연층(124)이 식각되지 않을 수 있다. 따라서, 노드 간의 브리징을 방지 및 감소시킬 수 있으며, 소자의 신뢰성을 향상시킬 수 있다.
도 1 및 도 2를 다시 참조하면, 절연 스페이서(142) 및 베리드 콘택(BC)이 형성될 수 있다. 절연 스페이서들(142)은 도 19 및 도 20의 결과물 상에 절연 물질을 증착하고, 상기 절연 물질을 이방성 식각하여 형성될 수 있다. 절연 스페이서(142)는 비트 라인들(BL1, BL2), 다이렉트 콘택(DC) 및 에지 절연층(130)의 측면들을 덮을 수 있다.
평면도에서, 베리드 콘택들(BC)은 비트 라인들(BL1, BL2) 사이에 배치될 수 있으며, 게이트 전극(WL)과 수직 방향으로 중첩되지 않게 배치될 수 있다. 도시되지는 않았으나, 비트 라인들(BL1, BL2)의 양측에 게이트 전극들(WL)과 수직 방향으로 중첩되는 펜스 절연층들이 더 형성될 수 있다. 베리드 콘택들(BC)과 펜스 절연층들은 비트 라인들(BL1, BL2)의 사이에서 y방향을 따라 교대로 배치될 수 있다. 일 실시 예에서, 베리드 콘택들(BC)은 펜스 절연층들보다 먼저 형성될 수 있다. 예를 들어, 비트 라인들(BL1, BL2)의 사이에 y방향으로 연장되는 베리드 콘택들(BC)을 형성하고, 베리드 콘택들(BC)이 게이트 전극들(WL)과 중첩되는 부분을 식각하고, 절연 물질을 증착하여 펜스 절연층들이 형성될 수 있다. 다른 실시 예에서, 펜스 절연층들이 베리드 콘택(BC)보다 먼저 형성될 수 있다. 예를 들어, 비트 라인들(BL1, BL2)의 사이에 y방향으로 연장되는 희생층들을 형성하고, 상기 희생층들이 게이트 전극들(WL)과 중첩되는 부분에 펜스 절연층들을 형성하고, 상기 희생층들을 제거하고, 비트 라인들(BL1, BL2)의 양측에 도전성 물질을 증착하여 베리드 콘택들(BC)이 형성될 수 있다.
베리드 콘택(BC)은 기판(102)의 내부로 연장될 수 있다. 예를 들어, 베리드 콘택(BC)의 하단은 기판(102)의 상면보다 낮은 레벨에 위치할 수 있으며, 활성 영역(AR)의 드레인 영역과 접할 수 있다. 베리드 콘택(BC) 형성 시, 에지 절연층(130)이 부분적으로 식각될 수 있으며, 베리드 콘택(BC)은 에지 절연층(130)과 접할 수 있다. 베리드 콘택(BC)의 하단은 에지 절연층(130)의 하면과 동일한 레벨에 위치하는 것으로 도시되어 있으나, 이에 제한되지 않는다. 실시 예들에서, 에지 절연층(130)의 하면은 베리드 콘택(BC)의 하단보다 높거나 낮은 레벨에 위치할 수 있다. 베리드 콘택(BC)은 폴리실리콘을 포함할 수 있다.
이후에, 배리어층(150), 랜딩 패드(152) 및 절연 구조물(160)이 형성될 수 있다. 배리어층(150)은 절연 스페이서(142) 및 베리드 콘택(BC) 상에 컨포멀하게 형성될 수 있다. 배리어층(150)을 형성하기 전에, 상기 베리드 콘택(BC)을 일부 제거하는 에치백 공정이 더 수행될 수 있다. 랜딩 패드(152)는 배리어층(150) 상에 도전성 물질을 증착하고, 상기 도전성 물질을 부분적으로 에칭하여 절연 구조물(160)을 채워 넣음으로써 형성될 수 있다. 절연 구조물(160)은 인접하는 랜딩 패드들(152) 사이에 배치될 수 있으며, 랜딩 패드들(152)을 전기적으로 절연시킬 수 있다. 절연 구조물(160)의 상면과 랜딩 패드(152)의 상면은 공면을 이룰 수 있다. 배리어층(150)은 코발트 실리사이드, 니켈 실리사이드 및 망간 실리사이드와 같은 금속 실리사이드를 포함할 수 있다. 랜딩 패드(152)는 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 랜딩 패드(152)는 텅스텐을 포함할 수 있다. 절연 구조물(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
이후에, 하부 전극(170), 커패시터 유전층(172), 상부 전극(174) 및 상부 절연층(176)을 형성하여 반도체 소자(100)를 형성할 수 있다. 하부 전극(170)은 랜딩 패드(152)와 대응하도록 배치될 수 있다. 예를 들어, 하부 전극(170)은 랜딩 패드(152)의 상면과 접할 수 있으며, 랜딩 패드(152) 및 베리드 콘택(BC)을 통해 드레인 영역과 전기적으로 연결될 수 있다. 일 실시 예에서, 하부 전극(170)은 필라 형상을 가질 수 있으나, 이에 제한되지 않는다. 다른 일시 예에서, 하부 전극(170)은 실린더 형상 또는 필라 형상과 실린더 형상의 하이브리드 형상을 가질 수 있다.
커패시터 유전층(172)은 랜딩 패드(152), 구조물 및 하부 전극(170)의 표면을 따라 컨포멀하게 형성될 수 있다. 상부 전극(174)은 커패시터 유전층(172) 상에 형성될 수 있다. 하부 전극(170), 커패시터 유전층(172) 및 상부 전극(174)은 반도체 소자(100)의 커패시터 구조물을 구성할 수 있다. 상부 절연층(176)은 인터페이스 영역(IA) 내에서 상부 전극(174)과 동일한 레벨에 형성될 수 있다. 상부 전극(174)과 상부 절연층(176) 사이의 경계선이 제1 비트 라인(BL1)의 단면과 일치하는 것으로 도시되어 있으나, 이에 제한되지 않는다.
하부 전극(170)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시 예에서, 하부 전극(170)은 TiN을 포함할 수 있다. 커패시터 유전층(172)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다. 상부 전극(174)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 상부 절연층(176)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 21a 및 21b는 본 개시의 실시 예들에 따른 반도체 소자의 평면도들이다.
도 21a를 참조하면, 반도체 소자(200a)는 비트 라인들(BL)을 서로 전기적으로 절연시키는 에지 절연층들(230a)을 포함할 수 있다. 일 실시 예에서, 에지 절연층들(230a)의 x방향 폭은 인접하는 비트 라인들(BL) 사이의 거리와 동일할 수 있다. 에지 절연층들(230a) 사이에 배치되는 비트 라인들(BL)은 서로 동일한 형상을 가질 수 있다. 예를 들어, 비트 라인들(BL)은 바 형상을 가질 수 있다. 또한, 각 비트 라인(BL)은 인접하는 에지 절연층들(230a)의 측면과 부분적으로 접할 수 있으며, 에지 스페이서(120)와 접할 수 있다.
도 21b를 참조하면, 반도체 소자(200b)는 비트 라인들(BL1, BL2)을 서로 전기적으로 절연시키는 에지 절연층들(230b)을 포함할 수 있으며, 에지 절연층들(230b)은 y방향으로 돌출되는 돌출부(232b)를 포함할 수 있다. 상기 돌출부(232b)와 접하는 비트 라인을 제1 비트 라인(BL1)으로 지칭하고, 에지 스페이서(120)와 접하는 비트 라인을 제2 비트 라인(BL2)으로 지칭할 수 있다. 또한, 에지 절연층(230b)은 인접하는 제2 비트 라인(BL2)의 측면과 부분적으로 접할 수 있다. 일 실시 예에서, 에지 절연층(230b)의 x방향 폭은 인접하는 제2 비트 라인들(BL2) 사이의 거리와 동일할 수 있다.
도 22는 본 개시의 일 실시 예에 따른 반도체 소자의 수직 단면도이다.
도 22를 참조하면, 반도체 소자(300)는 비트 라인과 접하는 에지 절연층(330)을 포함할 수 있다. 일 실시 예에서, 에지 절연층(330)은 그 하면에 하방으로 더 연장되는 연장부(332)를 포함할 수 있다. 예를 들어, 도 12 및 도 13을 참조하여 설명된 에지 스페이서(120) 식각 공정 시, 영역 분리층(106)은 비트 라인 물질층(BLp)과 중첩되는 부분보다 에지 스페이서(120)와 중첩되는 부분이 더 식각될 수 있다. 즉, 연장부(332)는 에지 스페이서(120)와 중첩되는 부분일 수 있다. 에지 스페이서(120)와 함께 층간 절연층(124)이 부분적으로 식각되는 경우, 연장부(332)는 식각된 층간 절연층(124)의 부분과 에지 스페이서(120)에 대응할 수 있다. 후술되는 다른 실시 예들에서도, 에지 절연층들은 하방으로 연장되는 연장부(332)들을 포함할 수 있다.
도 23 내지 도 30은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다. 도 23, 25, 27, 및 29는 평면도들이며, 도 24, 26, 28 및 30은 각각 도 23, 25, 27, 및 29의 선 I-I', II-II' 및 III-III'을 따른 수직 단면도들이다.
일 실시 예에서, 도 19 및 도 20을 참조하여 설명된 비트 라인 물질층(BLp) 식각 공정을 수행하기 전에, 도 11 및 도 12를 참조하여 설명된 에지 절연층 형성 공정이 수행되지 않을 수 있다. 도 23 및 도 24는 이러한 방법이 수행된 비트 라인 물질층(BLp)을 도시한다. 상기 비트 라인 물질층(BLp)은 분리된 부분이 없을 수 있다. 예를 들어, 평면도에서, 식각된 비트 라인 물질층(BLp)은 y방향으로 연장되는 바 형상의 구조물들 및 이들을 연결하며 x방향으로 연장되는 바 형상의 구조물을 포함할 수 있다.
도 25 및 도 26을 참조하면, 식각된 비트 라인 물질층(BLp)들의 측면에 절연 스페이서(142)가 형성될 수 있다. 절연 스페이서(142)는 다이렉트 콘택(DC)의 측면을 덮을 수 있다. 이후에, 식각된 비트 라인 물질층(BLp) 사이에 베리드 콘택들(BC)이 형성될 수 있다. 예를 들어, 상기 y방향으로 연장되는 바 형상의 구조물들 사이에 베리드 콘택들(BC)이 배치될 수 있다. 베리드 콘택(BC)의 상면은 제2 캡핑층(140)의 상면과 공면을 이룰 수 있다. 또한, y방향을 따라 베리드 콘택들(BC)과 교대로 배치되는 펜스 절연층들(미도시)이 형성될 수 있다.
도 27 및 도 28을 참조하면, 비트 라인 물질층(BLp) 및 에지 스페이서(120)의 일부를 관통하는 에지 절연층(430)이 형성될 수 있다. 에지 절연층(430)에 의해 분리된 비트 라인 물질층(BLp)은 비트 라인들을 구성할 수 있으며, 비트 라인들은 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)을 포함할 수 있다.
에지 절연층(430) 형성 시, 일부 베리드 콘택들(BC)이 식각될 수 있다. 예를 들어, 제1 비트 라인들(BL1)의 양측에 배치되는 베리드 콘택들(BC)이 식각될 수 있다. 종단면도에서, 에지 절연층(430)은 베리드 콘택들(BC)을 관통하여 수직 방향으로 연장될 수 있다. 에지 절연층(430)의 하면은 베리드 콘택들(BC)의 하단과 동일한 레벨에 위치하는 것으로 도시되어 있으나, 이에 제한되지 않는다. 실시 예들에서, 에지 절연층(430)의 하면은 베리드 콘택들(BC)의 하단보다 높거나 낮은 레벨에 위치할 수 있다. 또한, 에지 절연층(430)은 제2 캡핑층(140)을 관통하여 수직 방향으로 연장될 수 있다. 예를 들어, 종단면도에서 에지 절연층(430)의 측면은 제2 캡핑층(140)의 측면과 접할 수 있으며, 에지 절연층(430)의 상면은 제2 캡핑층(140)의 상면과 공면을 이룰 수 있다.
도 29 및 도 30을 참조하면, 배리어층(150), 랜딩 패드(152) 및 절연 구조물(160)이 형성될 수 있다. 배리어층(150)은 절연 스페이서(142) 및 베리드 콘택(BC) 상에 컨포멀하게 형성될 수 있다. 또한, 배리어층(150)은 에지 절연층(430)의 측면을 부분적으로 덮을 수 있다. 절연 구조물(160)은 랜딩 패드들(152) 사이에 배치될 수 있다. 절연 구조물(160)은 에지 절연층(430)의 상면과 접할 수 있다. 이후에, 하부 전극(170), 커패시터 유전층(172), 상부 전극(174) 및 상부 절연층(176)을 형성하여 반도체 소자(400)가 형성될 수 있다.
도 31 내지 도 36은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다. 도 31, 33, 및 35는 평면도들이며, 도 32, 34 및 36은 각각 도 31, 33 및 35의 선 I-I', II-II' 및 III-III'을 따른 수직 단면도들이다.
도 31 및 도 32를 참조하면, 도 11 및 도 12를 참조하여 설명된 에지 절연층 형성 공정이 수행될 수 있다. 일 실시 예에서, 에지 절연층(530)은 소정의 폭을 갖는 바 형상 또는 라인 형상을 가질 수 있다. 에지 절연층(530)은 x방향으로 연장될 수 있으며, 비트 라인 물질층(BLp)의 단부와 접할 수 있다. 또한, 에지 절연층(530)은 제2 캡핑층(140)의 하부에 배치될 수 있으며, 제2 캡핑층(140)과 물질적으로 연속할 수 있다.
도 33 및 도 34를 참조하면, 비트 라인 물질층(BLp)이 식각되어 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 서로 동일한 형상을 가질 수 있다. 비트 라인(BL) 형성 시, 에지 절연층(530)은 부분적으로 식각될 수 있다. 예를 들어, 에지 절연층(530)은 비트 라인(BL)을 향해 y방향으로 돌출되는 돌출부들(532)을 포함할 수 있으며, 각 돌출부(532)는 비트 라인(BL)의 y방향 단면과 접할 수 있다. 돌출부(532)는 또한 비트 라인(BL)과 y방향으로 정렬될 수 있다. 예를 들어, 돌출부(532)는 비트 라인(BL)과 y방향으로 중첩될 수 있으며, 돌출부(532)의 x방향 폭은 비트 라인(BL)의 x방향 폭과 실질적으로 동일할 수 있다. 에지 절연층(530)은 비트 라인들(BL)을 전기적으로 절연시킬 수 있다.
도 35 및 도 36을 참조하면, 절연 스페이서(142), 배리어층(150), 랜딩 패드(152) 및 절연 구조물(160)이 형성될 수 있다. 절연 스페이서(142)는 비트 라인들(BL), 다이렉트 콘택(DC) 및 에지 절연층(530)의 측면들을 덮을 수 있다. 배리어층(150)은 절연 스페이서(142) 및 베리드 콘택(BC) 상에 컨포멀하게 형성될 수 있으며, 랜딩 패드(152)는 배리어층(150) 상에 형성될 수 있다. 절연 구조물(160)은 랜딩 패드들(152) 사이에 배치될 수 있다. 이후에, 하부 전극(170), 커패시터 유전층(172), 상부 전극(174) 및 상부 절연층(176)을 형성하여 반도체 소자(500)가 형성될 수 있다.
도 37은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다. 도 38은 도 37에 도시된 반도체 소자의 선 I-I', II-II' 및 III-III'을 따른 수직 단면도들이다.
일 실시 예에서, 도 27 및 도 28를 참조하여 설명된 에지 절연층 형성 공정 시, 에지 절연층이 바 형상 또는 라인 형상으로 형성될 수 있다. 도 37 및 도 38는 이러한 방법으로 수행된, 비트 라인들(BL) 및 에지 절연층(630)을 포함하는 반도체 소자(600)를 도시한다. 도 37 및 도 38을 참조하면, 에지 절연층(630)은 x방향으로 연장될 수 있으며, 비트 라인들(BL)과 접할 수 있다. 평면도에서, 에지 절연층(630)은 y방향 폭이 일정할 수 있다. 또한, 에지 절연층(630)은 제2 캡핑층(140)을 관통하여 수직 방향으로 연장될 수 있다. 예를 들어, 종단면도에서 에지 절연층(630)의 측면은 제2 캡핑층(140)의 측면과 접할 수 있으며, 에지 절연층(630)의 상면은 제2 캡핑층(140)의 상면과 공면을 이룰 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 102 : 기판
104 : 소자 분리층 106 : 영역 분리층
110 : 버퍼층 112 : 제1 도전층
114 : 제2 도전층 116 : 제3 도전층
118 : 제1 캡핑층 120 : 에지 스페이서
130 : 에지 절연층 132 : 돌출부
140 : 제2 캡핑층 142 : 절연 스페이서 150 : 배리어층 152 : 랜딩 패드
160 : 절연 구조물 170 : 하부 전극
172 : 커패시터 유전층 174 : 상부 전극
MCA : 셀 영역 IA : 인터페이스 영역
AR : 활성 영역 WL : 게이트 전극
DC : 다이렉트 콘택 BL1 : 제1 비트 라인
BL2 : 제2 비트 라인

Claims (10)

  1. 셀 영역 및 인터페이스 영역을 포함하는 기판;
    상기 셀 영역 내에서 상기 기판 내에 배치되어 제1 수평 방향으로 연장되는 게이트 전극;
    상기 게이트 전극을 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인들, 상기 비트 라인들은 상기 제1 수평 방향을 따라 교대로 배치되는 제1 비트 라인들 및 제2 비트 라인들을 포함하며;
    상기 인터페이스 영역 내에 배치되며, 상기 제2 비트 라인들과 접하는 에지 스페이서들; 및
    상기 에지 스페이서들 사이에 배치되며 상기 제1 비트 라인들과 접하는 에지 절연층들을 포함하며,
    상기 각 에지 절연층의 적어도 일부는 상기 인터페이스 영역 내에 배치되는 반도체 소자.
  2. 제1항에 있어서,
    상기 각 제2 비트 라인은 상기 제2 수평 방향으로 연장되는 테일 부분 및 상기 테일 부분의 단부와 연결되며 상기 제1 수평 방향으로 연장되는 헤드 부분을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 헤드 부분의 수평 폭은 상기 테일 부분의 수평 폭보다 큰 반도체 소자.
  4. 제1항에 있어서,
    상기 각 에지 절연층들은 상기 제1 비트 라인을 향해 돌출되는 돌출부를 포함하며,
    상기 돌출부들은 상기 제1 비트 라인들의 상기 제2 수평 방향 단면과 접하는 반도체 소자.
  5. 제1항에 있어서,
    상기 에지 절연층의 하면에 하방으로 더 연장되는 연장부를 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 비트 라인들 및 상기 제2 비트 라인들 사이에 배치되는 베리드 콘택들; 및
    상기 제1 비트 라인들 상의 캡핑층을 더 포함하며,
    상기 에지 절연층들은 인접하는 상기 베리드 콘택들을 수직으로 관통하며,
    상기 에지 절연층들의 상면은 상기 캡핑층의 상면과 공면을 이루는 반도체 소자.
  7. 셀 영역 및 인터페이스 영역을 포함하는 기판;
    상기 셀 영역 내에서 상기 기판 내에 배치되어 제1 수평 방향으로 연장되는 게이트 전극;
    상기 게이트 전극을 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인들;
    상기 인터페이스 영역 내에서 상기 기판 상에 배치되는 층간 절연층; 및
    상기 비트 라인들과 접하며 상기 제1 수평 방향으로 연장되는 에지 절연층을 포함하며,
    상기 에지 절연층의 적어도 일부는 상기 인터페이스 영역 내에 배치되고
    종단면도에서, 상기 에지 절연층은 상기 비트 라인들과 상기 층간 절연층 사이에 배치되는 반도체 소자.
  8. 제7항에 있어서,
    상기 에지 절연층은 상기 비트 라인들을 향해 상기 제2 수평 방향으로 연장되는 돌출부들을 포함하며,
    상기 각 비트 라인은 대응하는 상기 돌출부와 접하는 반도체 소자.
  9. 제7항에 있어서,
    상기 에지 절연층은 상기 제2 수평 방향 폭이 일정한 반도체 소자.
  10. 셀 영역 및 인터페이스 영역을 포함하는 기판, 상기 기판은 셀 영역 내에 배치되는 활성 영역들을 포함하고;
    상기 활성 영역들을 가로지르며 제1 수평 방향으로 연장되는 게이트 전극;
    상기 게이트 전극을 가로지르며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 비트 라인들, 상기 비트 라인들은 상기 제1 수평 방향을 따라 교대로 배치되는 제1 비트 라인들 및 제2 비트 라인들을 포함하며;
    상기 인터페이스 영역 내에 배치되며, 상기 제2 비트 라인들과 접하는 에지 스페이서들;
    상기 에지 스페이서들 사이에 배치되며 상기 제1 비트 라인들과 접하는 에지 절연층들, 상기 각 에지 절연층의 적어도 일부는 상기 인터페이스 영역 내에 배치되고;
    상기 제1 비트 라인들 및 상기 제2 비트 라인들 사이에 배치되는 베리드 콘택들;
    상기 베리드 콘택들 상의 랜딩 패드들 및 상기 랜딩 패드들 사이의 절연 구조물; 및
    상기 랜딩 패드들 및 상기 절연 구조물 상의 커패시터 구조물을 포함하는 반도체 소자.
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