KR20010019183A - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

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KR20010019183A
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Abstract

본 발명은 메모리 소자의 집적도를 높이고 셀 영역과 주변 회로부의 단차를 줄일 수 있도록 한 반도체 메모리 소자 및 그의 제조 방법에 관한 것으로, 그 구조는 반도체 기판내에 형성되는 트렌치 영역 및 그 양측면의 채널 영역;상기 트렌치 바닥 부분 그리고 상기 트렌치 영역에 이웃하고 채널 영역에 접하여 기판 표면내에 각각 형성되는 소오스/드레인 영역;상기 트렌치의 양 측면내에 트렌치 벽면과 절연되어 각각 형성되는 게이트 전극을 포함하여 셀 트랜지스터가 구성된다.

Description

반도체 메모리 소자 및 그의 제조 방법{Semiconductor memory device and method for fabricating the same}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 메모리 소자의 집적도를 높이고 셀 영역과 주변 회로부의 단차를 줄일 수 있도록 한 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리 소자에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 메모리 소자의 평면 구성도 이고, 도 2는 종래 기술의 반도체 메모리 소자의 단위셀 구성도이다.
종래 기술의 반도체 메모리 소자는 소오스/드레인이 채널 영역과 동일 높이에 형성되고, 게이트 라인이 채널 영역상에 소오스/드레인과는 높이를 달리하여 구성되는 구조이다.
평면 구성은 도 1에서와 같이, 반도체 기판이 활성 영역(1)과 활성 영역(1)들을 절연하는 소자 격리 영역(2)으로 정의되고, 상기 활성 영역(1)을 단축 방향으로 가로질러 워드 라인(3)이 구성된다.
상기 워드 라인(3)은 서로 분리되어 반복적으로 구성된다.
그리고 상기 워드 라인(3)의 양측 활성 영역(1)에 소오스/드레인 영역(4a)(4b)이 구성되고, 워드 라인(3)과 워드 라인(3)사이의 활성 영역(1)상에는 비트 라인 콘택층(5)이 형성되고, 비트 라인 콘택층(5)이 형성되지 않은 워드 라인(3)들 사이의 활성 영역(1)상에는 스토리지 노드 콘택층(6)이 구성된다.
상기 비트 라인 콘택층(5)은 활성 영역(1)의 중심부에 위치하지 않고 중심부에서 어느 정도 떨어진 위치에 구성된다.
이는 COB(Capacitor On Bitline)구조의 메모리 소자에서 비트 라인이 중심부로 지날 경우 스토리지 노드의 콘택이 어렵기 때문이다.
그리고 워드 라인(3)들에 수직한 방향으로 복수개의 비트 라인(7)이 구성된다.
이와 같은 평면 구성을 갖는 종래 기술의 반도체 메모리 소자의 단위셀 구성은 다음과 같다.
도 2에서와 같이, 반도체 기판(21)의 소자 격리 영역에 형성되어 활성 영역을 정의하는 소자 격리층(22)과, 상기 활성 영역상에 형성되는 게이트 전극(워드 라인)(23)과, 상기 게이트 전극(23)의 측면에 형성되는 게이트 측벽(24)과, 게이트 전극(23)의 양측 반도체 기판(21) 표면에 형성되는 소오스/드레인 영역(25a)(25b)과, 상기 셀 트랜지스터를 포함하는 전면에 형성되는 층간 절연층(26)과, 상기 셀 트랜지스터의 일측의 소오스/드레인 영역(25b)에 콘택되어 층간 절연층(26)상에 형성되는 비트 라인(28)과, 상기 비트 라인(28)이 콘택되지 않은 셀 트랜지스터의 타측 소오스/드레인 영역(25a)에 콘택되는 제 1 스토리지 노드 콘택 플러그층(27a)과, 상기 제 1 콘택 플러그층(27a)에 접속되어 형성되는 제 2 스토리지 노드 콘택 플러그층(27b)을 포함하여 구성된다.
도 2에서 점선으로 도시된 (28)번층은 비트 라인이다. 이는 단면선상에 비트 라인이 위치되지 않고 단면선상에서 일정간격 이격되는 위치에 비트 라인이 형성되기 때문에 점선으로 표시한것이다.
상기 게이트 전극(23)은 게이트 절연막,폴리실리콘층,캡절연층이 차례로 적층되어 구성된다.
이와 같은 종래 기술의 반도체 메모리 소자는 게이트 전극(23)이 반도체 기판(21)의 표면상에 형성되기 때문에 게이트 전극(23)하측에 구성되는 채널 영역의 양측에 그와 동일 높이로 소오스/드레인(25a)(25b)이 형성된다.
이와 같은 종래 기술의 반도체 메모리 소자는 다음과 같은 문제가 있다.
소자의 고집적화에 따라 워드 라인의 채널 길이가 작아지기 때문에 포토 작업시에 한계가 있다.
그러나 종래 기술의 반도체 메모리 소자에 있어서는 워드 라인이 기판 표면에 수평으로 형성되는 구조이기 때문에 이를 해결하기 위한 방안이 제시되지 못하고 있다.
이는 공정의 용이성 측면에서 불리하고 수율을 저하시키는 문제를 일으킨다.
또한, 셀 커패시턴스를 확보하기 위하여 셀 커패시터의 형성 높이를 자꾸만 높임으로써 셀과 페리 영역의 단차가 커져서 후속되는 공정 진행에 어려움이 있고, 스토리지 노드 콘택시에 포토/에칭 공정을 두번에 걸쳐서 진행하므로 공정의 복잡성이 증가된다.
본 발명은 이와 같은 종래 기술의 반도체 메모리 소자의 문제를 해결하기 위한 것으로, 메모리 소자의 집적도를 높이고 셀 영역과 주변 회로부의 단차를 줄일 수 있도록 한 반도체 메모리 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 메모리 소자의 평면 구성도
도 2는 종래 기술의 반도체 메모리 소자의 단위셀 구성도
도 3은 본 발명에 따른 반도체 메모리 소자의 평면 구성도
도 4는 본 발명에 따른 반도체 메모리 소자의 단위셀 구성도
도 5a내지 도 5h는 본 발명에 따른 반도체 메모리 소자의 평면 구성 및 공정 단면도
도 6a내지 도 6e는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 평면 구성 및 공정 단면도
도면의 주요 부분에 대한 부호의 설명
31. 활성 영역 32. 소자격리영역
33. 워드 라인 34a.34b. 소오스/드레인 영역
35. 비트라인 콘택층 36. 스토리지노드 콘택층
37. 비트 라인 38. 워드 라인 패드
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자는 반도체 기판내에 형성되는 트렌치 영역 및 그 양측면의 채널 영역; 상기 트렌치 바닥 부분 그리고 상기 트렌치 영역에 이웃하고 채널 영역에 접하여 기판 표면내에 각각 형성되는 소오스/드레인 영역; 상기 트렌치의 양 측면내에 트렌치 벽면과 절연되어 각각 형성되는 게이트 전극을 포함하여 셀 트랜지스터가 구성되는 것을 특징으로 하고, 본 발명에 따른 반도체 메모리 소자의 제조 방법은 활성 영역 및 그를 격리하는 소자 격리 영역을 포함하는 반도체 기판을 선택적으로 식각하여 복수개의 워드라인 형성용 트렌치를 형성하는 단계;상기 워드 라인 형성용 트렌치를 포함하는 전면에 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계;상기 워드 라인 형성용 트렌치의 양 측면에 접하는 워드 라인을 형성하는 단계;상기 워드 라인을 보호하기 위한 절연층 및 평탄화된 제 1 ILD층을 형성하고 선택적으로 식각하여 비트라인 콘택홀을 형성하는 단계;상기 비트 라인 콘택홀내에 비트 라인 콘택 플러그층을 형성하고 상기 워드 라인에 수직한 방향으로 비트 라인을 형성하는 단계;전면에 제 2 ILD층을 형성한후 스토리지 노드 콘택홀을 형성하고 그를 매립하는 스토리지 노드 콘택 플러그층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 소자 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 소자의 평면 구성도이고, 도 4는 본 발명에 따른 반도체 메모리 소자의 단위셀 구성도이다.
본 발명에 따른 반도체 메모리 소자는 워드 라인을 기판 표면보다 낮은 위치에 구성하여 단차를 줄일 수 있도록 한 것이다.
평면 구성은 도 3에서와 같이, 반도체 기판이 활성 영역(31)과 활성 영역(31)들을 절연하는 소자 격리 영역(32)으로 정의되고, 상기 활성 영역(31)을 단축 방향으로 가로질러 워드 라인(33)이 구성된다.
상기 워드 라인(33)은 서로 분리되어 반복적으로 구성된다.
여기서, 상기 워드 라인(33)은 반도체 기판의 표면에 구성되는 것이 아니고, 기판에 형성된 트렌치 측면에 구성된다.
그리고 상기 워드 라인(33)을 중심으로 트렌치 형성 영역이 아닌 기판 표면내 및 트렌치 바닥면에 소오스/드레인 영역(34a)(34b)이 구성되고, 워드 라인(33)과 워드 라인(33)사이의 활성 영역(31)상에는 비트 라인 콘택층(35)이 형성되고, 비트 라인 콘택층(35)이 형성되지 않은 워드 라인(33)들 사이의 활성 영역(31)상에는 스토리지 노드 콘택층(36)이 구성된다.
상기 비트 라인 콘택층(35)은 활성 영역(31)의 중심부에 위치하지 않고 중심부에서 어느 정도 떨어진 위치에 구성된다.
이는 COB(Capacitor On Bitline)구조의 메모리 소자에서 비트 라인이 중심부로 지날 경우 스토리지 노드의 콘택이 어렵기 때문이다.
그리고 워드 라인(33)들에 수직한 방향으로 복수개의 비트 라인(37)이 구성된다.
그리고 트렌치 측면에 형성되는 워드 라인(33)의 끝단에는 워드 라인 패드(38)가 구성된다.
이와 같은 평면 구성을 갖는 본 발명에 따른 반도체 메모리 소자의 단위셀 구성은 다음과 같다.
도 4에서와 같이, 반도체 기판(41)의 소자 격리 영역에 형성되어 활성 영역을 정의하는 소자 격리층(42)과, 상기 소자 격리층(42)에 의해 정의된 활성 영역에 형성되는 트렌치의 측면에 형성되는 게이트 전극(워드 라인)(43)과, 상기 게이트 전극(43)이 형성되지 않은 트렌치 바닥면 및 트렌치가 형성되지 않은 활성 영역의 표면에 형성되는 소오스/드레인 영역(44a)(44b)과, 상기 소오스/드레인 영역(44a)(44b)이 노출되도록 형성되는 비트 라인 콘택홀 및 스토리지 노드 콘택홀을 갖고 전면에 차례로 형성되는 층간 절연층(45) 및 ILD층(46)과, 상기 비트 라인 콘택홀을 통하여 소오스/드레인(44b)에 연결되는 비트 라인(47)과, 상기 비트 라인(47)이 콘택되지 않은 소오스/드레인(44a)에 스토리지 노드 콘택홀을 통하여 연결되는 구성되는 스토리지 노드 플러그층(48)을 포함하여 구성된다.
도 4에서 점선으로 도시된 (47)번층은 비트 라인이다. 이는 단면선상에 비트 라인이 위치되지 않고 단면선상에서 일정간격 이격되는 위치에 비트 라인이 형성되기 때문에 점선으로 표시한것이다.
상기 게이트 전극(43)은 게이트 절연막,폴리실리콘층,절연층이 차례로 적층되어 구성되고, 게이트 절연막 및 폴리 실리콘층은 트렌치 측면 및 바닥면에 걸쳐서 구성된다.
그리고 상기 절연층은 캡산화막으로 게이트 전극(43)과 동일 높이로 형성된다.
이와 같은 본 발명에 따른 반도체 메모리 소자는 게이트 전극(43)이 반도체 기판(41)의 표면 하측에 형성되기 때문에 채널 영역이 기판 표면에 대하여 수직한 방향으로 구성된다.
그리고 소오스와 드레인이 수평 높이를 달리하여 구성된다.
이와 같은 구조의 본 발명에 따른 반도체 메모리 소자의 제조 공정은 다음과 같이 진행된다.
도 5a내지 도 5h는 본 발명에 따른 반도체 메모리 소자의 평면 구성 및 공정 단면도이다.
도 5a내지 도 5h의 오른쪽에 도시된 단면 구성은 각각 왼쪽의 평면 구성에서 Ι-Ι′선에 따른 구조를 나타낸 것이다.
먼저, 도 5a에서와 같이, 반도체 기판(51)의 소자 격리 영역(a)에 소자 격리층(52)을 형성하여 활성 영역(b)을 정의한다.
그리고 도 5b에서와 같이, 반도체 기판(51)을 선택적으로 식각하여 상기 활성 영역(b)을 단축 방향으로 가로지르는 복수개의 워드라인 형성용 트렌치(53)를 형성한다.
이어, 상기 워드 라인 형성용 트렌치(53)를 포함하는 전면에 불순물 이온을 주입하여 소오스/드레인 영역(54a)(54b)을 형성한다.
여기서, 트렌치 측면에는 소자의 문턱 전압을 조절하기 위한 채널 이온 주입이 이루어지고, 트렌치의 바닥면 및 트렌치가 형성되지 않은 활성 영역에는 소오스/드레인 영역(54a)(54b)이 형성된다.
그리고 도 5c에서와 같이, 상기 트렌치를 포함하는 전면에 게이트 산화막(55)을 형성하고, 게이트 산화막(55)상에 폴리실리콘층(56), 실리사이드층(57)을 차례로 형성한다.
이어, CMP(Chemical Mechanical Polishing)공정으로 트렌치 영역을 제외한 부분의 실리사이드층(57),폴리실리콘층(56)을 선택적으로 제거한다.
그리고 도 5d에서와 같이, 포토리소그래피 공정으로 상기 워드 라인 형성용 트렌치(53)의 측면에 접한 부분의 게이트 산화막(55),폴리실리콘층(56),실리사이드층(57)만을 선택적으로 남겨 게이트 전극(워드 라인)(58)을 형성한다.
여기서, 워드 라인 형성시에 상기 워드 라인의 끝단에서는 게이트 산화막(55),폴리실리콘층(56),실리사이드층(57)을 다른 영역보다 더 남겨 워드 라인 패드(59)를 형성한다.
이어, 도 5e에서와 같이, 후속되는 셀프 얼라인 콘택 공정시에 게이트 전극(58)의 보호를 위한 절연층(60), 예를들면, 나이트라이드층을 형성한다.
그리고 도 5f에서와 같이, 상기 절연층(60)의 전면에 제 1 ILD층(61)을 평탄화시켜 형성한다.
이어, 도 5g에서와 같이, 상기 제 1 ILD층(61)및 절연층(60)을 선택적으로 식각하여 비트라인 콘택홀을 형성하고 폴리실리콘층의 증착 및 에치백 공정으로 비트 라인 콘택 플러그층(62)을 형성한다.
그리고 상기 워드 라인에 수직한 방향으로 비트 라인(도 5g의 점선 부분)(63)을 형성한다.
비트 라인(63)은 후속되는 스토리지 노드 콘택의 용이성 확보를 위하여 활성 영역상이 아닌 소자 격리 영역상으로 지난다.
그러므로 비트 라인 콘택 플러그층(62)이 소오스/드레인 영역(54b)에 콘택되어 활성 영역의 외측으로 확대된 형태를 갖는다.
도 5g에서 비트 라인(63)을 점선으로 표시한 이유는 비트 라인이 단면선상에 위치되지 않기 때문이다.
이어, 도 5h에서와 같이, 비트 라인(63)을 포함하는 전면에 제 2 ILD층(64)을 형성한후 제 1,2 ILD층(61)(63) 및 절연층(60)을 선택적으로 제거하여 스토리지 노드 콘택홀을 형성한다.
그리고 상기 스토리지 노드 콘택홀을 포함하는 전면에 폴리실리콘층을 형성하고 에치백하여 스토리지 노드 콘택 플러그층(65)을 형성한다.
그리고 도면에 도시하지 않았지만, 상기 스토리지 노드 콘택 플러그층(65)에 콘택되는 스토리지 노드 및 유전체층,플레이트 전극을 차례로 형성하여 커패시터를 완성한다.
본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 공정을 설명하면 다음과 같다.
도 6a내지 도 6e는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 평면 구성 및 공정 단면도이다.
본 발명의 다른 실시예에 따른 반도체 메모리 소자는 트렌치 바닥면에는 이온 주입 공정으로 소오스/드레인 영역을 형성하고, 트렌치 형성 영역이 아닌 활성 영역에는 그 상면에 불순물이 도핑된 폴리 실리콘층을 형성하여 스토리지 노드 콘택층으로 사용하는 것에 관한 것이다.
그 공정 순서는 다음과 같다.
도 6a내지 도 6e의 오른쪽에 도시된 단면 구성은 각각 왼쪽의 평면 구성에서 Ⅱ-Ⅱ′선에 따른 구조를 나타낸 것이다.
먼저, 도 6a에서와 같이, 반도체 기판(71)의 소자 격리 영역(a)에 소자 격리층(72)을 형성하여 활성 영역(b)을 정의한다.
그리고 반도체 기판(71)을 선택적으로 식각하여 상기 활성 영역(b)을 단축 방향으로 가로지르는 복수개의 워드라인 형성용 트렌치(73)를 형성한다.
이어, 상기 워드 라인 형성용 트렌치(73) 측면에 소자의 문턱 전압을 조절하기 위한 채널 이온 주입 공정을 실시한다.
그리고 도 6b에서와 같이, 상기 트렌치를 포함하는 전면에 게이트 산화막(74)을 형성하고, 게이트 산화막(74)상에 폴리실리콘층(75), 실리사이드층(76)을 차례로 형성한다.
이어, CMP(Chemical Mechanical Polishing)공정으로 트렌치 영역을 제외한 부분의 실리사이드층(76),폴리실리콘층(75)을 선택적으로 제거한다.
그리고 도 6c에서와 같이, 포토리소그래피 공정으로 상기 워드 라인 형성용 트렌치(73)의 측면에 접한 부분의 게이트 산화막(74),폴리실리콘층(75),실리사이드층(76)만을 선택적으로 남겨 게이트 전극(워드 라인)(77)을 형성한다.
여기서, 워드 라인 형성시에 상기 워드 라인의 끝단에서는 게이트 산화막(74),폴리실리콘층(75),실리사이드층(76)을 다른 영역보다 더 남겨 워드 라인 패드(78)를 형성한다.
이어, 도 6d에서와 같이, 트렌치가 형성되지 않은 활성 영역의 표면에 불순물이 도핑된 폴리실리콘층(79)을 증착한다.
상기 폴리 실리콘층(79)은 스토리지 노드 콘택층과 소오스/드레인의 역할을 한다.
그리고 도 6e에서와 같이, 후속되는 셀프 얼라인 콘택 공정시에 게이트 전극(77)의 보호를 위한 절연층(80), 예를들면, 나이트라이드층을 형성한다.
그리고 이후의 공정은 도 5f내지 도 5h에서와 동일하게 진행된다.
이와 같은 본 발명에 따른 반도체 메모리 소자는 워드 라인을 기판내에 형성된 트렌치 영역에 형성하므로 다음과 같은 효과가 있다.
첫째, 채널폭이 별도의 포토리소그래피 공정으로 결정되는 것이 아니고, 트렌치 깊이에 따라 결정되므로 포토 공정의 한계 해상력 이하의 크기로 워드 라인을 형성할 수 있다.
즉, 워드 라인의 폭이 0.2㎛ 이하인 경우에도 추가적인 장비없이도 보다 고집적화된 소자를 제조할 수 있다.
둘째, 워드 라인이 기판 표면 높이와 동일한 높이로 형성되므로 셀 영역과 주변 회로 영역의 단차가 줄어들어 평탄화 측면에 유리하다.
셋째, 활성 영역을 일(一)자 형태로 정의하여 소자를 형성하므로 집적도를 크게 높일 수 있다.
넷째, 스토리지 노드 콘택시에 두번의 포토와 에치를 하지 않고 한번의 포토 및 에치 공정으로 형성할 수 있으므로 공정을 단순화하는 효과가 있다.

Claims (7)

  1. 반도체 기판내에 형성되는 트렌치 영역 및 그 양측면의 채널 영역;
    상기 트렌치 바닥 부분 그리고 상기 트렌치 영역에 이웃하고 채널 영역에 접하여 기판 표면내에 각각 형성되는 소오스/드레인 영역;
    상기 트렌치의 양 측면내에 트렌치 벽면과 절연되어 각각 형성되는 게이트 전극을 포함하여 셀 트랜지스터가 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  2. 활성 영역 및 그를 격리하는 소자 격리층을 포함하는 반도체 기판;
    상기 활성 영역을 가로질러 일정 너비로 형성되는 트렌치 및 트렌치의 벽면을 따라 형성되는 워드 라인;
    상기 워드 라인이 지나지 않는 트렌치 바닥 부분에 형성되는 제 1 불순물 영역;
    상기 트렌치 영역을 제외한 활성 영역 표면내에 형성되는 제 2 불순물 영역;
    상기 제 1,2 불순물 영역상에 콘택홀을 갖고 전면에 형성되는 절연층;
    상기 절연층내의 콘택홀을 통하여 제 1 불순물 영역에 콘택되고 워드 라인에 수직한 방향으로 형성되는 비트 라인;
    상기 비트 라인을 포함하는 전면에 형성되는 또 다른 절연층 및 상기 제 2 불순물 영역에 콘택되는 커패시터 스토리지 노드를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2 항에 있어서, 제 2 불순물 영역이 활성 영역의 표면내에 형성되지 않고 활성 영역 표면상에 불순물이 도핑되어 증착된 폴리실리콘층으로 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 활성 영역 및 그를 격리하는 소자 격리 영역을 포함하는 반도체 기판을 선택적으로 식각하여 복수개의 워드라인 형성용 트렌치를 형성하는 단계;
    상기 워드 라인 형성용 트렌치를 포함하는 전면에 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계;
    상기 워드 라인 형성용 트렌치의 양 측면에 접하는 워드 라인을 형성하는 단계;
    상기 워드 라인을 보호하기 위한 절연층 및 평탄화된 제 1 ILD층을 형성하고 선택적으로 식각하여 비트라인 콘택홀을 형성하는 단계;
    상기 비트 라인 콘택홀내에 비트 라인 콘택 플러그층을 형성하고 상기 워드 라인에 수직한 방향으로 비트 라인을 형성하는 단계;
    전면에 제 2 ILD층을 형성한후 스토리지 노드 콘택홀을 형성하고 그를 매립하는 스토리지 노드 콘택 플러그층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서, 워드 라인을 형성하는 공정은 트렌치를 포함하는 전면에 게이트 산화막,폴리실리콘층,실리사이드층을 차례로 형성하고 트렌치내에만 남도록 선택적으로 제거하는 단계;
    포토리소그래피 공정으로 상기 워드 라인 형성용 트렌치의 측면에 접한 부분의 게이트 산화막,폴리실리콘층,실리사이드층만을 선택적으로 남기는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  6. 제 4 항에 있어서, 트렌치의 바닥면에는 이온 주입 공정으로, 트렌치 형성 영역이 아닌 활성 영역에는 그 상면에 불순물이 도핑된 폴리 실리콘층을 형성하여 소오스/드레인 영역을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  7. 제 6항에 있어서, 소오스/드레인을 워드 라인 패터닝후에 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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