KR100652370B1 - 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법 - Google Patents

플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법 Download PDF

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Abstract

외부에서 유입되는 잡음에 대하여 면역성이 강화된 플로팅 바디효과를 제거한 반도체 메모리소자 및 그 제조방법이 개시된다. 본 발명의 메모리소자는 반도체기판, 상기 반도체기판의 상부표면과 인접되도록 매몰되며 평행하게 배열된 복수개의 비트라인, 상기 반도체기판상에 상기 비트라인들과 절연되며 교차하도록 형성된 복수개의 워드라인 및 상기 비트라인 및 워드라인이 교차하는 단위 메모리 셀영역에 형성되어 있으며, 상기 워드라인의 측벽 일부를 따라 게이트절연막을 개재하면서 상기 비트라인상에 수직으로 제1 소오스/드레인영역, 채널영역 및 제2 소오스/드레인영역을 포함하는 복수개의 수직형 억세스 트랜지스터를 구비하며, 상기 각 억세스 트랜지스터의 채널영역을 포함하는 각 바디영역이 일체화되도록 서로 연결된다.
플로팅 바디효과, 잡음, 버티컬, 일체화, 실리사이드

Description

플로팅 바디효과를 제거한 반도체 메모리소자 및 그 제조방법{Semiconductor memory device removing floating body effect and method of fabricating the same}
도 1은 종래기술에 따른 반도체 메모리소자의 메모리 셀들의 일부를 나타내는 사시도이다.
도 2는 도 1의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 셀 어레이의 일부를 설명하기 위한 도면이다.
도 4 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위한 공정순서도들로서, 도 3의 A-A'선을 따라 절단한 단면도들이다.
도 16은 본 발명의 제1 실시예에 따른 반도체 메모리소자에 대하여 도 3의 B-B'선을 따라 절단한 단면도이다.
도 17은 본 발명의 제1 실시예에 따른 반도체 메모리소자에 대하여 도 3의 C-C'선을 따라 절단한 단면도이다.
도 18는 본 발명의 제1 실시예에 따른 반도체 메모리소자에 대하여 도 3의 D-D'선을 따라 절단한 단면도이다.
도 19 내지 도 23는 본 발명의 제2 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위한 공정순서도들로서, 도 3의 A-A'선을 따라 절단한 단면도들이다.
도 24는 본 발명의 제2 실시예에 따른 반도체 메모리소자에 대하여 도 3의 D-D'선을 따라 절단한 단면도이다.
본 발명은 반도체 메모리소자에 관한 것이다. 보다 상세하게는, 반도체 다이나믹 랜덤 억세스 메모리(이하 'DRAM'이라함) 소자에서 데이터가 저장되는 셀 어레이에 관한 것이다. 특히, 버티컬 트랜지스터를 구비하는 메모리 셀을 갖는 반도체 메모리소자 및 그 제조방법에 관한 것이다.
반도체 메모리소자의 신뢰성을 좌우하는 요소중에 하나인 실리콘 바디(body effect) 효과는 메모리의 집적도가 증가하고 동작전압이 낮아짐에 따라 소자의 문턱전압 제어와 관련하여 그 영향력이 더욱 증가되고 있다. 한편, 반도체 메모리소자의 집적도를 증가시키기 위하여 여러가지 방법들이 연구되어지고 있으며, 각 단위셀이 차지하는 면적을 줄이기 위한 버티컬 트랜지스터를 이용한 방법들이 다양하게 연구되어오고 있다.
도 1은 종래기술에 따른 버티컬 트랜지스터를 이용한 반도체 메모리소자의 메모리 셀들의 일부를 나타내는 사시도이며, 도 2는 도 1의 평면도로서, 미합중국 특허 제 6,072,209호에 개시된 도 2 및 도 3을 각기 나타낸다.
도 1 및 도 2를 참조하면, 반도체기판(210) 상에 2개의 매몰된 비트라인(202,204)과 한 쌍의 워드라인(206,207) 및 다른 워드라인(208)에 의해 분리된 4개의 메모리셀(112a,112b,112c,112d)구조를 나타낸다. 각 비트라인(202,204)은 이산화실리콘(224)과 같은 절연물질로 충전된 소자분리 트랜치(220, 221, 222)영역들에 의해 한정되어 있으며, 각 메모리 셀에는 버티컬 트랜지스터(130)들이 형성되어 있다.
상기 각 버티컬 트랜지스터(130)들은 반도체기판(210)상에 워드라인 (206,207,208)의 측벽을 따라 게이트절연막(218)을 개재하여 제1 소오스/드레인영역(212), 채널영역을 포함하는 바디영역(214), 제2 소오스/드레인영역(216)이 수직으로 각기 형성되어 있다. 상기 제1 소오스/드레인영역(212)은 비트라인 역할도 수행하며, 상기 제2 소오스/드레인영역(216)상에는 커패시터의 스토리지전극(132)이 형성되어 있다. 상기 구조에서 각 메모리셀의 채널영역을 포함하는 바디영역(214)은 워드라인(206,207,208)등에 의해 완전히 플로팅되어 있으며, 분리(separated)되어 있다.
이러한 종래기술의 구조는 데이터를 저장하고 있는 각 메모리셀이 외부로부터 유입되는 잡음에 매우 취약하다는 단점이 있다. 왜냐하면, 일반적으로 모스(MOS) 트랜지스터는 게이트전극에 인가되는 전압에 의해 바디영역의 표면 근방에 형성되는 채널영역에 의해 동작하기 때문에 외부로부터 전원전압 잡음이 다양한 원인에 의해 트랜지스터의 바디영역에 유입되면 트랜지스터의 바디영역내의 전하량 의 변화를 유발하게 된다. 상기 종래기술에서는 각 바디영역이 플로팅되고 분리되어 있기 때문에 각 트랜지스터 내의 전하량을 일정하게 유지할 수 없게 되고 따라서 외부로부터 유입된 잡음에 기인하여 각 트랜지스터의 바디영역내의 전하량이 변하게 되면 각 MOS 트랜지스터의 문턱접압이 변하게 되어 결국 불필요한 오동작을 초래하게 되어 메모리소자의 신뢰성을 떨어뜨리게 된다.
본 발명의 목적은 외부에서 유입되는 잡음에 대하여 면역성이 강화된 플로팅 바디효과를 제거한 반도체 메모리소자 및 그 제조방법을 제공하는 데 있다.
또한 본 발명의 다른 목적은 메모리셀의 면적을 최소화하여 4F2로 구현한 플로팅 바디효과를 제거한 반도체 메모리소자 및 그 제조방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 플로팅 바디 효과를 제거한 메모리소자는 반도체기판, 상기 반도체기판의 상부표면과 인접되도록 매몰되며 평행하게 배열된 복수개의 비트라인, 상기 반도체기판상에 상기 비트라인들과 절연되며 교차하도록 형성된 복수개의 워드라인 및 상기 비트라인 및 워드라인이 교차하는 단위 메모리 셀영역에 형성되어 있으며, 상기 워드라인의 측벽 일부를 따라 게이트절연막을 개재하면서 상기 비트라인상에 수직으로 제1 소오스/드레인영역, 채널영역 및 제2 소오스/드레인영역을 포함하는 복수개의 수직형 억세스 트랜지스터를 구비하며, 상기 각 억세스 트랜지스터의 채널영역을 포함하는 각 바디영역이 일체화되도록 서로 연결된다.
바람직하게는, 상기 반도체 메모리소자는 다이나믹 랜덤 억세스 메모리용 셀 어레이며, 상기 각 억세스 트랜지스터의 제2 소오스/드레인영역상에는 커패시터의 스토리지전극들이 더 연결되어 있다.
상기 각 억세스 트랜지스터의 바디영역들은 단일의 증착공정후 패터닝되어 형성된 일체화된 몸체일 수 있으며, 또는 상기 각 억세스 트랜지스터의 바디영역들은 상기 각 워드라인에 의해 분리되어 있으며, 브릿지 형태로 서로 연결되어 일체화된 것일 수 있다.
한편, 상기 각 워드라인의 측벽에는 상기 게이트절연막과 같은 두께의 절연막으로 둘러싸여 있으며, 바람직하게는, 상기 각 억세스 트랜지스터의 워드라인의 평면 형상은 일 방향이 개방된 사각 형상으로서, 이 사각 형상내에 상기 채널영역이 형성된다.
한편, 상기 본 발명의 목적을 달성하기 위한 본 발명의 일 형태에 따른 반도체 메모리소자는, 절연물질로 충전된 트랜치영역이 일정한 간격으로 배열된 반도체기판; 상기 반도체기판의 트랜치영역 사이에서 평행하게 배열된 복수개의 비트라인; 상기 반도체기판의 트랜치영역상에서 상기 비트라인과 교차되는 방향을 따라 연장되며, 그 측벽 및 상부가 절연물질로 둘러싸인 복수개의 워드라인; 상기 비트라인 및 워드라인이 교차하는 단위 메모리 셀영역에 형성되어 있으며, 상기 워드라인의 측벽 일부를 따라 게이트절연막을 개재하면서 상기 비트라인상에 수직으로 제1 소오스/드레인영역, 채널영역 및 제2 소오스/드레인영역을 포함하는 복수개의 수직형 억세스 트랜지스터; 및 상기 비트라인 및 워드라인과 절연되며, 상기 워드 라인 상부의 절연물질의 상측을 통하여 상기 워드라인에 의해 구분되는 상기 채널영역을 포함하는 인접한 바디영역들과 일체화된 통합 바디영역을 포함한다.
한편, 상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 형태에 따른 반도체 메모리소자는, 절연물질로 충전된 트랜치영역이 일정한 간격으로 배열된 반도체기판; 상기 반도체기판의 트랜치영역 사이에서 평행하게 배열된 복수개의 비트라인; 상기 반도체기판의 트랜치영역상에서 상기 비트라인과 교차되는 방향을 따라 연장되며, 그 측벽이 절연물질로 둘러싸인 복수개의 워드라인; 상기 비트라인 및 워드라인이 교차하는 단위 메모리 셀영역에 형성되어 있으며, 상기 워드라인의 측벽 일부를 따라 게이트절연막을 개재하면서 상기 비트라인상에 수직으로 제1 소오스/드레인영역, 채널영역 및 제2 소오스/드레인영역을 포함하는 복수개의 수직형 억세스 트랜지스터; 상기 비트라인 및 워드라인과 절연되며, 상기 워드라인에 의해 구분되며 상기 채널영역을 포함하는 복수개의 바디영역; 및 상기 인접한 바디영역들을 서로 전기적으로 연결시켜주는 연결부를 포함한다.
한편, 상기 본 발명의 목적을 달성하기 위한 본 발명의 일 형태에 따른 메모리소자의 제조방법은, 반도체기판의 표면 근방에 절연물질로 충전된 트랜치영역을 일정한 간격을 두고 형성하는 단계; 상기 반도체기판의 트랜치영역 사이에서 비트라인을 형성한 후 상기 비트라인의 표면이 노출되도록 평탄화하는 단계; 상기 평탄화된 반도체기판의 전면에 제1 절연층, 워드라인용 도전층 및 절연물질의 마스크층을 순차적으로 형성하는 단계; 사진식각공정을 이용하여 그 상부에 상기 마스크층이 잔류하는 워드라인을 형성하는 단계; 상기 노출된 워드라인의 측벽에 제2 절연 층을 형성하는 단계; 상기 비트라인과 교차하는 영역에서 상기 워드라인의 측벽에 인접하는 비트라인의 표면 일부를 노출시키는 단계; 상기 노출된 비트라인상에 제1 소오스/드레인영역 물질층을 형성하는 단계; 상기 제1 소오스/드레인영역을 포함하여 상기 반도체기판의 전면에, 상기 워드라인상의 마스크층상으로 일정한 높이로 유지되는 바디영역 물질층을 형성하는 단계; 사진식각공정을 이용하여 상기 제1 소오스/드레인영역에 대응하도록 상기 바디영역 물질층의 일부를 식각하는 단계; 및 상기 식각되어 노출된 바디영역 물질층상에 제2 소오스/드레인영역 물질층을 형성하는 단계를 포함한다.
한편, 상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 형태에 따른 메모리소자의 제조방법은, 반도체기판의 표면 근방에 절연물질로 충전된 트랜치영역을 일정한 간격을 두고 형성하는 단계; 상기 반도체기판의 트랜치영역 사이에서 비트라인을 형성한 후 상기 비트라인의 표면이 노출되도록 평탄화하는 단계; 상기 평탄화된 반도체기판의 전면에 제1 절연층 및 워드라인용 도전층을 순차적으로 형성하는 단계; 사진식각공정을 이용하여 워드라인을 형성하는 단계; 상기 노출된 워드라인의 노출면상에 제2 절연층을 형성하는 단계; 상기 비트라인과 교차하는 영역에서 상기 워드라인의 측벽에 인접하는 비트라인의 표면 일부를 노출시키는 단계; 상기 노출된 비트라인상에 제1 소오스/드레인영역 물질층을 형성하는 단계; 상기 제1 소오스/드레인영역을 포함하여 상기 반도체기판의 전면에 상기 워드라인 이상의 높이로 바디영역 물질층을 형성하는 단계; 상기 워드라인의 표면이 노출되도록 상기 바디영역 물질층을 연마하여 표면을 평탄화하는 단계; 표면이 평탄화된 상기 반도 체기판의 전면에 제3 절연층을 형성하는 단계; 사진식각공정을 이용하여 상기 제1 소오스/드레인영역에 대응하도록 상기 제3 절연층의 일부를 식각하는 단계; 상기 식각된 제3 절연층을 식각마스크로 하여 상기 바디영역 물질층의 일부를 식각하는 단계; 및 상기 노출된 바디영역 물질층상에 제2 소오스/드레인영역 물질층을 형성하는 단계를 포함한다.
본 발명에 따르면, 각 메모리셀에 위치하는 트랜지스터의 바디영역이 플로팅되지 않고 일체화되기 때문에 메모리소자의 각 메모리셀에 유입된 잡음을 외부에 용이하게 접지 제거함으로써 각 트랜지스터의 바디영역의 전하량을 잡음에 영향을 받지않고 일정하게 유지시킬 수 있기 때문에 트랜지스터의 오동작을 방지시킬 수 있다.
또한, 본 발명에 따르면, 버티컬 트랜지스터의 게이트전극을 일방이 개방된 사각형상으로 함으로써 메모리셀이 차지하는 면적을 용이하게 4F2로 구현할 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다.
다음에 설명되는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부 호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 어레이의 일부를 설명하기 위한 도면이다. 도 3을 참조하면, 도면의 세로 방향으로 복수개의 비트라인(20)이 일정한 간격을 두고 평행하게 배열되어 있으며, 도면의 가로 방향으로 복수개의 워드라인(24a)이 역시 일정한 간격을 두고 배열되어 있다. 도 3은 4개의 메모리셀을 포함하는 것으로서, 각 단위 메모리셀들은 4F2 메모리셀들이다. 즉, 각 단위 메모리셀에서 "L1" 및 "L2"는 각기 2F(F는 디자인룰에 따른 'minimum feature'를 나타낸다)를 나타낸다. 또한, 도 3으로부터 각 단위 메모리셀에서 비트라인(20)과 워드라인(24a)이 교차하는 영역에 버티컬 트랜지스터들이 형성되며, 본 실시예들에서는 상기 워드라인(24a)의 평면형상이 이들 교차하는 영역에서 일방이 개방된 사각형상을 띠며, 이 사각형 내부에 버티컬 트랜지스터가 형성되도록 구성한다.
도 4 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위한 공정순서도들로서, 도 3의 A-A'선을 따라 절단한 단면도들이다.
도 4를 참조하면, 실리콘으로 된 반도체기판(10)상에 소자분리영역인 트랜치영역(12)을 형성한다. 상기 트랜치영역(12)은 통상의 방법에 따라 산화막 및 질화막을 적층한 후, 사진식각공정을 이용하여 반도체기판(10)의 일부를 선택적으로 식각하여 트랜치를 형성한 후, 이 트랜치내에 절연물질을 충전시켜서 형성한다. 이어 서, 이온주입을 수행하기 위해 트랜치영역(12) 사이에 노출된 반도체기판(10)의 표면상에 얇은 버퍼산화막(16)을 형성한다. 이어서, 반도체기판(10)의 전면에 반도체기판의 도전형에 따라 반도체기판과 다른 n형 또는 p형의 불순물 접합영역을 형성하기 위해 반도체기판(10)과 다른 도전형의 불순물을 이온주입하여 불순물접합영역(14)을 형성한다.
이어서 도 5를 참조하면, 상기 버퍼산화막(16)을 제거한 후, 반도체기판(10)의 전면에 티타늄 또는 코발트 등의 실리사이드화 물질층(18)을 증착하고, 계속하여 실리사이드화 물질에 따라 다르지만 약 500 내지 850℃의 온도로 어닐링하면 도 7에 나타나듯이 약 500Å 정도의 두께를 갖는 저저항의 실리사이드층이 실리콘으로 된 반도체기판과 접촉하는 영역에 형성되며, 이 실리사이드층이 본 발명의 비트라인(20)을 구성한다.
계속하여 도 6을 참조하면, 반도체기판의 전면에 대하여 화학기계적 연마공정(CMP)을 실시하여 표면을 평탄화 시킨 후, 기판의 전면에 이산화실리콘으로 된 제1 절연층(22)을 증착시킨다. 이어서, 도 7 및 도 8에 나타나듯이 상기 제1 절연층(22)상에 폴리실리콘층(24) 및 실리콘나이트라이드층(26)을 순차적으로 형성한 후 워드라인을 정의하는 식각마스크 패턴(28)를 형성한다.
이어서 도 9를 참조하면, 상기 식각마스크 패턴(28)을 식각마스크로 하여 상기 실리콘나이트라이드층(26) 및 폴리실리콘층(24)을 이방성 식각하여 상부에 실리콘나이트라이드층으로 된 마스크층(26a)이 잔류하는 워드라인(24a) 패턴을 형성한다. 이어서, 열산화공정을 실시하여 워드라인(24a)의 측벽에 열산화막으로 된 제2 절연층(30)을 형성한다. 이때, 마스크층(26a)의 측벽에도 얇게 제2 절연층(30)이 함께 형성된다.
이어서 도 10을 참조하면, 전면 식각을 사용하거나 사진식각공정을 이용하여 비트라인(20) 상에 잔류하는 제1 절연층(22)을 식각 제거하여 비트라인(20)을 노출시킨다. 이때 식각방법에 따라 워드라인(24a) 외측의 트랜치영역(12)상에는 제1 절연층 패턴(22a)이 잔류하거나 제거될 수 있다.
이어서 도 11을 참조하면, 상기 노출된 비트라인(20) 상에만 예를 들어, 폴리실리콘으로 제1 소오스/드레인영역(32)을 선택적으로 형성한 후, 반도체기판(10)의 전면에 폴리실리콘층(34)을 형성시킨다. 여기서 상기 제1 소오스/드레인영역(32)의 표면 높이는 트랜지스터를 구성하기 위하여 적어도 상기 워드라인(24a)과 일부가 오버랩되도록 형성시킨다. 계속하여 도 12를 참조하면, 상기 폴리실리콘층(34)을 소정의 두께, 예를 들어 상기 워드라인(24a) 상의 마스크층(26a)의 표면으로부터 약 500 내지 1000Å 정도의 두께가 유지되도록 에치백 공정이나 화학기계적 연마공정으로 표면을 평탄화시킨 후, 포토레지스트로 식각마스크 패턴(36)을 형성한다. 상기 식각마스크 패턴(36)은 도 3에서 추측할 수 있듯이, 평면적으로 보아 각 단위 메모리셀의 버티컬 트랜지스터를 한정하는 형태가되도록 형성된다.
이어서 도 13을 참조하면, 상기 식각마스크 패턴(36)을 식각마스크로 하여 폴리실리콘층(34)을 소정의 깊이만큼 식각하여 폴리실리콘층 패턴(34a)을 형성한다. 이때 버티컬 트랜지스터가 형성되는 부분은 워드라인(24a)의 표면 높이 이하까 지 식각되도록 한다. 이어서, 통상의 방법에 따라 식각마스크 패턴(36)을 제거한다. 제1 소오스/드레인영역(32) 상에 잔류하는 폴리실리콘 패턴(34a)은 버티컬 트랜지스터의 채널영역을 포함하는 바디영역이 되는 부분이며, 폴리실리콘 패턴(34a)이 반도체기판의 전면에 걸쳐 하나로 연결된 일체화된 바디영역이 된다. 도 16은 본 발명의 제1 실시예에 따른 반도체 메모리소자에 대하여 도 3의 B-B'선을 따라 절단한 단면도이며, 도 17은 도 3의 C-C'선을 따라 절단한 단면도이며, 도 18은 도 3의 D-D'선을 따라 절단한 단면도로서, 버티컬 트랜지스터의 채널영역을 포함하는 바디영역이 반도체기판 전체에 걸쳐 하나로 일체화된 것을 용이하게 보여주고 있다.
다시 계속하여 도 14를 참조하면, 도 13에서 식각된 버티컬 트랜지스터가 형성될 폴리실리콘 패턴(34a) 상에 선택적으로 제2 소오스/드레인영역(38a) 및 커패시터의 스토리지전극(38)을 통상의 증착공정 및 사진식각공정을 이용하여 형성한다. 상기 제2 소오스/드레인영역(38a)은 실리사이드층으로 형성할 수 있으며, 상기 스토리지전극(38)은 폴리실리콘으로 형성할 수 있다. 그러나 본 발명은 이에 한정되지 않고, 제2 소오스/드레인영역(38a) 및 커패시터의 스토리지전극(38)을 동일한 물질층으로 형성할 수도 있으며, 이종 물질층으로 형성할 수도 있으며, 단일의 공정 또는 별개의 공정으로 실시할 수도 있다. 이어서, 스토리지전극(38)이 형성된 반도체기판의 전면에 커패시터의 유전체층(40)을 형성하고, 도 15에서 보여지듯이 커패시터의 플레이트전극층(42)을 형성한다. 이어서, 통상의 메모리셀 분리공정과 패시베이션 공정을 수행하여 반도체 메모리소자의 형성공정을 완료한다.
도 19 내지 도 23은 본 발명의 제2 실시예에 따른 반도체 메모리소자의 제조방법을 설명하기 위한 공정순서도들로서, 도 3의 A-A'선을 따라 절단한 단면도들이며, 도 24는 본 발명의 제2 실시예에 대하여 도 3의 D-D'선을 따라 절단한 단면도이다.
본 발명의 제2 실시예는 기본적으로 DRAM 메모리 셀에서 각 워드라인에 의해 분리된 바디영역들을 브릿지 형태의 연결부를 통하여 연결함으로써 일체화시킨 것으로써, 그 제조과정이 본 발명의 제1 실시예의 도 4 내지 도 7과는 동일하기 때문에 동일한 제조과정에 대한 설명은 생략한다.
도 19를 참조하면, 도 7에 이어서 폴리실리콘층(24) 상에 워드라인을 정의하는 포토레지스트로 된 식각마스크 패턴(28a)를 형성한다.
이어서 도 20을 참조하면, 상기 식각마스크 패턴(28a)을 식각마스크로 하여 상기 폴리실리콘층(24)을 이방성 식각하여 워드라인(24b) 패턴을 형성한다. 이어서, 식각마스크 패턴(28a)을 제거한 후, 열산화공정을 실시하여 워드라인(24b) 패턴의 측벽 및 상부에 열산화막으로 된 제2 절연층(30b)을 형성한다.
이어서 도 20을 참조하면, 전면 식각공정을 사용하거나 사진식각공정을 이용하여 비트라인(20) 상에 잔류하는 제1 절연층(22)을 식각 제거하여 비트라인(20)의 일부를 노출시킨다. 이때 식각방법에 따라 워드라인(24b) 외측의 트랜치영역(12)상에는 제1 절연층 패턴(22b)이 잔류하거나 제거될 수 있음은 제1 실시예에서와 같다.
이어서 도 21을 참조하면, 상기 노출된 비트라인(20) 상에만 예를 들어, 폴 리실리콘 또는 실리사이드층으로 제1 소오스/드레인영역(32b)을 선택적으로 형성한 후, 반도체기판(10)의 전면에 폴리실리콘층(34)을 두껍게 형성시킨다. 여기서 상기 제1 소오스/드레인영역(32b)의 표면 높이는 트랜지스터를 구성하기 위하여 적어도 상기 워드라인(24b)과 일부가 오버랩되도록 형성시켜야함은 전술한 바와 같다. 계속하여 상기 폴리실리콘층(34)을 상기 워드라인(24b)의 표면이 노출될 때까지 에치백 공정이나 화학기계적 연마공정으로 식각한 후 표면을 평탄화시킨다. 이때 워드라인(24b)에 의하여 인접한 폴리실리콘층(34)은 서로 분리된다. 이어서, 상기 폴리실리콘층(34) 및 제2 절연층(30b)에 대하여 식각선택비를 갖는 옥사이드층 또는 나이트라이드층 등의 제3 절연층 패턴(36b)을 형성한다. 상기 제3 절연층 패턴(36b)은 도 3에서 추측할 수 있듯이, 평면적으로 보아 각 단위 메모리셀의 버티컬 트랜지스터를 한정하는 형태가 되도록 형성된다. 또한, 제3 절연층 패턴(36b)은 도 3 및 도 24로부터 알 수 있듯이, 워드라인(24b)에 의해 인접한 폴리실리콘층(34)들이 서로 분리되기 때문에 후속공정에 의하여 이들을 서로 연결시켜주기 위한 콘택홀 패턴(도 24의 38c)을 함께 형성해준다. 상기 콘택홀 패턴(38c)의 위치는 비트라인(20) 사이의 스트래핑영역(strapping area)을 따라 각 분리된 폴리실리콘층(34)마다 적어도 하나 이상 형성시켜주는 것이 바람직하다.
이어서 도 22를 참조하면, 상기 제3 절연층 패턴(36b)을 식각마스크로 하여 폴리실리콘층(34)을 소정의 깊이만큼 습식 또는 건식 식각하여 폴리실리콘층 패턴(34b)을 형성한다. 이때 버티컬 트랜지스터가 형성되는 부분은 워드라인(24b)의 표면 높이 이하까지 식각되도록 한다. 이때 스트래핑영역을 따라 형성된 콘택홀 패턴(38c) 하부의 폴리실리콘층(34)도 함께 식각되지만 문제가 되지 않는다. 이어서, 식각된 버티컬 트랜지스터가 형성될 폴리실리콘 패턴(34b) 상에 선택적으로 제2 소오스/드레인영역(38b) 및 커패시터의 스토리지전극(38)을 통상의 증착공정 및 사진식각공정을 이용하여 형성한다. 상기 제2 소오스/드레인영역(38b)은 실리사이드층으로 형성할 수 있으며, 상기 스토리지전극(38)은 폴리실리콘으로 형성할 수 있다. 그러나 본 발명은 이에 한정되지 않고, 제2 소오스/드레인영역(38b) 및 커패시터의 스토리지전극(38)을 동일한 물질층으로 형성할 수도 있으며, 이종 물질층으로 형성할 수도 있으며, 단일의 공정 또는 별개의 공정으로 실시할 수도 있다. 한편, 이때도 도 24에 나타나듯이 서로 분리된 폴리실리콘층(34b)간을 브릿지 형태로 연결해주는 콘택홀 패턴(38c)에도 제2 소오스/드레인영역(38b)에서와 같은 동일한 공정이 수행된다. 즉, 제2 소오스/드레인영역(38b)과 콘택홀 패턴(38c)에 동일한 물질층이 증착된 후, 후속되는 사진식각공정에 의해 제2 소오스/드레인영역(38b) 상에는 커패시터의 스토리지전극이 형성되며, 콘택홀 패턴(38c) 상에는 각 분리된 폴리실리콘층(34b)을 연결해주는 연결부(38d)가 형성된다.
계속하여 도 25를 참조하면, 스토리지전극(38)이 형성된 반도체기판의 전면에 커패시터의 유전체층(40)을 형성하고, 커패시터의 플레이트전극층(42)을 형성한다. 이어서, 통상의 메모리셀 분리공정과 패시베이션 공정을 수행하여 반도체 메모리소자의 형성공정을 완료한다.
본 발명에 따르면, 각 메모리셀에 위치하는 트랜지스터의 바디영역이 플로팅 되지 않고 일체화되기 때문에 메모리소자의 각 메모리셀에 유입된 잡음을 외부로 용이하게 제거함으로써 각 트랜지스터의 바디영역의 전하량을 잡음에 영향을 받지않고 일정하게 유지시킬 수 있기 때문에 트랜지스터의 오동작을 방지시킬 수 있다.
또한, 본 발명에 따르면, 버티컬 트랜지스터의 게이트전극을 일방이 개방된 사각형상으로 함으로써 메모리셀이 차지하는 면적을 용이하게 4F2로 구현할 수 있다.

Claims (29)

  1. 반도체기판;
    상기 반도체기판의 상부표면과 인접되도록 매몰되며 평행하게 배열된 복수개의 비트라인;
    상기 반도체기판상에 상기 비트라인들과 절연되며 교차하도록 형성된 복수개의 워드라인; 및
    상기 비트라인 및 워드라인이 교차하는 단위 메모리 셀영역에 형성되어 있으며, 상기 워드라인의 측벽 일부를 따라 게이트절연막을 개재하면서 상기 비트라인상에 수직으로 제1 소오스/드레인영역, 채널영역 및 제2 소오스/드레인영역을 포함하는 복수개의 수직형 억세스 트랜지스터를 구비하며, 상기 각 억세스 트랜지스터의 채널영역을 포함하는 각 바디영역이 일체화되도록 서로 연결되어 플로팅 바디효과를 제거한 반도체 메모리소자.
  2. 제 1 항에 있어서, 상기 반도체 메모리소자는 다이나믹 랜덤 억세스 메모리용 셀 어레이임을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  3. 제 1 항에 있어서, 상기 각 억세스 트랜지스터의 제2 소오스/드레인영역상에는 커패시터의 스토리지전극들이 더 연결된 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  4. 제 3 항에 있어서, 상기 각 억세스 트랜지스터의 제2 소오스/드레인영역과 상기 커패시터의 스토리지전극은 동일한 물질로 형성된 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  5. 제 3 항에 있어서, 상기 각 억세스 트랜지스터의 제2 소오스/드레인영역과 상기 커패시터의 스토리지전극은 서로 다른 물질로 형성된 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  6. 제 1 항에 있어서, 상기 반도체기판은 절연물질로 매립된 복수개의 트랜치영역들이 형성되어 있으며, 상기 복수개의 비트라인은 이들 트랜치영역들 사이에 형성된 것임을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  7. 제 6 항에 있어서, 상기 각 비트라인은 실리사이드 물질로 된 것임을 특징으 로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  8. 제 1 항에 있어서, 상기 각 억세스 트랜지스터의 바디영역들은 단일의 증착공정후 패터닝되어 형성된 일체화된 몸체인 것임을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  9. 제 1 항에 있어서, 상기 각 억세스 트랜지스터의 바디영역들은 상기 각 워드라인에 의해 분리되어 있으며, 브릿지 형태로 서로 연결되어 일체화된 것임을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  10. 제 1 항에 있어서, 상기 각 워드라인의 측벽에는 상기 게이트절연막과 같은 성질의 절연막으로 둘러싸인 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  11. 제 1 항에 있어서, 상기 각 억세스 트랜지스터의 워드라인의 평면 형상은 일 방향이 개방된 사각 형상으로서, 이 사각 형상내에 상기 채널영역이 형성되는 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  12. 절연물질로 충전된 트랜치영역이 일정한 간격으로 배열된 반도체기판;
    상기 반도체기판의 트랜치영역 사이에서 평행하게 배열된 복수개의 비트라 인;
    상기 반도체기판의 트랜치영역상에서 상기 비트라인과 교차되는 방향을 따라 연장되며, 그 측벽 및 상부가 절연물질로 둘러싸인 복수개의 워드라인;
    상기 비트라인 및 워드라인이 교차하는 단위 메모리 셀영역에 형성되어 있으며, 상기 워드라인의 측벽 일부를 따라 게이트절연막을 개재하면서 상기 비트라인상에 수직으로 제1 소오스/드레인영역, 채널영역 및 제2 소오스/드레인영역을 포함하는 복수개의 수직형 억세스 트랜지스터; 및
    상기 비트라인 및 워드라인과 절연되며, 상기 워드라인 상부의 절연물질의 상측을 통하여 상기 워드라인에 의해 구분되는 상기 채널영역을 포함하는 인접한 바디영역들과 일체화된 통합 바디영역을 포함하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  13. 제 12 항에 있어서, 상기 각 억세스 트랜지스터의 제2 소오스/드레인영역상에는 커패시터의 스토리지전극들이 더 연결된 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  14. 제 12 항에 있어서, 상기 복수개의 비트라인은 각각 실리사이드 물질로 된 것임을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  15. 제 12 항에 있어서, 상기 각 워드라인의 측벽에는 열산화막이 형성되어 있으 며, 상기 워드라인 상부에는 실리콘나이트라이드막이 형성된 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  16. 절연물질로 충전된 트랜치영역이 일정한 간격으로 배열된 반도체기판;
    상기 반도체기판의 트랜치영역 사이에서 평행하게 배열된 복수개의 비트라인;
    상기 반도체기판의 트랜치영역상에서 상기 비트라인과 교차되는 방향을 따라 연장되며, 그 측벽이 절연물질로 둘러싸인 복수개의 워드라인;
    상기 비트라인 및 워드라인이 교차하는 단위 메모리 셀영역에 형성되어 있으며, 상기 워드라인의 측벽 일부를 따라 게이트절연막을 개재하면서 상기 비트라인상에 수직으로 제1 소오스/드레인영역, 채널영역 및 제2 소오스/드레인영역을 포함하는 복수개의 수직형 억세스 트랜지스터;
    상기 비트라인 및 워드라인과 절연되며, 상기 워드라인에 의해 구분되며 상기 채널영역을 포함하는 복수개의 바디영역; 및
    상기 인접한 바디영역들을 서로 전기적으로 연결시켜주는 연결부를 포함하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  17. 제 16 항에 있어서, 상기 각 억세스 트랜지스터의 제2 소오스/드레인영역상에는 커패시터의 스토리지전극들이 더 연결된 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  18. 제 16 항에 있어서, 상기 각 비트라인은 실리사이드 물질로 된 것임을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  19. 제 16 항에 있어서, 상기 각 워드라인의 상부에는 상기 억세스 트랜지스터의 제2 소오스/드레인영역을 한정하는 절연막과 동일한 절연막이 형성되어 있는 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자.
  20. 반도체기판의 표면 근방에 절연물질로 충전된 트랜치영역을 일정한 간격을 두고 형성하는 단계;
    상기 반도체기판의 트랜치영역 사이에서 비트라인을 형성한 후 상기 비트라인의 표면이 노출되도록 평탄화하는 단계;
    상기 평탄화된 반도체기판의 전면에 제1 절연층, 워드라인용 도전층 및 절연물질의 마스크층을 순차적으로 형성하는 단계;
    사진식각공정을 이용하여 그 상부에 상기 마스크층이 잔류하는 워드라인을 형성하는 단계;
    상기 노출된 워드라인의 측벽에 제2 절연층을 형성하는 단계;
    상기 비트라인과 교차하는 영역에서 상기 워드라인의 측벽에 인접하는 비트라인의 표면 일부를 노출시키는 단계;
    상기 노출된 비트라인상에 제1 소오스/드레인영역 물질층을 형성하는 단계;
    상기 제1 소오스/드레인영역을 포함하여 상기 반도체기판의 전면에, 상기 워드라인상의 마스크층상으로 일정한 높이로 유지되는 바디영역 물질층을 형성하는 단계;
    사진식각공정을 이용하여 상기 제1 소오스/드레인영역에 대응하도록 상기 바디영역 물질층의 일부를 식각하는 단계; 및
    상기 식각되어 노출된 바디영역 물질층상에 제2 소오스/드레인영역 물질층을 형성하는 단계를 포함하는 플로팅 바디효과를 제거한 반도체 메모리소자의 제조방법.
  21. 제 20 항에 있어서, 상기 제2 소오스/드레인영역 상에 커패시터의 스토리지전극 물질층을 더 형성하는 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자의 제조방법.
  22. 제 20 항에 있어서, 상기 워드라인의 측벽에 형성되는 제2 절연층은 열산화막이며, 상기 워드라인 상부에 형성되는 마스크층은 실리콘나이트라이드막인 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자의 제조방법.
  23. 제 20 항에 있어서, 상기 비트라인과 워드라인이 교차하는 부근에서 상기 워드라인의 평면 형상은 일 방향이 개방된 사각 형상이며, 이 사각 형상내에 상기 제1 및 제2 소오스/드레인영역이 형성되는 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자의 제조방법.
  24. 반도체기판의 표면 근방에 절연물질로 충전된 트랜치영역을 일정한 간격을 두고 형성하는 단계;
    상기 반도체기판의 트랜치영역 사이에서 비트라인을 형성한 후 상기 비트라인의 표면이 노출되도록 평탄화하는 단계;
    상기 평탄화된 반도체기판의 전면에 제1 절연층 및 워드라인용 도전층을 순차적으로 형성하는 단계;
    사진식각공정을 이용하여 워드라인을 형성하는 단계;
    상기 노출된 워드라인의 노출면상에 제2 절연층을 형성하는 단계;
    상기 비트라인과 교차하는 영역에서 상기 워드라인의 측벽에 인접하는 비트라인의 표면 일부를 노출시키는 단계;
    상기 노출된 비트라인상에 제1 소오스/드레인영역 물질층을 형성하는 단계;
    상기 제1 소오스/드레인영역을 포함하여 상기 반도체기판의 전면에 상기 워드라인 이상의 높이로 바디영역 물질층을 형성하는 단계;
    상기 워드라인의 표면이 노출되도록 상기 바디영역 물질층을 연마하여 표면을 평탄화하는 단계;
    표면이 평탄화된 상기 반도체기판의 전면에 제3 절연층을 형성하는 단계;
    사진식각공정을 이용하여 상기 제1 소오스/드레인영역에 대응하도록 상기 제3 절연층의 일부를 식각하는 단계;
    상기 식각된 제3 절연층을 식각마스크로 하여 상기 바디영역 물질층의 일부를 식각하는 단계; 및
    상기 노출된 바디영역 물질층상에 제2 소오스/드레인영역 물질층을 형성하는 단계를 포함하는 플로팅 바디효과를 제거한 반도체 메모리소자의 제조방법.
  25. 제 24 항에 있어서, 상기 제3 절연층의 일부를 식각하는 단계에서, 상기 비트라인 사이를 따라 연장되는 방향으로 상기 각 워드라인에 의해 분리된 각 바디영역 물질층을 노출시키는 콘택홀을 동시에 형성하는 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자의 제조방법.
  26. 제 25 항에 있어서, 상기 제2 소오스/드레인영역 물질층을 형성하는 단계에서, 상기 비트라인 사이를 따라 연장되는 방향으로 상기 각 워드라인에 의해 분리된 각 바디영역 물질층을 노출시키는 콘택홀 내에도 동시에 상기 제2 소오스/드레인영역 물질층과 동일한 물질층을 형성하는 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자의 제조방법.
  27. 제 26 항에 있어서, 상기 제2 소오스/드레인영역 물질층을 형성하는 단계에서, 상기 각 콘택홀을 통하여 상기 각 워드라인에 의해 분리된 상기 바디영역들을 연결시켜주는 연결부를 동시에 형성하는 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자의 제조방법.
  28. 제 24 항에 있어서, 상기 제2 소오스/드레인영역 상에 커패시터의 스토리지전극 물질층을 더 형성하는 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자의 제조방법.
  29. 제 24 항에 있어서, 상기 비트라인과 워드라인이 교차하는 부근에서 상기 워드라인의 평면 형상은 일 방향이 개방된 사각 형상이며, 이 사각 형상내에 상기 제1 및 제2 소오스/드레인영역이 형성되는 것을 특징으로 하는 플로팅 바디효과를 제거한 반도체 메모리소자의 제조방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3843785B2 (ja) * 2001-08-28 2006-11-08 日本電気株式会社 指紋認証装置
DE10306281B4 (de) * 2003-02-14 2007-02-15 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
US6964897B2 (en) * 2003-06-09 2005-11-15 International Business Machines Corporation SOI trench capacitor cell incorporating a low-leakage floating body array transistor
US7352631B2 (en) * 2005-02-18 2008-04-01 Freescale Semiconductor, Inc. Methods for programming a floating body nonvolatile memory
US7679118B2 (en) * 2005-06-13 2010-03-16 Micron Technology, Inc. Vertical transistor, memory cell, device, system and method of forming same
US7764549B2 (en) * 2005-06-20 2010-07-27 Sandisk 3D Llc Floating body memory cell system and method of manufacture
KR100660891B1 (ko) * 2005-11-18 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그제조방법
KR100685659B1 (ko) * 2006-01-26 2007-02-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI291218B (en) * 2006-03-10 2007-12-11 Promos Technologies Inc Vertical-type surrounding gate semiconductor device
KR100739532B1 (ko) 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
KR100772935B1 (ko) * 2006-08-07 2007-11-02 삼성전자주식회사 트랜지스터 및 그 제조 방법
JP5486152B2 (ja) * 2007-07-30 2014-05-07 スパンション エルエルシー 半導体装置およびその製造方法
JP5301126B2 (ja) 2007-08-21 2013-09-25 スパンション エルエルシー 半導体装置及びその製造方法
US7948008B2 (en) * 2007-10-26 2011-05-24 Micron Technology, Inc. Floating body field-effect transistors, and methods of forming floating body field-effect transistors
US8420460B2 (en) * 2008-03-26 2013-04-16 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US7964467B2 (en) * 2008-03-26 2011-06-21 International Business Machines Corporation Method, structure and design structure for customizing history effects of soi circuits
US8410554B2 (en) * 2008-03-26 2013-04-02 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
TW201017771A (en) * 2008-10-29 2010-05-01 Nanya Technology Corp Vertical transistor and fabricating method thereof and vertical transistor array
US8236652B2 (en) 2009-11-30 2012-08-07 Hynix Semiconductor Inc. Semiconductor device with buried bit lines and method for fabricating the same
US20120080725A1 (en) * 2010-09-30 2012-04-05 Seagate Technology Llc Vertical transistor memory array
KR20130075348A (ko) 2011-12-27 2013-07-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
CN111354739A (zh) * 2018-12-21 2020-06-30 芯恩（青岛）集成电路有限公司 一种三维有结半导体存储器件及其制造方法
US11205651B2 (en) * 2020-02-24 2021-12-21 Nanya Technology Corporation Memory structure and method for manufacturing the same
CN116367539B (zh) * 2023-04-20 2024-01-19 北京超弦存储器研究院 半导体器件、存储器及其制备方法、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529573A (ja) * 1991-07-24 1993-02-05 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR940006679A (ko) * 1992-09-26 1994-04-25 이장무 NC(Numerical control) 절삭시스템 이상진단을 위한 공구파괴 모니터링 방법
KR0155840B1 (ko) * 1995-06-30 1998-10-15 김광호 모스 트랜지스터 및 그 제조방법
KR20000005862A (ko) * 1998-06-11 2000-01-25 칼 하인쯔 호르닝어 반도체칩제조를위한워드라인측벽에인접하여형성되는수직형소자및그제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
DE19519159C2 (de) * 1995-05-24 1998-07-09 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
JPH1079482A (ja) * 1996-08-09 1998-03-24 Rai Hai 超高密度集積回路
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
TW331032B (en) * 1997-07-24 1998-05-01 Vanguard Int Semiconduct Corp The DRAM structure and its producing method
JP2991175B2 (ja) 1997-11-10 1999-12-20 株式会社村田製作所 積層コンデンサ
DE59814170D1 (de) * 1997-12-17 2008-04-03 Qimonda Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19811882A1 (de) * 1998-03-18 1999-09-23 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19911148C1 (de) * 1999-03-12 2000-05-18 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6424001B1 (en) * 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529573A (ja) * 1991-07-24 1993-02-05 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR940006679A (ko) * 1992-09-26 1994-04-25 이장무 NC(Numerical control) 절삭시스템 이상진단을 위한 공구파괴 모니터링 방법
KR0155840B1 (ko) * 1995-06-30 1998-10-15 김광호 모스 트랜지스터 및 그 제조방법
KR20000005862A (ko) * 1998-06-11 2000-01-25 칼 하인쯔 호르닝어 반도체칩제조를위한워드라인측벽에인접하여형성되는수직형소자및그제조방법

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