-
Hintergrund der Erfindung
-
1. Gebiet der Erfindung
-
Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere einen Zellenarray bzw. eine Zellenanordnung, bei welchen Daten in einen dynamischen Halbleiterspeicher mit wahlfreien Zugriff (DRAM) gespeichert werden. Genauer gesagt betrifft die vorliegende Erfindung eine Halbleiterspeichervorrichtung, die eine Speicherzelle mit einem vertikalen Transistor aufweist, und ein Herstellungsverfahren dafür.
-
2. Beschreibung des Stands der Technik
-
Aus der
DE 199 11 148 C1 und aus der
DE 195 19 159 A1 ist jeweils eine DRAM-Zellenanordnung bekannt, bei der jede Speicherzelle einen vertikalen Auswahltransistor aufweist. Die Kanalbereiche der Auswahltransistoren sind über das Substrat miteinander verbunden. Jedoch weist die DRAM-Zellenanordnung den Nachteil auf, dass die Bitleitungen neben den vertikalen Auswahltransistoren angeordnet werden muss, damit die Kanalbereiche aus dem Substrat hergestellt werden können.
-
Aus der
EP 0 924 766 A2 und aus der
JP 11-054728 A ist jeweils eine DRAM-Zellenanordnung bekannt, bei der die Source/Drain-Bereiche und ein Kanalbereich der Auswahltransistoren vertikal auf einer Bitleitung angeordnet sind. Jedoch sind die Kanalbereiche voneinander isoliert und weisen daher das Problem eines Floating-Body-Effektes auf.
-
Aus der
DE 198 11 882 A1 und aus der
JP 10-079482 A sind DRAM-Zellenanordnungen bekannt, bei denen die Bitleitungen oberhalb der Auswahltransistoren angeordnet sind.
-
Aus der
US 5,698,869 A ist ein DRAM mit vergrabenen Bitleitungen und vertikal darauf ausgebildeten Kanalbereichen der Zugriffstransistoren bekannt, wobei sich die Kanalbereiche zudem über die Wortleitungen erstrecken.
-
Mit der fortschreitenden Integrationsdichte der Vorrichtungen und sinkender Betriebsspannungen, hat der Silizium-Body-Effekt, welcher der bestimmende Faktor für die Zuverlässigkeit von Halbleiterspeichervorrichtungen ist, an Bedeutung bei der Steuerung der Einschaltspannung (threshold voltage) der Vorrichtungen gewonnen. Zahlreiche Verfahren zum Erhöhen der Integrationsdichte von Halbleiterspeichervorrichtungen sind untersucht worden. Insbesondere Verfahren, die einen vertikalen Transistor verwenden, sind zum Verringern der Fläche einer Zelleneinheit untersucht worden.
-
1 zeigt eine perspektivische Ansicht einiger Speicherzellen einer herkömmlichen Halbleiterspeichervorrichtung, die einen vertikalen Transistor verwendet.
2 zeigt eine Draufsicht von
1.
1 und
2 entsprechen den
2 bzw.
3, die dem
U.S. Patent US 6,072,209 A beigefügt sind.
-
1 und 2 zeigen zwei vergrabene Bitleitungen 202 und 204, ein Paar von Wortleitungen 206 und 207, eine andere Wortleitung 208 und vier Speicherzellen 112a, 112b, 112c und 112d auf einem Halbleitersubstrat 210. Jede der Bitleitungen 202 und 204 wird durch Isolationsgräben 220, 221 und 222 definiert bzw. bestimmt, die mit einem Isolationsmaterial wie Silizionoxid 224 aufgefüllt sind. Ein vertikaler Transistor 130 ist in jeder Speicherzelle ausgebildet.
-
Jeder vertikale Transistor 130, der eine Gate-Isolationsschicht 218 kontaktiert, die an der Seitenwand einer Wortleitung 206, 207 und 208 ausgebildet ist, enthält einen ersten Source/Drain-Bereich 212, einen Body-Bereich 214, der einen Kanalbereich enthält, und einen zweiten Source/Drain-Bereich 216, welche vertikal auf dem Halbleitersubstrat 210 ausgebildet sind. Der erste Source/Drain-Bereich 212 dient als Bitleitung. Eine Speicherelektrode 132 eines Kondensators ist auf dem zweiten Source/Drain-Bereich 216 ausgebildet. Bei einem derartigen Aufbau schwebt (float) der Body-Bereich 214, der den Kanalbereich jeder Speicherzelle enthält, vollständig und ist von den Body-Bereichen der anderen Transistoren 130 durch die Wortleitungen 206, 207 und 208 getrennt.
-
Bei einem derartigen Aufbau gemäß dem Stand der Technik sind die in den Speicherzellen gespeicherten Daten sehr empfindlich gegenüber externen Störeinflüssen, wie externem Rauschen. Im allgemeinen wird ein MOS-Transistor durch einen Kanalbereich, welcher in der Nähe der Oberfläche des Body-Bereichs ausgebildet ist, mittels einer an die Gate-Elektrode angelegten Spannung geschaltet. Wenn der Body-Bereich des MOS-Transitors einem externen Versorgungsspannungsrauschen, was aufgrund einer Vielzahl von Gründen auftreten kann, ausgesetzt ist, verändert sich die Ladung des Body-Bereichs des Transistors. Im Stand der Technik schweben (float) die Body-Bereiche und sind voneinander getrennt, so dass die Ladung jedes Transistors nicht gleichmäßig ist. Dementsprechend verändert sich die Einschaltspannung jedes MOS-Transitors, wenn die Ladung des Body-Bereichs jedes Transistors sich aufgrund von externem Rauschen verändert. Folglich können Betriebsfehler auftreten, wodurch die Zuverlässigkeit der Speichervorrichtung verringert ist.
-
Kurzfassung der Erfindung
-
Um dieses Problem zu lösen, besteht eine erste Aufgabe der vorliegenden Erfindung darin, eine Halbleiterspeichervorrichtung zu schaffen, bei der der Floating-Body-Effekt eliminiert ist, und welche eine verbesserte Unempfindlichkeit gegenüber externem Rauschen aufweist, sowie ein Herstellungsverfahren für diese Halbleiterspeichervorrichtung zu schaffen.
-
Es ist eine zweite Aufgabe der vorliegenden Erfindung eine Halbleiterspeichervorrichtung zu schaffen, bei der der Floating-Body-Effekt eliminiert ist, und bei welcher eine Speicherzelle einen Oberflächenbereich aufweist, der zu 4F2 minimiert ist, und ein Herstellungsverfahren für diese Halbleiterspeichervorrichtung zu schaffen.
-
Um die voranstehend erwähnten Aufgaben der Erfindung zu lösen, wird demgemäß eine Halbleiterspeichervorrichtung geschaffen, die keinen Floating-Body-Effekt aufweist. Die Speichervorrichtung enthält ein Halbleitersubstrat. Eine Vielzahl von Bitleitungen sind in dem Halbleitersubstrat so vergraben, dass die Oberflächen der Bitleitungen an die Oberfläche des Halbleitersubstrats angrenzt. Die Bitleitungen sind parallel zueinander angeordnet. Eine Vielzahl von Wortleitungen sind auf dem Halbleitersubstrat so ausgebildet, dass die Wortleitungen quer zu den Bitleitungen verlaufen, und sind von den Bitleitungen isoliert. Eine Vielzahl von vertikalen Zugriffstransistoren sind bei den einzelnen Speicherzellen ausgebildet, bei denen die Wortleitungen und die Bitleitungen sich schneiden. Jeder vertikale Zugriffstransistor enthält einen ersten Source/Drain-Bereich, einen Kanalbereich und einen zweiten Source/Drain-Bereich, welche vertikal auf einer Bitleitung ausgebildet sind. Der vertikale Zugriffstransistor kontaktiert die Gate-Isolationsschicht, die auf einem Teil der Seitenwand einer Wortleitung ausgebildet ist. Body-Bereiche, die die Kanalbereiche der Zugriffstransistoren enthalten, sind miteinander verbunden, um einen einzigen integrierten Bereich auszubilden.
-
Vorzugsweise ist eine Halbleiterspeichervorrichtung eine Zellenanordnung für einen dynamische Halbleiterspeicher mit wahlfreien Zugriff (DRAM), und eine Speicherelektrode eines Kondensators ist auf dem zweiten Source/Drain-Bereich jedes Zugriffstransistors ausgebildet. Die Body-Bereiche der Zugriffstransistoren können durch ein einziges Abscheidungsverfahren und Maskierungsverfahren ausgebildet sein, um so einen einzigen integrierten Body-Bereich ausbilden. Alternativ können die Body-Bereiche der Zugriffstransistoren voneinander durch Wortleitungen isoliert werden, aber miteinander durch brückenartige Verbinder verbunden werden, so dass sie integriert sind. Eine Isolationsschicht mit der gleichen Dicke wie die Gate-Isolationsschicht ist auf der Seitenwand jeder Wortleitung ausgebildet. Vorzugsweise weist die Wortleitung, an welcher jeder Zugriffstransistor ausgebildet ist, eine vierseitige Form auf, wobei, in einer Draufsicht, eine Seite offen ist, und der Kanalbereich des Zugriffstransistors ist innerhalb der vierseitigen Form ausgebildet.
-
Um bei einer ersten Ausführungsform die vorhergehend erwähnten Aufgaben der Erfindung zu lösen, wird eine Halbleitervorrichtung geschaffen, die ein Halbleitersubstrat enthält, auf welchen Grabenbereiche, die mit einem Isolationsmaterial gefüllt sind, in vorbestimmten Intervallen bzw. Abständen angeordnet sind. Eine Vielzahl von Bitleitungen sind parallel zueinander zwischen den Grabenbereichen auf dem Halbleitersubstrat angeordnet. Eine Vielzahl von Wortleitungen erstrecken sich auf den Grabenbereichen des Halbleitersubstrats derart, dass sich die Wortleitungen die Bitleitungen kreuzen. Die Seitenwand und die obere Oberfläche jeder Wortleitung sind durch ein Isolationsmaterial bedeckt. Eine Vielzahl von vertikalen Zugriffstransistoren sind an den einzelnen Speicherzellen ausgebildet, wo sich die Wortleitungen und die Bitleitungen sich schneiden. Jeder vertikale Zugriffstransistor enthält einen ersten Source/Drain-Bereich, einen Kanalbereich und einen zweiten Source/Drain-Bereich, welche vertikal auf einer Bitleitung ausgebildet sind. Der vertikale Transistor kontaktiert eine Gate-Isolationsschicht, die auf einem Teil der Seitenwand der Wortleitung ausgebildet ist. Ein gemeinsamer Body-Bereich enthält Body-Bereiche, welche von den Bitleitungen und den Wortleitungen isoliert sind. Benachbarte Body-Bereiche, die Kanalbereiche enthalten, sind durch die Wortleitungen isoliert, werden jedoch durch die obere Oberfläche des Isolationsmaterials auf den Wortleitungen integriert.
-
Bei einer zweiten Ausführungsform wird eine Halbleiterspeichervorrichtung mit einem Halbleitersubstrat, auf welchem Grabenbereiche, welche mit einem Isolationsmaterial gefüllt sind, in vorbestimmten Abständen angeordnet sind, vorgesehen. Eine Vielzahl von Bitleitungen sind parallel zueinander zwischen den Grabenbereichen auf dem Halbleitersubstrat angeordnet. Eine Vielzahl von Wortleitungen erstreckt sich auf den Grabenbereichen des Halbleitersubstrats derart, dass die Wortleitungen die Bitleitungen kreuzen. Die Seitenwand jeder Wortleitung wird von einem Isolationsmaterial bedeckt. Eine Vielzahl von vertikalen Transistoren sind an den einzelnen Speicherzellen ausgebildet, wo die Bitleitungen und die Wortleitungen sich schneiden. Jeder vertikale Zugriffstransistor enthält einen ersten Source/Drain-Bereich, einen Kanalbereich und einen zweiten Source/Drain-Bereich, welche vertikal auf der Bitleitung ausgebildet sind. Der vertikale Zugriffstransistor kontaktiert eine Gate-Isolationsschicht, die auf einem Teil der Seitenwand einer Wortleitung ausgebildet ist. Eine Vielzahl von Body-Bereichen sind von den Bitleitungen und Wortleitungen isoliert ausgebildet und durch Wortleitungen voneinander isoliert. Jeder Body-Bereich enthält einen Kanalbereich. Ein Verbinder ist zum elektrischen Verbinden benachbarter bzw. angrenzender Body-Bereiche ausgebildet.
-
Um bei der ersten Ausführungsform die vorhergehend genannten Aufgaben der Erfindung zu lösen, wird ein Herstellungsverfahren für eine Halbleiterspeichervorrichtung vorgesehen. Das Verfahren enthält den Schritt eines Ausformen von Grabenbereichen, die mit einem Isolationsmaterial angefüllt sind, in vorbestimmten Abständen. Die Grabenbereiche sind in einem Halbleitersubstrat derart vergraben, dass sie an die Oberfläche des Halbleitersubstrats angrenzend sind. Eine Bitleitung ist zwischen den benachbarten Grabenbereichen in dem Halbleitersubstrat ausgebildet und die Oberfläche des Halbleitersubstrats wird zum Freilegen der Oberfläche der Bitleitung planarisiert. Eine erste Isolationsschicht, eine Leitungsschicht für eine Wortleitung und eine Maskenschicht für ein Isolationsmaterial werden sequentiell auf der gesamten Oberfläche des planarisierten Halbleitersubstrat ausgebildet. Eine Wortleitung, die eine Maskenschicht aufweist, wird auf der oberen Oberfläche mit Hilfe von Photolithographie ausgebildet. Eine zweite Isolationsschicht wird auf der Seitenwand der freigelegten Wortleitung ausgebildet. Ein Teil der Oberfläche der Bitleitung, die an die Seitenwand der Wortleitung angrenzt, wird an einem Abschnitt freigelegt, an welchem die Wortleitung und die Bitleitung sich schneiden. Eine erste Source/Drain-Bereichs-Materialschicht wird auf der freigelegten Bitleitung ausgebildet. Eine Body-Bereichs-Materialschicht wird auf der gesamten Oberfläche des Halbleitersubstrats einschließlich der Materialschicht des ersten Source/Drain-Bereichs derart ausgebilet, dass die Body-Bereichs-Materialschicht eine vorbestimmte Höhe von der Maskenschicht auf der Wortleitung aufweist. Ein Teil der Body-Bereichs-Materialschicht wird unter Verwendung von Photolithographie derart geätzt, dass die Body-Bereichs-Materialschicht der ersten Source/Drain-Bereichs-Materialschicht entspricht. Eine zweite Source/Drain-Bereichs-Materialschicht wird auf der geätzten und freigelegten Body-Bereichs-Materialschicht ausgebildet.
-
Bei der zweiten Ausführungsform wird ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung vorgesehen. Das Verfahren enthält den Schritt eines Ausbildens von mit einem Isolationsmaterial aufgefüllten Grabenbereichen in vorbestimmten Abständen. Die Grabenbereiche sind in einem Halbleitersubstrat derart vergraben, dass sie an die Oberfläche des Halbleitersubstrats angrenzen. Eine Bitleitung wird zwischen benachbarten Grabenbereichen in dem Halbleitersubstrat ausgebildet, und die Oberfläche des Halbleitersubstrats zum Freilegen der Oberfläche der Bitleitung planarisiert. Eine erste Isolationsschicht und eine Leitungsschicht für eine Wortleitung werden sequentiell auf der gesamten Oberfläche des planarisierten Halbleitersubstrats ausgebildet. Eine Wortleitung wird mit Hilfe von Photolithographie ausgebildet. Eine zweite Isolationsschicht wird auf der freigelegten Wortleitung ausgebildet. Ein Teil der Oberfläche der Bitleitung, der zu der Seitenwand der Wortleitung benachbart ist, wird an einem Abschnitt freigelegt, an welchem die Wortleitung und die Bitleitung sich schneiden. Eine erste Source/Drain-Bereichs-Materialschicht wird auf der freigelegten Bitleitung ausgebildet. Eine Body-Bereichs-Materialschicht wird auf der gesamten Oberfläche des Halbleitersubstrats einschließlich der ersten Source/Drain-Bereichs-Materialschicht ausgebildet, so dass die Body-Bereichs-Materialschicht höher als die Wortleitung ist. Die Body-Bereichs-Materialschicht wird solange poliert, bis die Oberfläche der Wortleitung zum Planarisieren der Oberfläche des Halbleitersubstrats freigelegt ist. Eine dritte Isolationsschicht wird auf der gesamten Oberfläche des planarisierten Halbleitersubstrats ausgebildet. Ein Teil der dritten Isolationsschicht wird mit Hilfe von Photolithographie derart geätzt, dass die dritte Isolationsschicht der ersten Source/Drain-Bereichs-Materialschicht entspricht. Ein Teil der Body-Bereichs-Materialschicht wird unter Verwendung der geätzten dritten Isolationsschicht als eine Ätzmaske geätzt. Eine zweite Source/Drain-Bereichs-Materialschicht wird auf der freigelegten Body-Bereichs-Materialschicht ausgebildet.
-
Gemäß der vorliegenden Erfindung schweben (float) die Body-Bereiche des Transistors in einer einzelnen Speicherzelle nicht, sondern sind zu einem Bereich integriert, so dass ein in jede Speicherzelle eindringendes Rauschen bei der Speichervorrichtung leicht eliminiert werden kann. Folglich kann die Ladung eines Body-Bereichs jedes Transistors konstant aufrechterhalten werden, ohne von einem Rauschen beeinflußt zu sein, so dass eine Fehlfunktion des Transistors verhindert werden kann. Außerdem wird die Gateelektrode des vertikalen Transistors so ausgebildet, dass sie einen vierseitigen Querschnitt aufweist, deren eine Seite offen ist, so dass es einfach ist, eine Speicherzelle mit einer Fläche von 4F2 zu realisieren.
-
Kurze Beschreibung der Zeichnungen
-
Die oben erwähnten Vorteile der vorliegenden Erfindung werden durch eine detaillierte Beschreibung ihrer bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen besser ersichtlich.
-
Es zeigen:
-
1 eine perspektivische Ansicht von einigen Speicherzellen einer herkömmlichen Halbleiterspeichervorrichtung nach dem Stand der Technik, die einen vertikalen Transistor verwendet;
-
2 eine Draufsicht von 1;
-
3 eine Ansicht von einem Teil einer Speicherzellenanordnung gemäß der vorliegenden Erfindung;
-
4 bis 15 Querschnittansichten entlang der Linie A-A' in 3 zum Erläutern eines Herstellungsverfahrens einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
-
16 eine Querschnittansicht entlang der Linie B-B' in 3 der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform;
-
17 eine Querschnittansicht entlang der Linie C-C' in 3 der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform;
-
18 eine Querschnittansicht entlang der Linie D-D' in 3 der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform;
-
19 bis 23 Querschnittansichten entlang der Linie A-A' in 3 zum Erläutern eines Herstellungsverfahrens für eine Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung; und
-
24 eine Querschnittansicht entlang der Linie D-D' in 3 der Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform.
-
Detaillierte Beschreibung der vorliegenden Erfindung
-
Im Folgenden werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen im Detail beschrieben. In den Zeichnungen sind die Abbildungen von Teilen und Bereichen aus Gründen der Übersichtlichkeit und Klarheit vergrößert und nicht maßstabsgetreu dargestellt und gleiche Bezugszeichen bezeichnen gleiche Teile oder Bereiche. Ferner ist unter „eine Schicht ist auf einer anderen Schicht oder einem Substrat” in der Beschreibung zu verstehen, dass die Schicht entweder direkt auf einer anderen Schicht angeordnet sein kann oder dass dazwischen ein Halbleitersubstrat bzw. eine Zwischenschicht vorhanden ist.
-
3 zeigt eine Ansicht eines Teils einer Speicherzellenanordnung gemäß der vorliegenden Erfindung. Gemäß 3 ist eine Vielzahl an Bitleitungen 20 parallel in vorbestimmten Abständen in den vertikalen Richtungen der Zeichenebene angeordnet. Eine Vielzahl von Wortleitungen 24a sind in vorbestimmten Abständen in der horizontalen Richtung der Zeichnungsebene angeordnet. 3 zeigt vier Speicherzellen, und jede der Speicherzellen ist eine 4F2 Speicherzelle. In jeder Speicherzelle bezeichnen „L1” und „L2” jeweils 2F (F bezeichnet ein Mindestmerkmal bzw. Minimalabmessung gemäß einer Entwurfsregel). Bei jeder Speicherzelle ist ein vertikaler Transistor an der Schnittstelle zwischen der Bitleitung 20 und der Wortleitung 24a ausgebildet. Bei dieser Ausführungsform und in dieser Beschreibung, ist die Form der Wortleitung 24a an der Schnittstelle in einer Draufsicht eine viereckige Form, welche auf einer Seite offen ist. Ein vertikaler Transistor ist innerhalb dieses Vierecks ausgebildet.
-
4 bis 15 sind Querschnittansichten entlang der Linie A-A' in 3 zur Erläuterung eines Herstellungsverfahren für eine Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Ein Grabenbereich 12 wird als Isolationsbereich auf einem Halbleitersubstrat 10 aus Silizium ausgebildet. Ein Grabenbereich 12 wird durch ein typisches Ausbildungsverfahren als ein Stapel aus einer Oxidschicht und einer Nitridschicht ausgebildet, wobei ein Graben durch ein selektives Ätzen des Halbleitersubstrats 10 unter Verwendung von Photolithographie ausgebildet wird und der Graben mit einem Isolationsmaterial aufgefüllt wird. Anschließend wird eine dünne Pufferoxidschicht (buffer oxide layer) 16, die zur Ionenimplantation notwendig ist, auf der freigelegten Oberfläche des Halbleitersubstrats 10 zwischen den Grabenbereichen 12 ausgebildet. Als nächstes werden Störstellen eines zu den Leitungstyp des Halbleitersubstrats 10 unterschiedlichen Leitungstyps in dem Halbleitersubstrat 10 mit Hilfe eines Ionenimplantationsverfahren eingebracht, wodurch ein Störstellenübergangsschichtbereich 14 eines n-Typs oder eines p-Typs, d. h. einem Leitungstyp, der unterschiedlich zu dem Leitungstyp des Halbleitersubstrats 10 ist, ausgebildet wird.
-
Gemäß 5 wird als nächstes die Pufferoxidschicht 16 entfernt. Anschließend wird eine Silicidbildung-Materialschicht 18 aus Titan oder Kobalt auf der gesamten Oberfläche des Halbleitersubstrats 10 abgeschieden und anschließend bei einer Temperatur von 500–850°C ausgeglüht, obgleich die Ausglühungstemperatur von dem Silicidbildungsmaterial abhängt, wodurch eine Silicidschicht mit einem niedrigen Widerstand ausgebildet wird, die eine Dicke von ungefähr 50 nm aufweist, so dass die Silicidschicht das Halbleitersubstrat 10 aus Silizium kontaktiert, wie in 6 gezeigt. Diese Silicidschicht bildet eine Bitleitung 20.
-
Gemäß 6 wird, nachdem die gesamte Oberfläche des Halbleitersubstrats 10 durch ein chemisch-mechanisches Polieren (CMP-Verfahren) planarisiert worden ist, eine erste Isolationsschicht 20 aus Siliziumdioxid auf der gesamten Oberfläche des Halbleitersubstrats 10 abgeschieden. Wie in 7 und 8 gezeigt, wird anschließend eine Polysiliziumschicht 24 und eine Siliziumnitridschicht 26 sequentiell auf der ersten Isolationsschicht 22 ausgebildet, und dann ein Ätzmaskenmuster 28, das Wortleitungen bestimmt, ausgebildet.
-
Gemäß 9 wird die Siliziumnitiridschicht 26 und die Polysiliziumschicht 24 unter Verwendung des Ätzmaskenmusters 28 als eine Ätzmaske anisotrop geätzt, wodurch ein Muster für Wortleitung 24a ausgebildet wird, auf welchem die Siliziumnitiridschicht 26 zum Ausbilden von Maskenschichten 26a verbleibt. Als nächstes wird eine zweite Isolationsschicht 30 aus einer thermischen Oxidschicht auf der Seitenwand der Wortleitung 24a durch thermische Oxidation ausgebildet. Hierbei wird die zweite Isolationsschicht 30 dünn auf der Seitenwand der Maskenschicht 26a ausgebildet.
-
Gemäß 10 wird die auf der Bitleitung 20 übriggebliebene erste Isolationsschicht 22 durch ein umfassendes Ätzen oder einem photolithographischen Verfahren entfernt, wodurch die Bitleitung 20 freigelegt wird. Hierbei kann abhängig von dem Ätzverfahren ein erstes Isolationsschichtmuster 22a auf dem Grabenbereich 12 außerhalb der Wortleitung 24a übrig bleiben oder entfernt werden.
-
Gemäß 11 wird ein erster Source/Drain-Bereich 32, der z. B. aus Polysilizium besteht, selektiv nur auf der freigelegten Bitleitung 20 ausgebildet. Als nächstes wird eine Polysiliziumschicht 34 auf der gesamten Oberfläche des Halbleitersubstrats 10 ausgebildet. Hierbei wird der erste Source/Drain-Bereich 32 so ausgebildet, dass er eine Höhe aufweist, die ausreicht, dass der erste Source/Drain-Bereich 32 zumindest ein Teil der Wortleitung 24a überlappt bzw. abdeckt und einen Transistor ausbildet. Gemäß 12 wird die Oberfläche der Polysiliziumschicht 34 durch ein Rückätzen oder durch ein CMP-Verfahren so planarisiert, dass die Polysiliziumschicht 34 eine vorbestimmte Dicke von der Oberfläche der Maskenschicht 26a auf der Wortschicht 24a aufweist, z. B. eine Dicke von ungefähr 50–100 nm. Als nächstes wird ein Ätzmaskenmuster 36 als Photolack ausgebildet. Wie der Draufsicht der 3 entnommen werden kann, wird das Ätzmaskenmuster 36 ausgebildet, um den vertikalen Transistor jeder Speicherzelle zu definieren.
-
Gemäß 13 wird die Polysiliziumschicht 34 bis zu einer vorbestimmten Tiefe unter Verwendung des Ätzmaskenmusters 36 als eine Ätzmaske geätzt, wodurch ein Polysiliziumschichtmuster 34a ausgebildet wird. Hierbei wird ein Abschnitt, an dem ein vertikaler Transistor ausgebildet werden wird, so geätzt, dass der Abschnitt niedriger ist als die obere Oberfläche der Wortleitung 24a. Anschließend wird das Ätzmaskenmuster 36 durch ein herkömmliches Verfahren entfernt. Das Polysiliziumschichtmuster 34a, das auf dem ersten Source/Drain-Bereich 32 übrig bleibt, bildet einen Body-Bereich, der einen Kanalbereich des vertikalen Transistors enthält. Das Polysiliziumschichtmuster 34a wird ein einziger integrierter Body-Bereich, der über das Halbleitersubstrat 10 verbunden ist. 16 zeigt eine Querschnittansicht entlang der Linie B-B' in 3 von der Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform. 17 zeigt eine Querschnittansicht entlang der Linie C-C' in 3. 18 zeigt eine Querschnittansicht entlang der Linie D-D' in 3. 16 bis 18 zeigen deutlich, dass der Body-Bereich einschließlich des Kanalbereichs jedes Vertikaltransistors sich über das Halbleitersubstrat 10 erstreckt, wodurch ein einziger integrierten Body-Bereich ausgebildet wird.
-
Gemäß 14 wird ein zweiter Source/Drain-Bereich 38a und eine Speicherelektrode 38 für einen Kondensator auf dem Polysiliziumschichtmuster 34a, welches in 13 zum Ausbilden eines Vertikaltransistors durch ein typisches Abscheidungs- und Photolithographieverfahren geätzt worden ist, selektiv ausgebildet. Der zweite Source/Drain-Bereich 38a kann auf einer Silicidschicht ausgebildet sein und die Speicherelektrode 38 kann aus Polysilizium ausgebildet sein. Jedoch ist die vorliegende Erfindung nicht auf diese Ausführungsform beschränkt. Der zweite Source/Drain-Bereich 38a und die Speicherelektrode 38 können aus der gleichen Materialschicht oder unterschiedlichen Materialschichten ausgebildet sein und können in einem einzigen Verfahren oder in getrennten Verfahren ausgebildet sein. Als nächstes wird eine dielektrische Schicht 40 des Kondensators auf der gesamten Oberfläche des Halbleitersubstrat 10 ausgebildet, auf welchem die Speicherelektrode 38 ausgebildet wird. Wie in 15 gezeigt, wird dann eine Plattenelektrodenschicht 42 des Kondensators ausgebildet. Anschließend werden typische Speicherzellenseparations- und Passivierungsverfahren durchgeführt, um die Herstellung einer Halbleiterspeichervorrichtung zu vervollständigen.
-
19 bis 23 sind Querschnittansichten entlang der Linie A-A' in 3 zur Erläuterung eines Herstellungsverfahrens für eine Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. 24 ist eine Querschnittansicht entlang der Linie D-D in 3 von der Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform. Die zweite Ausführungsform, bei welcher Body-Bereiche der Speicherzellen des dynamischen Speichers mit wahlfreien Zugriff (d. h. DRAM-Speicherzellen), die durch Wortleitungen isoliert sind, miteinander durch brückenförmige Verbinder 38d so verbunden werden, dass sie zu einem Bereich integriert sind, enthält die gleichen Schritte wie in 4 bis 7, die bei der ersten Ausführungsform beschrieben worden sind. Somit wird eine Beschreibung dieser Schritte weggelassen.
-
Gemäß 19 wird ein Ätzmaskenmuster 28 aus Photolack auf der Polysiliziumschicht 24 in 7 zum Definieren einer Wortleitung ausgebildet.
-
Gemäß 20 wird die Polysiliziumschicht 24 unter Verwendung des Ätzmaskenmusters 28 als eine Ätzmaske anisotrop geätzt, wodurch ein Muster für eine Wortleitung 24b ausgebildet wird. Als nächstes wird das Ätzmaskenmuster 28 entfernt und eine thermische Oxidation durchgeführt, wodurch eine zweite Isolationsschicht 30b aus einer thermischen Oxidationsschicht auf der Seitenwand und der oberen Oberfläche des Wortleitungsmusters 24b ausgebildet wird. Anschließend wird die erste Isolationsschicht 22 geätzt und durch ein umfassendes Ätzen oder Photolithographie von der Bitleitung 20 entfernt, wodurch die Bitleitung 20 freigelegt wird. Wie bei der ersten Ausführungsform wird hierbei ein erstes Isolationsschichtmuster 22b abhängig von den Ätzverfahren übrig bleiben oder von dem Grabenbereich 12 außerhalb der Wortleitung 24b entfernt.
-
Gemäß 21 wird ein erster Source/Drain-Bereich 32b aus Polysilizium oder einer Silicidschicht selektiv nur auch der freigelegten Bitleitung 20 ausgebildet. Als nächstes wird eine Polysiliziumschicht 34 auch der gesamten Oberfläche des Halbleitersubstrats 10 dick ausgebildet. Wie zuvor beschrieben, wird hierbei ein erster Source/Drain-Bereich 32b so ausgebildet, dass seine Höhe für den ersten Source/Drain-Bereich 32b ausreicht, um mit zumindest einem Teil der Wortleitung 24b zum Bilden eines Transistors zu überlappen bzw. abzudecken. Anschließend wird die Polysiliziumschicht 34 durch ein Rückätzen oder durch ein CMP-Verfahren geätzt, bis die Oberfläche der Wortleitung 24b freigelegt ist, und dann die Oberfläche des Halbleitersubstrats 10 planarisiert. Hierbei werden benachbarte Polysiliziumschichten 34 durch die Wortleitung 24b voneinander isoliert. Als nächstes wird ein Muster einer dritten Isolationsschicht 36b auf einer Oxidschicht oder einer Nitiridschicht ausgebildet, welche eine Ätzselektivität im Bezug auf die Polysiliziumschicht 34 und die zweite Isolationsschicht 30b aufweist. Wie aus der Draufsicht in 3 abgeleitet werden kann, wird das Muster einer dritten Isolationsschicht 36b ausgebildet, um den vertikalen Transistor jeder Speicherzelle zu definieren. Wie in 3 und 24 gezeigt, wird zusätzlich, da benachbarte Polysiliziumschichten 34 durch die Wortleitung 24b voneinander isoliert sind, ein Muster einer Kontaktöffnung 38c in 24 zusammen mit dem Muster der dritten Isolationsschicht 36b ausgebildet, um die Polysiliziumschichten 34 in den anschließenden Schritten zu verbinden. Es wird bevorzugt, dass zumindest ein Muster der Kontaktöffnung 38b in jeder Polysiliziumschicht 34 quer über die Streifenfläche zwischen den Bitleitungen 20 ausgebildet wird.
-
Gemäß 22 wird die Polysiliziumschicht 34 bis zu einer vorbestimmten Tiefe unter Verwendung des Musters der dritten Isolationsschicht 36b als eine Ätzmaske naß oder trocken geätzt, wodurch ein Polysiliziumschichtmuster 34b ausgebildet wird. Hierbei wird ein Abschnitt, an dem ein vertikaler Transistor ausbildet wird, tiefer als die Wortleitung 24b geätzt. Obwohl die Polysiliziumschicht 34 unterhalb des Muster der Kontaktöffnung 38c (wie in 24 gezeigt), die quer zu der Streifenfläche ausgebildet ist, auch geätzt wird, macht dies nichts bzw. bleibt das ohne Einfluß. Anschließend wird ein zweiter Source/Drain-Bereich 38b und eine Speicherelektrode 38 eines Kondensators auf dem Polisiliziumschichtmuster 34 selektiv ausgebildet, auf welchem ein vertikaler Transistor durch ein typisches Abscheidungs- und Photolithographie-Verfahren ausgebildet wird. Der zweite Source/Drain-Bereich 38b kann aus einer Silicidschicht ausgebildet sein, und die Speicherelektrode 38 kann aus Polysilizium ausgebildet sein. Jedoch ist die vorliegende Erfindung nicht auf diese Ausführungsform beschränkt. Der zweite Source/Drain-Bereich 38b und die Steuerelektrode 38 können aus der gleichen Art von Materialschicht oder einer unterschiedlichen Art von Materialschicht ausgebildet sein, und können in einem einzigen Verfahren oder in einem getrennten Verfahren ausgebildet sein. Wie in 24 gezeigt, wird hierbei das gleiche Verfahren, das auf den zweiten Source/Drain-Bereich 38b ausgeführt worden ist, auf dem Muster der Kontaktöffnung 38c ausgeführt, welches die isolierten Polysiliziumschichten 34b miteinander in Form einer Brücke verbindet. Mit anderen Worten, die gleiche Materialschicht ist auf dem zweiten Source/Drain-Bereich 38b und dem Kontaktöffnungsmuster 38c abgeschieden und durch Photolithographie geätzt, wodurch die Speicherelektrode 38 eines Kondensators auf dem zweiten Source/Drain-Bereich 38b und Verbinder 38d auf dem Kontaktöffnungsmuster 38c zum Verbinden der isolierten Polysiliziumschichten 34b ausgebildet werden.
-
Gemäß 23 wiederum wird auf der gesamten Oberfläche des Halbleitersubtrats 10, auf welcher die Speicherelektrode 38 ausgebildet wird, eine dielektrische Schicht 40 des Kondensators ausgebildet. Dann wird eine Plattenelektrodenschicht 42 des Kondensators ausgebildet. Anschließend werden typische Speicherzellenseparations- und Passivierungsverfahren durchgeführt, wodurch die Herstellung einer Halbleiterspeichervorrichtung vervollständigt wird.
-
Gemäß der vorliegenden Erfindung schweben (float) Body-Bereiche des Transistors in einzelnen Speicherzellen nicht, sondern sind zu einem Body-Bereich integriert, so das ein Rauschen, das in jeder Speicherzelle einer Speichervorrichtung eindringt, ohne weiteres eliminiert werden kann. Folglich kann die Ladung eines Body-Bereichs jedes Transistors konstant aufrecht erhalten werden, ohne durch Rauschen beeinflußt zu sein, so dass eine Fehlfunktion des Transistors verhindert werden kann. Außerdem ist die Gateelektrode eines vertikalen Transistors in einer vierseitigen Form ausgebildet, bei welcher eine Seite offen ist, so dass ohne weiteres eine Speicherzelle mit einer idealen Fläche von der 4F2 realisiert werden kann.
