DE102006045709A1 - Speicherzellenfeld und Verfahren zum Ausbilden des Speicherzellenfeldes - Google Patents

Speicherzellenfeld und Verfahren zum Ausbilden des Speicherzellenfeldes Download PDF

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Lars Heineck
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Abstract

Ein Speicherzellenfeld (106) weist eine Mehrzahl von Speicherzellen (100) auf. Jede Speicherzelle (100) enthält einen Speicherkondensator und einen Auswahltransistor (16), eine Mehrzahl von in einer ersten Richtung (96) ausgerichteten Bitleitungen (9), eine Mehrzahl von in einer zweiten Richtung (97) ausgerichteten Wortleitungen (8), wobei die zweite Richtung (97) senkrecht zur ersten Richtung (96) liegt, ein Halbleitersubstrat (1) mit einer Oberfläche (10), eine Mehrzahl von in dem Halbleitersubstrat (1) ausgebildeten aktiven Gebieten (12), wobei jedes aktive Gebiet (12) sich entlang der zweiten Richtung (97) erstreckt, die Auswahltransistoren (16) teilweise in den aktiven Gebieten (2) ausgebildet sind und elektrisch mit zugeordneten Speicherkondensatoren und Bitleitungen (9) verbunden sind, wobei eine Gateelektrode (19) von jedem der Auswahltransistoren (16) mit einer entsprechenden Wortleitung (8) verbunden ist, ein Kondensatordielektrikum (38) des Speicherkondensators eine relative dielektrische Konstante von mehr als 8 aufweist, und die Wortleitungen (8) oberhalb der Bitleitungen (9) angeordnet sind.

Description

  • Die Erfindung betrifft Speicherzellenfelder mit einer Mehrzahl von Speicherzellen wie dynamische Speicherzellen mit wahlfreiem Zugriff (DRAM-Speicherzellen).
  • Speicherzellen von dynamischen Speichern mit wahlfreiem Zugriff (DRAM) weisen üblicherweise einen Speicherkondensator zum Speichern einer die zu speichernde Information kennzeichnenden elektrischen Ladung auf, sowie einen mit dem Speicherkondensator verbundenen Auswahltransistor. Der Auswahltransistor enthält erste und zweite Source-/Draingebiete, einen die ersten und zweiten Source-/Draingebiete verbindenden Kanal und eine Gateelektrode zum Steuern eines elektrischen Stromflusses zwischen den ersten und zweiten Source-/Draingebieten. Die Gateelektrode ist über ein Gatedielektrikum elektrisch von dem Kanal isoliert. Der Transistor wird gewöhnlich teilweise in einem Halbleitersubstrat wie einem Siliziumsubstrat ausgebildet. Der Bereich, in dem der Transistor ausgebildet ist, wird herkömmlich als aktives Gebiet bezeichnet.
  • In herkömmlichen DRAM Speicherzellenfeldern bildet die Gateelektrode einen Teil einer Wortleitung aus. Durch Ansteuern des Auswahltransistors über die entsprechende Wortleitung wird die in dem Speicherkondensator gespeicherte Information ausgelesen.
  • In gegenwärtig verwendeten DRAM-Speicherzellen ist der Speicherkondensator als Grabenkondensator implementiert, bei dem die beiden Kondensatorelektroden in einem Graben angeordnet sind, der sich im Substrat in einer zur Substratoberfläche senkrechten Richtung erstreckt. Gemäß einer weiteren Ausführung einer DRAM-Speicherzelle wird die elektrische Ladung in einem oberhalb der Oberfläche des Substrats ausgebildeten Stapelkondensator gespeichert.
  • Allgemein wird eine DRAM-Speicherzelle benötigt, bei der die Fläche der Speicherzellen verkleinert ist. Darüber hinaus sollte die Kapazität des Speicherkondensators einen minimalen Wert übersteigen.
  • Somit wird ein verbessertes Speicherzellenfeld als auch ein verbessertes Verfahren zum Herstellen eines Speicherzellenfeldes benötigt.
  • Die Erfindung gibt ein Speicherzellenfeld gemäß den Patentansprüchen 1, 9, 10 und 19 als auch ein Verfahren zum Ausbilden des Speicherzellenfeldes gemäß den Patentansprüchen 25, 31, 35 an. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
  • Erfindungsgemäß enthält ein Speicherzellenfeld eine Mehrzahl von Speicherzellen, wobei jede Speicherzelle einen Speicherkondensator und einen Auswahltransistor aufweist, eine Mehrzahl von in einer ersten Richtung ausgerichteten Bitleitungen, eine Mehrzahl von in einer zweiten Richtung ausgebildeten Wortleitungen, wobei die zweite Richtung senkrecht zur ersten Richtung ist, ein Halbleitersubstrat mit einer Oberfläche, eine Mehrzahl von in dem Halbleitersubstrat ausgebildeten aktiven Gebieten, wobei sich jedes aktive Gebiet entlang der zweiten Richtung erstreckt, die Auswahltransistoren teilweise in den aktiven Gebieten ausgebildet sind und elektrisch mit entsprechenden Speicherkondensatoren und Bitleitungen verbunden sind, wobei eine Gateelektrode jedes der Auswahltransistoren mit einer entsprechenden Wortleitung verbunden ist, ein Kondensatordielektrikum des Speicherkondensators eine relative elektrische Konstante von mehr als 8 aufweist und die Wortleitungen oberhalb der Bitleitungen angeordnet sind.
  • Darüber hinaus weist ein Speicherzellenfeld eine Mehrzahl von Speicherzellen auf und jede Speicherzelle enthält einen Speicherkondensator und einen Auswahltransistor, eine Mehrzahl von in einer ersten Richtung ausgerichteten Bitleitungen, eine Mehrzahl von in einer zweiten Richtung ausgerichteten Wortleitungen, wobei die zweite Richtung senkrecht zur ersten Richtung ist, ein Halbleitersubstrat mit einer Oberfläche, eine Mehrzahl von in dem Halbleitersubstrat ausgebildeten aktiven Gebieten, wobei sich jedes aktive Gebiet in der zweiten Richtung erstreckt, die Auswahltransistoren teilweise in den aktiven Gebieten ausgebildet und elektrisch mit entsprechenden Speicherkondensatoren und Bitleitungen verbunden sind, wobei jeder Transistor ein mit einer Elektrode des Speicherkondensator verbundenes erstes Source-/Draingebiet, ein zur Substratoberfläche benachbartes zweites Source-/Draingebiet, einen die ersten und zweiten Source-/Draingebiete verbindenden Kanal, der in dem aktiven Gebiet positioniert ist, sowie eine entlang des Kanalgebiets angeordnete Gateelektrode aufweist, wobei die Gateelektrode einen elektrischen Stromfluss zwischen den ersten und zweiten Source-/Draingebieten steuert und mit einer der Wortleitungen verbunden ist, wobei jede der Gateelektroden sowie jede der Wortleitungen eine Unterseite aufweisen, eine Unterseite der Gateelektroden unterhalb der Unterseite der Wortleitungen angeordnet ist und die Wortleitungen oberhalb der Bitleitungen verlaufen, wobei jeder der Speicherkondensatoren eine erste und eine zweite Kondensatorelektrode sowie eine zwischen den ersten und zweiten Kondensatorelektroden angeordnete dielektrische Schicht aufweist und das Kondensatordielektrikum eine relative dielektrische Konstante von mehr als 8 aufweist.
  • Zudem weist ein Speicherzellenfeld eine Mehrzahl von Speicherzellen auf und jede Speicherzelle enthält einen Speicherkondensator und einen Auswahltransistor, eine Mehrzahl von entlang einer ersten Richtung ausgerichteten Bitleitungen, eine Mehrzahl von entlang einer zweiten Richtung ausgerichteten Wortleitungen, wobei die zweite Richtung senkrecht zur ersten Richtung ist, ein Halbleitersubstrat mit einer Oberfläche, eine Mehrzahl von in dem Halbleitersubstrat ausgebildeten aktiven Gebieten, wobei sich jedes aktive Gebiet in der zweiten Richtung erstreckt, die Auswahltransistoren teilweise in den aktiven Gebieten ausgebildet sind und elektrisch mit entsprechenden Speicherkondensatoren und Bitleitungen verbunden sind, wobei eine Elektrode des Kondensators mit dem Auswahltransistor über eine leitfähige Struktur verbunden ist, die über dem Halbleitersubstrat angeordnet ist, die Gateelektrode jedes der Auswahltransistoren mit einer entsprechenden Wortleitung verbunden ist und wobei die Wortleitungen über den Bitleitungen angeordnet sind.
  • Zudem weist ein Speicherzellenfeld eine Mehrzahl von Speicherzellen auf und jede Speicherzelle enthält einen Speicherkondensator und einen Auswahltransistor, eine Mehrzahl von entlang einer ersten Richtung ausgerichteten Bitleitungen, eine Mehrzahl von entlang einer zweiten Richtungen ausgerichteten Wortleitungen, wobei die zweite Richtung senkrecht zur ersten Richtung ist, ein Halbleitersubstrat mit einer Oberfläche, eine Mehrzahl von in dem Halbleitersubstrat ausgebildeten aktiven Gebieten, wobei sich jedes aktive Gebiet in der zweiten Richtung erstreckt, die Auswahltransistoren teilweise in den aktiven Gebieten ausgebildet sind und elektrisch mit entsprechenden Speicherkondensatoren und Bitleitungen verbunden sind, wobei die Gateelektrode von jedem der Transistoren in einem Graben ausgebildet ist, der sich im Halbleitersubstrat erstreckt, die Gateelektrode plattenähnliche Bereiche aufweist, sodass diese einen Kanal des Transistors von 3 Seiten aus umgibt, die Gateelektrode von jedem der Auswahltransistoren mit einer entsprechenden Wortleitung verbunden ist und wobei die Wortleitungen oberhalb der Bitleitungen angeordnet sind.
  • Zusätzlich wird ein Verfahren zum Ausbilden eines Speicherzellenfeldes angegeben durch Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, Bereitstellen von Speicherkondensatoren, Definieren von aktiven Gebieten in dem Halbleitersubstrat, Bereitstellen von Auswahltransistoren in entsprechenden aktiven Gebieten, Bereitstellen einer Mehrzahl von Bitleitungen, die sich entlang einer ersten Richtung erstrecken und Bereitstellen einer Mehrzahl von Wortleitungen, die sich entlang einer zweiten Richtung erstrecken, wobei jede Wortleitung mit einer Mehrzahl von Gateelektroden verbunden ist, die aktiven Gebiete sich in der zweiten Richtung erstrecken, das Bereitstellen der Bitleitungen vor dem Bereitstellen der Wortleitungen erfolgt und das Bereitstellen eines Kondensatordielektrikums des Speicherkondensators nach dem Bereitstellen der Bitleitungen erfolgt.
  • Zudem erfolgt ein Verfahren zum Ausbilden eines Speicherzellenfeldes durch Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, Bereitstellen von Speicherkondensatoren durch Ausbilden von Gräben im Halbleitersubstrat, wobei die Gräben Seitenwände aufweisen, sowie Auffüllen der Gräben mit geeigneten Materialien derart, dass ein Teil der Materialien über die Substratoberfläche hinausragt und dadurch herausragende Bereiche ausgebildet werden, Definieren von aktiven Gebieten im Halbleitersubstrat, Bereitstellen von Auswahltransistoren in entsprechenden aktiven Gebieten durch Bereitstellen eines ersten und eines zweiten Source-/Draingebiets, eines die ersten und zweiten Source-/Draingebiete verbindenden Kanals und einer entlang des Kanals angeordneten Gateelektrode, Bereitstellen einer Mehrzahl von Bitleitungen, die sich entlang einer ersten Richtung erstrecken, wobei jede der Bitleitungen in Kontakt mit einem entsprechenden zweiten Source-/Draingebiet ist, und Bereitstellen einer Mehrzahl von Wortleitungen, die sich entlang einer zweiten Richtung erstrecken, wobei jede Wortleitung in Kontakt mit einer Mehrzahl von Gateelektroden ist, wobei sich die aktiven Gebiete in der zweiten Richtung erstrecken, das Bereitstellen der Bitleitungen vor dem Bereitstellen der Wortleitungen erfolgt und eine zusätzlich Ionenimplantation ausgeführt wird um Ionen in das zweite Source-/Draingebiet zu implantieren und diese zusätzliche Ionenimplantation eine abgewinkelte Ionenimplantation unter Beanspruchung der herausragenden Bereiche als Schattenmaske ist.
  • Darüber hinaus erfolgt ein Verfahren zum Ausbilden eines Speicherzellenfeldes durch Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, Bereitstellen von Speicherkondensatoren, Definieren von aktiven Gebieten im Halbleitersubstrat, Bereitstellen von Auswahltransistoren in entsprechenden aktiven Gebieten durch Bereitstellen entsprechender Gateelektroden, die entlang eines Kanals der Transistoren angeordnet sind, Bereitstellen einer Mehrzahl von Bitleitungen, die sich entlang einer ersten Richtung erstrecken, und Bereitstellen einer Mehrzahl von Wortleitungen, die sich entlang einer zweiten Richtung erstrecken, wobei jede Wortleitung mit einer Mehrzahl von Gateelektroden verbunden ist, die aktiven Gebiete sich in der zweiten Richtung erstrecken, das Bereitstellen der Bitleitungen vor dem Bereitstellen der Wortleitungen erfolgt und wobei das Bereitstellen der Gateelektroden nach dem Bereitstellen der Bitleitungen erfolgt.
  • Darüber hinaus weist jedes Speicherzellenfeld eine Mehrzahl von Speicherzellen auf und jede Speicherzelle enthält eine Vorrichtung zum Speichern einer elektrischen Ladung sowie einen Auswahltransistor, eine Mehrzahl von in einer ersten Richtung ausgerichteten Bitleitungen, eine Mehrzahl von in einer zweiten Richtung ausgerichteten Wortleitungen, wobei die zweite Richtung senkrecht zur ersten Richtung ist, die Auswahltransistoren entsprechende Vorrichtungen zum Speichern einer elektrischen Ladung mit entsprechenden Bitleitungen verbinden, wobei jeder der Auswahltransistoren eine Vorrichtung zum Steuern eines elektrischen Stromflusses aufweist, die Vorrichtung mit einer entsprechenden Wortleitung verbunden ist, ein Kondensatordielektrikum der Vorrichtung zum Speichern einer elektrischen Ladung eine relative dielektrische Konstante von mehr als 8 aufweist und die Wortleitungen oberhalb der Bitleitungen angeordnet sind.
  • In jedem der oben aufgeführten Verfahren entspricht die Reihenfolge der aufgelisteten einzelnen Prozessschritte nicht notwendigerweise derjenigen Reihenfolge, in der die Prozessschritte tatsächlich ausgeführt werden. Zusätzlich kann jeder der Prozessschritte verschiedene Unterschritte enthalten, sodass die Reihenfolge der Unterschritte eines Prozessschrittes mit der Reihenfolge der Unterschritte eines weiteren Prozessschrittes vermischt sein kann. Genauer ausgedrückt, falls ein Verfahren "Bereitstellen eines Speicherkondensators" und "Bereitstellen von Auswahltransistoren" definiert, kann ein Teil der Komponenten des Speicherkondensators vor oder nach dem Bereitstellen eines ersten Teils der Komponenten des Auswahltransistors erfolgen, wobei ein zweiter Teil der Komponenten des Auswahltransistors vor oder nach dem Bereitstellen eines zweiten Teils der Komponenten des Speicherkondensators erfolgen kann.
  • Nachfolgend wird die Erfindung detailliert mit Bezug auf die begleitenden Abbildungen beschrieben.
  • 1A zeigt eine Querschnittsansicht des oberen Bereichs des vervollständigten Speicherzellenfeldes;
  • 1B zeigt einen Querschnitt eines Grabenkondensators, der einen Teil des Speicherzellenfeldes ausbildet;
  • 1C zeigt eine Aufsicht auf das vervollständigte Speicherzellenfeld;
  • 2 zeigt eine Querschnittsansicht eines Substrats mit einem Graben;
  • 3 zeigt eine Querschnittsansicht des Substrats nach dem Durchführen eines ersten Prozessschrittes;
  • 4 zeigt eine Querschnittsansicht des Substrats nach dem Abscheiden einer Schicht im oberen Bereich des Grabens;
  • 5 zeigt eine Querschnittsansicht des Substrats nach dem Verbreitern des Grabens in dessen unterem Bereich;
  • 6 zeigt eine Querschnittsansicht des Substrats nach dem Abscheiden der ersten Kondensatorelektrode;
  • 7 zeigt eine Querschnittsansicht des Substrats nach dem Zurücknehmen der ersten Kondensatorelektrode;
  • 8 zeigt eine Querschnittsansicht des Substrats nach dem Abscheiden einer Siliziumdioxidschicht;
  • 9 zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen einer Opferfüllung;
  • 10A zeigt eine Querschnittsansicht des Substrats einschließlich des oberen Bereichs mehrerer Gräben;
  • 10B zeigt eine Aufsicht auf das Substrat mit einer Mehrzahl von Gräben;
  • 11 zeigt eine Querschnittsansicht des Substrats nach dem Zurücknehmen der Materialien im oberen Bereich eines Grabens;
  • 12 zeigt eine Querschnittsansicht des Substrats nach dem Abscheiden einer amorphen Siliziumschicht;
  • 13 zeigt eine Querschnittsansicht des Substrats beim Durchführen einer abgewinkelten Innenimplantation;
  • 14 zeigt eine Querschnittsansicht des Substrats nach dem Durchführen eines Ätzschrittes;
  • 15 zeigt eine Querschnittsansicht des Substrats nach dem Durchführen eines weiteren Ätzschrittes;
  • 16 zeigt eine Querschnittsansicht des Substrats nach dem Abscheiden einer weiteren Siliziumdioxidschicht;
  • 17A zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen eines leitfähigen Strap-Materials;
  • 17B zeigt eine Aufsicht auf das Substrat nach dem Abscheiden des leitfähigen Strap-Materials;
  • 18A zeigt eine Querschnittsansicht des Substrats nach dem Ausbilden einer weiteren Siliziumdioxidschicht;
  • 18B zeigt eine Aufsicht auf das Substrat nach dem Definieren der Isolationsgräben;
  • 19 zeigt eine Querschnittsansicht des Substrats nach dem Abscheiden einer weiteren Siliziumdioxidschicht;
  • 20 zeigt eine Querschnittsansicht des Substrats nach dem Entfernen der Pad-Nitridschicht;
  • 21 zeigt eine Querschnittsansicht des Substrats beim Durchführen eines abgewinkelten Ionenimplantationsschrittes;
  • 22 zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen einer weiteren Siliziumnitridschicht;
  • 23 zeigt eine Querschnittsansicht des Substrats beim Durchführen eines abgewinkelten Ionenimplantationsschrittes;
  • 24 zeigt eine Querschnittsansicht des Substrats nach dem Entfernen der undotierten Bereiche;
  • 25A zeigt eine Querschnittsansicht des Substrats nach dem Durchführen eines Oxidationsschrittes;
  • 25B zeigt eine Aufsicht auf das Substrat nach dem Durchführen des Oxidationsschrittes;
  • 26 zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen einer weiteren Siliziumschicht;
  • 27 zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen einer weiteren Siliziumschicht;
  • 28 zeigt eine Querschnittsansicht des Substrats nach dem Entfernen der weiteren Siliziumschicht;
  • 29 zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen eines Schichtstapels, der die Bitleitungen darstellt;
  • 30 zeigt eine Querschnittsansicht des Substrats im umgebenden Bereich;
  • 31A zeigt eine Querschnittsansicht des Substrats nach dem Strukturieren der Bitleitungen;
  • 31B zeigt eine Aufsicht auf das Substrat nach dem Strukturieren der Bitleitung;
  • 32A zeigt eine Querschnittsansicht des umgebenden Bereichs nach dem Strukturieren der Gateelektroden;
  • 32B zeigt eine Querschnittsansicht des Feldbereichs nach dem Bereitstellen eines Siliziumnitridliners;
  • 33 zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen einer weiteren Siliziumschicht;
  • 34 zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen einer Hartmaskenschicht;
  • 35 zeigt eine Querschnittsansicht des Substrats nach dem selektiven Entfernen von Siliziummaterial;
  • 36 zeigt eine Querschnittsansicht nach der Definition von Gategräben;
  • 37 zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen einer Gateisolationsschicht;
  • 38 zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen eines Siliziumdioxidspacers;
  • 39A zeigt eine Querschnittsansicht des Substrats nach der Definition von Pocketstrukturen;
  • 39B zeigt eine Querschnittsansicht der Struktur von 39A in einer weiteren Richtung;
  • 40 zeigt eine Querschnittsansicht des Substrats nach dem Abscheiden einer weiteren Siliziumdioxidschicht;
  • 41A zeigt eine Querschnittsansicht des Substrats nach dem Abscheiden eines Gateelektrodenmaterials;
  • 41B zeigt eine Querschnittsansicht des Substrats von 41A entlang einer verschiedenen Richtung;
  • 42 zeigt eine Querschnittsansicht des Substrats nach dem Abscheiden einer weiteren Siliziumnitridschicht;
  • 43 zeigt eine Querschnittsansicht des Substrats nach dem Entfernen von Siliziummaterial;
  • 44 zeigt eine Querschnittsansicht des Substrats nach dem Öffnen des oberen Bereichs der Gräben;
  • 45 zeigt eine Querschnittsansicht des Substrats nach dem Entfernen der Opferfüllung der Gräben;
  • 46 zeigt eine Querschnittsansicht des Substrats nach dem Abscheiden eines dielektrischen Materials und eines Lackmaterials;
  • 47 zeigt eine Querschnittsansicht des Substrats nach dem Zurücknehmen des Lackmaterials;
  • 48 zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen des Kondensatordielektrikums und der zweiten Kondensatorelektrode;
  • 49A zeigt eine Querschnittsansicht des Substrats nach dem Bereitstellen eines weiteren Isolationsmaterials;
  • 49B zeigt eine Aufsicht auf das Substrat nach dem Abscheiden eines weiteren Isolationsmaterials; und
  • 50 zeigt ein schematisches Layout der Speichervorrichtung mit der Speicherzelle dieser Erfindung.
  • In der nachfolgenden detaillierten Beschreibung wird Bezug auf die begleitenden Abbildungen genommen, die Teil der Erfindung sind und in denen spezifische Ausführungsformen dargestellt werden, auf welche die Erfindung übertragen werden kann. In diesem Zusammenhang wird eine richtungsbezogene Terminologie wie "oben" "unten", "vorne" "hinten", "vordere" "hintere", usw. mit Bezug auf die Orientierungen der zu beschreibenden Figuren verwendet. Da Komponenten der Ausführungsformen der Erfindung in einer Vielfalt von Ausrichtungen positioniert sein können, dient die richtungsbezogene Terminologie lediglich der Veranschaulichung und ist keineswegs beschränkend. Es können weitere Ausführungsformen verwendet und strukturelle oder logische Änderungen durchgeführt werden ohne vom Schutzbereich der Erfindung abzuweichen. Die nachfolgende detaillierte Beschreibung ist deshalb nicht beschränkend zu betrachten und der Schutzbereich der Erfindung wird durch die beigefügten Patentansprüche definiert.
  • 1A zeigt eine Querschnittsansicht des oberen Bereichs des Speicherzellenfeldes der Erfindung. Jede Speicherzelle enthält einen Speicherkondensator, der als Grabenkondensator 3 ausgeführt ist. Eine umfassende Darstellung des Grabenkondensators ist beispielsweise in 1B dargestellt. Der Grabenkondensator 3 ist in einem Graben ausgebildet, der sich im Halbleitersubstrat 1 erstreckt. Das Halbleitersubstrat kann beispielsweise ein Siliziumsubstrat 1 sein und der Grabenkondensator kann sich senkrecht in das Substrat hinein erstrecken. Der Grabenkondensator enthält eine erste Kondensatorelektrode 31, die benachbart zu den Seitenwänden des Grabens angeordnet ist, ein Gatedielektrikum 38, das auf der Oberfläche der ersten Kondensatorelektrode 31 ausgebildet ist sowie eine zweite Kondensatorelektrode 37, die auf der Oberfläche der dielektrischen Schicht 38 ausgebildet ist. Insbesondere füllt die zweite Kondensatorelektrode 37 die Grabenöffnung im oberen Bereich des Grabens vollständig auf. Im oberen Bereich des Grabens ist zusätzlich ein Isolationskragen 32 ausgebildet, der der Verhinderung eines parasitären vertikalen Transistors dient, der sich sonst im oberen Bereich des Grabens ausbilden könnte.
  • Eine zweite Kondensatorelektrode 37 ist mit einem leitfähigen Strap-Material 43 verbunden, das entlang einer Seite des Gra benkondensators angeordnet ist. Das leitfähige Strap-Material ist auf einer Seite des Grabens oberhalb des Isolationskragens 32 angeordnet. Das leitfähige Strap-Material 43 verbindet die zweite Kondensatorelektrode 37 mit einem leitfähigen Material 47, das auf der Halbleitersubstratoberfläche 10 positioniert ist. Ein erstes Source-/Draingebiete 121 ist unterhalb des leitfähigen Materials 47 angeordnet. Anders ausgedrückt ist der die zweite Kondensatorelektrode 37 mit dem ersten Source-/Draingebiet 121 verbindende Strap vollständig oberhalb der Substratoberfläche 10 positioniert.
  • Ein Transistor 16 wird durch die ersten und zweiten Source-/Draingebiete 121, 122 ausgebildet. Beispielsweise können die ersten und zweiten Source-/Draingebiete 121, 122 mit einem Dotierstoff des ersten Leitfähigkeitstyps dotiert sein. Insbesondere ist ein Kanal zwischen den ersten und zweiten Source-/Draingebieten 121, 122 ausgebildet. Die Leitfähigkeit des Kanals 14 wird über die Gateelektrode 19 gesteuert. Beispielsweise kann die Gateelektrode 19 derart ausgebildet sein, dass ein sogenanntes EUD ("Extended U-Groove Device") ausgebildet wird. In einem solchen EUD ist eine Gateelektrode 19 in einem Gategraben angeordnet, der in der Substratoberfläche ausgebildet ist. Ebenso werden, wie anhand unterbrochener Linien in 1A gezeigt ist, in einer Ebene vor und hinter der gezeigten Zeichnungsebene plattenähnlich Bereiche 192 einer Gateelektrode ausgebildet, so dass der Kanal 14 lateral von den plattenähnlichen Bereich 192 umgeben ist. Beispielsweise kann das zweite Source-/Draingebiet, das mit einer entsprechenden Bitleitung verbunden ist, hochdotiert sein, so dass der Kontaktwiderstand reduziert wird. Optional kann ein dotierter Bereich 41, der mit einem Dotierstoff des zweiten Leitfähigkeitstyps dotiert ist, vorgesehen sein. Der zweite Source-/Drainbereich 122 ist mit einer entsprechenden Bitleitung 9A verbunden. Insbesondere wird ein Bitleitungskontakt 90, wie aus 1A ersichtlich ist, durch Öffnen einer entsprechenden Isolationsschicht 40 ausgebildet, so dass die Bitleitung 9A infolge dessen direkt in Kontakt mit einer Siliziumschicht 47 steht.
  • Wie ebenso aus 1A ersichtlich ist, ist die Gateelektrode 19 mit einer entsprechenden Wortleitung 8 verbunden. Die Wortleitung 8 erstreckt sich in einer Richtung, die parallel zur Zeichnungsebene sowie parallel zur Richtung des aktiven Gebiets 12 liegt. Insbesondere liegt die Richtung des aktiven Gebiets 12 parallel zur Richtung, entlang derer die ersten und zweiten Source-/Draingebiete 121, 122 verbunden sind. Wie ebenso aus 1A ersichtlich ist, sind die Bitleitungen 9 unterhalb der Wortleitungen 8 angeordnet. Genauer sind die Bitleitungen 9 sehr nahe zur Substratoberfläche 10 hin ausgebildet, wobei die Wortleitungen 8 über den Bitleitungen 9 liegen. Die Bitleitungen 9, die direkt in Kontakt mit einem zweiten Source-/Draingebiet 122 sind, werden als aktive Bitleitungen 9a bezeichnet, wobei die Wortleitungen, welche von dem ersten Source-/Draingebiet 121 isoliert sind, als passierende Bitleitungen 9b bezeichnet werden. Eine zweite Kondensatorelektrode 37 ist von der Wortleitung 8 über ein isolierendes Material 75 isoliert. Zusätzlich kann der 1A entnommen werden, dass die Bitleitungen 9 derart angeordnet sind, dass diese nicht direkt über dem Grabenkondensator 3 liegen. Mit anderen Worten wird die Oberseite der zweiten Kondensatorelektrode 37 nicht von einer der Bitleitungen 9a, 9b bedeckt. Wie später ausgeführt wird, kann somit der innere Bereich jedes der Grabenkondensatoren 3 ohne Entfernen oder Zerstören eines Teils der Bitleitungen 9 angesteuert werden.
  • 1B zeigt eine Querschnittsansicht des Substrats mit im Substrat 1 ausgebildeten Grabenkondensatoren 3. Beispielsweise kann sich der Graben bis zu einer Tiefe von 3 bis 8 μm unter halb der Substratoberfläche 10 erstrecken. Der Graben kann beispielsweise im oberen Bereich einen Durchmesser von ungefähr 27 bis 80 nm aufweisen, wobei der Durchmesser im unteren Bereich näherungsweise 37 bis 150 nm betragen kann. In einer Querschnittsansicht, die senkrecht zur gezeigten Querschnittsansicht liegt, können die Durchmesser verschieden sein, so dass diese z.B. größer sein können. Eine erste Kondensatorelektrode 31 ist benachbart zur Seitenwand des Grabens ausgebildet. Die erste Kondensatorelektrode 31 kann beispielsweise als hoch p-dotierter Bereich ausgeführt sein. Alternativ hierzu kann die erste Kondensatorelektrode aus einem leitfähigen Material wie einer Metallschicht oder weiteren Schichten ausgebildet sein. Zusätzlich kann die erste Kondensatorelektrode als Kohlenstoffelektrode ausgeführt sein. Insbesondere bezieht sich "Kohlenstoff" in diesem Zusammenhang auf eine Schicht, die aus elementarem Kohlenstoff besteht, d.h. Kohlenstoff, der nicht in einer chemischen Verbindung vorliegt. Beispielsweise kann einer derartigen Kohlenstoffschicht ein Zusatz wie Wasserstoff hinzugefügt sein. Eine solche Kohlenstoffschicht kann mit einem CVD-Verfahren abgeschieden werden.
  • Benachbart zur ersten Kondensatorelektrode 31 ist ein Kondensatordielektrikum 38 ausgebildet. Beispielsweise können jegliche bekannte Dielektrika als dielektrische Schicht verwendet werden. Darüber hinaus kann eine sogenanntes high-k Dielektrikum eingesetzt werden um die Kapazität des ausgebildeten Kondensators zu erhöhen. Der Ausdruck "high-k Dielektrikum" bezieht sich etwa auf ein Dielektrikum mit einer dielektrischen Konstante εr/ε0 von mehr als 8, z.B. von mehr als 20, und als weiteres Beispiel von mehr als 30. Beispiele für dielektrische Materialien schließen Siliziumdioxid, Siliziumnitrid, Barium-Strontium-Titanat (BST), Strontium-Titanat (SrTiO3), Zirkoniumoxid (ZrO2), Hafniumoxid (HfO), Aluminiumoxid (Al2O3), HfSiON und diese Schichten umfassende Schichtstapel ein. Zudem ist eine zweite Kondensatorelektrode 37 auf der Oberfläche des Kondensatordielektrikums 38 ausgebildet. Geeignete Materialien für die zweite Kondensatorelektrode 37 sind beispielsweise Polysilizium, leitfähige Materialien wie Metalle, z.B. Titannitrid, oder leitfähiger Kohlenstoff (Graphit). Die Dicke der dielektrischen Schicht 38 kann näherungsweise 3 bis 12 nm, z.B. 4 bis 10 nm betragen. Im oberen Bereich des Grabenkondensators 3 ist ein Isolationskragen 32 herkömmlich ausgebildet.
  • 1C zeigt eine Aufsicht auf das in 1A gezeigte Speicherzellenfeld. Wie der Figur entnommen werden kann, sind eine Mehrzahl von Wortleitungen 8 parallel zueinander angeordnet. Die Wortleitungen 8 sind mit entsprechenden Gateelektroden 19, die einen Teil eines entsprechenden Transistors ausbilden, verbunden. Die Gateelektroden 19 sind als Schachbrettmuster angeordnet. Insbesondere sind die Gateelektroden 19 benachbarter Zeilen in einem solchen Schachbrettmuster zueinander versetzt, so dass die Gateelektroden der ersten Zeile dort positioniert sind, wo die Gateelektroden 19 der zweiten Zeile einen Zwischenraum aufweisen und umgekehrt. Zwischen benachbarten Gateelektroden 19 sind Grabenkondensatoren 3 positioniert. Eine Mehrzahl von Wortleitungen 8 sind entlang einer ersten Richtung angeordnet, wobei eine Mehrzahl von Bitleitungen 9 entlang einer zweiten Richtung positioniert sind.
  • Wie gezeigt ist, sind die Wortleitungen 8 als gerade Bahnen ausgebildet. Beispielsweise können die Bitleitungen mit geradlinigen Bahnsegmenten ausgebildet sein, wobei diese sich um die Gateelektroden schlängeln. Somit kann eine Bahn, welche die äußerste Position einer bestimmten Bitleitung mit einer weiteren äußersten Position der Bitleitung auf deren anderer Seite verbindet, über eine geradlinige Bahn verbunden sein. Diese geradlinige Bahn erstreckt sich entlang der zweiten Richtung. In der gezeigten Aufsicht sind die Elektroden 19 bohnenförmig ausgebildet, um die erforderliche Fläche besser auszunutzen.
  • Obwohl der Speicherkondensator in der in 1A gezeigten Ausführungsform als Grabenkondensator ausgeführt ist, kann dieser auf beliebige Weise realisiert sein. Beispielsweise kann sich wenigstens ein Teil des Kondensators über die Substratoberfläche erstrecken. Die ersten und zweiten Kondensatorelektroden 31, 37 als auch das Kondensatordielektrikum 38 können beispielsweise oberhalb der Substratoberfläche 10 angeordnet sein.
  • Nachfolgend wird das Verfahren zum Ausbilden der in 1A bis 1C gezeigten Speicherzelle detaillierter beschrieben.
  • In den folgenden Figuren werden Querschnittsansichten zwischen II und II gezeigt. Die Position dieser Querschnittsansichten kann etwa aus 1B entnommen werden.
  • In der nachfolgenden Beschreibung werden verschiedene selektive Ätzschritte durchgeführt. Im Kontext dieser Beschreibung bedeutet der Ausdruck "selektiver Ätzschritt", dass ein erstes Material selektiv zu einem zweiten Material geätzt wird und optional auch zu einem dritten Material. Insbesondere bedeutet dies, dass die zweiten und dritten Materialien mit einer erheblich geringeren Ätzrate im Vergleich zum ersten Material geätzt werden. Das Verhältnis der Ätzraten kann beispielsweise näherungsweise 1:3 bis 1:10 betragen.
  • Ausgangspunkt zum Ausführen des Verfahrens der Erfindung stellt ein Halbleitersubstrat dar, z.B. ein p-dotiertes Siliziumsubstrat 1. Es wird eine Siliziumnitridschicht 17 (Pad-Nitridschicht) mit einer Dicke von näherungsweise 100 bis 150 nm auf die Oberfläche 10 des Halbleitersubstrats abge schieden. Zusätzlich wird ein Graben 33 in die Substratoberfläche 10 auf herkömmliche Weise geätzt. Eine Hartmaskenschicht kann etwa auf die Oberfläche der Siliziumnitridschicht 17 abgeschieden werden. Die Hartmaskenschicht wird unter Verwendung einer photolitografischen Maske strukturiert um Öffnungen zu definieren, in welche die Gräben geätzt werden sollen. Danach werden die Gräben unter Verwendung der strukturierten Hartmaskenschicht als Ätzmaske auf herkömmliche Weise geätzt. Danach werden die verbleibenden Bereiche der Hartmaskenschicht von der Oberfläche abgezogen. In der gezeigten Querschnittsansicht kann der Graben 33 bezogen auf die Substratoberfläche 10 eine Breite von 20 bis 81 nm und eine Tiefe von 3 bis 8 μm einnehmen. Die sich gebende Struktur ist in 2 gezeigt.
  • Im nächsten Schritt wird eine Siliziumdioxidschicht 32a mit einer Dicke von näherungsweise 10 bis 17 nm auf der resultierenden Oberfläche ausgebildet. Die Siliziumdioxidschicht 32a kann etwa durch einen thermischen Oxidationsschritt ausgebildet werden, gefolgt von einem Schritt zum Abscheiden einer Siliziumdioxidschicht. Die resultierende Struktur ist in 3 gezeigt.
  • Danach wird eine Abdeckungsschicht 39 im oberen Bereich des Grabens 3 ausgebildet. Die Abdeckungsschicht 39 kann etwa aus Al2O3 bestehen. Die Abdeckungsschicht 39 kann beispielsweise durch konformes Abscheiden einer Schicht und Rückätzen der Schicht in deren unterem Bereich auf herkömmliche Weise bereitgestellt werden. Zudem kann ein spezielles Abscheideverfahren eingesetzt werden, bei dem das Material der Abdeckungsschicht 39 lediglich im oberen Grabenbereich abgeschieden wird. Die resultierende Struktur ist in 4 gezeigt. Wie dieser Figur entnommen werden kann, ist der obere Bereich der Siliziumdioxidschicht 32a mit der Abdeckungsschicht 39 bedeckt.
  • Im nächsten Schritt werden die freigelegten Bereiche der Siliziumdioxidschicht 32a unter Zuhilfenahme der Abdeckungsschicht 39 als Ätzmaske geätzt. Nach dem Ätzen der Siliziumdioxidschicht 32a im unteren Grabenbereich kann ein Ätzschritt zum Ätzen des Substratmaterials 1 durchgeführt werden, um den Durchmesser des Grabens 33 im unteren Bereich zu vergrößern. Dies kann beispielsweise durch Trocken- oder Nassätzung erfolgen, z.B. mit NH4OH. Die resultierende Struktur ist in 5 gezeigt. Wie dieser Figur entnommen werden kann, ist im oberen Bereich des Grabens 33 eine Siliziumdioxidschicht 32a vorgesehen, die mit einer Abdeckungsschicht 39 bedeckt ist. Darüber hinaus ist der Durchmesser des Grabens im unteren Grabenbereich in Bezug auf den oberen Bereich des Grabens vergrößert. Der Durchmesser kann beispielsweise um 10 bis 60 nm vergrößert sein. Dann wird die Oberfläche des Grabens stark dotiert, z.B. mit einem n-Dotierstoff, um die vergrabene Platte auszubilden und den Kontaktwiderstand zu reduzieren. Dies kann beispielsweise durch Gasphasendotierung erfolgen.
  • Danach wird die Abdeckungsschicht 39 mittels eines herkömmlichen Ätzverfahrens entfernt. Dann wird optional die erste Kondensatorelektrode 31 definiert. Hierzu kann beispielsweise ein chemisches Gasphasenabscheidungsverfahren herangezogen werden um eine Kohlenstoffschicht mit einer Dicke von näherungsweise 5 nm abzuscheiden. Nichtsdestotrotz erscheint es einem Fachmann offensichtlich, beliebige weitere Materialien zur Darstellung der ersten Kondensatorelektrode 31 abzuscheiden. Zusätzlich kann die erste Kondensatorelektrode auch als stark n-dotierter Bereich ausgeführt werden. Die resultierende Struktur ist in 6 gezeigt. Wie der Figur entnommen werden kann, ist eine Kohlenstoffschicht 31 auf der gesamten Oberflä che abgeschieden. Selbstverständlich kann die erste Kondensatorelektrode auch nach dem Bereitstellen der Gateelektroden und Bitleitungen bereitgestellt werden. In diesem Fall wird anstatt des Ausbildens der ersten Kondensatorelektrode nach der Definition des Isolationskragens 32 eine Opferfüllung bereitgestellt.
  • Im nächsten Schritt wird eine Rückätzung durchgeführt. Hieraus resultierend verbleibt die Kohlenstoffelektrode lediglich im unteren Seitenwandbereich des Grabens. Genauer wird die Kohlenstoffschicht 31 von der Oberfläche der Siliziumdioxidschicht 32a entfernt. Alternativ hierzu kann die Kohlenstoffelektrode durch ein selektives Kohlenstoffabscheidungsverfahren ausgebildet werden, bei dem der Kohlenstoff selektiv auf Siliziummaterial abgeschieden wird. Während dieses Verfahrens wird auf die Siliziumdioxidschicht 32a kein Kohlenstoff abgeschieden. Danach wird ein weiterer Schritt zum Zurücknehmen des Kohlenstoffs durchgeführt um den freigelegten Seitenwandbereich 34 bereitzustellen. Dieser Ätzschritt kann beispielsweise mit einer O2 enthaltenden Chemie durchgeführt werden.
  • Die resultierende Struktur ist in 7 gezeigt. Wie der 7 entnommen werden kann, ist die erste Kondensatorelektrode 31 im unteren Bereich des Grabens 33 ausgebildet, wobei ein unbedeckter Seitenwandbereich 34 verbleibt. Im nächsten Schritt wird eine Schutzschicht 60 auf der Oberfläche des freigelegten Seitenwandbereichs 34 bereitgestellt. Diese Schutzschicht 60 kann etwa über einen Oxidationsschritt oder einen Nitridierungsschritt zur jeweiligen Ausbildung von SiO2 oder Si3N4 erzeugt werden. Die resultierende Struktur ist in 8 gezeigt. Wie der 8 entnommen werden kann, wird die Schutzschicht 60 auf jeder der Seitenwände oberhalb der ersten Kondensatorelektrode 31 ausgebildet.
  • Im nächsten Schritt wird eine Opferfüllung 61 bereitgestellt um den oberen Bereich des Grabens 33 vollständig aufzufüllen. Hierzu kann beispielsweise eine undotierte Polysiliziumschicht abgeschieden werden, z.B. mittels eines LPCVD (Liquid Phase Chemical Vapor Deposition, Gasphasenabscheidung aus der flüssigen Phase)-Verfahrens bei einer Temperatur von näherungsweise 550°C. Danach wird ein CMP (Chemical mechanical polishing, Chemisch-mechanisches Polieren)-Verfahren zur Erzielung einer planarisierten Oberfläche durchgeführt. Wie der 9 entnommen werden kann, ist eine Opferfüllung 61 bereitgestellt, wodurch ein Hohlraum im unteren Grabenbereich erzeugt wird. Dadurch wird es einfacher, die Opferfüllung 61 in einem späteren Prozessschritt wieder aus dem Graben zu entfernen.
  • 10A zeigt eine Querschnittsansicht des oberen Bereichs des Substrats 1. Wie der Substratoberfläche 10 entnommen werden kann, ist darauf eine Siliziumnitridschicht 17 ausgebildet. Innerhalb der Substratoberfläche 10 sind Gräben 33 ausgebildet. Ein Isolationskragen 32 ist im oberen Bereich des Grabens ausgebildet und eine Opferfüllung 61 ist vorgesehen, so dass die Oberfläche der Gräben vollständig geschlossen ist.
  • 10B zeigt eine Aufsicht auf das in 10A gezeigte Substrat. Wie dieser Figur entnommen werden kann, sind eine Mehrzahl von Gräben 33 in Form eines Schachbrettmusters ausgebildet. Die Gräben weisen eine ovale Form auf, wobei der Durchmesser in einer ersten Richtung 96 kleiner ist als der Durchmesser in der zweiten Richtung 97. Im unteren linken Bereich von 10B sind die Größen der auszubildenden Speicherzellen gekennzeichnet. Wie gezeigt ist, beträgt die Länge jeder der Speicherzellen näherungsweise 4 × F, wobei F die minimale Strukturgröße kennzeichnet, die mit der verwendeten Technologie erreicht werden kann. Darüber hinaus beträgt die Breite jeder der einzelnen Speicherzellen näherungsweise 2 × F. Demnach be läuft sich die Gesamtfläche einer Speicherzelle auf näherungsweise 8 × F × F.
  • Ausgehend von der in 10A gezeigten Struktur wird zunächst ein Ätzschritt durchgeführt, um den oberen Bereich jeder der Isolationskrägen 32 zu ätzen. Danach wird die Opferfüllung 61 über ein herkömmlich verwendetes Ätzverfahren zurückgenommen. Danach erfolgt ein Oxidationsschritt um eine dünne Siliziumdioxidschicht 62 mit einer Dicke von näherungsweise 1 bis 3 nm bereitzustellen. Die resultierende Struktur ist in 11 gezeigt. Wie dieser Figur entnommen werden kann, ist die Oberfläche der Opferfüllung 61 mit der Siliziumdioxidschicht 62 bedeckt.
  • Danach wird eine undotierte amorphe Siliziumschicht 63 mit einer Dicke von näherungsweise 10 bis 15 nm abgeschieden. Diese amorphe Siliziumschicht 63 kann beispielsweise eine Dicke von 12 bis 14 nm aufweisen. Die resultierende Struktur ist in 12 gezeigt.
  • Im nächsten Schritt wird ein abgewinkelter Ionenimplantationsschritt 64 durchgeführt. Während dieses Ionenimplantationsschrittes kann ein Winkel α des Ionenstrahls 64 in Bezug auf die Normale der Substratoberfläche 64a näherungsweise 5 bis 30° betragen. Während dieses Ionenimplantationsschrittes wird ein Teil des Ionenstrahls von den herausragenden Bereichen der Siliziumnitridschicht 17 und der amorphen Siliziumschicht 63 abgeschattet. Dadurch werden vorbestimmte Bereiche der undotierten amorphen Siliziumschicht dotiert, wobei weitere vorbestimmte Bereiche undotiert verbleiben. Dieser Ionenimplantationsschritt kann beispielsweise mit einem p-Dotierstoff ausgeführt werden, z.B. mit BF2-Ionen. Die resultierende Struktur ist in 13 gezeigt. Wie der 13 entnommen werden kann, verbleiben Bereiche 65 der amorphen Sili ziumschicht 63 undotiert, wobei diese Bereiche benachbart zu einer linken Kante jeder der herausragenden Siliziumnitridschichtbereiche 17 liegen.
  • Im nächsten Schritt wird ein Ätzschritt zum Ätzen des undotierten amorphen Siliziums selektiv zum dotierten amorphen Silizium durchgeführt. Dieser Ätzschritt kann beispielsweise durch eine Ätzung mit NH4OH erfolgen. Die resultierende Struktur ist in 14 gezeigt. Wie dieser Figur entnommen werden kann, wird die undotierte amorphe Siliziumschicht 63 auf der rechten Seite jeder der Gräben entfernt.
  • Danach erfolgt ein Ätzschritt, der Siliziumdioxid selektiv zu Polysilizium ätzt. Folglich wird der Kragenbereich 32 in denjenigen Bereichen zurückgenommen, die nicht mit einer Siliziumschicht 63 bedeckt sind. Dieser Ätzschritt erfolgt insbesondere derart, dass der Kragen nicht bis zu einer Position zurückgenommen wird, die unterhalb der Oberfläche 10 des Halbleitersubstrats liegt. Hierbei werden beispielsweise näherungsweise 85 bis 115 nm geätzt. Die resultierende Struktur ist in 15 gezeigt. Wie dieser Figur entnommen werden kann, ist der Kragen im rechten Bereich jeder der Gräben 33 zurückgenommen, so dass die resultierende Oberfläche des Kragens oberhalb der Substratoberfläche 10 liegt. Zudem wird die Dicke der amorphen Siliziumschicht 63 reduziert.
  • Nach dem Durchführen eines Vorreinigungsschrittes zum Entfernen von Polymerrückständen erfolgt ein Oxidationsschritt um die Siliziumdioxidschicht 66 bereitzustellen. Dieser Oxidationsschritt oxidiert insbesondere die dotierte amorphe Siliziumschicht 63 in die Siliziumdioxidschicht 66. Die resultierende Struktur ist in 16 gezeigt.
  • Im nächsten Schritt wird eine leitfähige Schicht abgeschieden. Die leitfähige Schicht kann beispielsweise ein beliebiges Material aufweisen, das zur Ausbildung eines Surface-Straps geeignet ist. Beispielhaft kann WSix (Wolframsilizid) als leitfähiges Strap-Material verwendet werden. Danach erfolgt ein Rücknahmeschritt zur Ätzung des leitfähigen Materials. Folglich verbleibt lediglich ein Bereich des leitfähigen Materials oberhalb des zurückgenommenen Bereichs des Kragens 32. Wird etwa WSix als leitfähiges Material gewählt, kann dieses mit einem geeigneten Ätzmittel wie einer Mischung aus H2O, H2O2 und NH4OH nass geätzt werden. Alternativ hierzu kann das WSix mit einer SF6 Chemie trocken geätzt werden. Die resultierende Struktur ist in 17A gezeigt. Wie dieser Figur entnommen werden kann, wird ein leitfähiges Strap-Material 43 in einem Bereich zwischen der Opferfüllung 61 und dem Siliziumnitridschichtbereich 17 bereitgestellt. Das leitfähige Strap-Material ist vollständig oberhalb der Substratoberfläche 10 angeordnet.
  • 17B zeigt eine Aufsicht der in 17A gezeigten Struktur. Wie der Figur entnommen werden kann, wird das leitfähige Strap-Material 43 auf einer Seite von jedem der Gräben 33 bereitgestellt. Auf der anderen Seite von jedem der Gräben 33 erstreckt sich der Kragen 32 bis zur Oberfläche.
  • Danach werden Isolationsgräben 2 auf herkömmliche Weise definiert. Insbesondere werden die Isolationsgräben photolitografisch definiert und geätzt. Die Isolationsgräben 2 erstrecken sich etwa vor und hinter der in 18 gezeigten Zeichenebene. Die Isolationsgräben erstrecken sich in einer Richtung, die parallel zur Richtung liegt, entlang der die in 18A gezeigte Querschnittsansicht verläuft. Durch Ätzen der Isolationsgräben 2 werden aktive Gebiete 12, die zwischen zwei benachbarten Isolationsgräben liegen, definiert. Nach der Defi nition der Isolationsgräben 2 erfolgt ein Oxidationsschritt. Hierbei wird ebenso die Oberfläche der Opferfüllung 61 mit einer Siliziumdioxidschicht bedeckt. Zusätzlich werden die Isolationsgräben mit einem Isolationsmaterial gefüllt, gefolgt von einem CMP-Schritt. Folglich wird die Oberfläche der Opferfüllung 61 mit der Siliziumdioxidschicht 44 bedeckt, siehe 18A.
  • 18B zeigt eine Aufsicht auf die resultierende Struktur. Wie der Figur entnommen werden kann, werden eine Mehrzahl von Isolationsgräben 2 bereitgestellt, welche sich entlang einer ersten Richtung 96 erstrecken. Zwischen benachbarten Isolationsgräben sind aktive Gebiete 12 ausgebildet. Die aktiven Gebiete 12 erstrecken sich ebenso in der ersten Richtung 96. Grabenkondensatoren 3 sind in den aktiven Gebieten positioniert, um benachbarte Speicherzellen, welche entlang einer Zeile verlaufen, voneinander zu isolieren.
  • Danach wird ein Siliziumdioxidliner 45 auf die gesamte Oberfläche abgeschieden. Die resultierende Struktur ist in 19 gezeigt.
  • Wie nachfolgend mit Bezug auf 50 erläutert wird, weist eine Speichervorrichtung allgemein ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen sowie einem umgebenden Bereich auf. In dem umgebenden Bereich sind beispielsweise eine Mehrzahl von Transistoren vorgesehen. Allgemein ist es wünschenswert den Feldbereich als auch den umgebenden Bereich über dieselben Prozessschritte zu verarbeiten. Bisher wurden alle Prozessschritte ebenso in dem umgebenden Bereich ausgeführt, wobei geeignete photolitografische Masken zur Definition der einzelnen Strukturen dienen.
  • Während der nächsten Schritte wird der gesamte umgebende Bereich von dem Siliziumdioxidliner 45 geschützt. Somit wird ein Lackmaterial auf die gesamte Oberfläche aufgetragen. Das Lackmaterial (nicht gezeigt) wird selektiv in dem Feldbereich geöffnet, wobei der umgebende Bereich bedeckt bleibt. Danach folgt ein Ätzschritt zum Ätzen des Siliziumdioxids, so dass die Oberfläche des Feldbereichs freigelegt wird. Dann wird das Lackmaterial vom umgebenden Bereich entfernt. Folglich wird der gesamte umgebende Bereich von dem Siliziumdioxidliner 45 geschützt, wobei der Feldbereich unbedeckt verbleibt.
  • Danach wird die Siliziumnitridschicht 17 entfernt. Darüber hinaus erfolgt ein Ionenimplantationsschritt mit n-Dotierstoffen um den dotierten Bereich 124 auszubilden. Die resultierende Struktur ist in 20 gezeigt. Wie dieser Figur entnommen werden kann, liegen nun herausragende Grabenstrukturen 33a vor. Die Grabenstrukturen ragen aus der Substratoberfläche 10 heraus. Die Opferfüllung 61 ist mit der Siliziumdioxidschicht 44 auf der Oberseite bedeckt. Ein leitfähiges Strap-Material 43 ist im lateralen Bereich vorgesehen um einen elektrischen Kontakt zu ermöglichen. Das leitfähige Strap-Material 43 ist oberhalb der Substratoberfläche 10 positioniert. Der dotierte Bereich 124 ist benachbart zur Substratoberfläche 10 vorgesehen.
  • Im nächsten schritt erfolgt ein abgewinkelter Ionenimplantationsschritt unter Verwendung von n-Dotierstoffen wie Phosphor oder Arsen. Der Winkel β zwischen dem abgewinkelten Ionenstrahl 46 und der Normalen 64a zur Substratoberfläche beträgt näherungsweise 5 bis 30°. Während dieses Ionenimplantationsschrittes dienen die herausragenden Grabenbereiche 33a als Schattenmaske um asymmetrisch dotierte Bereiche 42 bereitzustellen. Insbesondere werden diese asymmetrisch dotierten Bereich 42 dort bereitgestellt, wo ein Bitleitungskontakt in einem späte ren Prozessschritt ausgebildet werden soll. Aufgrund des asymmetrisch dotierten Bereichs 42 wird die Dotierstoffkonzentration des zweiten Source-/Draingebiets 122 in Bezug auf die Dotierstoffkonzentration des ersten Source-/Draingebiets 121 erhöht.
  • Die resultierende Struktur ist in 21 gezeigt. Wie der Figur entnommen werden kann ist der dotierte Bereich 42 benachbart zur linken Seite von jedem der Gräben 33 angeordnet. Im nächsten Schritt wird eine leitfähige Schicht, insbesondere eine Siliziumschicht, mit einer Dicke von näherungsweise 25 bis 35 nm abgeschieden. Dann erfolgt ein Ätzschritt zum Zurücknehmen der dotierten Polysiliziumschicht. Danach wird ein Siliziumnitridliner 48 abgeschieden. Der Siliziumnitridliner kann beispielsweise eine Dicke von näherungsweise 2 nm aufweisen. Die resultierende Struktur ist in 22 gezeigt. Wie dieser Figur entnommen werden kann, liegt nun eine dotierte Polysiliziumschicht 47 direkt benachbart zur Substratoberfläche 10. Darüber hinaus ist die dotierte Polysiliziumschicht 47 mit dem leitfähigen Strap-Material 43 verbunden. Zudem ist die Siliziumnitridschicht 48 auf der Oberfläche der Polysiliziumschicht 47 ausgebildet, wobei die Siliziumnitridschicht 48 ebenso die Siliziumdioxidschicht 42 bedeckt.
  • Im nächsten Schritt wird eine undotierte amorphe Siliziumschicht mit einer Dicke von näherungsweise 20 bis 40 nm abgeschieden. Danach wird die amorphe Siliziumschicht 49 zurückgenommen, so dass diese eine geeignete Dicke aufweist. Dann erfolgt ein abgewinkelter Ionenimplantationsschritt zur Bereitstellung eines Bitleitungskontaktes. Der Winkel β zwischen dem Ionenstrahl 46 und einer Normalen 64a zur Substratoberfläche kann beispielsweise näherungsweise 5 bis 30° betragen. Dieser Implantationsschritt wird unter Verwendung von p-Dotierstoffen durchgeführt, z.B. mit BF2-Ionen. Ebenso dienen die herausra genden Grabenbereiche 33a während dieses Implantationsschrittes als Schattenmaske, so dass lediglich vorbestimmte Bereiche der amorphen Siliziumschicht dotiert werden, wobei die Bereiche der amorphen Siliziumschicht 49, welche benachbart zur linken Seite von jedem der Gräben 33 liegen, undotiert verbleiben. Die resultierende Struktur ist in 23 gezeigt. Wie dieser Figur entnommen werden kann, ist nun der linke Bereich jeder der Schichten 49 ein dotierter Siliziumbereich 49a, wobei der Bereich auf der rechten Seite undotiert verbleibt.
  • Im nächsten Schritt erfolgt ein Ätzschritt, der undotiertes amorphes Silizium selektiv zu dotiertem amorphem Silizium ätzt. Beispielsweise kann NH4OH als Ätzmittel verwendet werden. Die resultierende Struktur ist in 24 gezeigt. Wie dieser Figur entnommen werden kann, wird ein Teil der amorphen Siliziumschicht 49 an einer Position entfernt, die benachbart zur linken Seite von jedem der Gräben 33 liegt.
  • Danach erfolgt ein Oxidationsschritt zur Oxidation der amorphen dotierten Siliziumschicht in eine Siliziumdioxidschicht 40. Die resultierende Struktur ist in 25A gezeigt. Wie dieser Figur entnommen werden kann, wird eine Bitleitungskontaktöffnung 93 an einer Position benachbart zu einer Seite von jedem der Gräben 33 ausgebildet. Zudem wird die verbleibende Oberfläche mit einer Siliziumdioxidschicht 40 bedeckt.
  • 25B zeigt eine Aufsicht auf die resultierende Struktur. Wie dieser Figur entnommen werden kann, sind die Bitleitungskontaktöffnungen 93 auf einer Seite von jedem der Gräben 33 ausgebildet. Auf der anderen Seite von jedem der Gräben 33 ist das leitfähige Strap-Material 43 vorgesehen, wobei dieses mit dem Siliziumdioxidbereich 44 bedeckt ist.
  • Im nächsten Schritt wird die Siliziumnitridschicht selektiv in Bezug zu Siliziumdioxid geätzt. Folglich wird die Siliziumnitridschicht von der Bitleitungskontaktöffnung 93 entfernt. Dann wird eine n-dotierte Polysiliziumschicht 67 abgeschieden. Die Polysiliziumschicht 67 kann beispielsweise eine Dicke von 20 nm aufweisen. Alternativ hierzu kann die Polysiliziumschicht 67 mit einer größeren Dicke abgeschieden werden, gefolgt von einem CMP-Schritt. Die Polysiliziumschicht 67 kann beispielsweise mit Phosphor dotiert werden. Die resultierende Struktur ist in 26 gezeigt. Wie dieser Figur entnommen werden kann, ist nun die gesamte Oberfläche mit der dotierten Polysiliziumschicht bedeckt. Die dotierte Polysiliziumschicht 67 steht in elektrischem Kontakt mit der dotierten Polysiliziumschicht 47. Die dotierte Polysiliziumschicht 67 ist insbesondere mit der dotierten Polysiliziumschicht 47 im Bitleitungskontaktöffnungsbereich 93 verbunden.
  • In den nächsten Schritten werden verschiedene Prozessschritte zur Prozessierung des umgebenden Bereichs durchgeführt. Der umgebende Bereich wird insbesondere zunächst geöffnet, gefolgt von verschiedenen Ätz- und Ionenimplantationsschritten. Danach wird die Siliziumdioxidschicht ausgebildet um den umgebenden Bereich als auch den Feldbereich zu bedecken. Danach wird eine undotierte Polysiliziumschicht mit einer Dicke von näherungsweise 70 bis 90 nm abgeschieden. Die undotierte Polysiliziumschicht wirkt als Teil des Gateelektrodenstapels im umgebenden Bereich. Eine Querschnittsansicht des Feldbereichs ist in 27 gezeigt. Wie dieser Figur entnommen werden kann, ist auf der Oberfläche der dotierten Polysiliziumschicht 67 eine Siliziumdioxidschicht 68 ausgebildet. Diese Siliziumdioxidschicht 68 wirkt als Gateoxidschicht im umgebenden Bereich. Zudem ist die undotierte Polysiliziumschicht 69 auf der Oberfläche der Siliziumdioxidschicht 68 ausgebildet. Danach wird ein weiteres Lackmaterial aufgetragen und derart strukturiert, dass lediglich der Feldbereich unbedeckt ist. Dann erfolgt ein Ätzschritt zum Ätzen des Siliziummaterials selektiv zu Siliziumdioxid. Danach wird das Lackmaterial aus dem umgebenden Bereich entfernt. Nun erfolgt ein Ätzschritt zum Ätzen von Siliziumdioxidmaterial selektiv zu Silizium. Hieraus resultiert im Feldbereich die in 28 gezeigte Struktur. Wie gezeigt ist, ist die Oberfläche der dotierten Polysiliziumschicht 67 freigelegt.
  • Im nächsten Schritt werden die verbleibenden Schichten zum Bereitstellen der Bitleitungen im Feldbereich sowie die Gateelektroden in den umgebenden Bereichen bereitgestellt. Hierbei wird beispielsweise eine TiN-Schicht 92 abgeschieden, gefolgt von einer Siliziumnitridschicht 91. Die resultierende Struktur ist in 29 gezeigt. Wie dieser Figur entnommen werden kann, befinden sich nun über der dotierten Polysiliziumschicht 67 die leitfähige Schicht 92 und die Siliziumnitridschicht 91.
  • 30 zeigt eine Querschnittsansicht des umgebenden Bereichs, welche entlang IV und IV verläuft, siehe 50. Wie dieser Figur entnommen werden kann, sind im umgebenden Bereich umgebende Isolationsgräben 71 vorgesehen. Auf der Oberfläche 10 des Halbleitersubstrats 1 ist eine Gateoxidschicht 76 bereitgestellt. Auf der umgebenden Gateoxidschicht ist der umgebende Gatestapel einschließlich der umgebenden Polysiliziumschicht 72, der TiN-Schicht 92 und der Siliziumnitridschicht 91 bereitgestellt. Danach erfolgt ein Strukturierungsschritt zum Strukturieren des umgebenden Gatestapels sowie des Bitleitungsstapels des Feldbereichs 98 unter Verwendung einer geeigneten Maske. Insbesondere werden im Feldbereich Bitleitungen ausgebildet und im umgebenden Bereich werden Elektroden ausgebildet. Der Schichtstapel wird derart geätzt, dass im Feldbereich die in 31A gezeigte Struktur erzielt wird. Wie dieser Figur entnommen werden kann, sind nun einzelne Bitleitun gen 9a, 9b oberhalb der Substratoberfläche 10 ausgebildet. Jede der aktiven Bitleitungen 9a steht in direktem Kontakt mit der dotierten Polysiliziumschicht 47.
  • 31B zeigt eine Aufsicht auf die resultierende Struktur. Wie dieser Figur entnommen werden kann, sind die Bitleitungen 9 derart strukturiert, dass diese nicht notwendigerweise als geradlinige Bahnen ausgebildet sind, sondern ebenso abgewinkelte Bahnen darstellen können. Falls die Bitleitungen als abgewinkelte Bitleitungen ausgeführt sind, können diese um die in der Substratoberfläche ausgebildeten Gräben herumgeführt werden, so dass die Öffnung der Gräben nicht von den Bitleitungen bedeckt wird. Wie gezeigt ist, sind die Bitleitungen derart positioniert, dass diese in Kontakt mit jedem der Bitleitungskontakte 90 sind.
  • Da die umgebende Polysiliziumschicht 72 eine größere Dicke als die Polysiliziumschicht 67 im Feldbereich aufweist, ist es nicht notwendig einen weiteren Ätzschritt zum Ätzen des Polysiliziums im umgebenden Bereich durchzuführen. Deshalb wird der Feldbereich mit einem geeigneten Lackmaterial bedeckt und es erfolgt ein Schritt zum Ätzen von Silizium im umgebenden Bereich. Nach dem Entfernen des Lackmaterials aus dem Feldbereich wird eine Siliziumnitridschicht 95 mit einer Dicke von näherungsweise 2 bis 5 nm konform abgeschieden. Eine Querschnittsansicht der resultierenden Struktur im umgebenden Bereich ist in 32A gezeigt. Wie dieser Figur entnommen werden kann sind nun einzelne umgebende Gateelektroden 7 definiert. Zudem ist die Siliziumnitridschicht 95 derart angeordnet, dass diese die leitfähigen Schichten der umgebenden Gateelektrode 7 lateral schützt.
  • Eine Querschnittsansicht des Feldbereichs der resultierenden Struktur ist in 32B gezeigt. Wie dieser Figur entnommen werden kann, sind nun einzelne Bitleitungen 9a, 9b ausgebildet, und eine Siliziumnitridschicht 95 ist konform abgeschieden. Somit sind die leitfähigen Schichten ebenso im Feldbereich lateral über die Siliziumnitridschicht 95 geschützt.
  • Im nächsten Schritt wird eine Polysiliziumschicht 53 abgeschieden und derart zurückgenommen, dass die Oberfläche der Polysiliziumschicht 53 auf der selben Höhe liegt wie die Oberfläche der Siliziumnitridschicht 91. Ein Zurücknehmen kann durch Ätzen oder durch einen CMP-Schritt erfolgen. Eine Querschnittsansicht der resultierenden Struktur ist in 33 gezeigt. Wie der 33 entnommen werden kann, sind nun die Lücken zwischen benachbarten Bitleitungen 9 mit dem Polysiliziummaterial 53 aufgefüllt.
  • Dann wird eine erste Hartmaskenschicht 51, die beispielsweise eine Siliziumdioxidschicht mit einer Dicke von näherungsweise 15 bis 25 nm sein kann, abgeschieden, gefolgt von einer Kohlenstoffhartmaskenschicht 52. Dann wird die Kohlenstoffhartmaskenschicht 52 über ein herkömmliches Verfahren strukturiert. Die Kohlenstoffhartmaskenschicht 52 kann beispielsweise unter Verwendung einer Maske mit ovalen, runden oder auch mit Öffnungen in der Form von Bahnsegmenten strukturiert werden. Hieraus resultierend werden vorbestimmte Bereiche der Siliziumdioxidschicht 51 freigelegt. Die resultierende Struktur ist in 34 gezeigt. Wie dieser Figur entnommen werden kann, sind nun die Bereiche oberhalb jedes Grabens mit den Kohlenstoffhartmaskenschichtbereichen 52 bedeckt, während Bereiche der Polysiliziumschicht 53 oberhalb des auszubildenden Transistors frei liegen.
  • Im nächsten Schritt wird zuerst Siliziumdioxid selektiv zu Silizium und Siliziumnitrid geätzt, wobei diese Ätzung auf der Polysiliziumschicht 53 in den freigelegten Bereichen endet.
  • Danach wird Polysilizium selektiv zu Siliziumnitrid geätzt, wobei diese Ätzung auf den horizontalen Bereichen der Siliziumnitridschicht 95 endet. Die resultierende Struktur ist in 35 gezeigt. Wie dieser Figur entnommen werden kann, ist die Polysiliziumschicht 53 nun aus den Bereichen, in denen die Gateelektrode auszubilden ist, entfernt.
  • Danach erfolgen mehrere Ätzschritte, welche die Kohlenstoffhartmaskenschicht 52 als auch die Siliziumnitridabdeckungsschicht 91 als Ätzmaske verwenden. Die freigelegten Bereiche der Siliziumnitridschicht 95 werden beispielsweise auf herkömmliche Weise geätzt, gefolgt von einem Schritt zum Ätzen der Siliziumdioxidschicht 40. Nach dem Ätzen der freigelegten Bereiche der Siliziumnitridschicht 48 erfolgt ein selektiver Ätzschritt zum Ätzen des Siliziummaterials selektiv zu Siliziumnitrid und Siliziumdioxid. Dieser Ätzschritt kann beispielsweise zur Ausbildung eines Gategrabens 5 ausgeführt werden, der sich bis zu einer Tiefe von näherungsweise 10 bis 200 nm, z.B. 10 bis 100 nm unterhalb der Substratoberfläche 10 erstreckt. Danach werden die verbleibenden Bereiche der Kohlenstoffhartmaske 52 entfernt. Die resultierende Struktur ist in 36 gezeigt. Wie der 36 entnommen werden kann, sind nun Gräben in der Halbleitersubstratoberfläche 10 ausgebildet. Der Gategraben 5 erstreckt sich bis zu einer Tiefe von näherungsweise 10 bis 100 nm und trennt das erste Source-/Draingebiet 121 von dem zweiten Source-/Draingebiet 122.
  • Im nächsten Schritt erfolgt ein Oxidationsschritt zum Bereitstellen eines Siliziumdioxidspacers 18 auf der Seitenwand von jedem der Gategräben 5. Die resultierende Struktur ist in 37 gezeigt. Wie dieser Figur entnommen werden kann ist ein Siliziumdioxidspacer 18 im unteren Bereich des Gategrabens, in dem der Gategraben benachbart zum Siliziummaterial liegt, ausgebildet.
  • Danach wird eine weitere Siliziumdioxidschicht 54 mit einer Dicke von näherungsweise 8 bis 12 nm abgeschieden. Die resultierende Struktur ist in 38 gezeigt. Wie dieser Figur entnommen werden kann, ist nun eine Siliziumdioxidschicht 54 auf der gesamten Oberfläche konform abgeschieden. Dann erfolgt ein Ätzschritt zum Ätzen der plattenähnlichen Bereiche 55 der Gateelektrode. Insbesondere werden Pockets 55 in den Isolationsgräben an Positionen benachbart zum Gategraben ausgebildet. Dies kann beispielsweise über einen anisotropen Ätzschritt erfolgen, in dem Siliziumdioxid selektiv zu Silizium und Siliziumnitrid geätzt wird. Somit wird die in 39A gezeigte Struktur erzielt. Wie gezeigt ist, sind nun horizontale Bereiche der Siliziumdioxidschicht 54 entfernt. Zudem sind in einer vor und hinter der gezeigten Zeichenebene liegende Pockets 55 in den Isolationsgräben definiert.
  • Optional kann ein Schritt zum isotropen Ätzen von Siliziummaterial ausgeführt werden, um das aktive Gebiet weiter zu dünnen.
  • 39B zeigt eine Querschnittsansicht entlang einer Richtung, die senkrecht liegt zur in 39A gezeigten Richtung. Die Querschnittsansicht von 39B verläuft beispielsweise entlang III und III, siehe 31B. Wie der 39B entnommen werden kann, trennen Isolationsgräben 2 ein aktives Gebiet 12 an dessen beiden Seiten. Die Pockets 55 sind in einem Bereich der Isolationsgräben 2 definiert, der benachbart zum aktiven Gebiet liegt, wobei die Pockets 55 benachbart zum Gategraben 5 liegen. Somit weist das aktive Gebiet 12 die Form eines Stegs 13 auf, wobei das Substratmaterial von den Pockets 55 als auch von dem Gategraben 5 umgeben ist. Die Pockets 55 können sich beispielsweise bis in eine Tiefe von näherungsweise 50 bis 80 nm ausgehend von der Oberseite des Stegs 13 erstrecken. Wie ebenso gezeigt ist, wird der Lamellenbereich 13 des aktiven Gebiets 12, d.h. der Bereich des aktiven Gebiets, in dem aktive Gebiet die Form eines Stegs einnimmt, weiter gedünnt.
  • Funktional hierzu kann ein abgewinkelter Implantationsschritt mit p-Dotierstoffen zur Bereitstellung des dotierten Bereichs 41 durchgeführt werden. Ein Winkel des Ionenstrahls in Bezug auf eine Normale 64a zur Substratoberfläche 10 kann beispielsweise näherungsweise 3 bis 8° betragen. Der dotierte Bereich 41 betrifft insbesondere ein sogenanntes Antipunch-Implant, das zur Vermeidung von Punch-Through erfolgt, bei welchem die Verarmungsgebiete der ersten und zweiten Source-/Draingebiete einander treffen. Dann wird eine Gateisolationsschicht 191 bereitgestellt. Beispielsweise kann ein Oxidationsschritt durchgeführt werden, um eine Siliziumdioxidschicht anzugeben. Eine Querschnittsansicht der resultierenden Struktur ist in 40 gezeigt. Wie dieser Figur entnommen werden kann, ist auf den Polysiliziumbereichen 53 nunmehr die Gateisolationsschicht 191 bereitgestellt. Darüber hinaus liegt die Gateisolationsschicht in dem Gategraben an der Grenzfläche zwischen dem Gategraben und dem Siliziumsubstratmaterial. Danach wird ein Gatematerial abgeschieden. Hierbei kann ein beliebiges Material abgeschieden werden, das als Gateelektrodenmaterial geeignet ist. Spezifische Beispiele hierfür stellen Metalle oder dotiertes dotierten Polysilizium dar. Dann wird das Gatematerial zurückgenommen, so dass die Oberfläche des Gateleketrodenmaterials unterhalb der obersten Oberfläche der Bitleitungsabdeckungsschicht 91 liegt. 41A zeigt eine Querschnittsansicht der resultierenden Struktur. Wie dieser Figur entnommen werden kann, ist der Gategraben 5 nun mit der Gateelektrode 19 aufgefüllt. Die Gateelektrode 19 ist von den ersten Source-/Draingebieten 121, 122 über den dicken Siliziumdioxidspacer 54 abgeschirmt. Wie zudem mit unterbrochenen Linien ge kennzeichnet ist, sind plattenähnliche Bereiche 192 der Gateelektrode vorgesehen.
  • 41B zeigt eine Querschnittsansicht entlang III und III in einer Richtung, die senkrecht zur Querschnittsansicht von 41A liegt. Wie dieser Figur entnommen werden kann, sind nun plattenähnliche Bereiche 192 der Gateelektrode 19 definiert, wobei diese sich teilweise in die Isolationsgräben 2 als auch in das aktive Gebiet 12 erstrecken. Die plattenähnlichen Bereiche 192 sind mit der im Gategraben ausgebildeten Gateelektrode verbunden. Das aktive Gebiet 12 ist von der Gateelektrode 19 über eine Gateisolationsschicht 191 isoliert.
  • Während der Schritte zum Ausbilden des Gategrabens und der Gateelektrode wurde der umgebende Bereich nicht prozessiert. Nachfolgend werden verschiedene Schritte durchgeführt um den umgebenden Bereich weiter zu verarbeiten. Beispielsweise wird das Polysiliziummaterial 53 entfernt, eine Siliziumdioxidschicht wird abgeschieden, es erfolgt ein Schritt zum Ätzen von Siliziumdioxid selektiv zu Silizium, mehrere Implantationsschritte werden durchgeführt und es wird ein Siliziumnitridliner 57 abgeschieden. 42 zeigt eine Querschnittsansicht der resultierenden Struktur im Feldbereich. Wie der Figur entnommen werden kann, ist nunmehr die gesamte Oberfläche mit dem Siliziumnitridliner 57 bedeckt. Zudem ist der obere Bereich der Gateelektrode 19 mit einer Siliziumdioxidschicht 56 gefüllt.
  • In den nächsten Schritten wird die Opferfüllung der Kondensatorgräben entfernt und durch ein Kondensatordielektrikum als auch eine zweite Kondensatorelektrode ersetzt. Demnach wird zunächst ein geeignetes Lackmaterial aufgetragen und strukturiert, so dass der umgebende Bereich gänzlich mit einem Lackmaterial bedeckt ist und der Feldbereich unbedeckt verbleibt.
  • Danach erfolgt ein Trockenätzschritt zum Ätzen von Siliziumnitrid, um den Siliziumnitridliner 57 aus dem Feldbereich zu entfernen. Danach wird das Lackmaterial aus dem umgebenden Bereich entfernt. Folglich ist der gesamte umgebende Bereich mit einem Siliziumnitridliner 57 bedeckt. Dann erfolgt ein Ätzschritt zum Ätzen von Siliziummaterial selektiv zu Siliziumnitrid, um die verbleibenden Bereiche der Polysiliziumfüllung 53 zu entfernen. Die resultierende Struktur ist in 43 gezeigt. Wie dieser Figur entnommen werden kann, ist lediglich die Opferfüllung 61 mit einem Siliziumnitridliner 95 bedeckt und die Polysiliziumfüllung 53 wurde entfernt.
  • Im nächsten Schritt werden die Seitenwände jeder der Bitleitungen über einen zusätzlichen Siliziumdioxidspacer 58 geschützt. Zu diesem Zweck wird zunächst eine Siliziumdioxidschicht konform abgeschieden, gefolgt von einem anisotropen Ätzschritt. Dadurch werden die horizontalen Bereiche der Siliziumdioxidschicht geätzt. Somit verbleiben Spacer 58 mit einer Dicke von näherungsweise 4 bis 7 nm auf den Seitenwandbereichen der Bitleitungen. Aufgrund dieses anisotropen Ätzschrittes werden ebenso die horizontalen Bereiche der Siliziumnitridschicht 95 geätzt. Die resultierende Struktur ist in 44 gezeigt. Wie dieser Figur entnommen werden kann, ist nun die Oberfläche der Opferfüllung 61 freigelegt.
  • Danach wird die Opferfüllung 61 aus den Gräben 33 entfernt. Dies kann beispielsweise durch einen isotropen Trocken- oder Nassätzschritt erfolgen. Somit sind die Seitenwände des Grabens nicht länger mit dem Opfermaterial bedeckt, siehe 45, und die Oberfläche der ersten Kondensatorelektrode 31 ist freigelegt. Der rechte Bereich von 45 zeigt den Graben 33, aus dem die Opferfüllung 61 entfernt wurde.
  • Im nächsten Schritt wird das das Kondensatordielektrikum 38 ausbildende dielektrische Material abgeschieden. Hierzu kann beispielsweise ein sogenanntes high-k Dielektrikum mit einer relativen dielektrischen Konstante von wenigstens 8, z.B. von mehr als 20 und als weiteres Beispiel von mehr als 30 abgeschieden werden. Ein beliebiges der oben erwähnten Materialien kann hierzu mit einer Dicke von 4 bis 12 nm abgeschieden werden. Zudem wird ein Lackmaterial 59 abgeschieden. Die resultierende Struktur ist in 46 gezeigt.
  • Danach wird das Lackmaterial 59 aus dem oberen Bereich des Grabens entfernt. Dies kann beispielsweise über einen ersten isotropen Ätzschritt erfolgen, gefolgt von einem anisotropen Ätzschritt. Diese Ätzschritte sollten beispielsweise derart erfolgen, dass der Kragenbereich des Grabens nicht länger mit einem Lackmaterial 59 bedeckt wird, wobei jedoch der untere Grabenbereich, der unterhalb des Kragenbereichs liegt, mit einem Lackmaterial 59 bedeckt ist. 47 zeigt eine Querschnittsansicht des Grabens nach diesem Rückätzschritt. Wie der 47 entnommen werden kann, ist ein Kondensatordielektrikum 38 vorgesehen, das die erste Kondensatorelektrode, den Kragen als auch die Oberfläche der Struktur bedeckt. Das Lackmaterial 59 wird derart zurückgenommen, dass der Kragenbereich freigelegt wird, wobei der Bereich des Grabens, der unterhalb des Kragens liegt, weiterhin mit dem Lackmaterial bedeckt ist. Die Position der Lackzurücknahme ist mit dem Bezugskennzeichen 73 gekennzeichnet.
  • Danach wird das dielektrische Material von dem oberen Bereich des Grabens abgestreift. Insbesondere wird das dielektrische Material aus denjenigen Bereichen entfernt, die nicht mit dem Lackmaterial 59 bedeckt sind. Dies kann beispielsweise durch Nassätzung erfolgen. Optional wird in diesen Schritten ebenso der verbleibende Bereich der Siliziumoxidschicht 44 entfernt, wobei dieser Bereich benachbart zur lateralen Oberfläche des leitfähigen Strap-Materials 43 liegt. Dann wird auch das Lackmaterial 59 entfernt, z.B. durch Nassätzung. Folglich ist die erste Kondensatorelektrode im unteren Bereich des Grabens, der unterhalb des Kragens 32 liegt, auf den Seitenwänden des Grabens angeordnet, wobei eine dielektrische Schicht 38 oberhalb der ersten Kondensatorelektrode 31 liegt.
  • Danach wird das Material der zweiten Kondensatorelektrode abgeschieden. Hierzu kann beispielsweise Titannitrid mit einer Dicke von näherungsweise 35 bis 50 nm abgeschieden werden. Dann wird das Titannitridmaterial zurückgenommen, z.B. über einen isotropen Ätzschritt. Das Material der zweiten Kondensatorelektrode wird insbesondere bis zu einer Höhe zurückgenommen, so dass die Oberseite des Isolationskragens höher liegt als die Oberseite der zweiten Kondensatorelektrode. Die resultierende Struktur ist in 48 gezeigt. Wie dieser Figur entnommen werden kann, erstreckt sich die zweite Kondensatorelektrode 37 bis zu einer Höhe, die kleiner ist als die Höhe der Oberseite des Isolationskragens 32, der auf der linken Seite liegt. Auf der rechten Seite des Grabens ist das leitfähige Strap-Material oberhalb der Substratoberfläche 10 positioniert. Das leitfähige Strap-Material 43 ist elektrisch mit der zweiten Kondensatorelektrode 37 verbunden. Optional ist eine dünne, leitfähige Siliziumdioxidschicht zwischen das leitfähige Strap-Material 43 und die zweite Kondensatorelektrode 37 positioniert. Oberhalb dieses leitfähigen Strap-Materials ist ein weiterer Siliziumdioxidbereich 44 angeordnet. Die zweite Kondensatorelektrode erstreckt sich bis zu einer Höhe, die oberhalb der Substratoberfläche 10 ist.
  • Im nächsten Schritt wird ein weiteres isolierendes Material bereitgestellt. Hierzu wird beispielsweise ein Spin-On-Glas 75 abgeschieden, gefolgt von einem CMP-Schritt. Die resultierende Struktur ist in 49A gezeigt. Wie dieser Figur entnommen werden kann, ist die zweite Kondensatorelektrode 37 von dem Bereich oberhalb des Spin-On-Glases 75 isoliert. Zudem ist die Oberfläche der Gateelektrode 19 freigelegt.
  • 49B zeigt eine Aufsicht auf die resultierende Struktur. Wie dieser Figur entnommen werden kann, erstrecken sich die Bitleitungen 9 benachbart zu den einzelnen Gateelektroden 19. Darüber hinaus verlaufen die Bitleitungen 9 nicht oberhalb der Grabenkondensatoren 3. Demnach können die Bitleitungen beispielsweise eine geschlängelte Form einnehmen, so dass diese die entsprechenden zweiten Source-/Drainbereiche kontaktieren und gleichzeitig nicht oberhalb der Grabenkondensatoren 3 verlaufen.
  • Danach wird das Speicherzellenfeld durch Bereitstellen der entsprechenden Wortleitungen vervollständigt. Hierbei werden insbesondere die Materialien des Wortleitungsschichtstapels abgeschieden. Danach wird der Schichtstapel strukturiert um die einzelnen Wortleitungen auszubilden. Die Materialien der Wortleitungen können beispielsweise Wolfram und weitere herkömmlich verwendete Materialien einschließen. Diese Materialien können etwa durch chemische Gasphasenabscheidung (CVD) oder physikalische Gasphasenabscheidung (PVD) abgeschieden werden. Die resultierende Struktur ist jeweils in den 1A und C gezeigt. 50 zeigt eine schematische Aufsicht auf die resultierende Struktur.
  • 50 zeigt ein Layout einer Speichervorrichtung mit dem Speicherzellenfeld dieser Erfindung. Im mittleren Bereich der gezeigten Speichervorrichtung befindet sich das Speicherzellenfeld 106 mit den Speicherzellen 100. Die Speicherzellen 100 sind als Schachbrettmuster positioniert, so dass einzelne Speicherzellen diagonal zu anderen liegen. Jede Speicherzelle enthält einen Speicherkondensator mit einer ersten Kondensatorelektrode 31, einem Kondensatordielektrikum 38 als auch einer zweiten Kondensatorelektrode 37 sowie einem Auswahltransistor 16. Das erste Source-/Draingebiet 121 des Transistors 16 ist mit der zweiten Kondensatorelektrode 37 verbunden und das zweite Source-/Draingebiet 122 des Transistors ist mit einer entsprechenden Bitleitung 9 verbunden. Die Wortleitung 8 ist mit einer Gateelektrode 19 des Transistors 16 verbunden.
  • Während des Betriebs wird eine Speicherzelle 10 ausgewählt, z.B. durch Aktivieren einer Wortleitung 8. Die Wortleitung 8 ist mit der Gateelektrode 19 eines entsprechenden Transistors 16 verbunden. Die Bitleitung 9 ist mit dem zweiten Source-/Draingebiet 122 eines der Transistoren 16 verbunden. Der Transistor 16 wird dann eingeschaltet, wodurch die in dem Kondensator 3 gespeicherte Ladung mit der zugeordneten Bitleitung 9 gekoppelt wird. Der Leseverstärker 104 liest die von dem Kondensator 3 auf die Bitleitung 9 gekoppelte Ladung aus. Der Leseverstärker 104 vergleicht das erzielte Signal mit einem Referenzsignal einer benachbarten Bitleitung 9, das durch Lesen eines Signals aus einer mit einer benachbarten Wortleitung 8 verbundenen nicht aktivierten Speicherzelle 100 erzielt wird.
  • Der Leseverstärker 6 bildet einen Teil der Kernschaltung aus, der auch die Wortleitungstreiber 103 zugehören. Der umgebende Bereich 101 enthält zudem das Unterstützungsgebiet 105, das sich außerhalb der Kernschaltung 102 befindet. Im umgebenden Bereich 101 sind eine Mehrzahl von Transistoren ausgebildet. Wie oben beschrieben ist, können die Gateelektroden des umgebenden Bereichs 101 beispielsweise aus demselben Schichtstapel, der auch die Bitleitungen 9 des Feldbereichs 100 ausbildet, strukturiert werden.
  • Die spezifische Beschreibung des Layouts der Speichervorrichtung ist jedoch keinesfalls einschränkend und die Erfindung kann in beliebigen weiteren Konfigurationen ausgeführt werden. Der Schutzbereich der Erfindung wird durch die Patentansprüche definiert.
    • 1
    Halbleitersubstrat
    10
    Substratoberfläche
    12
    aktives Gebiet
    121
    erstes Source-/Drain-Gebiet
    122
    zweites Source-/Drain-Gebiet
    123
    asymmetrisch dotierter Bereich
    124
    dotierter Bereich
    13
    Steg
    14
    Kanal
    15
    Strompfad
    16
    Transistor
    17
    Pad-Nitridschicht
    18
    Siliziumdioxidspacer
    19
    Gateelektrode
    19a
    Unterseite der Gateelektrode
    191
    Gateisolationsschicht
    192
    plattenähnliche Bereiche
    2
    Isolationsgraben
    3
    Grabenkondensator
    31
    erste Kondensatorelektrode
    32
    Isolationskragen
    32a
    Siliziumdioxidschicht
    33
    Graben
    33a
    herausragende Grabenstruktur
    34
    nicht bedeckter Seitenwandbereich
    36
    Polysiliziumfüllung
    37
    zweite Kondensatorelektrode
    38
    Kondensatordielektrikum
    39
    Schutzschicht
    4
    Strap
    40
    Siliziumdioxidschicht
    41
    Antipunch-Implant
    42
    implantierter Bereich
    43
    leitfähiges Strap-Material
    44
    Siliziumdioxidschicht
    45
    Siliziumdioxidliner
    46
    abgewinkelte Ionenimplantation
    47
    Polysiliziumschicht
    48
    Siliziumnitridschicht
    49
    amorphe Siliziumschicht
    49a
    dotierte amorphe Siliziumschicht
    5
    Gategraben
    51
    Siliziumdioxidschicht
    52
    Kohlenstoffhartmaskenschicht
    53
    Polysiliziumschicht
    54
    Siliziumdioxidschicht
    55
    Pocketstruktur
    56
    Siliziumdioxidschicht
    57
    Siliziumnitridliner
    58
    Siliziumdioxidspacer
    59
    Lackschicht
    60
    Schutzschicht
    61
    Opferfüllung
    62
    Siliziumdioxidschicht
    63
    amorphe Siliziumschicht
    64
    Ionenimplantation
    64a
    Normale zur Substratoberfläche
    65
    undotierter amorpher Siliziumbereich
    66
    Siliziumdioxidschicht
    67
    dotierte Siliziumschicht
    68
    Siliziumdioxidschicht
    69
    Polysiliziumschicht
    7
    umgebende Gateelektrode
    70
    umgebender Gatestapel
    71
    umgebender Isolationsgraben
    72
    umgebende Polysiliziumschicht
    73
    Lackzurücknahme
    75
    Spin-On Glas
    76
    umgebendes Gateoxid
    8
    Wortleitung
    81
    Unterseite der Wortleitung
    9
    Bitleitung
    9a
    aktive Bitleitung
    9b
    passive Bitleitung
    90
    Bitleitungskontakt
    91
    Bitleitungsisolationsschicht
    92
    Bitleitungsschicht
    93
    Bitleitungskontaktöffnung
    95
    Siliziumnitridschicht
    96
    erste Richtung
    97
    zweite Richtung
    98
    Bitleitungsschichtstapel
    100
    Speicherzelle
    101
    umgebender Bereich
    102
    Kernschaltung
    103
    Wortleitungstreiber
    104
    Leseverstärker
    105
    Unterstützungsbereich
    106
    Speicherzellenfeld

Claims (39)

  1. Speicherzellenfeld (106) mit: einer Mehrzahl von Speicherzellen (100), wobei jede Speicherzelle (100) einen Speicherkondensator und einen Auswahltransistor (16) aufweist; einer Mehrzahl von in einer ersten Richtung (96) ausgerichteten Bitleitungen (9); eine Mehrzahl von in einer zweiten Richtung (97) ausgerichteten Wortleitungen (8), wobei die zweite Richtung (97) senkrecht zur ersten Richtung (96) ist; einem Halbleitersubstrat (1) mit einer Oberfläche (10), einer Mehrzahl von in dem Halbleitersubstrat (1) ausgebildeten aktiven Gebieten (12), wobei jedes aktive Gebiet (12) sich entlang der zweiten Richtung (97) erstreckt; die Auswahltransistoren teilweise in den aktiven Gebieten (12) ausgebildet sind und entsprechende Speicherkondensatoren mit entsprechenden Bitleitungen (9) elektrisch verbinden, wobei: – eine Gateelektrode (19) jedes der Auswahltransistoren (16) mit einer entsprechenden Wortleitung (8) verbunden ist, – ein Kondensatordielektrikum (38) des Speicherkondensators eine relative dielektrische Konstante von mehr als 8 aufweist, und – die Wortleitungen (8) oberhalb der Bitleitungen (9) angeordnet sind.
  2. Speicherzellenfeld (106) nach Anspruch 1, wobei jede Gateelektrode (19) in einem Graben (33) angeordnet ist und der Graben (33) sich im Halbleitersubstrat (1) erstreckt.
  3. Speicherzellenfeld (106) nach Anspruch 1 oder 2, wobei jede der Gateelektroden (19) plattenähnliche Bereiche (192) aufweist, sodass die Gateelektroden (19) einen Kanal des Transistors (16) von drei Seiten aus umgeben.
  4. Speicherzellenfeld (106) nach einem der vorangehenden Ansprüche, wobei jeder Speicherkondensator ein Grabenkondensator (3) ist einschließlich einer ersten Kondensatorelektrode (31) und einer zweiten Kondensatorelektrode (37) und die dielektrische Schicht (38) zwischen den ersten (31) und den zweiten (37) Kondensatorelektroden angeordnet ist, wobei die ersten (31) und zweiten (37) Kondensatorelektroden sowie die dielektrische Schicht (38) in einem sich im Halbleitersubstrat (1) erstreckenden Graben (33) angeordnet sind.
  5. Speicherzellenfeld (106) nach einem der vorangehenden Ansprüche, wobei die Gateelektrode (19) mit einer entsprechenden Wortleitung (8) über einen Gatekontakt elektrisch verbunden ist.
  6. Speicherzellenfeld (106) nach einem der vorangehenden Ansprüche, wobei jeder der Auswahltransistoren (16) ein erstes (121) und ein zweites (122) Source-/Draingebiet als auch ein zwischen den ersten (121) und zweiten (122) Source-/Draingebieten ausgebildeten Kanal (14) aufweist, wobei die Gateelektrode (19) eine elektrische Leitfähigkeit des Kanals (14) steuert, sowie einen isolierenden Spacer (54), der die Gateelektrode (19) von den ersten (121) und zweiten (122) Source-/Draingebieten elektrisch isoliert, wobei sich der Spacer (54) senkrecht in Bezug auf die Substratoberfläche (10) erstreckt.
  7. Speicherzellenfeld (106) nach einem der vorangehenden Ansprüche, wobei ein erste (121) und zweite (122) Source-/Draingebiete verbindender Kanal (14) vertikale Bereiche und einen horizontalen Bereich in Bezug auf die Substratoberfläche (10) aufweist und der horizontale Bereich benachbart zu einer Unterseite der Gateelektrode (19a) ist.
  8. Speicherzellenfeld (106) nach einem der vorangehenden Ansprüche, wobei die Wortleitungen (8) aus einem Metall bestehen.
  9. Speicherzellenfeld (106) mit einer Mehrzahl von Speicherzellen (100), wobei jede Speicherzelle (100) einen Speicherkondensator und einen Auswahltransistor (16) aufweist; einer Mehrzahl von in einer ersten Richtung (96) ausgerichteten Bitleitungen (9); eine Mehrzahl von in einer zweiten Richtung (97) ausgerichteten Wortleitungen (8), wobei die zweite Richtung (97) senkrecht zur ersten Richtung (96) ist; einem Halbleitersubstrat (1) mit einer Oberfläche (10), einer Mehrzahl von in dem Halbleitersubstrat (1) ausgebildeten aktiven Gebieten (12), wobei jedes aktive Gebiet (12) sich entlang der zweiten Richtung (97) erstreckt; die Auswahltransistoren teilweise in den aktiven Gebieten (12) ausgebildet sind und entsprechende Speicherkondensatoren mit entsprechenden Bitleitungen (9) elektrisch verbinden, wobei jeder Transistor aufweist: ein mit einer Elektrode des Speicherkondensators verbundenes erstes Source-/Draingebiet (121), ein zur Substratoberfläche (10) benachbartes zweites Source-/Draingebiet (122), einen die ersten (121) und zweiten (122) Source-/Draingebiete verbindenden Kanal (14), wobei das Kanalgebiet im aktiven Gebiet (12) liegt, und eine entlang des Kanalgebiets angeordnete Gateelektrode (19), wobei die Gateelektrode (19) einen elektrischen Stromfluss zwischen den ersten (121) und zweiten (122) Source-/Draingebieten steuert und mit einer der Wortleitungen (8) verbunden ist, wobei jede der Gateelektroden (19) eine Unterseite (19a) enthält, jede Wortleitung (8) eine Unterseite (81) enthält, eine Unterseite (19a) der Gateelektroden (19) unterhalb der Unterseite (81) der Wortleitungen (8) liegt und die Wortleitungen (8) oberhalb der Bitleitungen (9) verlaufen, wobei jeder der Speicherkondensatoren eine erste (31) und eine zweite (37) Kondensatorelektrode sowie eine zwischen den ersten (31) und zweiten (37) Kondensatorelektroden angeordnete dielektrische Schicht (38) aufweist, wobei das Kondensatordielektrikum (38) eine relative dielektrische Konstante von mehr als 8 aufweist.
  10. Speicherzellenfeld (106) mit einer Mehrzahl von Speicherzellen (100), wobei jede Speicherzelle (100) einen Speicherkondensator und einen Auswahltransistor (16) aufweist; einer Mehrzahl von in einer ersten Richtung (96) ausgerichteten Bitleitungen (9); einer Mehrzahl von in einer zweiten Richtung (97) ausgerichteten Wortleitungen (8), wobei die zweite Richtung (97) senkrecht zur ersten Richtung (96) ist; einem Halbleitersubstrat (1) mit einer Oberfläche (10), einer Mehrzahl von in dem Halbleitersubstrat (1) ausgebildeten aktiven Gebieten (12), wobei jedes aktive Gebiet (12) sich entlang der zweiten Richtung (97) erstreckt; die Auswahltransistoren teilweise in den aktiven Gebieten (12) ausgebildet sind und entsprechende Speicherkondensatoren mit entsprechenden Bitleitungen (9) elektrisch verbinden, wobei eine Elektrode (19) des Kondensators mit dem Auswahltransistor (16) über eine leitfähige Struktur verbunden ist, die über dem Halbleitersubstrat (1) angeordnet ist, die Gateelektrode jedes der Auswahltransistoren (16) mit einer entsprechenden Wortleitung (8) verbunden ist, und wobei die Wortleitungen (8) über den Bitleitungen (9) angeordnet sind.
  11. Speicherzellenfeld (106) nach Anspruch 10, wobei jede Gateelektrode (19) in einem Graben (33) angeordnet ist und der Graben (33) sich im Halbleitersubstrat (1) erstreckt.
  12. Speicherzellenfeld (106) nach Anspruch 10 oder 11, wobei jeder der Speicherkondensatoren ein Grabenkondensator (3) ist einschließlich einer ersten Kondensatorelektrode (31) und einer zweiten Kondensatorelektrode (37) und die dielektrische Schicht (38) zwischen den ersten (31) und den zweiten (37) Kondensatorelektroden angeordnet ist, wobei die ersten (31) und zweiten (37) Kondensatorelektroden sowie die dielektrische Schicht (38) in einem sich im Halbleitersubstrat (1) erstreckenden Graben (33) angeordnet sind.
  13. Speicherzellenfeld (106) nach einem der Ansprüche 10 bis 12, wobei die Gateelektrode (19) mit einer entsprechenden Wortleitung (8) über einen Gatekontakt elektrisch verbunden ist.
  14. Speicherzellenfeld (106) nach einem der Ansprüche 10 bis 13, wobei jeder der Auswahltransistoren (16) ein erstes (121) und ein zweites (122) Source-/Draingebiet als auch ein zwischen den ersten (121) und zweiten (122) Source-/Draingebieten ausgebildeten Kanal (14) aufweist, wobei die Gateelektrode (19) eine elektrische Leitfähigkeit des Kanals (14) steuert, sowie einen isolierenden Spacer (54), der die Gateelektrode (19) von den ersten (121) und zweiten (122) Source-/Draingebieten elektrisch isoliert, wobei sich der Spacer (54) senkrecht in Bezug auf die Substratoberfläche (10) erstreckt.
  15. Speicherzellenfeld (106) nach einem der Ansprüche 10 bis 13, wobei jeder der Auswahltransistoren (16) ein erstes (121) und ein zweites (122) Source-/Draingebiet aufweist, der die ersten (121) und zweiten (122) Source-/Draingebiete verbindende Kanal (14) vertikale Bereiche und einen horizontalen Bereich in Bezug auf die Substratoberfläche (10) aufweist und der horizontale Bereich benachbart zur Unterseite der Gateelektrode (19a) liegt.
  16. Speicherzellenfeld (106) nach einem der Ansprüche 10 bis 15, wobei die Wortleitungen (8) aus einem Metall bestehen.
  17. Speicherzellenfeld (106) nach einem der Ansprüche 10 bis 16, wobei jede der Gateelektroden (19) plattenähnliche Bereiche (192) aufweist, sodass die Gateelektrode (19) einen Kanal des Transistors (16) von drei Seiten aus umgibt.
  18. Speicherzellenfeld (106) nach Anspruch 10 oder 17, wobei jede Gateelektrode (19) in einem Graben (33) angeordnet ist und der Graben (33) sich im Halbleitersubstrat (1) erstreckt.
  19. Speicherzellenfeld (106) mit: einer Mehrzahl von Speicherzellen (100), wobei jede Speicherzelle (100) einen Speicherkondensator und einen Auswahltransistor (16) aufweist; einer Mehrzahl von in einer ersten Richtung (96) ausgerichteten Bitleitungen (9); eine Mehrzahl von in einer zweiten Richtung (97) ausgerichteten Wortleitungen (8), wobei die zweite Richtung (97) senkrecht zur ersten Richtung (96) ist; einem Halbleitersubstrat (1) mit einer Oberfläche (10), einer Mehrzahl von in dem Halbleitersubstrat (1) ausgebildeten aktiven Gebieten (12), wobei jedes aktive Gebiet (12) sich entlang der zweiten Richtung (97) erstreckt; die Auswahltransistoren teilweise in den aktiven Gebieten (12) ausgebildet sind und entsprechende Speicherkondensatoren mit entsprechenden Bitleitungen (9) elektrisch verbinden, wobei: – die Gateelektrode (19) von jedem der Transistoren (16) in einem Graben (33) ausgebildet ist, der sich im Halbleitersubstrat (10) erstreckt; – die Gateelektrode (19) plattenähnliche Bereiche (192) aufweist, sodass die Gateelektrode (19) einen Kanal (14) des Transistors (16) von drei Seiten aus umgibt; – die Gateelektrode (19) von jedem der Auswahltransistoren (16) mit einer entsprechenden Wortleitung (8) verbunden ist und wobei die Wortleitungen (8) oberhalb der Bitleitungen (9) angeordnet sind.
  20. Speicherzellenfeld (106) nach Anspruch 19, wobei jeder Speicherkondensator ein Grabenkondensator (3) ist einschließlich einer ersten Kondensatorelektrode (31) und einer zweiten Kondensatorelektrode (37) und die dielektrische Schicht (38) zwischen den ersten (31) und den zweiten (37) Kondensatorelektroden angeordnet ist, wobei die ersten (31) und zweiten (37) Kondensatorelektroden sowie die dielektrische Schicht (38) in einem sich im Halbleitersubstrat (1) erstreckenden Graben (33) angeordnet sind.
  21. Speicherzellenfeld (106) nach Anspruch 19 oder 20, wobei die Gateelektrode (19) mit einer entsprechenden Wortleitung (8) über einen Gatekontakt elektrisch verbunden ist.
  22. Speicherzellenfeld (106) nach einem der Ansprüche 19 bis 21, wobei jeder der Auswahltransistoren (16) ein erstes (121) und ein zweites (122) Source-/Draingebiet als auch ein zwischen den ersten (121) und zweiten (122) Source-/Draingebieten ausgebildeten Kanal (14) aufweist, wobei die Gateelektrode (19) eine elektrische Leitfähigkeit des Kanals (14) steuert, sowie einen isolierenden Spacer (54), der die Gateelektrode (19) von den ersten (121) und zweiten (122) Source-/Draingebieten elektrisch isoliert, wobei sich der Spacer (54) senkrecht in Bezug auf die Substratoberfläche (10) erstreckt.
  23. Speicherzellenfeld (106) nach einem der Ansprüche 19 bis 21, wobei ein erste (121) und zweite (122) Source-/Draingebiete verbindender Kanal (14) vertikale Bereiche und einen horizontalen Bereich in Bezug auf die Substratoberfläche (10) aufweist und der horizontale Bereich benachbart zu einer Unterseite der Gateelektrode (19a) ist.
  24. Speicherzellenfeld (106) nach einem der Ansprüche 19 bis 23, wobei die Wortleitungen (8) aus einem Metall bestehen.
  25. Verfahren zum Herstellen eines Speicherzellenfeldes (106) durch: Bereitstellen eines Halbleitersubstrats (1) mit einer Oberfläche (10); Bereitstellen von Speicherkondensatoren; Definieren von aktiven Gebieten (12) im Halbleitersubstrat; Bereitstellung von Auswahltransistoren (16) in entsprechenden aktiven Gebieten (12); Bereitstellen einer Mehrzahl von Bitleitungen (9), die sich entlang einer ersten Richtung (96) erstrecken und Bereitstellen einer Mehrzahl von Wortleitungen (8), die sich entlang einer zweiten Richtung (97) erstrecken, wobei jede Wortleitung (8) mit einer Mehrzahl von Gateelektroden (19) verbunden ist, wobei die aktiven Gebiete (12) sich in der zweiten Richtung (97) erstrecken, das Bereitstellen der Bitleitungen (9) vor dem Bereitstellen der Wortleitungen (8) erfolgt; und das Bereitstellen eines Kondensatordielektrikums (38) des Speicherkondensators nach dem Bereitstellen der Bitleitungen (9) erfolgt.
  26. Verfahren nach Anspruch 25, wobei das Bereitstellen eines Speicherkondensators umfasst: Ausbilden eines Grabens (33), der sich im Halbleitersubstrat (1) erstreckt, wobei der Graben (33) eine Seitenwand aufweist, Bereitstellen einer ersten Kondensatorelektrode (31) benachbart zur Seitenwand, Auffüllen eines Grabens (33) mit einem Opfermaterial, wobei das Opfermaterial nach dem Bereitstellen der Bitleitungen (9) entfernt wird.
  27. Verfahren nach Anspruch 26, wobei: – nach dem Auffüllen des Grabens (33) mit einem Opfermaterial ein Teil des Opfermaterials aus der Substratoberfläche (10) herausragt und damit einen herausragenden Bereich (33a) ausbildet; – das Bereitstellen eines Auswahltransistors ein Bereitstellen eines ersten (121) und eines zweiten (122) Source-/Draingebiets, eines die ersten (121) und zweiten (122) Source-/Draingebiete verbindenden Kanals (14) umfasst, wobei die Gateelektrode (19) entlang des Kanals (14) angeordnet ist; – eine zusätzliche Ionenimplantation ausgeführt wird um Ionen in das zweite (122) Source-/Draingebiet zu implantieren und diese zusätzliche Ionenimplantation als abgewinkelte Implantation (46) erfolgt, wobei die herausragenden Bereiche (33a) als Schattenmaske dienen.
  28. Verfahren nach Anspruch 25, wobei das Kondensatordielektrikum (38) ein Dielektrikum ist, das eine relative dielektrische Konstante von mehr als 8 aufweist.
  29. Verfahren nach Anspruch 25, zusätzlich umfassend: Bereitstellen eines ersten (121) und eines zweiten (122) Source-/Draingebiets; Bereitstellen eines isolierenden Spacers (54), wobei der isolierende Spacer (54) die Gateelektrode (19) elektrisch von den ersten (121) und zweiten (122) Source-/Draingebieten isoliert und sich senkrecht in Bezug auf die Substratoberfläche (10) erstreckt.
  30. Verfahren nach Anspruch 25, wobei das Bereitstellen der Gateelektrode (19) nach dem Bereitstellen der Bitleitungen (9) erfolgt.
  31. Verfahren zum Ausbilden eines Speicherzellenfeldes (106) durch: Bereitstellen eines Halbleitersubstrats (1) mit einer Oberfläche (10); Bereitstellen von Speicherkondensatoren durch Ausbilden von Gräben (33) im Halbleitersubstrat (1), wobei die Gräben (33) Seitenwände aufweisen, sowie Auffüllen der Gräben (33) mit geeigneten Materialien derart, dass ein Teil der Materialien über die Substratoberfläche (10) hinausragt und dadurch herausragende Bereiche (33a) ausgebildet werden; Definieren von aktiven Gebieten (12) in dem Halbleitersubstrat (1); Bereitstellen von Auswahltransistoren (16) in entsprechenden aktiven Gebieten (12) durch Bereitstellen eines ersten (121) und eines zweiten (122) Source-/Draingebiets, eines die ersten (121) und zweiten (122) Source-/Draingebiete verbindenden Kanals 14() und einer entlang des Kanals () angeordneten Gateelektrode (19); Bereitstellen einer Mehrzahl von Bitleitungen (9), die sich entlang einer ersten Richtung (96) erstrecken, wobei jede der Bitleitungen (9) in Kontakt mit einem entsprechenden zweiten Source-/Draingebiet (122) ist; und Bereitstellen einer Mehrzahl von Wortleitungen (8), die sich entlang einer zweiten Richtung (97) erstrecken, wobei jede Wortleitung (8) in Kontakt mit einer Mehrzahl von Gateelektroden (19) ist, wobei – sich die aktiven Gebiete (12) in der zweiten Richtung (97) erstrecken, – das Bereitstellen der Bitleitungen (9) vor dem Bereitstellen der Wortleitungen (8) erfolgt; und – eine zusätzliche Ionenimplantation ausgeführt wird um Ionen in das zweite Source-/Draingebiet (122) zu implantieren und diese zusätzliche Ionenimplantation eine abgewinkelte Ionenimplantation (46) unter Beanspruchung der herausragenden Bereiche (33a) als Schattenmaske ist.
  32. Verfahren nach Anspruch 31, wobei das Kondensatordielektrikum (38) ein Dielektrikum ist, das eine relative dielektrische Konstante von mehr als 8 aufweist.
  33. Verfahren nach Anspruch 31 oder 32, zusätzlich umfassend Bereitstellen eines isolierenden Spacers (54), wobei der isolierende Spacer (54) die Gateelektrode (19) von den ersten (121) und zweiten (122) Source-/Draingebieten elektrisch isoliert und sich senkrecht in Bezug zur Substratoberfläche (10) erstreckt.
  34. Verfahren nach einem der Ansprüche 31 bis 33, wobei das Bereitstellen der Gateelektroden (19) vor dem Bereitstellen der Bitleitungen (8) erfolgt.
  35. Verfahren zum Ausbilden eines Speicherzellenfeldes (106) durch: Bereitstellen eines Halbleitersubstrats (1) mit einer Oberfläche (10); Bereitstellen von Speicherkondensatoren; Definieren von aktiven Gebieten (12) im Halbleitersubstrat (1); Bereitstellen von Auswahltransistoren (16) in entsprechenden aktiven Gebieten (12) durch Bereitstellen entsprechender Gateelektroden (19), die entlang eines Kanals (14) der entsprechenden Transistoren (16) angeordnet sind; Bereitstellen einer Mehrzahl von Bitleitungen (9), die sich entlang einer ersten Richtung (96) erstrecken; und Bereitstellen einer Mehrzahl von Wortleitungen (8), die sich entlang einer zweiten Richtung (97) erstrecken, wobei jede Wortleitung (8) mit einer Mehrzahl von Gateelektroden (19) verbunden ist, wobei die aktiven Gebiete (12) sich in der zweiten Richtung (97) erstrecken und das Bereitstellen der Bitleitungen (9) vor dem Bereitstellen der Wortleitungen (8) erfolgt; und wobei das Bereitstellen der Gateelektroden (19) nach dem Bereitstellen der Bitleitungen (9) erfolgt.
  36. Verfahren nach Anspruch 35, wobei das Bereitstellen der Gateelektrode (19) eine Definition eines sich im Halbleitersubstrat (1) erstreckenden Grabens (33) einschließt.
  37. Verfahren nach Anspruch 35 oder 36, wobei das Kondensatordielektrikum (38) ein Dielektrikum ist, das eine relative dielektrische Konstante von größer als 8 aufweist.
  38. Verfahren nach einem der Ansprüche 35 bis 37, zusätzlich umfassend Bereitstellen eines ersten (121) und eines zweiten (122) Source-/Draingebiets; Bereitstellen eines isolierenden Spacers (54), wobei der isolierende Spacer (54) die Gateelektrode (19) elektrisch von den ersten (121) und zweiten (122) Source-/Draingebieten isoliert und sich senkrecht in Bezug auf die Substratoberfläche (10) erstreckt.
  39. Speicherzellenfeld (106) mit: einer Mehrzahl von Speicherzellen (100), wobei jede Speicherzelle (100) eine Vorrichtung zum Speichern einer elektrischen sowie einen Auswahltransistor (16) aufweist, einer Mehrzahl von in einer ersten Richtung (96) ausgerichteten Bitleitungen (9); eine Mehrzahl von in einer zweiten Richtung (97) ausgerichteten Wortleitungen (8), wobei die zweite Richtung (97) senkrecht zur ersten Richtung (96) ist, die Auswahltransistoren (16) entsprechende Vorrichtungen zum Speichern einer elektrischen Ladung an die entsprechenden Bitleitungen (9) anschließen, wobei: – jeder der Auswahltransistoren (16) eine Vorrichtung zum Steuern eines elektrischen Stromflusses aufweist, wobei die Vorrichtung mit einer entsprechenden Wortleitung verbunden ist, – ein Kondensatordielektrikum (38) der Vorrichtung zum Speichern einer elektrischen Ladung eine relative dielektrischen Konstante von mehr als 8 aufweist, und – die Wortleitungen (8) oberhalb der Bitleitungen (9) angeordnet sind.
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