JP2006054431A - トランジスタ、メモリセルアレイ、および、トランジスタ製造方法 - Google Patents

トランジスタ、メモリセルアレイ、および、トランジスタ製造方法 Download PDF

Info

Publication number
JP2006054431A
JP2006054431A JP2005180338A JP2005180338A JP2006054431A JP 2006054431 A JP2006054431 A JP 2006054431A JP 2005180338 A JP2005180338 A JP 2005180338A JP 2005180338 A JP2005180338 A JP 2005180338A JP 2006054431 A JP2006054431 A JP 2006054431A
Authority
JP
Japan
Prior art keywords
source
region
drain region
transistor
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005180338A
Other languages
English (en)
Inventor
Rolf Weis
ロルフ，ヴァイス
Till Schlosser
ティル，シュレッサー
Ulrike Gruning Von Schwerin
フォン シュヴェリン ウルリケ，グリューニング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE102004031385A external-priority patent/DE102004031385B4/de
Priority claimed from US10/939,255 external-priority patent/US7132333B2/en
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2006054431A publication Critical patent/JP2006054431A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

【課題】トレンチ型ＤＲＡＭメモリセルの形成において、垂直型トラジスタとトレンチ型キャパシタの接続を容易化し、高集積化する。
【解決手段】第１および第２ソース／ドレイン領域と、該第１および第２ソース／ドレイン領域を接続する、半導体基板の中に配置されたチャネル領域と、ゲート電極とを含み、該ゲート電極は、上記第１および第２ソース／ドレイン領域間に流れる電流を制御するために、上記チャネル領域に沿って配置され、該チャネル領域から電気的に絶縁されている。また、上記チャネル領域では、該チャネルがリッジ状の形をなしたフィン領域を有している。この「リッジ状」とは、１つの上面と、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを接続する線に対して（断面図では）垂直である２つの側面とからなる。この上面は、半導体基板の表面よりも下に配置されており、ゲート電極は、この上面および２つの側面に沿って設けられる。
【選択図】図１Ａ

Description

本発明は、トランジスタと、該トランジスタを組み込んだ複数のメモリセルを含むメモリセルアレイと、トランジスタ製造方法とに関するものである。
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルは、蓄積される情報である電荷を蓄積するための蓄積コンデンサと、この蓄積コンデンサをアドレス指定するためのアクセストランジスタとを有している。このアクセストランジスタは、第１および第２ソース／ドレイン領域と、該第１および第２ソース／ドレイン領域に隣接する伝導チャネルと、該第１および第２ソース／ドレイン領域間を流れる電流を制御するゲート電極とを有している。このアクセストランジスタは、一般的に、半導体基板に形成されている。蓄積コンデンサに蓄積される情報は、このアクセストランジスタをアドレス指定することにより、読み出されたり、書き込まれたりする。このアクセストランジスタのチャネル長の長さには限界があり、限界よりも短ければ、アドレス指定されていない状態でのアクセストランジスタの絶縁特性が不十分になってしまう。実効チャネル長Ｌｅｆｆの長さに限界があることにより、半導体基板の基板表面に対して水平に形成されている１つのアクセストランジスタを備えた複数のプレーナ型トランジスタセルの拡張性は制限されてしまう。
垂直トランジスタセルは、メモリセルを形成するために必要な表面領域を維持しながら、チャネル長を長くすることができる。このような垂直トランジスタセルでは、アクセストランジスタのソース／ドレイン領域、およびチャネル領域は、基板表面に対して垂直方向に配置されている。
上記した垂直型トランジスタセルが有する問題の１つは、積層型コンデンサとの表面接触部を提供することが困難であるという点にある。したがって、このような垂直型トランジスタは、積層型コンデンサへの集積が困難である。
実効チャネル長Ｌｅｆｆを長くするための概念として、例えばＵＳ特許番号５，９４５，７０７によって開示されているように、凹型チャネルトランジスタ（recessed channel transistor）が挙げられる。このような凹型チャネルトランジスタでは、第１および第２ソース／ドレイン領域が、基板表面に対して水平方向に配置されている。この凹型チャネルトランジスタのゲート電極は、半導体基板におけるトランジスタの２つのソース／ドレイン領域間に形成された凹状の溝内に配設されている。したがって、この凹型チャネルトランジスタの実効チャネル長は、２つのソース／ドレイン領域間の幅と、凹状の溝の深さを２倍した長さの合計に相当する。また、この凹型チャネルトランジスタの実効チャネル幅Ｗｅｆｆは、最小構造サイズＦに相当する。
他に知られているトランジスタの概念として、フィン型ＦＥＴが挙げられる。フィン型ＦＥＴの活性領域は、通常、フィン型またはリッジ状の形をしており、半導体基板の２つのソース／ドレイン領域間に形成されている。また、ゲート電極が、フィンの２つまたは３つの側面を取り囲んでいる。
記憶装置は、一般的に、メモリセルアレイと周辺部分とを備えている。該周辺部分は、メモリセルアレイを操作する回路を有している。メモリセルの基本寸法が小さくなると、周辺部分が場所をとりすぎ、さらに、例えばビット線電圧およびワード線電圧のスケーリングにより信頼性が損なわれるという問題が生じる。したがって、上記の問題を解決し、かつ、記憶装置の周辺部分にも用いることができるトランジスタが、望ましい。
そこで、本発明の目的は、従来のトランジスタが有する問題を解決したトランジスタを提供するものである。さらに本発明は、メモリセルアレイと、トランジスタの製造方法とを提供するものである。
上記したような目的を達成するために、本発明に係るトランジスタは、以下の構成を備えている。すなわち、本発明に係るトランジスタは、半導体基板内の少なくとも一部に形成されたトランジスタであって、第１ソース／ドレイン領域、第１コンタクト領域、第２ソース／ドレイン領域、第２コンタクト領域、チャネル領域、および、ゲート電極を備えている。第１コンタクト領域は、第１ソース／ドレイン領域を蓄積コンデンサの電極に接続するために構成されている。第２コンタクト領域は、第２ソース／ドレイン領域をビット線に接続するために構成されている。チャネル領域は、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを接続しており、半導体基板の中に配置されている。ゲート電極は、チャネル領域に沿って配置されており、ゲート絶縁層によってチャネル領域から電気的に絶縁され、第１ソース／ドレイン領域と第２ソース／ドレイン領域との間に流れる電流を制御する。チャネル領域は、フィン領域を構成している。このフィン領域では、チャネル領域はフィンの形をしており、ゲート電極は該チャネル領域の３側面に配置されている。また、第１コンタクト領域と第２コンタクト領域とを結ぶ電流経路は、第１垂直領域と、水平領域と、第２垂直領域とからなる。第１垂直領域では、この電流方向は第１垂直方向の成分を有している。水平領域では、この電流方向は水平成分を有している。第２垂直領域では、この電流方向は第２垂直方向の成分を有しており、該第２垂直方向は第１垂直方向と逆方向である。
したがって、本発明のトランジスタは、リッジ状の形、または、フィンの形をした活性領域を備えたフィン型ＦＥＴを構成している。その結果、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを接続する電導チャネルを完全に空乏化することができ、これにより、トランジスタのオフ電流を低減できる。加えて、電流経路は垂直成分を含んでいるので、オフ電流をさらに低減できる。
本発明は、さらに以下のトランジスタを提供する。すなわち、このトランジスタは、半導体基板の中に少なくとも一部に形成されたトランジスタであって、第１ソース／ドレイン領域、第２ソース／ドレイン領域、チャネル領域、およびゲート電極を備えている。チャネル領域は、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを接続しており、半導体基板の中に配置されており、該第１ソース／ドレイン領域と第２ソース／ドレイン領域とを結ぶ線によって第１の方向が規定されている。ゲート電極は、チャネル領域に沿って配置されており、ゲート絶縁層によってチャネル領域から電気的に絶縁され、第１ソース／ドレイン領域と第２ソース／ドレイン領域との間を流れる電流を制御する。チャネル領域は、フィン領域を構成しており、このフィン領域では、チャネルはフィンの形状をしており、このフィンは、１つの上面と、上記第１の方向に対して（断面図において）平行である２つの側面とからなる。この上面は、半導体基板の表面よりも下に配置されており、ゲート電極は、上面および２つの側面に沿って配置されている。
好ましい実施形態では、基板表面に対して垂直方向に測定された、上面と基板表面との間の距離は、１０〜２００ｎｍである。この距離が１０ｎｍよりも短ければ、本発明の有効な効果は著しく低下する。他方、上記距離が２００ｎｍよりも長ければ、チャネル長、そして結果としてチャネル抵抗は、著しく上昇する。
さらに本発明は、以下のメモリセルアレイを提示する。すなわち、このメモリセルアレイは、複数のメモリセルと、第１方向に配置された複数のビット線と、該第１方向と交差する第２方向に配置された複数のワード線を有している。１つのメモリセルには、蓄積コンデンサおよびトランジスタが１つずつ設けられている。このトランジスタは、半導体基板の少なくとも一部に形成されており、第１ソース／ドレイン領域、第２ソース／ドレイン領域、チャネル領域、および、ゲート電極を有している。チャネル領域は、半導体基板の中に配置されており、第１ドープ領域（第１ソース／ドレイン領域）と第２ドープ領域（第２ソース／ドレイン領域）とを接続している。ゲート電極は、チャネル領域から電気的に絶縁されている状態で、該チャネル領域に沿って配置されており、第１ソース／ドレイン領域と第２ソース／ドレイン領域との間を流れる電流を制御する。また、チャネル領域は、フィン領域を構成している。このフィン領域では、チャネルはフィンの形状をしている。このフィンは、１つの上面と、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを結ぶ線に対して（断面図では）垂直である２つの側面とを含んでいる。この上面は、半導体基板の表面よりも下に配置されており、ゲート電極は、この１つの上面と２つの側面とに沿って配置されている。また、各ワード線は、複数のゲート電極に電気的に接続されており、各トランジスタの第２ソース／ドレイン領域は、ビット線コンタクトを介してビット線のうちの１つに接続されている。
さらに、本発明は、以下の工程を含んだ、半導体基板中のトランジスタの製造方法を提供する。これらの工程とは、半導体基板を用意する工程と、２つの絶縁トレンチによって上記トランジスタが形成される活性領域の横方向を規定するために、該絶縁トレンチを半導体基板の表面に位置決めする絶縁トレンチ位置決め工程と、上記上記絶縁トレンチを絶縁材料によって充填する充填工程と、ゲート絶縁材料によって上記活性領域から絶縁されるゲート電極を形成するゲート電極形成工程と、第１ソース／ドレイン領域および第２ソース／ドレイン領域を形成する第１および第２ソース／ドレイン領域形成工程とを含んでいる。第１ソース／ドレイン領域と第２ソース／ドレイン領域との間には、電導チャネルが形成されている。第１と第２ソース／ドレイン領域とを結ぶ線によって第１方向が規定されている。ゲート電極形成工程では、活性領域において上記半導体基板の表面から該表面に対して垂直方向に第１の深さまで延びる溝の位置を規定する溝規定工程と、溝規定工程の後に、各上記絶縁トレンチにおける上記溝に隣接する位置に、上記第１の深さよりも深い第２の深さまで延びるポケット（poket）の位置を、２つの該ポケットの間に上記溝が設けられるように規定するポケット規定工程と、上記活性領域と上記溝との間の界面、および、該活性領域と上記ポケットとの間の界面に、ゲート絶縁材料を形成するゲート絶縁材料形成工程と、ゲート電極材料を堆積して、上記溝および上記２つのポケットを充填する充填工程と、上記ゲート電極材料を部分的に除去することにより、該ゲート電極材料を、上記溝および２つの上記ポケット以外の部分から除去する除去工程とが含まれている。
本発明では、ゲート電極を設ける工程が、活性領域に１つの溝を形成する工程と、それにより凹状のチャネル部分の位置を定める工程とを含むので、上記凹状のチャネルをゲート電極と調整できる。
また、本発明に係る方法の好ましい実施形態では、上記第１の深さと上記第２の深さとの間の活性領域を、上記半導体基板の表面に対して平行方向であって、上記第１の方向に対して垂直方向である方向に薄膜化する薄膜化工程をさらに含んでいる。
これにより、ゲート電極領域の外側の活性領域の範囲を変えずに、後にゲート電極によって取り囲まれるチャネル領域において活性領域を部分的に薄膜化できる。具体的には、ソース／ドレイン領域の幅は変わることがない。結果として、接合コンタクト領域を薄膜化せずに、コンタクト抵抗を低減できる。
また、他の実施形態では、２つのポケットの位置をウェットエッチングによって定める。それに応じて、これらのポケットを、ゲート電極の溝部に隣接している部分にのみ形成するので、自己整合的に形成できる。さらに、溝部の位置をウェットエッチングによって定めれば、この方法を、メモリセルアレイのパッシングワード線（passing word lines）が半導体基板の表面近傍に位置するように、実施できる。これにより、隣接する活性領域へのパッシングワード線の影響を低減できる。
本発明の他の実施形態では、ゲート電極を設ける工程は、上記絶縁トレンチそれぞれに、第２の深さまで延びる２つのポケットの位置を規定するポケット規定工程と、上記ポケット規定工程の後、上記活性領域における上記２つのポケットの位置に隣接した位置であって、上記２つのポケットの間の位置に、該２つのポケットと電気的に接続することができる、半導体基板の表面から、上記第２の深さよりも浅い第１の深さまで表面に対して垂直方向に延びる溝を位置決めする溝位置決め工程と、上記活性領域と溝との間の界面、および、該活性領域と上記ポケットとの間の界面に、ゲート絶縁材料を形成するゲート絶縁材料形成工程と、ゲート電極材料を堆積して上記溝および２つのポケットを充填する充填工程と、上記ゲート電極材料を部分的に除去することにより、該ゲート電極材料を、上記溝および２つの上記ポケット以外の部分から除去する除去工程とを含んでいる。この形態では、これらのポケットを互いに平行に形成することが、特に好ましい。これにより、ポケットとゲート電極の溝部とをより簡単に整合できる。
本発明に係るトランジスタは、具体的には、コンデンサとアクセストランジスタとをそれぞれ１つずつ含むＤＲＡＭメモリセルに設けるが、同様に、記憶装置のコア回路に設けてもよいし、特に、ワード線ドライバの部分を形成してもよい。
さらに、本発明に係るトランジスタは、あらゆる種類の回路や他の構成に設けることができる。
以下の本発明の各実施形態では、トランジスタと、メモリセルアレイと、トランジスタの製造方法とについて説明する。そのうちの一実施形態として、半導体基板に少なくとも部分的に形成された本発明に係るトランジスタについて説明する。本発明に係るトランジスタは、第１および第２ソース／ドレイン領域と、該第１および第２ソース／ドレイン領域を接続する、半導体基板の中に配置されたチャネル領域と、ゲート電極とを備えている。該ゲート電極は、上記第１および第２ソース／ドレイン領域間に流れる電流を制御するために、上記チャネル領域に沿って配置され、該チャネル領域から電気的に絶縁されている。また、上記チャネル領域では、該チャネルがリッジ状の形をなしたフィン領域を有している。この「リッジ状」とは、１つの上面と、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを接続する線に対して（断面図では）垂直である２つの側面とからなる。この上面は、半導体基板の表面よりも下に配置されており、ゲート電極は、この上面および２つの側面に沿って設けられている。
なお、添付した図面は、本発明を理解しやすくするためのものであり、この明細書の一部である。これらの図面は、本発明の実施形態を示し、この説明とともに、本発明の原理の説明に用いられる。本発明の他の実施形態および本発明の意図された利点の多くは、以下の詳細な説明を参照することによってより理解されるようになると、容易に認識されるだろう。なお、図示した構成素子は、必ずしも正しく縮尺されているものではない。また同じ参照符号は、互いに類似した部分を示している。
図１Ａ〜図１Ｃはそれぞれ、本発明のトランジスタの代表的な実施形態を示す図である。図２Ａ〜図２Ｗは、本発明のメモリセルアレイの一実施形態を示す図である。図３Ａ〜図３Ｌは、本発明のメモリセルアレイの他の実施形態を示す図である。図４Ａ〜図４Ｊは、本発明のメモリセルアレイのさらに別の実施形態を示す図である。図５Ａ〜図５Ｋは、本発明のメモリセルアレイのさらに別の実施形態を示す図である。図６は、本発明のトランジスタが設けられた記憶装置の平面図である。
以下の詳細な説明は、本発明の実施形態を示す添付図面を参照しながら行う。なお、以下の説明では、方向を示す用語（例えば、「上端」、「下端」、「前部」、「後部」、「前方」、「後方」、など）を、図面（紙面）の方向に基づいて用いている。しかしながら、本発明の実施形態の構成素子を異なる方向に定めることもできるので、以下において用いる方向を示す用語は、図面において説明するために使用し、決して本発明を限定するものではない。また、以下に示す実施形態以外の形態を用いてもよく、本発明の範囲から外れなければ構造的または論理的に変更可能であることを、理解すべきである。したがって、以下の詳細な説明は限定を加えるためのものではなく、本発明の範囲は特許請求の範囲によって定められるものである。
図１Ａは、第１ソース／ドレイン領域１２１と第２ソース／ドレイン領域１２２とを接続する方向に沿ってトランジスタ１６を切断した状態を示すトランジスタ１６の断面図である。
トランジスタ１６は、第１ソース／ドレイン領域１２１と、第２ソース／ドレイン領域１２２と、第１ソース／ドレイン領域１２１および第２ソース／ドレイン領域１２２を接続するチャネル１４とを有している。チャネルの電導度は、ゲート電極８５によって制御されている。活性領域１２は、フィン型またはリッジ状の形を有しており、該フィンの３側面がゲート電極によって囲まれている。
第１ソース／ドレイン領域１２１および第２ソース／ドレイン領域１２２は、半導体基板１の表面領域に設けられている。ゲート電極８５は、溝部８５２と、２つの板部８５１（図２Ｌを参照のこと）とを有している。ゲート電極８５の溝部８５２は、エッチングによって基板表面１０に形成された溝の中に配されている。したがって、活性領域１２の上面は、半導体基板の表面１０より深い位置に設けられている。板部８５１は、図示した断面より前方および後方に伸びているので、図中では点線で示している。溝部８５２の底部は、ゲート酸化層８０によってシリコン材料から電気的に絶縁されている。第１ソース／ドレイン領域１２１および第２ソース／ドレイン領域１２２は、窒化シリコンスペーサー８６によって溝部８５２から電気的に絶縁されている。また、犠牲シリコン酸化物層１８１が、窒化シリコンスペーサー８６と第１および第２ソース／ドレイン領域１２１・１２２との間に配されている。第１コンタクト領域９３は、第１ソース／ドレイン領域１２１を蓄積コンデンサと電気的に接続するように設けられている。また、第２コンタクト領域９４は、第２ソース／ドレイン領域をビット線（不図示）と電気的に接続するように設けられている。
第１コンタクト領域９３および第２コンタクト領域９４に関する詳しい説明は、後述する本発明の第１〜第４実施形態において説明する。
ゲート電極８５は、一般的なポリシリコンから作られる。また、第１ソース／ドレイン領域１２１および第２ソース／ドレイン領域１２２は、低濃度のｎ−型ドープシリコン領域であり、良好な導電性を有する。さらに、第１ソース／ドレイン領域１２１、または第１および第２ソース／ドレイン領域１２１・１２２は、チャネル領域と高濃度ドープ領域との間に配置された低濃度ドープ領域（不図示）を構成していてもよい。チャネル１４は、低濃度でｐ−型にドープされ、ゆえに、ゲート電極５２に対して適切な電圧がかけられなければ、第１ソース／ドレイン領域１２１を第２ソース／ドレイン領域１２２から絶縁することができる。
第１コンタクト領域９３と、第２コンタクト領域９４との間の電流経路は、まず、第１垂直方向（すなわち下方向）に伸び、その後、水平方向に伸び、その後、第２垂直方向（すなわち第１垂直方向と逆の方向である上方向）に伸びる。換言すれば、電流経路は、ソース／ドレイン領域１２１端部からコンタクト領域９３・９４までの距離とともにチャネル領域１４とによって構成される。
したがって、第１コンタクト領域９３から第２コンタクト領域９４に流れる電流は、まず弱くゲートされた垂直方向の経路、次に、強くゲートされた垂直方向の経路、次に、強くゲートされた水平方向の経路、次に、強くゲートされた垂直方向の経路、弱くゲートされた垂直方向の経路を構成する。換言すれば、電流経路が基板表面１０中に形成された凹部に沿って伸張する部分を有しているので、高濃度でドープされた第１ソース／ドレイン領域１２１と、高濃度でドープされた第２ソース／ドレイン領域１２２との間の最短距離が、フィン型ＦＥＴ（ここでのフィン型ＦＥＴは、活性領域が基板表面に沿って設けられ、電流経路は水平方向の経路のみである構成）に比して、長くなる。その結果、ソース／ドレイン領域と、チャネルとの接合部における電界は小さくなり、漏れ電流が減少する。さらに、高濃度ドープ領域１２１・１２２は、窒化シリコンスペーサー８６によってゲート電極８５２から遮蔽されているので、高濃度ドープ領域１２１・１２２における該ゲート電極の電界の影響が抑制される。
図１Ｂは、図１Ａの方向に対して垂直方向にトランジスタを切断した状態を示すトランジスタの断面図である。特に、この図では、幅の細い活性領域の部分である、活性領域のフィン領域１１の断面を示す。フィン領域の３側面は、ゲート電極により取り囲まれている。フィン領域１１では、活性領域１２がリッジ状またはフィンの形状をなしている。活性領域１２は、上面１１ａおよび２つの側面１１ｂを有し、上面１１ａの長さは、側面１１ｂの長さよりも短く構成されている。
図１Ｂ中、ゲート電極８５の板部８５１は、フィンの側面１１ｂに沿って配され、ゲート電極の溝部８５２は、フィンの上面１１ａに沿って配されている。ゲート電極８５は、ゲート酸化層８０によってフィン領域１１から絶縁されている。図１Ｂからわかるように、電流経路１５は、図１Ｂで示される紙面に対して垂直の方向に形成される。
フィン領域の幅が狭いので、トランジスタを十分に空乏化させることができ、トランジスタのオフ電流を改善することができる。本発明の好適な実施形態によれば、フィン領域は、局所的に薄くできるので、チャネル領域の幅を第１および第２ソース／ドレイン領域の幅に比べて小さくすることができる。その結果、ソース／ドレイン領域のコンタクト領域を小さくすることなく、従来のトランジスタに比べて、トランジスタのオフ電流がさらに改善される。結果として、コンタクト抵抗は増加しない。
図１Ａおよび図１Ｂで図示した構造では、チャネルの長さＬｅｆｆは、第１ソース／ドレイン領域と第２ソース／ドレイン領域との間の距離に相当する。さらに、チャネルの幅は、該領域の幅に相当し、該領域の電導度はゲート電極によって制御される。したがって、チャネルの幅は、フィンの高さの２倍とフィンの幅との合計に相当する。すなわち、リッジ状の形における、紙面横方向の長さの２倍と、紙面縦方向の長さとの合計に相当する。具体的には、チャネルの長さＬｅｆｆは３０〜１５０ｎｍにすることができる。さらに、フィンの高さは２０〜１００ｎｍ、フィンの幅は１０〜５０ｎｍにすることができる。
すなわち、本発明に係るトランジスタは、チャネルの幅が増加し、抵抗が減少しているので、従来のトランジスタに比べて、オン電流が改善されている。さらに、このトランジスタでは、閾値下の特性が緩やかな傾斜を示し、本体効果（body effect）が著しく減少する。したがって、オン電流がさらに増加する。
さらに、本発明に係るトランジスタは、従来のトランジスタに比して、チャネル長が長く、閾値下の特性の傾斜が大きいので、オフ電流も改善している。
要約すると、図１Ａおよび図１Ｂに示したトランジスタは、オン電流を向上させつつ、オフ電流を減少させることができる。
図１Ｃは、図１Ａで示したトランジスタ構造の変形例である。図１Ｃに示す第１ソース／ドレイン領域は、高濃度ドープ部分１２１’’と、低濃度ドープ部分１２１’とを有する。低濃度ドープ領域１２１’は、第２ソース／ドレイン領域１２２と同じ深さまで伸長している。
高濃度ドープ領域１２１’’と、チャネル１４との間に、低濃度ドープ領域１２１’を設けることにより、電界を減少することができる。これにより、接合部における漏れ電流を減少させることができる。
一般に、漏れ電流は、ゲート電極がアドレス指定されていない場合における、蓄積コンデンサから第２ソース／ドレイン領域またはシリコン部分に流れる電流のことである。第１ソース／ドレイン領域とチャネルとの接合部における電界が、特に、漏れ電流に対して影響を与えるので、第１ソース／ドレイン領域とチャネルとの接合部における電界を小さくすることは有用である。漏れ電流を減らすことにより、保持時間を、すなわち、メモリセル中に認識可能に情報が格納されている時間を長くすることができる。
したがって、本発明の発明者が提案するように、第１ソース／ドレイン領域と第２ソース／ドレイン領域とが不均整に配置されること、特に、図１Ｃに示したように、第１ソース／ドレイン領域１２１が、低濃度ドープ部分と高濃度ドープ部分とを有しており、該低濃度ドープ領域１２１’が、第２ソース／ドレイン領域１２２と同じ深さまで伸長していることが、非常に有用である。
しかしながら、第２ソース／ドレイン領域１２２に関しても、低濃度ドープ部分と高濃度ドープ部分とを有し、低濃度ドープ領域が高濃度ドープ領域とチャネル領域との間に配されている場合の構成も、本発明の範囲内である。具体的には、低濃度ドープ部分と高濃度ドープ部分とを有する、第１ソース／ドレイン領域および第２ソース／ドレイン領域が、対称的に配されることも可能である。
図１Ｃの実施形態によれば、低濃度でドープされた第１ソース／ドレイン領域１２１’の下端は、ゲート電極の溝部８５２の下端、または、フィン領域の上端よりも下方に配されている。この結果、第１ソース／ドレイン領域の実効幅を著しく増やすことができる。この幅が、主にオン電流を決定するので、このトランジスタのオン電流特性はさらに改善する。
後工程で蓄積コンデンサと接続される、第１ソース／ドレイン領域１２１の高濃度ドープ領域は、厚いスペーサー８６’によってゲート電極から遮蔽されている。したがって、接合部における電界、すなわちメモリ負荷と接続される電界を減少させることができる。その結果、保持時間をさらに増加させることができる。
上述したように、上記トランジスタは、メモリセルの一部を形成するトランジスタとして設けることができる。さらに、このトランジスタは、ワード線ドライバの一部としても形成することができる。
具体的には、記憶装置の周辺部分に設けられるトランジスタは、トランジスタの漏れ電流に対する厳密な制限はほとんどない。本発明によれば、特許請求の範囲で特定されたトランジスタは、漏れ電流に関する種々の特性に関係なく、特許請求の範囲において定義された特徴を有するトランジスタすべてを含むものである。
図２Ａ〜図２Ｗは、本発明の第１実施形態を示す図であり、本発明のトランジスタと、トレンチコンデンサとを有するメモリセルアレイである。
図２Ａは、複数のメモリセル１００を有するメモリセルアレイの平面図である。各メモリセルは、トレンチコンデンサ３とトランジスタ１６とを有する。複数のワード線８が、第１方向に配され、複数のビット線が、ワード線８に対して垂直の方向に配されている。図２Ａには、Ｉ・ＩＩ・ＩＩＩ・ＩＶの位置も示されているが、これは、例えば図２Ｂで図示された断面図の方向を示す。
より具体的には、Ｉ−ＩＩ断面は、隣接する２つのワード線８の間で、ビット線に垂直方向に沿って切断した断面であり、ＩＩ−ＩＩＩ断面は、ワード線に垂直で、ビット線９に沿って切断した断面であり、ＩＩＩ−ＩＶ断面は、ビット線９に垂直で、ワード線８に沿って切断した断面である。
図２Ｂは、複数のコンデンサトレンチが定められた後のメモリセルアレイにおける、ＩからＩＩ、ＩＩからＩＩＩ、ＩＩＩからＩＶの３つの断面を示す図である。図２Ｂで図示した構造は、まず、当該分野で一般的に用いられるパッド酸化物層（不図示）および窒化物層１７を、一般的に公知の方法を用いて半導体基板１上に堆積することによって得ることができる。次に、トレンチコンデンサを、公知の方法を用いてフォトリソグラフィー的に定める。具体的には、１つのトレンチマスク中の複数の開口部に対応する複数の開口部が、窒化シリコン層１７上に堆積したハードマスク内（不図示）にエッチングされる。そしてその後、該複数の開口部が、窒化シリコン層１７、パッド酸化物層、およびシリコン基板１内にエッチングされる。
さらに、第１コンデンサ電極を、コンデンサ誘電部とともに、公知の方法を用いて形成する。その後、ポリシリコン充填材（内部コンデンサ電極）３１をトレンチコンデンサ内に充填し、ポリシリコン充填部に凹部を設けて、絶縁カラー３２を該トレンチコンデンサの上部に形成する。これにより、絶縁カラー３２がない場合に、この位置で形成されうる寄生トランジスタを抑えることができる。これにより形成された構造は、第２ポリシリコン充填部（充填材）により充填され、公知の方法で平坦化される。その後、埋め込みストラップを形成するときに行なわれる、凹部３のエッチング工程と同様の方法で、該ポリシリコン充填部に凹部を設ける。該ポリシリコン充填部は、基板表面１０から３０ｎｍ下方までエッチングされる。
図２Ｃは、トレンチコンデンサの配置を示す平面図である。図２Ｃ中、複数のトレンチコンデンサ３がチェッカー盤のように配されている。換言すると、トレンチコンデンサは、行として配され、隣接する２つのトレンチは、同じ間隔をあけて配され、隣接する２つの行にあるトレンチは、交互にずれて、ある行のトレンチは、隣接する行の隣接する２つのトレンチの中央の位置に配されている。メモリセル１００の大きさは、第１方向では２Ｆで、第２方向では４Ｆである。ここで、「Ｆ」とは、当該技術分野において用いられる最小構造サイズのことを示す。
次に、活性領域の位置をフォトリソグラフィーにより定め、絶縁トレンチ２をエッチングすることによって、活性領域を露出させる。活性領域の最終的な幅は、０．８Ｆと等しくなることを目指す。ここで「Ｆ」は例えば、１００ｎｍ、８０ｎｍ、５０ｎｍ、またはいずれの所望の値でもよい。その後、活性領域を熱処理によって酸化し、隣接する活性領域間の複数のトレンチを、一般的に用いられるＳＴＩ充填材によって充填する。この例では、絶縁トレンチは、シリコン酸化膜で充填されるが、このシリコン酸化膜はトレンチコンデンサ３の上部分にも充填され、トレンチ上部酸化物３４を形成する。
活性領域を定めた後に、図２Ｄで図示する配置が得られる。図２Ｄ中、参照符号１２は、活性領域を示す。図２Ｄの平面図中、絶縁トレンチをエッチングした後、各トレンチコンデンサ３の上部分および下部分がエッチングされることに、注意すべきである。
次に、半導体基板１を、短時間、例えば希釈ＨＦ中に浸し、表面の酸化物層を除去する（酸化物除釉工程）。絶縁トレンチにおける最終段階での該酸化物層の高さは０ｎｍとなることを目指す。その後、窒化シリコン層１７およびパッド酸化物層（不図示）を公知の方法で除去する。その後、犠牲シリコン酸化物層１８１を熱成長させ、メモリセル製造分野にて一般的に用いられる注入プロセスを行うことによって、ドープされたウェル領域を形成する。
ここで、ドリフト領域に対する、ブランケット低濃度ソース／ドレイン埋め込み（a blanket light source/drain implant）が、すなわち電流経路における弱くゲートされた部分（図示せず）となる部分が設けられる。これらの過程工程を経て、図２Ｅに示した構造ができる。
次に、厚さ約１０ｎｍのＳｉ３Ｎ４層１８２を、公知の方法で堆積させる。この窒化シリコン層は、続くダマシン工程において下地膜として用いられる。その後、厚さ約１００ｎｍのＳｉＯ２層１８３を、公知の方法で堆積させる。最後に、マスク層として作用する厚さ約８０ｎｍのポリシリコン層１８４を公知の方法で堆積させる。結果としてできる構造を図２Ｆで示す。
ピッチ１．４×２．２ＦのＧＣアレイマスク（不図示）を用いて、ゲート電極を設けるための開口部の位置を、公知の方法でフォトリソグラフィーにより定める。その後、ポリシリコン層１８４を、所定の位置でエッチングし、続いて、ＳｉＯ２層１８３を、Ｓｉ３Ｎ４下地膜１８２で停止するまでエッチングする。Ｓｉ３Ｎ４下地膜１８２を除去した後、基板表面（シリコン表面）１０より下方向に深さ４０ｎｍになるまで、シリコンおよびシリコン酸化物をエッチングするためのエッチング工程が行われる。この結果生じる構造を、図２Ｇに示す。
図２Ｈは、結果として生じた構造を示す平面図である。図２Ｈ中、１つの活性領域の行内における隣接する２つのトレンチの間に、１つのゲート電極８５３が設けられている。
その後、さらに別の犠牲酸化物層１８１’を、露出したシリコン部分上で熱成長させる。具体的には、ゲート電極８５３用に位置を定められたトレンチの底部および側壁の下方部分で熱成長させる。その後、窒化シリコンスペーサー層８６を堆積させ、エッチングし、最終的に規定のＧＣマスク開口部の側壁に、厚さ０．２Ｆの窒化シリコンスペーサー層８６が残る。
犠牲酸化物層１８１’は、後にソース／ドレイン領域が形成されるシリコン部分と、窒化物スペーサーとの間の、酸化物からなる界面になるので、この犠牲酸化物層１８１’は有用である。この結果形成されるトランジスタは、ソース／ドレイン領域が窒化シリコンスペーサーに直接隣接するトランジスタに比べて、表面準位が少なく、漏れ電流が少ない。
上述の工程の結果生じる構造を、図２Ｉに示す。
この後、ゲート電極領域をさらにエッチングする。具体的には、犠牲酸化物層１８１’の底部がエッチングされる。さらに、シリコン酸化物層３２を、シリコンおよび窒化シリコンに対して選択的にエッチングする。この結果、ＩＩＩからＩＶの間の断面領域では、シリコン酸化物層３２内にポケットが形成される。このポケットは、基板表面１０の下方１００〜１２０ｎｍに渡って伸張している。
この後、等方性エッチングを行って、前工程で形成されたポケットに隣接するシリコン部分を除去する。これにより、活性領域を形成するフィン領域が、その両側において、例えば１０〜１５ｎｍずつ薄くなり、最終的なフィンの幅は３０ｎｍになる。この結果、ゲート電極に適切な電圧をかけることにより、チャネルを十分に空乏させることができる。けれども、フィンは、ゲート電極に隣接する部分において局所的にしか薄くなっていないので、ソース／ドレイン領域のコンタクト領域は減少せず、したがってコンタクト抵抗が上昇することはない。具体的には、上述したダマシン過程により、薄くされた活性領域およびゲート電極は、自己整合的に形成される。
結果として生じる構造を図２Ｊに示す。ＩＩ〜ＩＩＩ間の断面図からわかるように、規定されたＧＣ領域８５４は、側壁のスペーサー層８６よりも深い位置まで伸張している。さらに、ＩＩＩ〜ＩＶ間の断面図からわかるように、規定されたＧＣ領域８５４は、中央部分と、中央部分よりも深い位置まで伸張している２つの側壁部分とを有する。
必要であれば、加えて、イオンチャネリング効果を減らすための犠牲酸化物層（不図示）を形成する工程およびチャネル領域にドープするためのイオン注入工程の後、ゲート酸化物層８０を成長させる。その後、リンをその場ドープした、厚さ４０ｎｍのポリシリコン層１８５を堆積させる。
この結果生じた構造を、図２Ｋに示す。
その後、図２Ｋで示したポリシリコン表面より下方７０ｎｍまで、ポリシリコン層１８５をエッチングし、ゲート電極８５を形成する。その後、ゲート電極８５上の領域を充填するために、Ｓｉ３Ｎ４層１８６を堆積させる。
この結果生じる構造を、図２Ｌに示す。図２Ｌに示したように、ゲート電極８５は、溝部分８５２と、２つの板部８５１とを有する。
Ｓｉ３Ｎ４層１８６を、表面から除去した後、ＳｉＯ２層１８３を除去し、第１および第２ソース／ドレイン領域１２１・１２２の位置を定めるソース／ドレイン注入を行う。その後、ＳｉＯ２層１８３を再び堆積させ、ＧＣ接続線を設ける。このために、まず、Ｓｉ３Ｎ４充填部１８６を除去し、ゲート電極８５２を露出させる。その後、厚さ０．２Ｆの追加的なＳｉ３Ｎ４スペーサー８７を堆積させる。これにより、スペーサー８６より厚い内側スペーサー８７は、ＧＣ接続線を取り囲む。最後に、ドープされたポリシリコン層１８７を堆積させ、ＧＣ接続線８３用の開口部を充填する。
この結果生じた構造を、図２Ｍに示す。次の工程では、表面のストラップ領域の位置を定める。具体的には、ストラップ領域の位置は、公知の方法を用いたフォトリソグラフィーによって定められ、所定の位置で、ポリシリコン層１８７に開口部を設ける。パターン化されたポリシリコン層１８７がマスクとなって、ポリシリコンおよび窒化シリコンに対して選択的にＳｉＯ２層１８３をエッチングする。その後、窒化シリコン下地膜を破る工程を行い、最後に、ポリシリコン／窒化シリコンに対して選択的にトレンチ上部層３４をエッチングする。
この結果生じた構造を、図２Ｎに示す。
図２Ｏは、この結果生じたメモリセルアレイの平面図である。ストラップマスク開口部３５が、トレンチコンデンサ３と規定されたＧＣ領域８５４との間に形成されている。
その後、露出しているＧＣ ＳｉＮスペーサーを除去し、パッド酸化物層（不図示）を成長させ、ストラップスペーサーとして作用する窒化シリコンスペーサー３７を堆積させ、エッチングする。その後、追加工程として、ノード注入工程を実施しても良く、これにより、内部コンデンサ電極と、表面ストラップとの間のコンタクト抵抗を抑えることができる。この結果、図２Ｐで図示した構造ができる。
内部コンデンサ電極３１と、トランジスタの第１ソース／ドレイン領域１２１とを接続するストラップを形成するために、ＴｉＮ下地膜（不図示）を堆積させ、続いて、金属層を堆積させる工程を実施する。その後、堆積した材料をエッチングすることにより、金属ストラップ３８を形成する。その後、ポリシリコンマスク層１８７を除去し、Ｓｉ３Ｎ４下地膜１８８を厚さ５０ｎｍ堆積させ、金属ストラップ３８より上の領域を充填する。その後、窒化シリコン下地膜を、６０ｎｍエッチングし、これによって、平坦な表面が得られる。結果として生じる構造を、図２Ｑに示す。
その後、ワード線８を形成する工程を実施する。まず、ＣＭＰ工程（化学的機械研磨法）を実施して、表面を平坦にし、窒化シリコン上で過剰研磨（over-polish）して該酸化物を研磨する。その後、タングステン層８およびＳｉ３Ｎ４被覆部８１を堆積させる。ワード線８を、公知の方法を用いて、フォトリソグラフィーによって定め、エッチングする。側壁Ｓｉ３Ｎ４スペーサー８１を形成し、隣接するワード線間の隙間をＢＰＳＧ材料（Bronic phosphoric silicate glass）で充填すると、図２Ｒで図示した構造が得られる。
図２Ｓは、内部コンデンサ電極３１と、第１ソース／ドレイン領域１２１を接続するために、埋め込みストラップコンタクト３３を、表面ストラップ３８の代わりに用いた場合に得られる、同様の図である。図２Ｓ中、同様の部材は、図２Ｒと同じ参照符号で示されている。図２Ｒと比較するとわかるように、図２Ｓでは、電流経路の長さを同じにするために、ゲート溝が、図２Ｒの場合よりもより深くエッチングされなければならない。具体的には、ゲート電極８５は、シリコン基板１の表面１０より下方に、少なくとも５０ｎｍの深さまで伸張している。
図２Ｔは、図２Ｒで示した構造を有するメモリセルアレイの平面図である。１つの列のゲート電極を互いに接続するために、ワード線８が設けられている。
次に、ビット線絶縁層として作用するＢＰＳＧ層９を堆積させる。その後、公知の方法を用いて、ビット線コンタクト６１を設けるための開口部の位置を、リソグラフィで定め、エッチングする。続いて、ビット線コンタクト９０用の開口部の位置を、リソグラフィで定め、エッチングする。続いて、ビット線コンタクト開口の底部で、注入工程を行い、コンタクト抵抗を高める。最後に、ビット線コンタクトを充填し、平坦化する。さらに、Ｍ０層を、公知の方法で堆積させ、リソグラフィでパターン化し、エッチングして、ビット線９を設ける。
その後、上部金属層を設けるための一般に実施される工程を実施する。
図２Ｖは、ビット線コンタクト９０を形成した後の、メモリセルアレイの平面図である。さらに、図２Ｗは、ビット線９をパターン化した後の、メモリセルアレイの平面図である。
図２Ｕ中、ＩＩ〜ＩＩＩ間の断面図では、第１ソース／ドレイン領域１２１と第２ソース／ドレイン領域１２２との間で、トランジスタ１６が形成されている。第１ソース／ドレイン領域１２１は、表面ストラップ３８およびポリシリコン充填部３６を介して、トレンチコンデンサ３の内側電極に接続されている。第１ソース／ドレイン領域１２１と第２ソース／ドレイン領域１２２との間のチャネルの電導度は、ゲート電極８５により制御されている。第１ソース／ドレイン領域１２１と第２ソース／ドレイン領域１２２との間の電流経路は、第１ソース／ドレイン領域１２１の表面から、第２ソース／ドレイン領域１２２の表面へと延びている。電流経路の上部では、ゲート電極８５の電位がスペーサー８６によって遮蔽される一方で、電流経路の下部では、電導度はゲート電極８５により制御されている。トレンチコンデンサに蓄積された情報は、トランジスタによって読み取られ、ビット線コンタクト９０を介して、ビット線９に送られる。
ＩＩＩ〜ＩＶ間の断面図からわかるように、ゲート電極８５により取り囲まれた活性領域は、フィンまたはリッジの形状を有するフィン領域を構成している。ゲート電極は、３側面で該フィンを取り囲んでいる。より詳細に言えば、ゲート電極は、ＩＩ〜ＩＩＩ間で図示したような溝部８５２と、フィンの両側に隣接する２つの板部８５１とを有する。
ＩＩＩ〜ＩＶ間の断面では、ゲート電極８３に取り囲まれたフィン領域の幅は、より下方にあるシリコン領域の幅よりも狭い。
図２Ｓの例では、第１ソース／ドレイン領域１２１と、内部コンデンサ電極との間のコンタクトは埋め込みストラップ３３により実現される。図２Ｓの例でも、電流経路は、垂直方向の部分を有する。これは、図２Ｓの例では、チャネルが、表面ストラップの場合よりも、より深くまで凹部が形成されているからである。
図３Ａ〜図３Ｌは、本発明の第２実施形態を示している。この実施形態では、１つのメモリセルは、１つの積層型コンデンサと、図１Ａおよび図１Ｂについて記載したトランジスタとを含んでいる。
図３Ａは、メモリセルアレイの活性領域１２の配置図である。図３Ａに示したように、トランジスタを形成する２つの活性領域は、互いに隣接して配置されており、１つのビット線コンタクト９０（図中の点線）を共有している。各メモリセル１００に含まれる積層型コンデンサ４も、点線４によって示している。活性領域１２のセグメントは、それぞれ、絶縁トレンチ２３によって互いに隔てられている。
図３Ｂ、３Ｃ、３Ｆ、３Ｇ、および、３Ｊに示す断面図は、点ＶからＶに沿って切断したものである。
本発明の第２実施形態にかかるメモリセルアレイを設けるために、まず絶縁トレンチ２３の位置をフォトリソグラフィーによって定め、その絶縁トレンチを半導体基板１の表面１０においてエッチングする。この絶縁トレンチ２３に二酸化シリコンを充填し、その後、ウェル領域を設けるための通常の注入工程を行う。犠牲二酸化シリコン層１８１を設けるための熱酸化工程後、厚さ約１０ｎｍのＳｉ３Ｎ４層１８２を堆積し、続いて、厚さ１００ｎｍのＳｉＯ２層１８３を堆積する。その後、厚さ約８０ｎｍのポリシリコンマスク層（図示せず）を堆積する。
次の工程では、ワード線の位置をフォトリソグラフィーによって定める。初めに、ゲート電極マスクを用いて、ポリシリコンマスク層（図示せず）に開口部の位置を定める。第２実施形態において用いられるようなこのゲート電極マスクは、線状の開口部を含んでいる。これにより、第１実施形態の場合と同様に、互いに隔てられた（開口部に代わる）ワード線の位置を定めることができる。
その後、パターン形成されたポリシリコンマスク層をマスクとして用い、ＳｉＯ２層１８３を、Ｓｉ３Ｎ４層１８２に達するまで選択的にエッチングする。この窒化シリコンの露出した部分を除去した後、このシリコンおよび酸化シリコン層の露出した部分をシリコン表面（ＳｉＯ２層１８３の表面）から約４０ｎｍ下までエッチングする。これにより、ゲート電極の溝部の位置が定まる。
犠牲酸化物層（図示せず）を成長させるための熱酸化工程を実施した後、窒化シリコンスペーサー８６を堆積して、エッチングし、厚さ０．２Ｆとする。これらの工程を、図２Ｆ、２Ｇ、２Ｊ、および、２Ｋに示したように、第１実施形態の記載と同じように実施する。その後、ここでも図２Ｊを参照しながら記載したように、犠牲酸化物層を除去し、二酸化シリコン層を、シリコン表面１０の下の１００〜１２０ｎｍまでシリコン／窒化シリコンに対して選択的に除去する。これにより、ゲート電極の板部に適したポケットの位置が定まる。その後、等方性エッチング工程を行って、フィンを薄膜化する。この工程では、フィンの両端を１０〜１５ｎｍエッチングすることにより、最終フィン幅は３０ｎｍとなる。
ゲート酸化物８０を成長させるための熱酸化工程を行った後、厚さ４０ｎｍのリンがインサイチュドープされたポリシリコン層（図示せず）を堆積する。このポリシリコン材料が溝部およびポケットを充填することにより、ゲート電極の２つの板部を実現できる。
その後、表面部分からポリシリコン層を除去し、ワード線８５２間の領域からＳｉＯ２層１８３を除去する。次に、ソース／ドレイン領域１２１・１２２を設けるための注入工程を実行する。
その後、ＳｉＯ２層１８３を充填し、平坦化工程を実行することにより、図３Ｂに示した構造が得られる。
その後、ワード線のポリシリコン材料８５２を凹部に設け、ポリシリコン材料８５２上の隙間を充填するようにタングステン層を堆積させ、平坦化し、その表面を下方にエッチングする。次に、タングステン線上の隙間に、同様に平坦化された窒化珪素層を充填する。こうして得られた構造を、図３Ｃに示す。この図では、ポリシリコン線８５２はそれぞれ、Ｓｉ３Ｎ４層８１ａによって絶縁されているタングステン線８によって、覆われている。
図３Ｄは、得られたセルアレイの平面図を示している。この図から、ワード線８が、活性領域１２によって規定された方向に対して垂直であることが分かる。
次の工程では、細片状のマスク６を用いて、ビット線と積層型コンデンサとのコンタクト位置を定めるためのコンタクト領域を形成する。特に、図３Ｅから分かるように、フォトリソグラフィーによって規定された部分において酸化シリコン材料を選択的にエッチングすることにより、「Ｘ」で示した位置に開口部を形成する。つまり、マスク６の開口部の下の領域（ワード線は形成されていない領域）に、開口部を形成する。Ｘの印を、ＶからＶに沿ってしか示していないが、これらの開口部をＶからＶの外側の領域にも形成するということを、明確に理解できる。
その後、注入工程を実行することにより、コンタクト抵抗を低減させる。最後に、開口部６に導電材料の層を堆積して、この層を、Ｓｉ３Ｎ４被覆部８１に対して平坦化する。
得られた構造を、図３Ｆに示す。
図３Ｆから分かるように、この導電材料は、ビット線コンタクト補助構造９０、および、積層型コンデンサを接続するための補助コンタクト４１となる。
次の工程では、二酸化シリコン層９１を堆積し、その後、公知の方法によって、ビット線コンタクト開口部の位置をリソグラフィーにより定める。二酸化シリコン層９１に適切な開口部を形成した後、開口部に導電材料を充填する。これにより、ビット線コンタクト６１を形成する。平坦化工程の後、タングステン層９および窒化シリコン層６２を公知の方法によって堆積する。その後、タングステン層９をフォトリソグラフィーによってパターン形成することにより、ＶとＶとを接続する線に対して平行方向に延びる細片を、形成する。その後、通常知られている方法によって側壁スペーサー（図示せず）を形成する。
得られた構造を、図３Ｇに示す。
図３Ｈは、ビット線コンタクト６１の位置を定めた後のメモリセルアレイの平面図を示している。ビット線コンタクト６１が、活性領域１２を交差する垂直部分の左側に形成されていることが分かる。１つのビット線コンタクト６１は、隣接する２つのメモリセル用に形成される。
図３Ｉは、ビット線９の位置を定めた後のメモリセルアレイを示す平面図である。これらのビット線９を、ワード線８に対して垂直に形成する。ビット線を、ビット線コンタクト６１の上に配置し、平面図では、隣接する活性領域１２間の隙間に配置する。
次の工程では、隣接するビット線間の隙間に酸化物層を充填し、得られた構造を平坦化する。その後、コンデンサコンタクト構造４２の位置を、通常知られている方法を用いて、フォトリソグラフィーにより積層の中に定める。特に、コンデンサコンタクトに相当する開口部を、エッチングし、導電材料（例えばタングステン）によって充填する。次の工程では、積層型コンデンサ４を通常知られている方法によって形成する。特に、外部コンデンサ電極（図示せず）を形成し、コンデンサコンタクト４２と電気的に接続し、コンデンサ誘電体（図示せず）を設け、最後に、内部コンデンサ電極を設ける。得られた構造を、図３Ｊに示す。図から分かるように、第１ソース／ドレイン領域および第２ソース／ドレイン領域を、基板表面１０の近傍に配置するので、積層型コンデンサとの電気的接続を簡単に行うことができる。
図３Ｋは、コンデンサコンタクト構造４２を形成した後の、メモリセルアレイを示す平面図である。特に、コンデンサコンタクトマスク４３は、細片状の開口部を有している。この開口部は、ビット線９に対して垂直である。ビット線材料を、ビット線間の隙間を充填する酸化シリコンに対して選択的にエッチングするので、ホール状の開口部が形成される。細片４３の下に開口された開口部が、活性領域１２の上に形成されているので、これらの開口部を第１ソース／ドレイン領域１２１に接続できる。
図３Ｌは、積層型コンデンサ４の位置を定めた後のメモリセルを示す平面図である。積層型コンデンサ４を、チェッカー盤の模様に配置する。これにより、近傍の２つの行の積層型コンデンサを、交互にずらして配置できる。
図４Ａ〜図４Ｊは、本発明の第３実施形態を開示している。この実施形態では、メモリセルアレイが、図１Ｂおよび図１Ｃに関して記載したように、本発明のトランジスタを含んでいる。さらに、積層型コンデンサが形成されている。特に、第３実施形態では、ゲート電極用の溝が初期プロセス工程において形成される。
図４Ａの上側の図は、得られたアレイを示す平面図であるのに対し、図４Ａの下側の図は、その断面図を示している。特に、断面図の左側は、図４Ａの上側の図に示したように、点ＶＩとＶＩＩとの間の断面を示しているのに対して、下部の右側は、ＶＩＩとＶＩＩＩとの断面を示している。
本発明の第３実施形態を行うために、初めに、パッド酸化物層（不図示）および窒化シリコン層１７を、半導体基板１（特にシリコン基板１）の表面１０に堆積する。その後、公知の方法によってメモリセルの活性領域１２の位置をフォトリソグラフィーによって定め、絶縁トレンチ２３を通常通りエッチングする。これにより、活性領域１２が露出する。活性領域の側壁を酸化させ、絶縁トレンチ２３に絶縁材料（特に二酸化シリコン層）を充填する。得られた表面を平坦化する。得られた構造を図４Ａの下側の図に示し、これに対して、図４Ａの上側の図はアレイの平面図を示している。図４Ａの上側の図から分かるように、ＶＩとＶＩＩとをつなぐ線は、活性領域１２と重なっている。これに対して、ＶＩＩとＶＩＩＩとをつなぐ線は、絶縁トレンチ２３および活性領域１２と（活性領域の短い方の側面で）交差している。
次の工程では、窒化シリコン層１７およびその下に位置する二酸化シリコン層をエッチングによって除去する。その後、熱酸化工程を行うことにより、露出したシリコン部分の上に犠牲酸化物層を成長させる。その後、注入工程を行うことにより、必要な、ドープされたウェル領域を実現できる。任意の工程として、付加的な注入工程を行ってもよい。これにより、低濃度でｎ型ドープされた第１ソース／ドレイン領域１２１’を実現できる。
その後、ゲート電極用の溝の位置を定めるための、ハードマスク層または積層体を堆積する。このハードマスク層は、例えば、ポリシリコンまたは炭素からなる第１層７１と、例えばフォトレジスト材料または炭素からなる第２層７２とを含んでいてもよい。幅が１Ｆ未満の細片を備えた細片マスクを用いて、ハードマスク積層をフォトリソグラフィーによってパターン形成する。
最後に、ハードマスク積層をエッチングすることにより、溝部分にシリコン基板が露出する。
図４Ｂから分かるように、絶縁トレンチ２３の絶縁材料は、シリコン表面から突き出ている。なぜなら、前工程である表面を平坦化する工程において、ＳＴＩ部分の表面を、パッド窒化物層１７の表面と同一平面にしたからである。結果として、パッド窒化物層１７を除去した後、絶縁トレンチ２３の絶縁材料は、シリコン表面１０に対して突き出る、あるいは、出っ張っている。パッド窒化物層およびパッド酸化物層を除去する工程の間、絶縁トレンチの材料もエッチングされている。
図４Ｂの上側の図から分かるように、ＶＩＩとＶＩＩＩとの間の部分は、溝７の領域（つまり、溝をエッチングした部分）に延びている。
次の工程では、絶縁トレンチ２３の絶縁材料の露出した部分をエッチングするように、エッチング工程を実行する。その後、第２ハードマスク層７２を除去してエッチング工程を引き続き行う。これにより、溝部分７をシリコン基板材料内に形成するようにエッチングが行われる。具体的には、シリコンを、基板表面の下約４０〜１５０ｎｍまでエッチングされる。溝７３の幅は０．５〜０．７Ｆとなる。
溝７３の下部の角は鋭くならないように溝７３をエッチングすることが好ましい。また、図４Ｃの点線によって示したように、これらの角を丸くすることが、特に好ましい。図４ＣのＶＩＩとＶＩＩＩとの間の断面から分かるように、残余シリコン７３’を、シリコン溝７３とそれに隣接する絶縁トレンチ２３との間に形成してもよい。
その後、シリコンを等方性エッチングするエッチング工程を行う。このエッチング工程は、ウェットエッチング工程であってもよいし、ドライエッチング工程（例えば、いわゆるＣＤＥ（chemical downstream etch））であってもよい。この結果、ハードマスク層７１に形成された溝だけでなく、ポリシリコン材料によって形成された溝７３も、ラテラルに広がる。特に、溝の直径を０．２Ｆまで延ばし、さらに、図４ＣのＶＩＩとＶＩＩＩとの間の断面図部分に示したように、溝７３と、それに隣接する絶縁トレンチ２３との間に生じる残余シリコン７３’を除去する。
得られた構造を、図４Ｄに示す。図４Ｄの上側の図から、垂直細片の幅が広がっていることが分かる。
溝の最終幅（ＣＤ、「最小寸法」）は、０．９Ｆとなる。
次の工程では、二酸化シリコンのウェットエッチングを行う。この等方性エッチング工程によって、露出した酸化物領域をエッチングする。これにより、図４Ｅの左側に示した絶縁トレンチの溝は広がるとともに深くなり、ＶＩＩとＶＩＩＩとの間の部分では、絶縁トレンチ２３の絶縁材料の中にポケット構造７４が形成される。これらのポケット７４の大きさを、ＶＩとＶＩＩとの間の断面図に示した溝７３の周りに点線で示す。特に、ポケット構造７４を、フィン領域１１の周りに形成する。この工程をウェットエッチング工程によって行うので、ポケット構造の形成を溝に対して自己整合的に行う。
次に、異方性エッチング工程を行うことにより、さらに二酸化シリコンをエッチングできる。特に約２５ｎｍの二酸化シリコンをエッチングすることにより、ポケット７４の全体の深さは溝の下、約４０ｎｍとなる。結果として、図４ＦのＶＩＩとＶＩＩＩとの間の断面から分かるように、フィン領域１１の深さが約４０ｎｍとなる。このことを、参照符号７４’’によって、この図の左側の、ＶＩとＶＩＩとの間に示す。前の等方性エッチング工程においてエッチングされた領域を、参照符号７４’で示す。この図の右側の酸化物表面に当たる高さを、点線７５で示す。任意の工程として、フィン領域１１を薄膜化するように、付加的なシリコンエッチング工程を実行してもよい。選択的異方性エッチング工程により、エッチングされた部分を広げずに深くする。
次の工程では、ゲート酸化物８０が、公知の方法を用いて熱によって成長する。図４Ｇでは、ＶＩ〜ＶＩＩの断面図に示した部分８０’が、領域７４’の上に成長したゲート酸化物部分を示しており、図示した面の前または後ろの他の平面図を切断した断面に相当する。さらに、ゲート電極を形成するポリシリコン層１８７を、公知の方法によって堆積する。
次の工程では、ゲート電極のポリシリコン材料１８７を、シリコン表面１０から下に深さ約４０ｎｍまで等方性エッチングする。その後、任意の工程として、低濃度でｎ−にドープされた第１ソース／ドレイン領域１２１’を実現するように、角度（angled）注入工程を実行してもよい。これにより、溝７３の上部が露出する。
次の工程では、窒化シリコン層を堆積して、エッチングすることにより、スペーサー８６を形成する。このスペーサーの厚さは、約０．２Ｆとなる。この工程により、スペーサー部分８６’が、ＶＩＩとＶＩＩＩとの間に形成される。
得られた構造を、図４Ｈに示す。
その後、二酸化シリコン層８０１の露出部分をエッチングする。そして、ポリシリコン層８１１を堆積することにより、窒化シリコンスペーサー８６間の隙間を充填する。その後、タングステン層８２および付加的な窒化シリコン層８１を、通常知られている方法によって堆積する。
得られた構造を図４Ｉに示す。
次の工程では、ワード線をパターン形成する。これらのワード線をパターン形成する前に、第１・第２ソース／ドレイン領域の位置を定めるための注入工程を、第１・第２ソース／ドレイン領域１２１・１２２を形成するように、行ってもよい。この注入工程を、ワード線の位置を定めた後で実行してもよい。
ワード線をパターン形成するために、初めに、窒化珪素層８１をエッチングすることにより、細片状の部分８１ａを形成する。その後、タングステン層８２をエッチングすることにより、細片を形成し、最後に、ポリシリコン層８１１をエッチングすることにより、ゲート電極積層を形成する。ポリシリコン層８１１をエッチングするとき、通常行われるオーバーエッチング工程が深くなりすぎないように、特に留意する必要がある。そうしなければ、得られたトランジスタの質が下がってしまうからである。オーバーエッチングの最大の深さを、具体的には、シリコン表面下約２０〜３０ｎｍとする。
他の代替案として、ソース／ドレイン領域の位置を、プロセスのこの時点で定めてもよい。
得られた構造を、図４Ｊに示す。
その後、メモリセルアレイを終了する通常のプロセス工程を実行する。具体的には、図３Ｆ〜図３Ｌについて記載した工程と同様の工程を実行する必要がある。
図３Ｆに示した構造を図４Ｊに示した構造と比較すると、図４Ｊでは、パッシングワード線８ｂは、それに相当する図３Ｆのパッシングワード線８ｂと異なる深さで延びている、ということが分かる。これは、製造プロセスが異なっているためである。具体的には、第３実施形態では、まず溝部分の位置を定め、次に、ポケットを異方性エッチング工程によってエッチングする。これにより、絶縁トレンチのＳＴＩ充填材は、ゲート電極を形成する必要のない上記充填材の部分ではエッチングされない。
つまり、第３実施形態では、まずシリコンを酸化シリコン／窒化シリコンに対して選択的にエッチングする。その後、酸化シリコンを等方性エッチングし、次に、異方性エッチングする。したがって、パッシングワード線８ｂの位置を基板表面近傍に定めることができる。
結果として、パッシングワード線８ｂの近傍に配置された活性領域１２ｂは、上記ワード線８ｂからの影響を受けない。言い換えると、パッシングワード線８ｂの近傍に配置された活性領域１２ｂでは、一般にチャージポンプ装置として機能する寄生トランジスタを形成することができる。具体的には、単結晶シリコンと絶縁トレンチ２３の二酸化シリコン層との間の界面に存在するトラップは、記憶動作を妨げるＤＣ電流を引き起こす。なぜなら、図４Ｊに示しているように、パッシングワード線８ｂは、この問題を回避できる程に深くまで延びていないからである。
図４Ｊに示したように、第１ソース／ドレイン領域は、低濃度ドープ部分１２１’を含んでいる。もちろん、この低濃度ドープ部分を省略することも可能である。
また、本発明の第４実施形態は、ＤＲＡＭメモリセルアレイに関するものである。このアレイは、積層型コンデンサとして実行される１つのコンデンサと、図１Ａおよび図１Ｂについて記載したような１つのトランジスタとを含んでいる。第４実施形態のメモリセルアレイでは、上記のパッシングワード線から受ける憂慮すべき影響を、上記ワード線を半導体基板１の表面に配列することによって、さらに低減させる。つまり、第４実施形態では、初めに、ポケットの位置を絶縁トレンチに定める一方、ポケットが形成されない絶縁トレンチの部分をマスクする。その後、溝部分の位置を定める。連続した製造工程により、パッシングワード線を基板表面に配列できる。
第１工程は、図４Ａに関して記載した工程に相当しているので、その記載を省略する。
活性領域１２と絶縁トレンチ２３との位置を定めた後、窒化シリコン層１７を除去する。その後、熱酸化工程を実行することにより、犠牲二酸化シリコン層１８１を成長させる。その後、注入工程を実行することにより、メモリセルに通常存在しているドープされたウェル部分を実現し、任意の工程として、ＬＤＤ注入工程を実行することにより、第１・第２ソース／ドレイン領域の低濃度ドープ部分の位置を定める。
その後、Ｓｉ３Ｎ４層１８８を通常知られている方法によって堆積する。次の工程では、ポリシリコン層５１を通常知られている方法によって堆積する。このポリシリコン層５１の表面には、フォトレジスト材料５２を堆積し、フォトレジスト層５２をフォトリソグラフィーによってパターン形成する。これにより、縦４Ｆ、横１Ｆの開口部５３が形成される。その後、ポリシリコン層５１をエッチングし、これにより、開口部５３がポリシリコン層５１をも貫通する。
得られた構造を、図５Ａに示す。図５Ａの下側の図は断面図を示し、上側の図はメモリセルアレイの平面図を示している。
複数の活性領域１２は、行に配列されており、隣接した行同士は絶縁トレンチ２３によって隔てられている。１つの行のうちの区切られた活性領域部分１２もまた、絶縁トレンチ２３によって互いに絶縁されている。メモリセルアレイ全体は、活性領域１２の中央部分を除いて、ポリシリコン層５１とフォトレジスト材料５２とを有する積層体によって覆われている。図５Ａの上側の図では、点ＶＩ、ＶＩＩ、および、ＶＩＩＩが示されている。これらの点をむすぶ線で切断したものが、図５Ａの下側に示したの断面図である。ＶＩからＶＩＩまでの切断線は、活性領域１２と、具体的には開口部５３とを横断している。
その後、図４Ｂについて記載したような同様の工程を実行する。具体的には、カーボンハードマスク層７１を堆積し、続いて、フォトレジスト材料７２の層を堆積する。その後、ゲート電極８５用の溝の位置を、一般的に用いられる工程を用いてフォトリソグラフィーによって定める。フォトレジスト層７２をパターン形成した後、カーボンハードマスク層７１をエッチングし、溝７を形成する。
図５Ｂから、活性領域１２の上では、溝７がＳｉ３Ｎ４層１８８の表面まで達しているのに対し、絶縁トレンチ２３の上では、溝がポリシリコンハードマスク部分５１で止まっていることが分かる。
次の工程では、ポリシリコン、珪素、および、炭素に対して選択的に二酸化シリコンおよび窒化シリコンをエッチングするエッチング工程を実行する。これにより、二酸化シリコン層１８１およびＳｉ３Ｎ４層１８８の、露出部分がエッチングされる。したがって、ＶＩとＶＩＩとの間の部分では、シリコン基板表面１０を溝部分において露出させるのに対し、ＶＩＩとＶＩＩＩとの間の断面部分では、ポケット７４を活性領域１２の周りでエッチングする。位置ＶＩとＶＩＩとの間のポケットの位置を、点線７４’で示す。エッチング工程の継続時間は、ゲート電極の板部の所望の深さに応じて決まる。このことを、図５Ｃに示す。
次の工程では、ゲート電極の溝部８５２の位置を定める。具体的には、シリコンを、二酸化シリコンに対して選択的に異方性エッチングすることにより、溝７３の位置を定める。深さは、シリコン表面１０の下、約８０ｎｍとする。この工程では、ポリシリコンハードマスク層５１の残余部分を除去することが好ましい。任意の工程として、シリコンをエッチングするように、付加的な等方性エッチング工程を実行してもよい。これにより、フィン領域１１が薄膜化する。ハードマスク部分７１を、Ｏ２プラズマによる、選択的なエッチング工程またはアッシング工程によって除去する。こうして得られた構造を、図５Ｄに示す。
ＶＩとＶＩＩとの間の断面部分に示しているように、溝７３を、活性領域１２のシリコン材料の中に形成する。また、ＶＩＩとＶＩＩＩとの間の断面部分から分かるように、ポケット７４を、二酸化シリコン層の中に形成する。ポケット７４とポケット７４との間にはフィン部分があり、その幅は、下層にあるシリコン材料よりも狭い。このフィン部分１１の上にシリコン材料を同様に凹部に設けることにより、溝７３を形成する。本発明の第４実施形態では、以前にポケット７４の位置が定められた溝の部分においてのみ、溝７３をエッチングできる。こうして、ゲート電極の構成素子が、自己整合的に形成される。
次の工程では、犠牲酸化層が任意で熱によって成長し、続いて、上記の犠牲酸化層を除去することにより、ホールを充填する。さらに、注入工程を実行することにより、第１・第２ソース／ドレイン領域１２１・１２２を形成する。その後、ゲート酸化物層８０を公知の方法によって成長させる。次の工程では、ポリシリコン層１８７を堆積する。これにより得られた構造を図５Ｅに示す。
その後、ポリシリコン層１８７をエッチングすることにより、シリコン表面１０より約４０ｎｍ下まで広がる凹部を形成する。任意の工程として、スペーサーの深さに対して自己整合的であるソース／ドレイン領域の低濃度ｎ−ドープ部分を形成するために、角度アレイ埋め込み工程（ＬＤＤ埋め込み（LDD implant））を実行する。
得られた構造を、図５Ｆに示す。
次の工程では、内部スペーサー８６を形成する。上述した実施形態とは異なり、このプロセス工程において用いられるスペーサーを、二酸化シリコンによって形成してもよい。ＳｉＯ２を用いるのは、ＳｉＯ２がＳｉ３Ｎ４の遮蔽特性よりもより優れた遮蔽特性を有しているという利点がある。これにより、ワード線と、それに隣接する他の、活性領域１２における導電性部分との間のクロストークが低減される。
窒化シリコンが使用しやすいので、一般的に、窒化シリコンがスペーサー材料として用いられているが、本発明の第４実施形態では、製造工程を改善するために、Ｓｉ３Ｎ４の代わりにＳｉＯ２を使用する。また、スペーサー層８６の幅は、０．２〜０．３Ｆとする。この幅は、得られたトランジスタの幅に応じて決まる。得られた構造を、図５Ｇに示す。
その後、図５Ｈに示したように、さらなるポリシリコン層８１１を堆積する。
次に、ワード線の位置を、図４Ｉについて記載した方法と類似した方法で定める。初めに、タングステン層８２およびＳｉ３Ｎ４被覆層８１を、公知の方法によって堆積する（図５Ｉを参照のこと）。
その後、この積層部分を、フォトリソグラフィーによってパターン形成する。これにより、上端にＳｉ３Ｎ４被覆部８１ａを有する単一のワード線８２を形成する。このことを図５Ｊに示す。
次の工程では、窒化シリコン層を堆積し、エッチングすることにより、Ｓｉ３Ｎ４スペーサー８１ｂを形成する。その後、ＨＤＤ注入工程を実行することにより、第１および第２ソース／ドレイン領域１２１・１２２を形成する。その後、メモリセルアレイを完成するための通常の工程を実行する。特に、図３Ｆ〜図３Ｌについて記載された工程を実行して、ビット線、ビット線コンタクト、積層型コンデンサ、および、積層型コンデンサと第１ソース／ドレイン領域１２１との間のコネクタを設ける。
図５Ｋに示したトランジスタ構造を、図４Ｊに示したトランジスタ構造と比較すると、パッシングワード線８ｂが基板表面に配置されていることから、隣接する活性領域１２からさらに遮蔽されていることが分かる。特に、パッシングワード線８ｂは、シリコン基板１の中に広がっていない。これにより、パッシングワード線８ｂの、それに隣接する活性領域１２ａに対する影響を低減できる。
図５Ｋに示した構造と、図４Ｊに示した構造との他の差は、スペーサー８６が図５Ｋでは二酸化シリコンからなるのに対し、図４Ｊでは窒化シリコンからなることである。けれども、本発明の第４実施形態では、スペーサー８６を窒化シリコンから形成してもよい。
第１ソース／ドレイン領域１２１を図５Ｋでは単一領域として示したが、第１ソース／ドレイン領域１２１が、図４Ｊに示したように低濃度ドープ部分１２１’と、高濃度ドープ部分１２２とを含んでいてもよいということが、容易に理解される。さらに、図４Ｊにも示したように、第２ソース／ドレイン領域１２２がより深くまで広がっていてもよい。
図６は、本発明の方法によって製造される例示的な記憶装置を示す平面図である。図６の中央部分に、メモリセル１００を備えたメモリセルアレイを示している。メモリセルアレイのこの特定の配置が任意であることを、明確に理解する必要がある。特に、メモリセル１００を、例えば、チェッカー盤の形状に配置してもよいし、他の適切な全ての形状に配列してもよい。図６に示しているように、メモリセルアレイは、個々のメモリセル１００の面積が８Ｆ２（４Ｆ×２Ｆ）であるように、配列されている。これにより、折り返しビット線構造においてメモリセルを実行できる。図６の記憶装置は、さらに、周辺部分９９を含んでいる。通常、この周辺部分９９は、ワード線８をアドレス指定するためのワード線ドライバ９６と、ビット線９によって伝送された信号を読み取るためのセンスアンプ９５とを含んだ、コア回路９７を含んでいる。コア回路９７は、通常、個々のメモリセル１００を制御およびアドレス指定するための他の装置を含んでいる。周辺部分９９は、さらに、通常コア回路９７の外側に位置する支持部分９８を含んでいる。
ワード線電圧およびビット線電圧は、ＤＲＡＭメモリセルの基本サイズを１００ｎｍ未満の最小構造サイズＦを得るように縮小したとしても、これと同じ程度に縮小することはできない。それは、具体的には、従来のセンスアンプに対して要求される信号マージンが、この電圧の縮小を制限しているからである。また、記憶速度に対する要求も高まっている。その結果、アレイのドライブ電圧を上げることが有効であるが、このように要求されるより高いドライブ電圧は、コア回路９７と、特にワード線ドライバ９６とにおいて処理される必要がある。一般的に、動作電圧は、信頼性に対する要求を満たすために、基本サイズでスケールされる。よって、電圧がスケールされないと、極端に信頼性を失墜させてしまう可能性がある。
しかし、より高い電圧を用いてうまく機能するために、トランジスタ長を長くする必要がある。トランジスタ長を長くすることにより、コア回路に対して必要となるチップの大きさは大きくなる。けれども、コア回路のチップサイズを大きくすることによって、プロセスを縮小する間に生産性が下がってしまう。さらに別の問題として、コア回路９７の構成素子をそれぞれ、各々のメモリセルと同じピッチで配置しなくてはいけないという問題が生じる。そのため、例えば、ワード線ドライバのサイズをさらに縮小しなくてはいけなくなる。
そこで、本発明の発明者らは、本発明のトランジスタを、周辺部分と、特に記憶装置のコア回路９７とに設けた場合、チップサイズを縮小すると同時に、トランジスタ長を長くすることができることをさらに見出した。
本発明のトランジスタを、記憶装置の周辺部分とともに、ＤＲＡＭメモリセルのアレイアクセストランジスタとして用いると、同じ製造工程を用いて、トランジスタをメモリセルアレイと周辺部分とに形成することができる。その際、第１・第２ソース／ドレイン領域を形成し、ウェル埋め込みおよびチャネル埋め込みを実行するための、注入工程だけは、異なっている。そのため、この製造は実質的に複雑にならない。
周辺部分に本発明のトランジスタを用いることによって、例えばコア回路といったものの中に、信頼性を下げたり、チップ領域を広げたりすることなく高電圧装置を使うことができる。
なお、当業者であれば、本発明の範囲から逸脱することがない限りにおいて、上記で説明した各実施形態に、様々な代替案および／または同等の構成、用いてもよいということを、理解するであろう。本願は、上記で説明した各実施形態の変形例の全てを含むことを意図している。したがって、本発明は、特許請求の範囲およびその同等のものによってのみ限定される。
本発明のトランジスタの例示的な実施形態を示す図である。 本発明のトランジスタの例示的な実施形態を示す図である。 本発明のトランジスタの例示的な実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの一実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のメモリセルアレイの他の実施形態を示す図である。 本発明のトランジスタが設けられた記憶装置を示す平面図である。
符号の説明
１ 半導体基板
１０ 基板表面
１１ フィン領域
１１ａ リッジ状の部分の上面
１１ｂ リッジ状の部分の側面
１２ 活性領域
１２ａ パッシングワード線に隣接する活性領域
１２１ 第１ソース／ドレイン領域
１２１’ 低濃度でドープされた第１ソース／ドレイン領域
１２１’’” 高濃度でドープされた第１ソース／ドレイン領域
１２２ 第２ソース／ドレイン領域
１２５ 狭いフィン領域
１４ チャネル
１５ 電流経路
１５ａ、ｂ、ｃ 電流経路の部分
１６ トランジスタ
１７ 窒化物（窒化シリコン）層
１８１ 犠牲シリコン酸化物
１８１’ 犠牲酸化物層
１８２ Ｓｉ３Ｎ４下地膜
１８３ ＳｉＯ２層
１８４ ポリシリコン層
１８５ ポリシリコン層
１８６ Ｓｉ３Ｎ４下地膜
１８７ ポリシリコン層
１８８ Ｓｉ３Ｎ４下地膜
２ 絶縁トレンチ
２３ 絶縁トレンチ
３ トレンチコンデンサ
３１ 内部コンデンサ電極
３２ 絶縁カラー
３３ 埋め込みストラップ
３４ トレンチ上部酸化物
３５ ストラップマスク開口部
３６ ポリシリコン充填部
３７ ストラップＳｉ３Ｎ４スペーサー
３８ 表面ストラップ
４ 積層型コンデンサ
４１ 補助コンタクト
４２ コンデンサコンタクト
４３ コンデンサコンタクトマスク
５１ ハードマスク層
５２ ハードマスク層
６ コンタクト領域のマスク開口部
６１ ビット線コンタクト
６２ ビット線絶縁層
７ 溝マスク開口部
７１ ポリシリコンハードマスク層
７２ フォトレジスト層
７３ シリコン溝
７３’ Ｓｉフェンス
７４ ポケット構造
７４’ ポケット構造
７４’’ 拡大したポケット構造
７５ 酸化物表面
８ ワード線
８ａ アクティブワード線（ＡＷＬ：active word line）
８ｂ パッシングワード線
８０ ゲート酸化層（絶縁体）
８１ａ Ｓｉ３Ｎ４被覆部
８１ｂ Ｓｉ３Ｎ４スペーサー
８０１ ＳｉＯ２層
８１１ ポリシリコン層
８２ タングステン層
８３ ＧＣ接続線
８５ ゲート電極
８５１ 板部
８５２ 溝部
８５３ ＧＣマスク開口部
８５４ 規定されたＧＣ領域
８６ ＧＣ内部スペーサー（窒化シリコンスペーサー）
８７ 内部スペーサー
９ ビット線
９０ ビット線コンタクト補助構造
９１ ビット線絶縁層
９２ ビット線絶縁体
９３ 第１コンタクト領域
９４ 第２コンタクト領域
９５ センスアンプ
９６ ワード線ドライバ
９７ コア回路
９８ 支持回路
９９ 周辺部分
１００ メモリセル

Claims (29)

  1. 半導体基板内の少なくとも一部に形成されたトランジスタであって、
    第１ソース／ドレイン領域と、
    上記第１ソース／ドレイン領域を蓄積コンデンサの電極に接続するために構成された第１コンタクト領域と、
    第２ソース／ドレイン領域と、
    上記第２ソース／ドレイン領域をビット線に接続するために構成された第２コンタクト領域と、
    半導体基板の中に配設され、上記第１ソース／ドレイン領域と上記第２ソース／ドレイン領域とを接続し、該第１ソース／ドレイン領域と該第２ソース／ドレイン領域とを結ぶ線によって第１の方向が規定されたチャネル領域と、
    ゲート絶縁層によって上記チャネル領域から電気的に絶縁された状態で該チャネル領域に沿って配設された、上記第１ソース／ドレイン領域と第２ソース／ドレイン領域との間を流れる電流を制御するゲート電極とを有しており、
    上記チャネル領域には、該チャネル領域の３側面を上記ゲート電極によって囲まれた、リッジ状の形を有するフィン領域が設けられており、
    上記第１コンタクト領域と第２コンタクト領域とを結ぶ電流経路は、第１垂直方向の成分の電流方向を有する第１垂直領域と、水平成分の電流方向を有する水平領域と、上記当該第１垂直方向とは逆方向である第２垂直方向の成分の電流方向を有する第２垂直領域とを有していることを特徴とするトランジスタ。
  2. さらに、絶縁材料からなるスペーサーを備えており、
    上記スペーサーは、上記ゲート電極と、上記電流経路の上記第１および第２垂直領域との間の界面に設けられ、上記ゲート絶縁層の厚さよりも厚く構成されていることを特徴とする請求項１に記載のトランジスタ。
  3. 上記第１および第２ソース／ドレイン領域はそれぞれ、上記第１および第２垂直領域内に配設されていることを特徴とする請求項１に記載のトランジスタ。
  4. 上記第１方向に対して垂直方向、かつ、上記半導体基板の表面に対して平行方向に測定された上記チャネル領域の幅は、上記第１ソース／ドレイン領域の幅または上記第２ソース／ドレイン領域の幅よりも狭く構成されていることを特徴とする請求項１に記載のトランジスタ。
  5. 半導体基板内の少なくとも一部に形成されたトランジスタであって、
    蓄積コンデンサの電極に接続できるように構成された第１ソース／ドレイン領域と、
    ビット線に接続できるように構成された第２ソース／ドレイン領域と、
    上記半導体基板内に配設され、上記第１ソース／ドレイン領域と第２ソース／ドレイン領域とを結ぶ、上記第１ソース／ドレイン領域と第２ソース／ドレイン領域とを結ぶ線によって第１方向が規定されたチャネル領域と、
    上記チャネル領域に沿って配置されるとともに、ゲート絶縁層によって上記チャネル領域から電気的に絶縁された、第１ソース／ドレイン領域と第２ソース／ドレイン領域との間に流れる電流を制御するゲート電極とを有しており、
    上記チャネル領域には、チャネルがリッジ状の形を有したフィン領域が設けられており、上記フィン領域は、１つの上面と、上記第１方向に対して平行である２つの側面とを構成しており、
    上記上面は、上記半導体基板の表面よりも下方に配置されており、
    上記ゲート電極は、上記上面および上記２つの側面に沿って配置されていることを特徴とするトランジスタ。
  6. 上記上面と上記半導体基板の表面との間の、該表面に対して垂直方向の長さが、１０〜２００ｎｍであることを特徴とする請求項５に記載のトランジスタ。
  7. さらに、上記ゲート電極と、上記第１および第２ソース／ドレイン領域との間の界面に、スペーサーが設けられており、
    上記スペーサーは絶縁材料からなることを特徴とする請求項５に記載のトランジスタ。
  8. 上記第１ソース／ドレイン領域が、高濃度ドープ領域と低濃度ドープ領域とを有しており、
    上記の低濃度ドープ領域が、該高濃度ドープ領域と上記チャネル領域との間に配置されていることを特徴とする請求項５に記載のトランジスタ。
  9. 上記の低濃度ドープ領域が、上記フィン領域の上記上面よりも下方まで伸長していることを特徴とする請求項８に記載のトランジスタ。
  10. さらに、上記ゲート電極と、上記第１および第２ソース／ドレイン領域との間の界面にスペーサーが設けられており、
    上記スペーサーは絶縁材料からなることを特徴とする請求項９に記載のトランジスタ。
  11. 上記高濃度ドープ領域は、上記低濃度ドープ領域の上に配設されており、
    上記スペーサーは、上記高濃度ドープ領域の深さに相当する深さまで伸長していることを特徴とする請求項１０に記載のトランジスタ。
  12. 上記第１ソース／ドレイン領域が、上記第２ソース／ドレイン領域と同じ深さまで伸長していることを特徴とする請求項５に記載のトランジスタ。
  13. 上記スペーサーの絶縁材料は、二酸化シリコンおよび窒化シリコンからなる群から選択されたものであることを特徴とする請求項７に記載のトランジスタ。
  14. 上記第１方向に対して垂直方向であって、上記半導体基板の表面に対して平行方向に測定された上記チャネル領域の幅が、第１ソース／ドレイン領域の幅または第２ソース／ドレイン領域の幅よりも狭く構成されていることを特徴とする請求項５に記載のトランジスタ。
  15. 複数のメモリセルと、第１の方向に配設された複数のビット線と、該第１の方向と交差する第２の方向に配設された複数のワード線とを有するメモリセルアレイであって、
    各上記メモリセルは、蓄積コンデンサと、半導体基板の少なくとも一部に形成されたトランジスタとを有しており、
    上記トランジスタは、
    上記蓄積コンデンサの電極に接続された第１ソース／ドレイン領域と、
    第２ソース／ドレイン領域と、
    上記第１ソース／ドレイン領域と上記第２ソース／ドレイン領域とを接続する、半導体基板の中に配設されたチャネル領域と、
    上記チャネル領域に沿って配置され、該チャネル領域から電気的に絶縁された、上記第１ソース／ドレイン領域と上記第２ソース／ドレイン領域との間を流れる電流を制御するゲート電極とを備えており、
    上記チャネル領域は、チャネルがフィンの形状をなしたフィン領域を有しており、
    上記フィンは、１つの上面および、上記第１ソース／ドレイン領域と上記第２ソース／ドレイン領域とを結ぶ線に対して垂直である２つの側面を有しており、
    上記上面は、上記半導体基板の表面よりも下方に配設されており、
    ゲート電極は、上記１つの上面と上記２つの側面とに沿って配置されており、
    各上記ワード線は、複数のゲート電極に電気的に接続されており、
    各トランジスタの第２ソース／ドレイン領域は、ビット線コンタクトを介して上記複数のビット線のうちの１つに接続されていることを特徴とするメモリセルアレイ。
  16. 上記蓄積コンデンサがトレンチコンデンサであることを特徴とする請求項１５に記載のメモリセルアレイ。
  17. 上記蓄積コンデンサが積層型コンデンサであることを特徴とする請求項１５に記載のメモリセルアレイ。
  18. 上記メモリセルが、複数の行と複数の列とを形成するように配列されており、複数の上記蓄積コンデンサおよび複数の上記トランジスタがチェッカー盤の模様を形成するように配置されており、
    上記トランジスタの配設位置を第１の位置として、かつ上記蓄積コンデンサの配設位置を第２の位置とした場合に、上記第１の位置は２つの上記第２の位置の間に配置されており、上記第２の位置は２つの上記第１の位置の間に配置されていることを特徴とする請求項１５に記載のメモリセルアレイ。
  19. 上記メモリセルが、複数の行と複数の列とを形成するように配列されており、複数の上記蓄積コンデンサおよび複数の上記トランジスタはそれぞれ対を形成するように配置されており、
    ２つの上記蓄積コンデンサは互いに隣接して配置され、２つの上記トランジスタは互いに隣接して配置され、隣接する２つのメモリセルが、１つのビット線コンタクトを共有していることを特徴とする請求項１５に記載のメモリセルアレイ。
  20. 各上記ワード線が、該ワード線が上記ゲート電極に接続されていない複数のパッシングワード線部分を有しており、
    上記複数のパッシングワード線部分は、上記半導体基板における上記ゲート電極の深さよりも浅い部分に配設されていることを特徴とする請求項１５に記載のメモリセルアレイ。
  21. 各上記ワード線が、該ワード線が上記ゲート電極に接続されていない複数のパッシングワード線部分を有しており、
    上記複数のパッシングワード線部分が、上記半導体基板の表面に配設されていることを特徴とする請求項１５に記載のメモリセルアレイ。
  22. 半導体基板にトランジスタを製造する方法であって、
    表面を有する半導体基板を用意する工程と、
    ２つの絶縁トレンチによって上記トランジスタが形成される活性領域の横方向を規定するために、該絶縁トレンチを半導体基板の表面に位置決めする絶縁トレンチ位置決め工程と、
    上記絶縁トレンチを絶縁材料によって充填する充填工程と、
    ゲート絶縁材料によって上記活性領域から絶縁されるゲート電極を形成するゲート電極形成工程と、
    上記第１ソース／ドレイン領域と第２ソース／ドレイン領域を形成し、該第１および第２ソース／ドレイン領域間に電導チャネルを形成し、該第１ソース／ドレイン領域と該第２ソース／ドレイン領域とを結ぶ線によって第１の方向を規定する第１および第２ソース／ドレイン領域形成工程とを含んでおり、
    上記ゲート電極形成工程は、
    活性領域において上記半導体基板の表面から該表面に対して垂直方向に第１の深さまで延びる溝の位置を規定する溝規定工程と、
    上記溝規定工程の後、各上記絶縁トレンチにおける上記溝に隣接する位置に、上記第１の深さよりも深い第２の深さまで延びるポケットの位置を、２つの該ポケットの間に上記溝が設けられるように規定するポケット規定工程と、
    上記活性領域と上記溝との間の界面、および、該活性領域と上記ポケットとの間の界面に、ゲート絶縁材料を形成するゲート絶縁材料形成工程と、
    ゲート電極材料を堆積して、上記溝および上記２つのポケットを充填する充填工程と、
    上記ゲート電極材料を部分的に除去することにより、該ゲート電極材料を、上記溝および２つの上記ポケット以外の部分から除去する除去工程とを含むことを特徴とする方法。
  23. 上記第１の深さと上記第２の深さとの間の活性領域を、上記半導体基板の表面に対して平行方向であって、上記第１の方向に対して垂直方向である方向に薄膜化する薄膜化工程をさらに含むことを特徴とする請求項２２に記載の方法。
  24. 上記溝の側方を上記第１の方向に対して平行に制限する絶縁材料からなるスペーサーを形成するスペーサー形成工程をさらに含み、
    上記スペーサー形成工程を、上記溝規定工程の後であって、上記ポケット規定工程の前に実行することを特徴とする請求項２２に記載の方法。
  25. 上記ポケット規定工程では、２つの上記ポケットの位置を等方性エッチングによって定める、請求項２２に記載の方法。
  26. 上記除去工程では、上記溝および２つの上記ポケットにおけるゲート電極材料の上部をさらに除去し、
    上記溝の側方を上記第１の方向に対して平行方向に制限する絶縁材料からなるスペーサーを形成するスペーサー形成工程を含み、
    上記スペーサー形成工程を、上記除去工程の後で行うことを特徴とする請求項２２に記載の方法。
  27. 半導体基板にトランジスタを製造する方法であって、
    表面を有する半導体基板を用意する工程と、
    ２つの絶縁トレンチによって上記トランジスタが形成される活性領域の横方向を規定するために、該絶縁トレンチを半導体基板の表面に位置決めする絶縁トレンチ位置決め工程と、
    上記絶縁トレンチを絶縁材料によって充填する充填工程と、
    ゲート絶縁材料によって上記活性領域から絶縁されるゲート電極を形成するゲート電極形成工程と、
    上記第１ソース／ドレイン領域と第２ソース／ドレイン領域を形成し、該第１および第２ソース／ドレイン領域間に電導チャネルを形成し、該第１ソース／ドレイン領域と該第２ソース／ドレイン領域とを結ぶ線によって第１の方向を規定する第１および第２ソース／ドレイン領域形成工程とを含んでおり、
    上記ゲート電極形成工程は、
    上記絶縁トレンチそれぞれに、第２の深さまで延びる２つのポケットの位置を規定するポケット規定工程と、
    上記ポケット規定工程の後、上記活性領域における上記２つのポケットの位置に隣接した位置であって、上記２つのポケットの間の位置に、該２つのポケットと電気的に接続することができる、半導体基板の表面から、上記第２の深さよりも浅い第１の深さまで表面に対して垂直方向に延びる溝を位置決めする溝位置決め工程と、
    上記活性領域と溝との間の界面、および、該活性領域と上記ポケットとの間の界面に、ゲート絶縁材料を形成するゲート絶縁材料形成工程と、
    ゲート電極材料を堆積して上記溝および２つのポケットを充填する充填工程と、
    上記ゲート電極材料を部分的に除去することにより、該ゲート電極材料を、上記溝および２つの上記ポケット以外の部分から除去する除去工程とを含むことを特徴とする方法。
  28. 上記第１の深さと上記第２の深さとの間の活性領域を、上記半導体基板の表面に対して平行方向であって、上記第１の方向に対して垂直方向である方向に薄膜化する薄膜化工程をさらに含むことを特徴とする請求項２７に記載の方法。
  29. 上記除去工程では、上記溝および２つの上記ポケットにおけるゲート電極材料の上部をさらに除去し、
    上記溝の側方を上記第１の方向に対して平行方向に制限する絶縁材料からなるスペーサーを形成するスペーサー形成工程を含み、
    上記スペーサー形成工程を、上記除去工程の後で行うことを特徴とする請求項２７に記載の方法。
JP2005180338A 2004-06-29 2005-06-21 トランジスタ、メモリセルアレイ、および、トランジスタ製造方法 Pending JP2006054431A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102004031385A DE102004031385B4 (de) 2004-06-29 2004-06-29 Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
US10/939,255 US7132333B2 (en) 2004-09-10 2004-09-10 Transistor, memory cell array and method of manufacturing a transistor
US11/128,782 US7635893B2 (en) 2004-06-29 2005-05-13 Transistor, memory cell array and method of manufacturing a transistor

Publications (1)

Publication Number Publication Date
JP2006054431A true JP2006054431A (ja) 2006-02-23

Family

ID=36031670

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005180338A Pending JP2006054431A (ja) 2004-06-29 2005-06-21 トランジスタ、メモリセルアレイ、および、トランジスタ製造方法

Country Status (2)

Country Link
JP (1) JP2006054431A (ja)
KR (1) KR100633646B1 (ja)

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088458A (ja) * 2005-09-09 2007-04-05 Qimonda Ag トランジスタの製造方法およびメモリデバイスの製造方法
JP2007184518A (ja) * 2005-12-30 2007-07-19 Hynix Semiconductor Inc フィン構造の半導体素子の形成方法
JP2007201396A (ja) * 2006-01-23 2007-08-09 Hynix Semiconductor Inc 半導体素子及びその製造方法
JP2008066724A (ja) * 2006-09-08 2008-03-21 Qimonda Ag 集積メモリセルアレイ
JP2008072106A (ja) * 2006-09-07 2008-03-27 Qimonda Ag メモリセルアレイおよびその形成方法
JP2008078644A (ja) * 2006-09-08 2008-04-03 Qimonda Ag トランジスタ、メモリセルアレイ、及びトランジスタの製造方法
JP2008078645A (ja) * 2006-09-08 2008-04-03 Qimonda Ag トランジスタおよびメモリセルアレイ
JP2008091905A (ja) * 2006-09-29 2008-04-17 Hynix Semiconductor Inc ＦｉｎＦＥＴを備えた半導体素子の製造方法
JP2008199027A (ja) * 2007-02-13 2008-08-28 Qimonda Ag ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法
JP2009105122A (ja) * 2007-10-22 2009-05-14 Renesas Technology Corp 半導体装置及びその製造方法
US7742324B2 (en) 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US7808042B2 (en) 2008-03-20 2010-10-05 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US7915659B2 (en) 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
JP2011243802A (ja) * 2010-05-19 2011-12-01 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
US8076229B2 (en) 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells
US8148776B2 (en) 2008-09-15 2012-04-03 Micron Technology, Inc. Transistor with a passive gate
JP2012234964A (ja) * 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
JP2012253086A (ja) * 2011-05-31 2012-12-20 Elpida Memory Inc 半導体装置及びその製造方法
JP2013069734A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 半導体装置
JP2013149686A (ja) * 2012-01-17 2013-08-01 Elpida Memory Inc 半導体装置
US8810310B2 (en) 2010-11-19 2014-08-19 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
WO2014185305A1 (ja) * 2013-05-13 2014-11-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US9190494B2 (en) 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
US9449652B2 (en) 2008-03-20 2016-09-20 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
KR20190087739A (ko) * 2018-01-17 2019-07-25 전남대학교산학협력단 누설전류 특성이 개선된 비평탄형 채널을 갖는 트랜지스터
CN111048520A (zh) * 2018-10-15 2020-04-21 爱思开海力士有限公司 半导体装置和制造半导体装置的方法
JP2021101452A (ja) * 2019-12-24 2021-07-08 株式会社東芝 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100835279B1 (ko) 2006-09-05 2008-06-05 삼성전자주식회사 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체메모리 장치

Cited By (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088458A (ja) * 2005-09-09 2007-04-05 Qimonda Ag トランジスタの製造方法およびメモリデバイスの製造方法
JP2007184518A (ja) * 2005-12-30 2007-07-19 Hynix Semiconductor Inc フィン構造の半導体素子の形成方法
US8357572B2 (en) 2006-01-23 2013-01-22 658868 N.B. Inc. Method of manufacturing semiconductor device with recess and Fin structure
JP2007201396A (ja) * 2006-01-23 2007-08-09 Hynix Semiconductor Inc 半導体素子及びその製造方法
JP2008072106A (ja) * 2006-09-07 2008-03-27 Qimonda Ag メモリセルアレイおよびその形成方法
JP2008078644A (ja) * 2006-09-08 2008-04-03 Qimonda Ag トランジスタ、メモリセルアレイ、及びトランジスタの製造方法
JP2008078645A (ja) * 2006-09-08 2008-04-03 Qimonda Ag トランジスタおよびメモリセルアレイ
JP2008066724A (ja) * 2006-09-08 2008-03-21 Qimonda Ag 集積メモリセルアレイ
JP2008091905A (ja) * 2006-09-29 2008-04-17 Hynix Semiconductor Inc ＦｉｎＦＥＴを備えた半導体素子の製造方法
JP2008199027A (ja) * 2007-02-13 2008-08-28 Qimonda Ag ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法
JP2009105122A (ja) * 2007-10-22 2009-05-14 Renesas Technology Corp 半導体装置及びその製造方法
US7742324B2 (en) 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
US9190494B2 (en) 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
US9087721B2 (en) 2008-02-19 2015-07-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US8866254B2 (en) 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US9331203B2 (en) 2008-03-06 2016-05-03 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7915659B2 (en) 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US8759889B2 (en) 2008-03-20 2014-06-24 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US9449652B2 (en) 2008-03-20 2016-09-20 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7808042B2 (en) 2008-03-20 2010-10-05 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US8450785B2 (en) 2008-03-20 2013-05-28 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US7981736B2 (en) 2008-03-20 2011-07-19 Micron Technology, Inc. Systems and devices including multi-gate transistors and methods of using, making, and operating the same
US8149619B2 (en) 2008-03-20 2012-04-03 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8503228B2 (en) 2008-04-03 2013-08-06 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8537608B2 (en) 2008-04-03 2013-09-17 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8750025B2 (en) 2008-04-03 2014-06-10 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8076229B2 (en) 2008-05-30 2011-12-13 Micron Technology, Inc. Methods of forming data cells and connections to data cells
US8148776B2 (en) 2008-09-15 2012-04-03 Micron Technology, Inc. Transistor with a passive gate
JP2011243802A (ja) * 2010-05-19 2011-12-01 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
US8810310B2 (en) 2010-11-19 2014-08-19 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
US9041085B2 (en) 2011-04-28 2015-05-26 Ps4 Luxco S.A.R.L. Semiconductor device and method of forming the same
US9496383B2 (en) 2011-04-28 2016-11-15 Longitude Semiconductor S.A.R.L. Semiconductor device and method of forming the same
JP2012234964A (ja) * 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
JP2012253086A (ja) * 2011-05-31 2012-12-20 Elpida Memory Inc 半導体装置及びその製造方法
JP2013069734A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 半導体装置
US8680612B2 (en) 2011-09-21 2014-03-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2013149686A (ja) * 2012-01-17 2013-08-01 Elpida Memory Inc 半導体装置
US9236387B2 (en) 2012-01-17 2016-01-12 Ps4 Luxco S.A.R.L. Semiconductor device and manufacturing method thereof
JP2014222682A (ja) * 2013-05-13 2014-11-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
WO2014185305A1 (ja) * 2013-05-13 2014-11-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
KR20190087739A (ko) * 2018-01-17 2019-07-25 전남대학교산학협력단 누설전류 특성이 개선된 비평탄형 채널을 갖는 트랜지스터
KR102096152B1 (ko) * 2018-01-17 2020-04-01 전남대학교산학협력단 누설전류 특성이 개선된 비평탄형 채널을 갖는 트랜지스터
CN111048520A (zh) * 2018-10-15 2020-04-21 爱思开海力士有限公司 半导体装置和制造半导体装置的方法
CN111048520B (zh) * 2018-10-15 2023-09-29 爱思开海力士有限公司 半导体装置和制造半导体装置的方法
JP2021101452A (ja) * 2019-12-24 2021-07-08 株式会社東芝 半導体装置
JP7265470B2 (ja) 2019-12-24 2023-04-26 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
KR20060048699A (ko) 2006-05-18
KR100633646B1 (ko) 2006-10-11

Similar Documents

Publication Publication Date Title
JP2006054431A (ja) トランジスタ、メモリセルアレイ、および、トランジスタ製造方法
US7635893B2 (en) Transistor, memory cell array and method of manufacturing a transistor
US7132333B2 (en) Transistor, memory cell array and method of manufacturing a transistor
US7956387B2 (en) Transistor and memory cell array
KR100506460B1 (ko) 반도체소자의 트랜지스터 및 그 형성방법
US7442609B2 (en) Method of manufacturing a transistor and a method of forming a memory device with isolation trenches
TWI466238B (zh) 具嵌入式雙閘極鰭狀場效電晶體的動態隨機存取記憶胞結構、記憶體陣列及其製造方法
US7763513B2 (en) Integrated circuit device and method of manufacture
US7034408B1 (en) Memory device and method of manufacturing a memory device
US7701002B2 (en) Semiconductor device having buried gate electrode and method of fabricating the same
US7612406B2 (en) Transistor, memory cell array and method of manufacturing a transistor
US7622354B2 (en) Integrated circuit and method of manufacturing an integrated circuit
US7569878B2 (en) Fabricating a memory cell array
CN100541805C (zh) 具有被包围通道晶体管的半导体器件
KR100549008B1 (ko) 등방성식각 기술을 사용하여 핀 전계효과 트랜지스터를제조하는 방법
US8350321B2 (en) Semiconductor device having saddle fin transistor and manufacturing method of the same
KR100802745B1 (ko) 메모리 셀 어레이 형성 방법 및 메모리 셀 어레이
US7629215B2 (en) Semiconductor device and method of manufacturing the same
JP2009021503A (ja) 半導体装置およびその製造方法
US8658491B2 (en) Manufacturing method of transistor structure having a recessed channel
JP4470188B2 (ja) 半導体装置の製造方法
KR100855857B1 (ko) 반도체 소자 및 그 제조 방법
JP2012054291A (ja) 半導体装置の製造方法
KR20100050009A (ko) 수직 채널 트랜지스터의 제조 방법
KR20100028435A (ko) 새들 핀 트랜지스터를 구비하는 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090210

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090707