CN111048520A - 半导体装置和制造半导体装置的方法 - Google Patents

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Abstract

半导体装置和制造半导体装置的方法。一种制造半导体装置的方法包括以下步骤：在底部结构上方交替地层叠介电层和牺牲层，并且蚀刻介电层和牺牲层以形成彼此间隔开的多个沟道孔。该方法还包括以下步骤：利用焊盘材料分别填充所述多个沟道孔，并且蚀刻介电层和牺牲层以形成用于将焊盘材料隔离成第一区域和第二区域的隔离沟槽，其中，所述隔离沟槽形成为与设置在第一区域和第二区域之间的边界处的焊盘材料自对准。该方法还包括以下步骤：利用隔离层填充隔离沟槽。

Description

半导体装置和制造半导体装置的方法
技术领域
实施方式涉及半导体装置，更具体地，涉及一种垂直半导体装置以及制造垂直半导体装置的方法。
背景技术
半导体装置可包括存储器单元阵列，该存储器单元阵列包括多个存储器单元。存储器单元阵列可包括布置成各种结构的存储器单元。为了改进半导体装置的集成度，存储器单元可三维地布置在基板上方。
发明内容
根据实施方式，一种制造半导体装置的方法可包括以下步骤：在底部结构上方交替地层叠介电层和牺牲层并蚀刻介电层和牺牲层以形成彼此间隔开的多个沟道孔。该方法还包括以下步骤：利用焊盘材料分别填充所述多个沟道孔，并且蚀刻介电层和牺牲层以形成用于将焊盘材料隔离成第一区域和第二区域的隔离沟槽，其中，隔离沟槽形成为与设置在第一区域和第二区域之间的边界处的焊盘材料自对准。该方法还包括以下步骤：利用隔离层填充隔离沟槽。
根据实施方式，一种制造半导体装置的方法可包括以下步骤：在底部结构上方交替地层叠介电层和牺牲层，蚀刻介电层和牺牲层以形成多个沟道孔，形成第一垂直沟道结构以填充各个沟道孔的下部，并且利用焊盘材料分别填充所述多个沟道孔的上部。该方法还包括以下步骤：蚀刻介电层和牺牲层以形成用于将焊盘材料隔离成第一区域和第二区域的隔离沟槽，其中，隔离沟槽形成为与设置在第一区域和第二区域之间的边界处的焊盘材料自对准。该方法还包括以下步骤：利用隔离层填充隔离沟槽。
另外根据实施方式，一种半导体装置包括：包括交替地层叠在基板上方的字线和介电层的第一层叠结构。该半导体装置还包括：穿过第一层叠结构形成的多个第一垂直沟道结构以及包括交替地层叠在第一层叠结构上方的栅电极和介电层的第二层叠结构。该半导体装置还包括：穿过第二层叠结构形成的多个第二垂直沟道结构，其中，所述多个第二垂直沟道结构分别连接到所述多个第一垂直沟道结构。该半导体装置另外包括：用于将所述多个第二垂直沟道结构隔离成第一区域和第二区域的隔离层。隔离层的两个侧壁接触所述多个第二垂直沟道结构中的设置在第一区域和第二区域之间的边界处的第二垂直沟道结构的侧壁。
此外根据实施方式，一种半导体装置包括：包括交替地层叠在基板上方的栅电极和介电层的层叠结构，该层叠结构具有在平行于基板的第一方向上延伸的第一边缘侧壁。该半导体装置还包括：在垂直于基板的第二方向上穿过层叠结构的第一边缘侧壁形成的多个第一边缘垂直沟道结构，其中，所述多个第一边缘垂直沟道结构的侧壁由第一边缘侧壁部分地围绕。
附图说明
图1A示出例示了根据实施方式的半导体装置的平面图。
图1B示出沿着图1A的线A-A'截取的横截面图。
图1C示出隔离层的详细示图。
图1D示出例示了根据图1A的修改的半导体装置的平面图。
图2A至图2M示出用于描述根据实施方式的制造半导体装置的方法的平面图。
图3A至图3M示出沿着图2A至图2M的A-A'线截取的横截面图。
图4A例示了垂直NAND。
图4B示出沿着图4A的线A-A'截取的横截面图。
图4C示出用于描述层叠结构的边缘侧壁的图。
图4D示出用于描述隔离层的边缘侧壁的图。
图4E示出例示了根据比较例的垂直NAND的平面图。
图5A至图5M示出用于描述制造垂直半导体装置的方法的示例的图。
图6示出根据实施方式的存储块的电路图。
具体实施方式
参照作为本公开的理想示意图的横截面图、平面图和框图描述本说明书中所公开的各种实施方式。因此，由于制造技术和/或允许误差的变化，可修改附图。因此，实施方式不限于附图中所示的特定形状，而是可包括根据制造工艺发生的形状方面的改变。因此，附图中所示的区域具有示意性质，并且区域的形状举例说明了区域的特定形状，而非限制本公开的范围。
图1A示出例示了根据实施方式的半导体装置100的平面图。图1B示出沿着图1A的线A-A'截取的横截面图。图1C示出隔离层的详细示图。
参照图1A至图1C，半导体装置100可包括多个垂直晶体管Tr1和Tr2。半导体装置100可包括垂直地形成在基板101上方的多个垂直晶体管Tr1和Tr2。
垂直晶体管Tr1和Tr2中的每一个可包括一个垂直沟道结构CP。垂直沟道结构CP和基板101可通过第一焊盘131连接。垂直沟道结构CP可包括栅极介电层132、沟道层133、芯介电层134和第二焊盘135。第一焊盘131、第二焊盘135和沟道层133可包括导电材料。第一焊盘131、第二焊盘135和沟道层133可包括硅层。第一焊盘131、第二焊盘135和沟道层133可包括掺杂有导电杂质的硅层。
垂直沟道结构CP可通过交替层叠物100M形成，以接触基板101。交替层叠物100M可包括介电层层叠物110和栅电极层叠物120。介电层层叠物110可包括第一缓冲层111和第二缓冲层114。在第一缓冲层111和第二缓冲层114之间，可形成介电层112和113。封盖层115可形成在第二缓冲层114上。第一缓冲层111和第二缓冲层114、介电层112和113以及封盖层115可包括相同的材料。第一缓冲层111和第二缓冲层114、介电层112和113以及封盖层115可包括氧化硅。
栅电极层叠物120可包括多个栅电极121、122和123。多个介电层112和113可形成在各个栅电极121、122和123之间。
邻近垂直晶体管Tr1和Tr2可通过隔离层140彼此隔离。隔离层140可包括介电材料(例如，氧化硅)。
垂直晶体管组TG1和TG2可通过狭缝150来基于块划分。例如，一个块BLK可包括垂直晶体管组TG1，垂直晶体管组TG1可包括多个垂直晶体管Tr1和Tr2。
参照图1C，隔离层140可包括多个线形侧壁140S和多个圆形侧壁140R。多个圆形侧壁140R可围绕垂直沟道结构CP的侧壁。
根据上述结构，隔离层140可形成为锯齿形或波浪形。由于隔离层140不占据单独的空间，所以邻近垂直晶体管Tr1和Tr2之间的隔离空间W可最小化。因此，由于块BLK的大小可减小，所以可改进半导体装置100的集成度。
图1D是例示了根据图1A所示的实施方式的修改的半导体装置100的平面图。该修改包括具有直线形(而非隔离层140的锯齿形)的隔离层141。
上述半导体装置100可以是垂直存储器装置的一部分。半导体装置100可以是垂直NAND的一部分。例如，半导体装置100可用作垂直NAND的选择晶体管。垂直NAND的选择晶体管可包括源极选择晶体管和漏极选择晶体管。
图2A至图3M示出用于描述根据实施方式的制造半导体装置的方法的图。图2A至图2M示出用于描述该方法的平面图，图3A至图3M示出沿着图2A至图2M的线A-A'截取的横截面图。
如图2A和图3A所示，可在基板11上形成交替层叠物16。交替层叠物16可包括依次形成的第一材料层和第二材料层。第一材料层可包括第一材料，第二材料层可包括第二材料。第一材料和第二材料可由彼此不同的材料形成。第一材料和第二材料可分别包括介电层12A、12B和14以及牺牲层13。介电层12A、12B和14可包括介电材料，牺牲层13可包括牺牲材料。这里，“牺牲材料”可指示在后续工艺中被去除的材料。介电层12A、12B和14可包括一种或更多种介电材料，例如氧化硅、氮化硅、氮氧化硅、旋涂介电材料、介电金属氧化物、硅酸盐和介电金属氮氧化物。
牺牲层13可包括可相对于介电层12A、12B或14选择性地去除的牺牲材料。牺牲层13的去除工艺可相对于介电层12A、12B或14选择性地执行。牺牲层13的去除速率与介电层12A、12B或14的去除速率之比可被称为牺牲层13的去除工艺相对于介电层12A、12B或14的选择性。
牺牲层13可包括介电材料。牺牲层13可在后续工艺期间在去除之后由导电材料替换。例如，牺牲层13可由垂直NAND装置的控制栅电极替换。牺牲层13可包括氮化硅、非晶硅或多晶硅。在一些实施方式中，牺牲层13可包括氮化硅。
在实施方式中，介电层12A、12B和14可包括氧化硅，牺牲层13可包括氮化硅。
介电层12A、12B和14可通过化学气相沉积(CVD)或原子层沉积(ALD)来沉积。牺牲层13可通过CVD或ALD来沉积。
介电层12A、12B和14可包括第一缓冲层12A、介电材料层14和第二缓冲层12B。第一缓冲层12A和第二缓冲层12B可比介电材料层14厚。第一缓冲层12A可接触基板11，并且第二缓冲层12B可接触最上牺牲层13。第一缓冲层12A和第二缓冲层12B以及介电材料层14可由相同的材料形成。
介电材料层14和牺牲层13可具有相同的厚度。第一缓冲层12A和第二缓冲层12B可具有比牺牲层13更大的厚度。
多个牺牲层13和多个介电材料层14可交替地层叠。在图示实施方式中，三个牺牲层13与两个介电材料层14交替地层叠。在不同的实施方式中，不同数量的牺牲层13和介电材料层14可交替地层叠。例如，交替地层叠的牺牲层13的数量和介电材料层14的数量可在8至1024的范围内。交替地层叠的牺牲层13的数量和介电材料层14的数量可等于或超过1024。
可在第二缓冲层12B上形成封盖层15。封盖层15可包括介电材料。封盖层15可由与第一缓冲层12A和第二缓冲层12B以及介电材料层14相同的材料形成。
如图2B和图3B所示，可形成开口17。可在交替层叠物16中形成开口17。为了形成开口17，可通过第一掩模18部分地蚀刻交替层叠物16。第一掩模18可包括光刻胶图案。开口17的底部可暴露基板11的顶表面。开口17可以是垂直孔。多个开口17可排列。开口17可按照锯齿形排列。开口17可具有均匀的尺寸。
如图2C和图3C所示，可在开口17中形成第一焊盘材料19。在形成第一焊盘材料19之前，可去除第一掩模18。第一焊盘材料19可完全填充开口17的内部。第一焊盘材料19的顶表面可具有与封盖层15的顶表面相同的水平高度。第一焊盘材料19可包括含硅的材料。第一焊盘材料19可包括导电材料。第一焊盘材料19可包括硅层。第一焊盘材料19可包括多晶硅层。例如，多晶硅层可沉积在基板11的整个表面上以填充开口17，然后可被平坦化直至封盖层15的顶表面暴露。因此，可形成第一焊盘材料19，其包括柱形多晶硅层以填充开口17。
如图2D和图3D所示，可形成第二掩模20。第二掩模20可包括光刻胶图案。第二掩模20可包括开口20T和阻挡部分20B。当从顶部看时，第二掩模20的开口20T可具有线形。开口20T可具有直线形或波浪线形。通过第二掩模20的开口20T，第一焊盘材料19的一部分可暴露。第二掩模20的阻挡部分20B可覆盖第一焊盘材料19的另一部分。当考虑任一个第一焊盘材料19时，第一焊盘材料19的顶表面的部分19A可通过第二掩模20的开口20T暴露，并且第一焊盘材料19的顶表面的另一部分19B可由第二掩模20的阻挡部分20B覆盖。
如图2E和图3E所示，可形成隔离沟槽21。为了形成隔离沟槽21，可通过用作蚀刻屏障的第二掩模20部分地蚀刻交替层叠物16。当交替层叠物16被蚀刻时，第一焊盘材料19可用作蚀刻屏障。因此，隔离沟槽21可与第一焊盘材料19自对准。隔离沟槽21可形成在邻近第一焊盘材料19之间。
当从顶部看时，隔离沟槽21可具有线形。隔离沟槽21可具有直线形或波浪线形。第一焊盘材料19的侧壁可由隔离沟槽21部分地暴露。多个第一焊盘材料19的侧壁可由一个隔离沟槽21部分地暴露。在所示实施方式中，隔离沟槽21可部分地暴露四个邻近第一焊盘材料19的侧壁。隔离沟槽21的底部可暴露基板11的一部分。
在如上所述蚀刻交替层叠物16以形成隔离沟槽21的工艺期间，第一焊盘材料19可用作蚀刻停止层。因此，可按照隔离沟槽21与第一焊盘材料19的侧壁自对准的方式蚀刻交替层叠物16。
如图2F和图3F所示，可去除第二掩模20。可在隔离沟槽21中形成隔离层22。隔离层22可包括介电材料。隔离层22可由与第一缓冲层12A和第二缓冲层12B以及介电材料层14相同的材料形成。隔离层22和牺牲层13可由不同的材料形成。隔离层22和第一焊盘材料19可由不同的材料形成。隔离层22可包括氧化硅。为了形成隔离层22，氧化硅可沉积在基板11的整个表面上以填充隔离沟槽21，然后可被平坦化。隔离层22可形成在隔离沟槽21中，并且可不形成在封盖层15和第一焊盘材料19的顶表面。隔离层22的顶表面、封盖层15的顶表面和第一焊盘材料19的顶表面可具有相同的水平高度。
当从顶部看时，隔离层22可具有线形。隔离层22可具有直线形或波浪线形。隔离层22可直接接触多个第一焊盘材料19的侧壁。隔离层22可包括多个线形侧壁21S和多个圆形侧壁21R。多个线形侧壁21S可接触交替层叠物16，多个圆形侧壁21R可接触多个第一焊盘材料19。
如图2G和图3G所示，可使第一焊盘材料19的一部分凹陷。因此，可形成第一焊盘19P，并且可在第一焊盘19P上方形成凹陷23。第一焊盘19P可接触基板11。第一焊盘19P可具有比第一缓冲层12A小的厚度。第一焊盘19P的顶表面可处于比第一缓冲层12A的顶表面低的水平高度处。为了形成第一焊盘19P，可对第一焊盘材料19进行湿法蚀刻。当第一焊盘材料19被湿法蚀刻时，隔离层22、交替层叠物16和封盖层15可不被蚀刻。
当从顶部看时，凹陷23可具有圆形。邻近凹陷23可由隔离层22隔离。
如图2H和图3H所示，可在凹陷23中形成存储器层24。存储器层24可包括隧道介电层、电荷存储层和阻挡层。存储器层24可包括氧化物和氮化物的层叠物。存储器层24可包括氧化物/氮化物/氧化物(ONO)层叠物(例如，SiO2-Si3N4-SiO2层叠物)。存储器层24可具有间隔物形状。存储器层24可形成在凹陷23的侧壁上。存储器层24的底部可接触第一焊盘19P的顶表面。第一焊盘19P的顶表面可由存储器层24部分地暴露。存储器层24的顶表面可具有与封盖层15的顶表面和隔离层22的顶表面相同的水平高度。当从顶部看时，存储器层24可具有围绕凹陷23的侧壁的环形。尽管形成存储器层24，但凹陷23的内部可保持为空的空间。
如图2I和图3I所示，可形成沟道层25。可在沟道层25上形成芯介电层26以完全填充凹陷23。沟道层25可包括硅层。沟道层25可包括掺杂硅层。芯介电层26可包括氧化硅。沟道层25的底部可接触第一焊盘19P。为了形成沟道层25和芯介电层26，可依次形成硅层和氧化硅层，然后平坦化。
沟道层25可具有圆柱形，并且芯介电层26可具有柱形以填充沟道层25的圆柱形内部。
如图2J和图3J所示，可使芯介电层26的顶部凹陷至预定深度。凹陷的芯介电层26的顶表面可具有比封盖层15和隔离层22的顶表面低的水平高度。凹陷的芯介电层26的顶表面可具有比第二缓冲层12B的底表面高的水平高度。芯介电层26的顶表面可具有比沟道层25和存储器层24的顶表面低的水平高度。
凹陷26R可形成在芯介电层26上方。
如图2K和图3K所示，可形成第二焊盘27P。第二焊盘27P可填充芯介电层26上方的凹陷26R。第二焊盘27P和第一焊盘19P可包括相同的材料。第二焊盘27P可包括多晶硅层。为了形成第二焊盘27P，可沉积多晶硅层以填充凹陷26R，然后可平坦化。
第二焊盘27P的顶表面可具有与隔离层22和封盖层15的顶表面相同的水平高度。
第一焊盘19P、芯介电层26、沟道层25、存储器层24和第二焊盘27P可被统称为垂直柱结构。由于在形成隔离层22之后形成垂直柱结构，所以可防止沟道层25的损失。
如图2L和图3L所示，可形成狭缝28。为了形成狭缝28，可部分地蚀刻交替层叠物16。
然后，可形成多个横向凹陷29。为了形成横向凹陷29，可通过狭缝28选择性地去除交替层叠物16的牺牲层13。多个横向凹陷29可设置在第一缓冲层12A和第二缓冲层12B之间。在各个横向凹陷29之间，可设置介电材料层14。
形成有多个横向凹陷29的交替层叠物可保持如标号“16M”所指示。
如图2M和图3M所示，可在横向凹陷29中形成栅电极层叠物30A和30B。栅电极层叠物30A和30B中的每一个可包括多个栅电极31、32和33。栅电极31、32和33可分别形成在多个横向凹陷29中。多个栅电极31、32和33可设置在第一缓冲层12A和第二缓冲层12B之间。在各个栅电极31、32和33之间，可设置介电材料层14。
栅电极层叠物30A和30B可具有围绕垂直柱结构的侧壁的形状。垂直柱结构的接触隔离层22的一部分可由栅电极层叠物30A和30B围绕。邻近栅电极层叠物30A和30B可通过隔离层22彼此隔离。一个块BLK可包括栅电极层叠物30A和30B以及隔离层22。由于隔离层22不占据单独的空间，所以块BLK的大小可减小。
栅电极31、32和33可包括低电阻材料。栅电极31、32和33可包括金属基材料。栅电极31、32和33可包括金属、金属硅化物、金属氮化物或其组合。例如，金属可包括镍、钴、铂、钛、钽或钨，金属硅化物可包括硅化镍、硅化钴、硅化铂、硅化钛、硅化钽或硅化钨。栅电极31、32和33还可包括屏障材料(未示出)。屏障材料可包括金属氮化物。例如，屏障材料可包括氮化钛(TiN)。
在实施方式中，栅电极31、32和33可包括钨层。可通过使用WF6作为钨源材料并使用H2、SiH4和B2H6中的一种或更多种作为还原气体的工艺来沉积钨层。在另一实施方式中，可通过使用无氟钨源材料(例如，W(CO)6)的工艺来沉积钨层。
图4A例示了垂直NAND。图4B示出沿着图4A的线B-B'截取的横截面图。图4C示出用于描述层叠结构的边缘侧壁的图。图4D示出用于描述隔离层的边缘侧壁的图。图4A和图4B例示了一个块BLK。
参照图4A至图4D，垂直NAND 200可包括形成在底部结构201上方的层叠结构200M。层叠结构200M可包括交替地层叠的多个导电层和多个介电层。层叠结构200M可包括第一边缘侧壁ES1和第二边缘侧壁ES2。第一边缘侧壁ES1和第二边缘侧壁ES2可在平行于底部结构201的第一方向(Z方向)上延伸。层叠结构200M可包括多个边缘垂直沟道结构ECP2。多个边缘垂直沟道结构ECP2可穿过层叠结构200M的第一边缘侧壁ES1和第二边缘侧壁ES2形成。多个边缘垂直沟道结构ECP2可在垂直于底部结构201的第二方向(Y方向)上穿过第一边缘侧壁ES1和第二边缘侧壁ES2形成。多个边缘垂直沟道结构ECP2的侧壁可由第一边缘侧壁ES1和第二边缘侧壁ES2部分地围绕。
第一边缘侧壁ES1和第二边缘侧壁ES2可包括在第一方向(Z方向)上连续的多个线形侧壁ESL和多个圆形侧壁ESR。第一边缘侧壁ES1和第二边缘侧壁ES2的圆形侧壁ESR可接触各个边缘垂直沟道结构ESP2的侧壁。第一边缘侧壁ES1和第二边缘侧壁ES2的圆形侧壁ESR和线形侧壁ESL可在第二方向(Y方向)上垂直地延伸。
层叠结构200M还可包括与边缘垂直沟道结构ECP2间隔开并穿过层叠结构200M形成的内部垂直沟道结构ICP2。内部垂直沟道结构ICP2可在平行于底部结构201并与第一方向(Z方向)交叉的第三方向(X方向)上彼此间隔开的同时排列。内部垂直沟道结构ICP2的侧壁可由层叠结构200M完全围绕。
第一边缘侧壁ES1和第二边缘侧壁ES2可在隔离层213设置在它们之间的情况下彼此间隔开。在第一方向(Z方向)上排列的多个边缘垂直沟道结构ECP2可按照锯齿形排列。多个边缘垂直沟道结构ECP2可在隔离层213设置在它们之间的情况下彼此间隔开。接触第一边缘侧壁ES1的圆形侧壁ESR的多个边缘垂直沟道结构ECP2和接触第二边缘侧壁ES2的圆形侧壁ESR的多个边缘垂直沟道结构ECP2可彼此间隔开距离S1，并且隔离层213设置在它们之间。距离S1可指示边缘垂直沟道结构ECP2之间基于第四方向和第五方向(X1方向和X2方向)的空间。第四方向(X1方向)和第五方向(X2方向)可与第一方向(Z方向)和第三方向(X方向)交叉。边缘垂直沟道结构ECP2之间的距离S1可小于在第三方向(X方向)上彼此间隔开的内部垂直沟道结构ICP2之间的距离S2。对于各种实施方式，边缘垂直沟道结构ECP2和内部垂直沟道结构ICP2以重复的间隔均匀地排列。
隔离层213可包括第一边缘侧壁ES1和第二边缘侧壁ES2分别转移到的侧壁。因此，隔离层213可包括多个圆形侧壁ER和多个线形侧壁EL。隔离层213的多个圆形侧壁ER可接触第一边缘侧壁ES1和第二边缘侧壁ES2的圆形侧壁ESR。隔离层213的多个线形侧壁EL可接触第一边缘侧壁ES1和第二边缘侧壁ES2的线形侧壁ESL。隔离层213的圆形侧壁ER可直接接触边缘垂直沟道结构ECP2。
第一边缘侧壁ES1和第二边缘侧壁ES2的圆形侧壁ESR可部分地围绕边缘垂直沟道结构ESP2的侧壁。隔离层213的圆形侧壁ER可部分地围绕边缘垂直沟道结构ECP2。
层叠结构200M可包括字线层叠物WL和选择栅极层叠物SG。选择栅极层叠物SG可设置在字线层叠物WL上方。垂直NAND 200还可包括穿过字线层叠物WL形成的多个第一垂直沟道结构CP1和穿过选择栅极层叠物SG形成的多个第二垂直沟道结构CP2。垂直NAND 200还可包括第一介电层层叠物202L、第二介电层层叠物202U、第一缓冲层203L、第二缓冲层203U和封盖层204。
第一介电层层叠物202L可包括多个介电层202A。字线层叠物WL可包括多条字线WL1、WL2和WL3。多个介电层202A和多条字线WL1、WL2和WL3可交替地层叠。多个第一垂直沟道结构CP1可穿过第一介电层叠物202L和字线层叠物WL形成。字线层叠物WL可具有围绕第一垂直沟道结构CP1的形状。第一垂直沟道结构CP1可包括第一存储器层205和第一沟道层206。第一沟道层206可具有由第一芯介电层207填充的内部空间。第一焊盘208可形成在第一芯介电层207上。第一焊盘208可电联接到第一沟道层206。邻近字线层叠物WL可通过狭缝214基于块划分。一个块可包括一个字线层叠物WL和多个第一垂直沟道结构CP1。在一个块中，多个第一垂直沟道结构CP1可共享一个字线层叠物WL。多个第一垂直沟道结构CP1和字线层叠物WL可用作单元串的一部分。隔离层213也可被称为狭缝。
第二介电层层叠物202U可包括多个介电层202B。选择栅极层叠物SG可包括垂直地设置的多个选择栅电极SG1、SG2和SG3。多个介电层202B和多个选择栅电极SG1、SG2和SG3可交替地层叠。多个第二垂直沟道结构CP2可穿过第二介电层叠物202U和选择栅极层叠物SG形成。选择栅极层叠物SG可具有围绕第二垂直沟道结构CP2的形状。第二垂直沟道结构CP2可包括第二存储器层209和第二沟道层210。第二沟道层210可具有圆柱形。第二沟道层210可具有由第二芯介电层211填充的内部空间。第二焊盘212可形成在第二芯介电层211上。第二焊盘212可电联接到第二沟道层210。第一沟道层206和第二沟道层210可通过第一焊盘208电联接。
横向邻近的选择晶体管SGT1和SGT2可通过隔离层213彼此隔离。选择晶体管SGT1和SGT2中的每一个可包括选择栅极层叠物SG。因此，邻近选择晶体管SGT1和SGT2的选择栅极层叠物SG可通过隔离层213彼此隔离。隔离层213可设置在选择晶体管SGT1和SGT2之间的边界处。选择栅电极SG1、SG2和SG3可具有围绕多个第二垂直沟道结构CP2的形状。选择栅电极SG1、SG2和SG3和第二垂直沟道结构CP2可用作用于选择单元串的选择晶体管SGT1或SGT2的一部分。选择栅电极SG1、SG2和SG3可被称为漏极选择线DSL。尽管未示出，底部结构201可包括源极选择线SSL。
隔离层213可具有有限的深度以使得隔离层213不隔离字线层叠物WL。隔离层213的底表面可设置在第一缓冲层203L中。
多个第二垂直沟道结构CP2可包括多个边缘垂直沟道结构ECP2和多个内部垂直沟道结构ICP2。边缘垂直沟道结构ECP2可直接接触隔离层213。多个边缘垂直沟道结构ECP2可由选择栅极层叠物SG部分地围绕。各个边缘垂直沟道结构ECP2的侧壁的一部分可接触选择栅极层叠物SG，边缘垂直沟道结构ECP2的侧壁的另一部分可接触隔离层213。选择栅极层叠物SG的一个壁表面可具有锯齿形并接触隔离层213。选择栅极层叠物SG的另一壁表面可具有线形并接触狭缝214。
内部垂直沟道结构ICP2之间的距离可均匀。边缘垂直沟道结构ECP2之间的距离可均匀。此外，边缘垂直沟道结构ECP2之间的距离可等于内部垂直沟道结构ICP2之间的距离。因此，多个第二垂直沟道结构CP2可在其间设置有基本上均匀的距离的情况下排列。均匀距离可基于第四方向X1和第五方向X2。例如，内部垂直沟道结构ICP2的中心轴线之间的距离可等于边缘垂直沟道结构ECP2的中心轴线之间的距离。
隔离层213可对应于图1A至图1D的隔离层140。隔离层213可按照与图2A至图3M所示的方法相似的方式形成。
根据上述结构，隔离层213可具有锯齿形或波浪形。这种隔离层213可使邻近选择晶体管SGT1和SGT2之间的隔离空间W最小化。因此，由于块BLK的大小可减小，所以垂直NAND200的集成度可改进。此外，由于不需要用于形成隔离层213的单独的空间，所以块大小可减小，从而预期位成长。
垂直NAND 200可包括用于隔离选择晶体管SGT1和SGT2的隔离层213。由于隔离层213在选择晶体管SGT1和SGT2之间不占据单独的空间，所以块大小可减小。
图4E示出例示了根据比较例的垂直NAND的平面图。
参照图4E，根据比较例的垂直NAND 230可包括隔离层231。当隔离层231在边缘垂直沟道结构ECP2之间占据单独的空间时，边缘垂直沟道结构ECP2之间的距离可增加。例如，边缘垂直沟道结构ECP2的中心轴线之间的距离W30可增加。
然而，在本发明的实施方式中，由于隔离层213形成为接触边缘垂直沟道结构ECP2，所以边缘垂直沟道结构ECP2的中心轴线之间的距离W20可减小。
结果，内部垂直沟道结构ICP2之间的距离S1和边缘垂直沟道结构ECP2之间的距离S1可均匀地维持。因此，各个第二垂直沟道结构CP2之间的距离可全部均匀地维持。
图5A至图5M示出用于描述制造垂直NAND的方法的示例的图。图5A至图5M示出用于描述制造图4B的部分250的方法的图。
如图5A所示，可在底部结构41上方形成第一交替层叠物42、第一缓冲层43、第二交替层叠物44、第二缓冲层45和封盖层46。第一缓冲层43可形成在第一交替层叠物42和第二交替层叠物44之间，第二缓冲层45可形成在第二交替层叠物44和封盖层46之间。
底部结构41可包括半导体基板。底部结构41可包括通过杂质注入形成在半导体基板中的源极区域。底部结构41可包括通过在半导体基板上形成掺杂多晶硅层，然后对掺杂多晶硅层进行构图的工艺形成的源极区域。底部结构41可包括形成有管沟槽的管栅极。底部结构41可包括半导体基板和形成在半导体基板上的蚀刻停止层。
第一交替层叠物42可包括多个介电层42A和多个牺牲层42B。第二交替层叠物44可包括多个介电层44B和多个牺牲层44A。介电层42A和44B可包括介电材料，牺牲层42B和44A可包括牺牲材料。这里，“牺牲材料”可指示要在后续工艺中去除的材料。介电层42A和44B可包括诸如氧化硅、氮化硅、氮氧化硅、旋涂介电材料、介电金属氧化物、硅酸盐和介电金属氮氧化物中的一种或更多种介电材料。
牺牲层42B和44A可包括可相对于介电层42A和44B选择性地去除的牺牲材料。牺牲层42B和44A的去除工艺可相对于介电层42A和44B选择性地执行。牺牲层42B和44A的去除速率与介电层42A和44B的去除速率之比可被称为牺牲层42B和44A的去除工艺相对于介电层42A和44B的选择性。
牺牲层42B和44A可包括介电材料。牺牲层42B和44A可在后续工艺中由导电材料替换。例如，牺牲层42B和44A可由垂直NAND的控制栅电极替换。牺牲层42B和44A可包括氮化硅、非晶硅或多晶硅。在一些实施方式中，牺牲层42B和44A可包括氮化硅。
在实施方式中，介电层42A和44B可包括氧化硅，牺牲层42B和44A可包括氮化硅。
可通过化学气相沉积(CVD)或原子层沉积(ALD)来沉积介电层42A和44B以及牺牲层42B和44A。
第一缓冲层43和第二缓冲层45可比介电层42A和44B以及牺牲层42B和44A厚。第一缓冲层43和第二缓冲层45以及介电层42A和44B可由相同的材料形成。
在第一交替层叠物42和第二交替层叠物44中，多个牺牲层42B和44A以及多个介电层42A和44B可交替地层叠多次。
封盖层46可包括介电材料。封盖层46可由与第一缓冲层43和第二缓冲层45以及介电层42A和44B相同的材料形成。
如图5B所示，可形成沟道孔47。可通过蚀刻第一交替层叠物42、第一缓冲层43、第二交替层叠物44、第二缓冲层45和封盖层46来形成沟道孔47。可在沟道孔47的底部暴露底部结构41的表面。可从底部结构41的表面垂直地形成沟道孔47。沟道孔47可被称为“垂直凹陷”。
尽管未示出，当从顶部看时，多个沟道孔47可形成为具有孔阵列结构。当形成沟道孔47时，底部结构41的表面可被过蚀刻。多个沟道孔47可隔着基本上均匀的距离排列。如本文所使用的，设置在垂直沟道结构CP2之间或沟道孔47之间的基本上均匀的距离意指当在各个垂直沟道结构CP2或沟道孔47之间考虑时变化小于其值的百分之十(10％)的距离。
如图5C所示，可在沟道孔47中形成第一存储器层48和第一沟道层49。第一存储器层48和第一沟道层49可形成为间隔物形状。
第一存储器层48可包括隧道介电层、电荷存储层和阻挡层。第一存储器层48可包括氧化物和氮化物的层叠物。第一存储器层48可包括ONO层叠物。第一存储器层48可具有间隔物形状。第一存储器层48可形成在沟道孔47的侧壁上。第一存储器层48的底部可接触底部结构41的顶表面。第一存储器层48的顶表面可具有与封盖层46的顶表面相同的水平高度。当从顶部看时，第一存储器层48可形成为环形以围绕沟道孔47的侧壁。
第一沟道层49可包括硅层。第一沟道层49可包括掺杂硅层。第一沟道层49的底部可接触底部结构41。
第一存储器层48和第一沟道层49可分别被称为下存储器层和下沟道层。沟道孔47可被称为下沟道孔。
如图5D所示，可由第一芯介电层50填充沟道孔47的内部空间。第一芯介电层50可包括氧化硅或氮化硅。第一芯介电层50可部分地填充第一沟道层49和第一存储器层48上方的沟道孔47。
如图5E所示，可暴露沟道孔47的上区域47U。可选择性地蚀刻第一存储器层48和第一沟道层49。第一存储器层48和第一沟道层49的顶表面可具有与第一芯介电层50的顶表面相同的水平高度。第一垂直沟道结构CP1可形成在沟道孔47的下区域中。第一垂直沟道结构CP1可包括第一存储器层48、第一沟道层49和第一芯介电层50。第一垂直沟道结构CP1可对应于图4A至图4D的第一垂直沟道结构CP1。
如图5F所示，可由第一焊盘材料51填充沟道孔47的上区域47U。第一焊盘材料51的顶表面可具有与封盖层46的顶表面相同的水平高度。第一焊盘材料51可包括含硅的材料。第一焊盘材料51可包括导电材料。第一焊盘材料51可包括硅层。第一焊盘材料51可包括多晶硅层。例如，多晶硅层可沉积以填充沟道孔47的上区域47U，然后可被平坦化直至封盖层46的顶表面暴露。因此，可形成包括柱形多晶硅层的第一焊盘材料51。在另一实施方式中，第一焊盘材料51可包括金属氮化物。金属氮化物可不仅用作蚀刻停止层，而且用作电路径。第一焊盘材料51可包括氮化钛。
如图5G所示，可形成隔离掩模52。隔离掩模52可包括光刻胶图案。隔离掩模52可包括开口52T和阻挡部分52B。当从顶部看时，隔离掩模52的开口52T可具有线形。开口52T可具有直线形或波浪线形。通过隔离掩模52的开口52T，第一焊盘材料51的一部分可暴露。隔离掩模52的阻挡部分52B可覆盖第一焊盘材料51的另一部分。当考虑任一个第一焊盘材料51时，第一焊盘材料51的顶表面的部分51A可通过隔离掩模52的开口52T暴露，第一焊盘材料51的顶表面的另一部分51B可由隔离掩模52的阻挡部分52B覆盖。如上述实施方式中一样，隔离掩模52的开口52T的侧壁可包括线形侧壁和圆形侧壁。
当形成隔离掩模52时，开口52T可与下方的第一焊盘材料51部分地交叠。换言之，由于开口52T未设置在邻近第一焊盘材料51之间，所以不需要额外留出开口52T的空间。
如图5H所示，可形成隔离沟槽53。为了形成隔离沟槽53，可通过用作蚀刻屏障的隔离掩模52蚀刻封盖层46、第二缓冲层45和第二交替层叠物44。在用于形成隔离沟槽53的蚀刻工艺期间，第一焊盘材料51可用作蚀刻屏障。因此，隔离沟槽53可与第一焊盘材料51自对准。隔离沟槽53可形成在邻近第一焊盘材料51之间。
当从顶部看时，隔离沟槽53可具有线形。隔离沟槽53可具有直线形或波浪线形。第一焊盘材料51的侧壁可由隔离沟槽53部分地暴露。多个第一焊盘材料51的侧壁可由一个隔离沟槽53部分地暴露。
在如上所述用于形成隔离沟槽53的蚀刻工艺期间，第一焊盘材料51可用作蚀刻停止层。因此，可按照隔离沟槽53与第一焊盘材料51的侧壁自对准的方式蚀刻封盖层46、第二缓冲层45和第二交替层叠物44。
在各种实施方式中，由于在用于形成隔离沟槽53的蚀刻工艺期间隔离沟槽53与形成有第一焊盘材料51的沟道孔47自对准，所以不需要另外设定用于形成隔离沟槽53的空间。
在比较例中，当在垂直沟道结构之间设定用于形成隔离沟槽53的空间时，沟道孔47的蚀刻余量可减小。
隔离沟槽53的底表面可在第一缓冲层43内延伸。
如上述实施方式中一样，隔离沟槽53可包括线形侧壁和圆形侧壁。
通过隔离沟槽53，结构可被划分为不具有标号的第一区域和第二区域。第一区域和第二区域中的每一个可包括多个第一焊盘材料51。第一区域和第二区域可指示要形成邻近选择晶体管SGT1和SGT2的区域(参照图4A)。
如图5I所示，可去除隔离掩模52。可在隔离沟槽53中形成隔离层54。隔离层54可包括介电材料。隔离层54和第一焊盘材料51可由不同的材料形成。隔离层54可包括氧化硅。为了形成隔离层54，氧化硅可沉积以填充隔离沟槽53，然后可被平坦化。隔离层54可形成在隔离沟槽53中，并且可不存在于封盖层46的顶表面。隔离层54的顶表面和封盖层46的顶表面可具有相同的水平高度。
如图5J所示，可使第一焊盘材料51的一部分凹陷。因此，可形成第一焊盘51P，并且可在第一焊盘51P上方形成凹陷51R。第一焊盘51P可接触沟道层49。第一焊盘51P可具有比第一缓冲层43小的厚度。第一焊盘51P的顶表面可具有比第一缓冲层43的顶表面低的水平高度。为了形成第一焊盘51P，第一焊盘材料51可被湿法蚀刻。当第一焊盘材料51被湿法蚀刻时，隔离层54、封盖层46、第二缓冲层45和第二交替层叠物44可不被蚀刻。
当从顶部看时，凹陷51R可具有圆形。邻近凹陷54R可由隔离层54隔离。
凹陷51R可被称为上沟道孔。
如图5K所示，可在凹陷51R中形成第二垂直沟道结构CP2。第二垂直沟道结构CP2可包括第二存储器层55、第二沟道层56、第二芯介电层57和第二焊盘58P。第一垂直沟道结构CP1、第一焊盘51P和第二垂直沟道结构CP2依次层叠。
为了形成第二垂直沟道结构CP2，可依次形成第二存储器层55和第二沟道层56。随后，可形成第二芯介电层57，并且可将第二存储器层55、第二沟道层56和第二芯介电层57平坦化直至封盖层46的表面暴露。第二存储器层55、第二沟道层56和第二芯介电层57可分别由与第一存储器层48、第一沟道层49和第一芯介电层50相同的材料形成。
第二存储器层55可包括隧道介电层、电荷存储层和阻挡层。第二存储器层55可包括氧化物和氮化物的层叠物。第二存储器层55可包括ONO层叠物。第二存储器层55可具有间隔物形状，并且第二存储器层55的底部可接触第一焊盘51P。第二存储器层55的顶表面可具有与封盖层46的顶表面相同的水平高度。第二沟道层56可包括硅层。第二沟道层56可包括掺杂硅层。第二沟道层56可具有圆柱形，并且第二沟道层56的底部可接触第一焊盘51P。
第二存储器层55和第二沟道层56可分别称为上存储器层和上沟道层。
第二沟道层56的内部空间可由第二芯介电层57填充。第二芯介电层57可包括氧化硅或氮化硅。第二芯介电层57可部分地填充第二沟道层56上方的凹陷51R。
第二焊盘58P可包括硅层或金属氮化物。金属氮化物可不仅用作蚀刻停止层，而且用作电路径。第二焊盘58P可包括氮化钛。例如，氮化钛可沉积在第二沟道层56上以填充凹陷51R，然后被平坦化直至封盖层46的顶表面暴露。因此，可形成包括氮化钛的柱形第二焊盘58P。
第二垂直沟道结构CP2可对应于图4A至图4D的第二垂直沟道结构CP2。因此，第二垂直沟道结构CP2可包括多个边缘垂直沟道结构和内部垂直沟道结构。多个第二垂直沟道结构CP2可隔着均匀距离排列。隔离层54可具有锯齿形或波浪形。因此，各个第二垂直沟道结构CP2之间的距离可全部均匀地维持。
如图5L所示，可形成狭缝59，并且可选择性地去除牺牲层42B和44A。因此，可形成多个横向凹陷60。当牺牲层42B和44A被去除时，可形成下介电层层叠物42L和上介电层层叠物44U。下介电层层叠物42L可包括介电层42A，多个横向凹陷60可设置在各个介电层42A之间。上介电层层叠物44U可包括介电层44B，多个横向凹陷60可设置在各个介电层44B之间。
如图5M所示，可由导电材料61(例如，钨)填充横向凹陷60。因此，可形成介电层42A和导电材料61交替地设置的下层叠结构42L'。此外，可形成介电层44B和导电材料61交替地设置的上层叠结构44U'。下层叠结构42L'的导电材料61可被称为字线。上层叠结构44U'的导电材料61可被称为选择栅电极SG。选择栅电极SG也可被称为漏极选择线DSL。横向邻近的选择栅电极SG可由隔离层54隔离。
图6示出根据实施方式的存储块BLK的电路图。
半导体装置可包括划分成多个存储块的存储器单元阵列。各个存储块可包括以三维方式布置的存储器单元。各个存储块可具有包括两个或更多个层的交替层叠物结构。
如下描述各个存储块的结构。
存储块BLK可包括布置在第一轴线I至第三轴线III的延伸方向上的存储器单元MC1至MCn。沿着第三轴线III的延伸方向层叠成行的第一存储器单元MC1至第n存储器单元MCn可串联联接到单元串CS11至CS1m和CS21至CS2m中的任一个。单元串CS11至CS1m和CS21至CS2m中的每一个还可包括串联联接到第一存储器单元MC1的源极选择晶体管SST和串联联接到第n存储器单元MCn的漏极选择晶体管DST。第一存储器单元MC1至第n存储器单元MCn可布置在源极选择晶体管SST和漏极选择晶体管DST之间。
单元串CS11至CS1m和CS21至CS2m中的每一个可包括一个或更多个源极选择晶体管SST。源极选择晶体管SST可层叠在第一存储器单元MC1下方并且电联接到第一存储器单元MC1。尽管图6中未示出，串联联接的源极选择晶体管SST的两个或更多个层可层叠在第一存储器单元MC1下方。源极选择晶体管SST可电联接到公共源极线CSL。公共源极线CSL可设置在源极选择晶体管SST下方。
单元串CS11至CS1m和CS21至CS2m中的每一个可包括一个或更多个漏极选择晶体管DST。漏极选择晶体管DST可层叠在第n存储器单元MCn上并且电联接到第n存储器单元MCn。尽管图6中未示出，串联联接的两个或更多个漏极选择晶体管DST可层叠在第n存储器单元MCn上方。漏极选择晶体管DST可电联接到位线BL1至BLm中的任一个。位线BL1至BLm可设置在漏极选择晶体管DST上方。
第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。第一字线WL1至第n字线WLn可设置在不同的水平高度处。
单元串CS11至CS1m和CS21至CS2m的源极选择晶体管SST的栅极可联接到源极选择线SSL。源极选择线SSL可设置在比第一字线WL1至第n字线WLn低的水平高度。
位线BL1至BLm可彼此间隔开并且布置在第一轴线I的延伸方向上。单元串CS11至CS1m和CS21至CS2m可被划分成布置在第一轴线I的延伸方向上的第一列至第m列。单元串CS11至CS1m和CS21至CS2m的第一列至第m列可联接到与第一列至第m列对应的位线BL1至BLm。例如，第一列的单元串CS11和CS21可联接到第一位线BL1，第m列的单元串CS1m和CS2m可联接到第m位线BLm。
单元串CS11至CS1m和CS21至CS2m可被划分成布置在与第一轴线I交叉的第二轴线II的延伸方向上的第一组和第二组。单元串CS11至CS1m和CS21至CS2m的第一组和第二组可分别联接到第一漏极选择线DSL1和第二漏极选择线DSL2。例如，包括在第一组的第一单元串CS11至CS1m中的漏极选择晶体管DST可联接到第一漏极选择线DSL1，包括在第二组的单元串CS21至CS2m中的漏极选择晶体管DST可联接到第二漏极选择线DSL2。第一组的单元串CS11至CS1m和第二组的单元串CS21至CS2m可按照锯齿形布置。
单元串CS11至CS1m和CS21至CS2m可通过沟道层电联接到公共源极线CSL和位线BL1至BLm。公共源极线CSL以及单元串CS11至CS1m和CS21至CS2m可通过具有各种结构的层叠结构来实现。
图6的漏极选择晶体管DST可对应于图4A至图4D的选择晶体管SGT1和SGT2。
根据本发明的实施方式，由于不需要邻近垂直沟道结构之间的隔离空间，所以块大小可减小。
此外，由于不需要选择晶体管之间的隔离空间，所以垂直NAND的块大小可减小，从而改进垂直NAND的可靠性。
此外，由于垂直沟道结构之间的距离恒定地维持，所以蚀刻负载可改进。
尽管已出于例示性目的描述了各种实施方式，但是对于本领域技术人员而言将显而易见的是，在不脱离如所附权利要求中限定的本教导的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2018年10月15日提交的韩国专利申请No.10-2018-0122657的优先权，其整体通过引用并入本文。

Claims (37)

1.一种制造半导体装置的方法，该方法包括以下步骤：
在底部结构上方交替地层叠介电层和牺牲层；
蚀刻所述介电层和所述牺牲层以形成彼此间隔开的多个沟道孔；
利用焊盘材料分别填充所述多个沟道孔；
蚀刻所述介电层和所述牺牲层以形成用于将所述焊盘材料隔离成第一区域和第二区域的隔离沟槽，其中，所述隔离沟槽形成为与设置在所述第一区域和所述第二区域之间的边界处的所述焊盘材料自对准；以及
利用隔离层填充所述隔离沟槽。
2.根据权利要求1所述的方法，该方法还包括在利用所述隔离层填充所述隔离沟槽之后：
通过使所述焊盘材料凹陷来形成多个焊盘；
分别在所述多个焊盘上方形成垂直沟道结构；
蚀刻所述介电层和所述牺牲层以形成用于基于块将多个所述垂直沟道结构隔离的狭缝；以及
通过所述狭缝利用导电材料替换所述牺牲层。
3.根据权利要求1所述的方法，其中，所述隔离沟槽包括彼此连续的线形侧壁和圆形侧壁。
4.根据权利要求3所述的方法，其中，所述圆形侧壁接触设置在所述第一区域和所述第二区域之间的所述边界处的所述焊盘材料的侧壁。
5.根据权利要求1所述的方法，其中，蚀刻所述介电层和所述牺牲层以形成隔离沟槽的步骤包括以下步骤：
形成具有开口的掩模，所述开口与设置在所述第一区域和所述第二区域之间的所述边界处的所述焊盘材料部分地交叠；以及
使用所述掩模和所述焊盘材料作为蚀刻屏障来蚀刻所述介电层和所述牺牲层。
6.根据权利要求5所述的方法，其中，所述掩模的开口形成为具有与设置在所述第一区域和所述第二区域之间的所述边界处的所述焊盘材料部分地交叠的侧壁。
7.根据权利要求5所述的方法，其中，形成具有开口的掩模的步骤包括利用锯齿形侧壁形成所述掩模的所述开口。
8.根据权利要求1所述的方法，其中，所述焊盘材料包括相对于所述介电层和所述牺牲层具有蚀刻选择性的材料。
9.根据权利要求1所述的方法，其中，所述焊盘材料包括多晶硅和氮化钛中的至少一种。
10.根据权利要求1所述的方法，其中，所述隔离层包括彼此连续的线形侧壁和圆形侧壁，其中，所述焊盘材料由所述线形侧壁部分地围绕。
11.一种制造半导体装置的方法，该方法包括以下步骤：
在底部结构上方交替地层叠介电层和牺牲层；
蚀刻所述介电层和所述牺牲层以形成多个沟道孔；
形成第一垂直沟道结构以填充各个沟道孔的下部；
利用焊盘材料分别填充所述多个沟道孔的上部；
蚀刻所述介电层和所述牺牲层以形成用于将所述焊盘材料隔离成第一区域和第二区域的隔离沟槽，其中，所述隔离沟槽形成为与设置在所述第一区域和所述第二区域之间的边界处的所述焊盘材料自对准；以及
利用隔离层填充所述隔离沟槽。
12.根据权利要求11所述的方法，该方法还包括在利用所述隔离层填充所述隔离沟槽之后：
通过使所述焊盘材料凹陷来形成多个焊盘；
分别在所述多个焊盘上方形成第二垂直沟道结构，其中，所述第一垂直沟道结构、所述焊盘和所述第二垂直沟道结构依次层叠，
蚀刻所述介电层和所述牺牲层以形成用于基于块将顺序的层叠物隔离的狭缝；以及
通过所述狭缝利用导电材料替换所述牺牲层。
13.根据权利要求11所述的方法，其中，所述隔离沟槽包括彼此连续的线形侧壁和圆形侧壁。
14.根据权利要求13所述的方法，其中，所述圆形侧壁接触设置在所述第一区域和所述第二区域之间的所述边界处的所述焊盘材料的侧壁。
15.根据权利要求11所述的方法，其中，蚀刻所述介电层和所述牺牲层以形成隔离沟槽的步骤包括以下步骤：
形成具有开口的掩模，所述开口与设置在所述第一区域和所述第二区域之间的所述边界处的所述焊盘材料部分地交叠；以及
使用所述掩模和所述焊盘材料作为蚀刻屏障来蚀刻所述介电层和所述牺牲层。
16.根据权利要求15所述的方法，其中，所述掩模的开口形成为具有与设置在所述第一区域和所述第二区域之间的所述边界处的所述焊盘材料部分地交叠的锯齿形侧壁。
17.根据权利要求11所述的方法，其中，所述隔离层包括彼此连续的线形侧壁和圆形侧壁，其中，所述圆形侧壁接触设置在所述第一区域和所述第二区域之间的所述边界处的所述焊盘材料的侧壁。
18.根据权利要求11所述的方法，其中，所述焊盘材料包括相对于所述介电层和所述牺牲层具有蚀刻选择性的材料。
19.根据权利要求11所述的方法，其中，所述焊盘材料包括多晶硅和氮化钛中的至少一种。
20.根据权利要求12所述的方法，其中，所述第一垂直沟道结构是单元串的一部分，并且其中，所述第二垂直沟道结构是用于选择所述单元串的选择晶体管的一部分。
21.一种半导体装置，该半导体装置包括：
第一层叠结构，该第一层叠结构包括交替地层叠在基板上方的字线和介电层；
多个第一垂直沟道结构，所述多个第一垂直沟道结构穿过所述第一层叠结构形成；
第二层叠结构，该第二层叠结构包括交替地层叠在所述第一层叠结构上方的栅电极和介电层；
多个第二垂直沟道结构，所述多个第二垂直沟道结构穿过所述第二层叠结构形成，其中，所述多个第二垂直沟道结构分别连接到所述多个第一垂直沟道结构；以及
隔离层，该隔离层用于将所述多个第二垂直沟道结构隔离成第一区域和第二区域，
其中，所述隔离层的两个侧壁接触所述多个第二垂直沟道结构中的设置在所述第一区域和所述第二区域之间的边界处的第二垂直沟道结构的侧壁。
22.根据权利要求21所述的半导体装置，其中，所述隔离层的所述两个侧壁中的每一个包括彼此连续的线形侧壁和圆形侧壁。
23.根据权利要求22所述的半导体装置，其中，所述圆形侧壁接触设置在所述第一区域和所述第二区域之间的所述边界处的所述第二垂直沟道结构的侧壁。
24.根据权利要求21所述的半导体装置，其中，所述隔离层包括介电材料。
25.根据权利要求21所述的半导体装置，其中，所述第一垂直沟道结构是单元串的一部分，并且其中，所述第二垂直沟道结构是用于选择所述单元串的选择晶体管的一部分。
26.一种半导体装置，该半导体装置包括：
层叠结构，该层叠结构包括交替地层叠在基板上方的栅电极和介电层，该层叠结构具有在平行于所述基板的第一方向上延伸的第一边缘侧壁；以及
多个第一边缘垂直沟道结构，所述多个第一边缘垂直沟道结构在垂直于所述基板的第二方向上穿过所述层叠结构的所述第一边缘侧壁形成，
其中，所述多个第一边缘垂直沟道结构的侧壁由所述第一边缘侧壁部分地围绕。
27.根据权利要求26所述的半导体装置，其中，所述第一边缘侧壁包括在所述第一方向上彼此连续的线形侧壁和圆形侧壁。
28.根据权利要求27所述的半导体装置，其中，所述第一边缘侧壁的所述圆形侧壁接触所述多个第一边缘垂直沟道结构的各个侧壁。
29.根据权利要求27所述的半导体装置，其中，所述第一边缘侧壁的所述圆形侧壁在所述第二方向上垂直地延伸。
30.根据权利要求26所述的半导体装置，其中，所述层叠结构还包括在平行于所述基板的所述第一方向上延伸并与所述第一边缘侧壁间隔开的第二边缘侧壁。
31.根据权利要求30所述的半导体装置，其中，所述第二边缘侧壁包括在所述第一方向上彼此连续的线形侧壁和圆形侧壁。
32.根据权利要求31所述的半导体装置，其中，所述第二边缘侧壁的所述圆形侧壁在所述第二方向上垂直地延伸。
33.根据权利要求31所述的半导体装置，该半导体装置还包括接触所述第二边缘侧壁的所述圆形侧壁的多个第二边缘垂直沟道结构，
其中，所述第二边缘垂直沟道结构与所述第一边缘垂直沟道结构间隔开。
34.根据权利要求33所述的半导体装置，该半导体装置还包括与所述第一边缘垂直沟道结构和所述第二边缘垂直沟道结构间隔开并穿过所述层叠结构形成的多个内部垂直沟道结构，
其中，多个所述内部垂直沟道结构在平行于所述基板并与所述第一方向交叉的第三方向上彼此隔离，并且
其中，所述内部垂直沟道结构的所述侧壁由所述层叠结构完全围绕。
35.根据权利要求34所述的半导体装置，其中，所述第一边缘垂直沟道结构与所述第二边缘垂直沟道结构之间的距离等于多个所述内部垂直沟道结构之间的距离，并且
其中，所述第一边缘垂直沟道结构、所述第二边缘垂直沟道结构和所述内部垂直沟道结构以重复的间隔均匀地排列。
36.根据权利要求33所述的半导体装置，该半导体装置还包括形成在所述第一边缘垂直沟道结构和所述第二边缘垂直沟道结构之间的隔离层。
37.根据权利要求36所述的半导体装置，其中，所述隔离层包括多个圆形侧壁，并且其中，所述圆形侧壁接触所述第一边缘垂直沟道结构和所述第二边缘垂直沟道结构。
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