KR20200042274A - 반도체장치 및 그 제조 방법 - Google Patents

반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 집적도를 개선할 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치의 제조 방법은 하부 구조물 상에 절연막들과 희생층들을 교번하여 적층하는 단계; 상기 절연막들과 희생층들을 식각하여 균일한 거리를 두고 이격되는 복수의 채널홀을 형성하는 단계; 상기 복수의 채널홀 각각에 패드물질을 채우는 단계; 상기 패드물질들을 제1영역과 제2영역으로 분리하는 분리트렌치를 형성하기 위해, 상기 절연막들과 희생층들을 식각하는 단계; 상기 분리트렌치에 분리층을 채우는 단계를 포함하되, 상기 분리트렌치를 형성하는 단계는 상기 제1영역과 제2영역의 경계에 위치하는 패드물질들에 자기정렬시켜 수행하는 단계를 포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 수직형 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 다수의 메모리셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들은 기판 상에 3차원으로 배열될 수 있다.
본 발명의 실시예들은 집적도를 개선할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치의 제조 방법은 하부 구조물 상에 절연막들과 희생층들을 교번하여 적층하는 단계; 상기 절연막들과 희생층들을 식각하여 균일한 거리를 두고 이격되는 복수의 채널홀을 형성하는 단계; 상기 복수의 채널홀 각각에 패드물질을 채우는 단계; 상기 패드물질들을 제1영역과 제2영역으로 분리하는 분리트렌치를 형성하기 위해, 상기 절연막들과 희생층들을 식각하는 단계; 상기 분리트렌치에 분리층을 채우는 단계를 포함하되, 상기 분리트렌치를 형성하는 단계는 상기 제1영역과 제2영역의 경계에 위치하는 패드물질들에 자기정렬시켜 수행하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 교번하여 적층된 워드라인들 및 절연막들을 포함하는 제1적층구조물; 상기 제1적층구조물을 관통하는 복수의 제1수직채널구조물; 상기 제1적층구조물 상에 교번하여 적층된 게이트전극들 및 절연막들을 포함하는 제2적층구조물; 상기 제2적층구조물을 관통하며 상기 제1수직채널구조물에 접속된 복수의 제2수직채널구조물; 및 상기 복수의 제2수직채널구조물을 제1영역과 제2영역으로 분리시키기 위한 분리층을 포함하되, 상기 제2수직채널구조물들은 균일한 거리를 두고 서로 이격되며, 상기 분리층의 양측벽은 상기 제1영역과 제2영역의 경계에 위치하는 상기 제2수직채널구조물들의 측벽에 접촉되는 형상을 가질 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 교번하여 적층된 게이트전극들 및 절연막들을 포함하고 상기 기판에 대해 평행하는 제1방향으로 연장된 제1에지측벽을 포함하는 적층구조물; 및 상기 적층구조물의 제1에지측벽을 상기 기판에 대해 수직하는 제2방향으로 관통하고 복수의 제1에지수직채널구조물을 포함하되, 상기 복수의 제1에지수직채널구조물의 측벽은 상기 제1에지측벽에 의해 부분적으로 에워싸이일 수 있다.
본 기술은 이웃하는 수직채널구조물들 사이의 분리공간이 필요없으므로 블록 사이즈를 감소시킬 수 있다.
본 기술은 선택트랜지스터들 사이의 분리공간이 필요없으므로, 수직형 NAND의 블록 사이즈를 감소시킬 수 있고, 이에 따라 수직형 NAND의 신뢰성을 향상시킬 수 있다.
본 기술은 수직채널구조물들 사이의 거리를 일정하게 유지하므로, 식각로딩을 개선할 수 있다.
도 1a는 일 실시예에 따른 반도체장치를 도시한 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 분리층의 상세도이다.
도 1d는 도 1a의 변형예에 따른 반도체장치를 도시한 평면도이다.
도 2a 내지 도 2m는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 평면도이다.
도 3a 내지 도 3m은 도 2a 내지 도 2m의 A-A'선에 따른 단면도이다.
도 4a는 수직형 NAND를 도시한 도면이다.
도 4b는 도 4a의 A-A'선에 따른 단면도이다.
도 4c는 적층구조물의 에지측벽을 상세히 설명하기 위한 도면이다.
도 4d는 분리층의 에지측벽을 상세히 설명하기 위한 도면이다.
도 4e는 비교예에 따른 수직형 NAND를 도시한 평면도이다.
도 5a 내지 도 5m은 수직형 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 6은 일실시예에 따른 메모리 블록의 회로도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a는 일 실시예에 따른 반도체장치를 도시한 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 분리층의 상세도이다.
도 1a 내지 도 1c를 참조하면, 반도체장치(100)는 복수의 수직형 트랜지스터(Tr1, Tr2)를 포함할 수 있다. 반도체장치(100)는 기판(101) 상에 수직하게 형성된 복수의 수직형 트랜지스터(Tr1, Tr2)를 포함할 수 있다.
복수의 수직형 트랜지스터(Tr1, Tr2)는 각각 하나의 수직채널구조물(CP)을 포함할 수 있다. 수직채널구조물(CP)과 기판(11)은 제1패드(131)를 통해 접속될 수 있다. 수직채널구조물(CP)은 게이트절연층(132), 채널층(133), 코어절연층(134) 및 제2패드(135)를 포함할 수 있다. 제1패드(131), 제2패드(135) 및 채널층(133)은 도전물질을 포함할 수 있다. 제1패드(131), 제2패드(135) 및 채널층(133)은 실리콘층을 포함할 수 있다. 제1패드(131), 제2패드(135) 및 채널층(133)은 도전성 불순물로 도핑된 도프드 실리콘층을 포함할 수 있다.
수직채널구조물(CP)은 교번스택(100M)을 관통하여 기판(101)에 접촉될 수 있다. 교번스택(100M)은 절연층스택(110)과 게이트전극스택(120)을 포함할 수 있다. 절연층스택(110)은 제1버퍼층(111)과 제2버퍼층(114)을 포함할 수 있다. 제1버퍼층(111)과 제2버퍼층(114) 사이에 절연층(112, 113)이 형성될 수 있다. 제2버퍼층(114) 상에 캡층(115)이 형성될 수 있다. 제1버퍼층(111), 제2버퍼층(114), 절연층(112, 113) 및 캡층(115)은 동일 물질을 포함할 수 있다. 제1버퍼층(111), 제2버퍼층(114), 절연층(112, 113) 및 캡층(115)은 실리콘산화물을 포함할 수 있다.
게이트전극스택(120)은 복수의 게이트전극(121, 122, 123)을 포함할 수 있다. 복수의 게이트전극(121, 122, 123) 사이에 복수의 절연층(112, 113)이 형성될 수 있다.
이웃하는 수직형 트랜지스터(Tr1, Tr2)는 분리층(140)에 의해 서로 분리될 수 있다. 분리층(140)은 절연물질을 포함할 수 있고, 예컨대, 분리층(140)은 실리콘산화물을 포함할 수 있다.
슬릿(150)에 의해 수직형 트랜지스터 그룹(TG1, TG2)이 블록(Block, BLK) 단위로 분리될 수 있다. 예컨대, 하나의 블록(BLK)은 하나의 수직형 트랜지스터그룹(TG1)을 포함할 수 있고, 하나의 수직형 트랜지스터그룹(TG1)은 복수의 수직형 트랜지스터(Tr1, Tr2)를 포함할 수 있다.
도 1c를 참조하면, 분리층(140)은 복수의 직선형 측벽(140S)과 복수의 라운드형 측벽(140R)을 포함할 수 있다. 복수의 라운드형 측벽(140R)은 수직채널구조물(CP)의 측벽을 감싸는 부분일 수 있다.
상술한 바에 따르면, 분리층(140)이 지그재그 형상 또는 웨이브 형상일 수 있다. 분리층(140)이 별도의 공간을 점유하지 않으므로 이웃하는 수직형 트랜지스터(Tr1, Tr2) 사이의 분리공간(W)을 최소화시킬 수 있다. 따라서, 블록(BLK)의 크기를 감소시킬 수 있으므로, 반도체장치(100)의 집적도를 향상시킬 수 있다.
도 1d는 도 1a의 변형예에 따른 반도체장치를 도시한 평면도로서, 분리층(141)이 직선 형상일 수 있다.
상술한 반도체장치(100)는 수직형 메모리장치의 일부일 수 있다. 반도체장치(100)는 수직형 NAND의 일부일 수 있다. 예컨대, 반도체장치(100)는 수직형 NAND의 선택트랜지스터일 수 있다. 수직형 NAND의 선택트랜지스터는 소스선택트랜지스터 및 드레인선택트랜지스터를 포함할 수 있다.
도 2a 내지 도 3m는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다. 도 2a 내지 도 2m는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 평면도이고, 도 3a 내지 도 3m은 도 2a 내지 도 2m의 A-A'선에 따른 단면도이다.
도 2a 및 도 3a에 도시된 바와 같이, 기판(11) 상에 교번스택(16)이 형성될 수 있다. 교번스택(16)은 제1물질층과 제2물질층이 순차적으로 형성될 수 있다. 제1물질층은 제1물질을 포함할 수 있고, 제2물질층은 제2물질을 포함할 수 있다. 제1물질과 제2물질은 서로 다른 물질일 수 있다. 제1물질층과 제2물질층은 각각 절연층(12A, 12B, 14)과 희생층(13)을 포함할 수 있다. 절연층(12A, 12B, 14)은 절연물질을 포함할 수 있고, 희생층(13)은 희생물질을 포함할 수 있다. 여기서, '희생물질'은 후속 공정에서 제거되는 물질을 지칭할 수 있다. 절연층(12A, 12B, 13)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 스핀온절연물질, 절연성 금속산화물, 실리케이트 및 절연성 금속산화질물 중 적어도 하나의 절연 물질을 포함할 수 있다.
희생층(13)은 절연층(12A, 12B, 14)에 대해 선택적으로 제거될 수 있는 희생물질을 포함할 수 있다. 여기서, 희생층(13)의 제거는 절연층(12A, 12B, 14)에 대해 선택적일 수 있다. 희생층(13)의 제거속도와 절연층(12A, 12B, 14)의 제거속도 비율은 절연층(12A, 12B, 14)에 대한 희생층(13)의 제거공정의 선택비라고 지칭될 수 있다.
희생층(13)은 절연물질을 포함할 수 있다. 희생층(13)은 후속 공정에서 도전성 물질로 치환될 수 있다. 예컨대, 수직형 NAND 장치의 제어게이트전극으로 치환될 수 있다. 희생층(13)은 실리콘질화물, 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 희생층(13)은 실리콘질화물을 포함할 수 있다.
본 실시예에서, 절연층(12A, 12B, 14)은 실리콘산화물을 포함할 수 있고, 희생층(13)은 실리콘질화물을 포함할 수 있다.
절연층(12A, 12B, 14)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 증착될 수 있다. 희생층(13)은 화학기상증착법 또는 원자층증착법에 의해 증착될 수 있다.
절연층(12A, 12B, 14)은 제1버퍼층(12A), 절연물질층(14), 제2버퍼층(12B)을 포함할 수 있다. 제1버퍼층(12A)과 제2버퍼층(12B)은 절연물질층(14)보다 더 두꺼울 수 있다. 제1버퍼층(12A)은 기판(11)에 접촉될 수 있고, 제2버퍼층(12B)은 최상층의 희생층(13)에 접촉될 수 있다. 제1버퍼층(12A), 제2버퍼층(12B) 및 절연물질층(14)은 동일 물질일 수 있다.
절연물질층(14)과 희생층(13)은 동일 두께일 수 있다. 제1버퍼층(12A), 제2버퍼층(12B)은 희생층(13)보다 더 두꺼울 수 있다.
복수의 희생층(13)과 복수의 절연물질층(14)이 교번하여 적층될 수 있다. 본 실시예에서, 희생층(13)은 3회 적층되고, 절연물질층(14)은 2회 적층될 수 있다. 복수의 희생층(13)과 복수의 절연물질층(14)의 교번 횟수는 이에 한정되지 않을 수 있다. 복수의 희생층(13)과 복수의 절연물질층(14)의 교번 횟수는 8~1024회 일 수 있다. 복수의 희생층(13)과 복수의 절연물질층(14)의 교번 횟수는 1024회 이상일 수도 있다.
제2버퍼층(12B) 상에 캡층(15)이 형성될 수 있다. 캡층(15)은 절연물질을 포함할 수 있다. 캡층(15)은 제1버퍼층(12A), 제2버퍼층(12B) 및 절연물질층(14)과 동일 물질일 수 있다.
도 2b 및 도 3b에 도시된 바와 같이, 오프닝(17)이 형성될 수 있다. 오프닝(17)은 교번스택(16)에 형성될 수 있다. 오프닝(17)을 형성하기 위해 제1마스크(18)를 이용하여 교번스택(16)의 일부를 식각할 수 있다. 제1마스크(18)는 포토레지스트패턴을 포함할 수 있다. 오프닝(17)의 저면은 기판(11)의 표면을 노출시킬 수 있다. 오프닝(17)은 수직형 홀을 포함할 수 있다. 오프닝(17)은 복수개가 어레이될 수 있다. 복수의 오프닝(17)은 지그재그로 어레이될 수 있다. 복수의 오프닝(17)은 균일한 크기를 가질 수 있다.
도 2c 및 도 3c에 도시된 바와 같이, 오프닝(17)에 제1패드물질(19)이 형성될 수 있다. 제1패드물질(19)을 형성하기 전에, 제1마스크(18)가 제거될 수 있다. 제1패드물질(19)은 오프닝(17)의 내부를 완전히 채울 수 있다. 제1패드물질(19)의 상부면은 캡층(15)의 상부면과 동일 레벨일 수 있다. 제1패드물질(19)은 실리콘함유물질을 포함할 수 있다. 제1패드물질(19)은 도전성 물질을 포함할 수 있다. 제1패드물질(19)은 실리콘층을 포함할 수 있다. 제1패드물질(19)은 폴리실리콘층을 포함할 수 있다. 예컨대, 오프닝(17)을 채우도록 기판(11)의 전면에 폴리실리콘층을 증착한 후, 후속하여 캡층(15)의 상부면이 노출될때까지 폴리실리콘층을 평탄화할 수 있다. 이에 따라, 오프닝(17)을 채우는 필라 형상의 폴리실리콘층을 포함하는 제1패드물질(19)이 형성될 수 있다.
도 2d 및 도 3d에 도시된 바와 같이, 제2마스크(20)가 형성될 수 있다. 제2마스크(20)는 포토레지스트패턴을 포함할 수 있다. 제2마스크(20)는 오프닝(20T) 및 블록킹부(20B)를 포함할 수 있다. 탑뷰로 볼 때, 제2마스크(20)의 오프닝(20T)은 라인 형상일 수 있다. 오프닝(20T)은 직선형 라인 형상 또는 웨이브형 라인 형상일 수 있다. 제2마스크(20)의 오프닝(20T)에 의해 제1패드물질(19)의 일부가 노출될 수 있다. 제2마스크(20)의 블록킹부(20B)는 제1패드물질(19)의 다른 부분을 커버링할 수 있다. 어느 하나의 제1패드물질(19)을 예로 들면, 제1패드물질(19)의 상부면의 일부(19A)는 제2마스크(20)의 오프닝(20T)에 의해 노출될 수 있고, 제1패드물질(19)의 상부면의 다른 부분(19B)은 제2마스크(20)의 블록킹부(20B)에 의해 커버링될 수 있다.
도 2e 및 도 3e에 도시된 바와 같이, 분리트렌치(21)가 형성될 수 있다. 분리트렌치(21)를 형성하기 위해 제2마스크(20)를 식각장벽으로 하여 교번스택(16)의 일부를 식각할 수 있다. 교번스택(16)을 식각할 때, 제1패드물질(19)이 식각장벽으로 이용될 수 있다. 따라서, 분리트렌치(21)는 제1패드물질(19)에 자기 정렬(Self-aligned)되어 형성될 수 있다. 분리트렌치(21)는 이웃하는 제1패드물질(19) 사이에 형성될 수 있다.
탑뷰로 볼 때, 분리트렌치(21)는 라인 형상일 수 있다. 분리트렌치(21)는 직선형 라인 형상 또는 웨이브형 라인 형상일 수 있다. 분리트렌치(21)에 의해 제1패드물질(19)의 측벽이 부분적으로 노출될 수 있다. 하나의 분리 트렌치(21)에 의해 복수의 제1패드물질(19)의 측벽들이 부분적으로 노출될 수 있다. 본 실시예에서, 분리트렌치(21)는 이웃하는 4개의 제1패드물질(19)의 측벽들을 부분적으로 노출시킬 수 있다. 분리트렌치(21)의 바닥면은 기판(11)의 일부를 노출시킬 수 있다.
상술한 바와 같이, 분리트렌치(21) 형성을 위한 교번스택(16)의 식각 공정시, 제1패드물질(19)을 식각정지층으로 사용할 수 있다. 따라서, 제1패드물질(19)의 측벽에 자기정렬시켜 교번스택(16)을 식각할 수 있다.
도 2f 및 도 3f에 도시된 바와 같이, 제2마스크(20)가 제거될 수 있다. 분리트렌치(21)에 분리층(22)이 형성될 수 있다. 분리층(22)은 절연물질을 포함할 수 있다. 분리층(22)은 제1버퍼층(12A), 제2버퍼층(12B) 및 절연물질층(14)과 동일 물질일 수 있다. 분리층(22)과 희생층(13)은 서로 다른 물질일 수 있다. 분리층(22)과 제1패드물질(19)은 서로 다른 물질일 수 있다. 분리층(22)은 실리콘산화물을 포함할 수 있다. 분리층(22)을 형성하기 위해, 분리트렌치(21)를 채우도록 기판(11)의 전면에 실리콘산화물을 증착하고, 이후 실리콘산화물을 평탄화할 수 있다. 분리층(22)은 분리트렌치(21) 내에 형성될 수 있고, 캡층(15) 및 제1패드물질(19)의 상부면에는 형성되지 않을 수 있다. 분리층(22)의 상부면, 캡층(15)의 상부면 및 제1패드물질(19)의 상부면은 동일 레벨일 수 있다.
탑뷰로 볼 때, 분리층(22)은 라인 형상일 수 있다. 분리층(22)은 직선형 라인 형상 또는 웨이브형 라인 형상일 수 있다. 분리층(22)은 복수의 제1패드물질(19)의 측벽들과 직접 접촉될 수 있다. 분리층(22)은 복수의 직선형 측벽(21S)과 복수의 라운드형 측벽(21R)을 포함할 수 있다. 복수의 직선형 측벽(21S)은 교번스택(16)과 접촉할 수 있고, 복수의 라운드형 측벽(21R)은 복수의 제1패드물질(19)과 접촉할 수 있다.
도 2g 및 도 3g에 도시된 바와 같이, 제1패드물질(19)의 일부가 리세스될 수 있다. 이에 따라, 제1패드(19P)가 형성될 수 있고, 제1패드(19P) 상부에 리세스부(23)가 형성될 수 있다. 제1패드(19P)는 기판(11)에 접촉될 수 있다. 제1패드(19P)의 두께는 제1버퍼층(12A)보다 얇을 수 있다. 제1패드(19P)의 상부면은 제1버퍼층(12A)의 상부면보다 낮은 레벨일 수 있다. 제1패드(19P)를 형성하기 위해, 제1패드물질(19)이 습식식각될 수 있다. 제1패드물질(19)을 습식식각할 때, 분리층(22), 교번스택(16) 및 캡층(15)은 식각되지 않을 수 있다.
탑뷰로 볼 때, 리세스부(23)는 써클 형상일 수 있다. 이웃하는 리세스부(23)는 분리층(22)에 의해 분리될 수 있다.
도 2h 및 도 3h에 도시된 바와 같이, 리세스부(23)에 메모리층(24)이 형성될 수 있다. 메모리층(24)은 터널절연층, 전하저장층 및 블록킹층을 포함할 수 있다. 메모리층(24)은 산화물과 질화물의 스택을 포함할 수 있다. 메모리층(24)은 ONO(Oxide/Nitride/Oxide) 스택을 포함할 수 있다. 메모리층(24)은 스페이서 형상일 수 있다. 메모리층(24)은 리세스부(23)의 측벽에 형성될 수 있다. 메모리층(24)의 저부는 제1패드(19P)의 상부면과 접촉할 수 있다. 메모리층(24)에 의해 제1패드(19P)의 상부면이 부분적으로 노출될 수 있다. 메모리층(24)의 상부면은 캡층(15)의 상부면 및 분리층(22)의 상부면과 동일 레벨일 수 있다. 탑뷰로 볼 때, 메모리층(24)은 리세스부(23)의 측벽을 에워싸는 링 형상일 수 있다. 메모리층(24)이 형성되더라도 리세스부(23)의 내부는 빈공간으로 잔류할 수 있다.
도 2i 및 도 3i에 도시된 바와 같이, 채널층(25)이 형성될 수 있다. 채널층(25) 상에 리세스부(23)를 완전히 채우는 코어절연층(26)이 형성될 수 있다. 채널층(25)은 실리콘층을 포함할 수 있다. 채널층(25)은 도프드 실리콘층을 포함할 수 있다. 코어절연층(23)은 실리콘산화물을 포함할 수 있다. 채널층(25)의 저부는 제1패드(19P)에 접촉될 수 있다. 채널층(25)과 코어절연층(26)을 형성하기 위해, 실리콘층과 실리콘산화물을 순차적으로 형성한 후, 평탄화를 수행할 수 있다.
채널층(25)은 실린더 형상일 수 있고, 코어절연층(26)은 채널층(25)의 실린더 내부를 채우는 필라 형상일 수 있다.
도 2j 및 도 3j에 도시된 바와 같이, 코어절연층(26)의 상부를 일정 깊이 리세스시킬 수 있다. 리세스된 코어절연층(26)의 상부면은 캡층(15) 및 분리층(22)의 상부면보다 낮은 레벨이 될 수 있다. 리세스된 코어절연층(26)의 상부면은 제2버퍼층(12B)의 저면보다 높은 레벨일 수 있다. 코어절연층(26)의 상부면은 채널층(25) 및 메모리층(24)의 상부면보다 낮은 레벨이 될 수 있다.
코어절연층(26)의 상부에 리세스부(26R)가 제공될 수 있다.
도 2k 및 도 3k에 도시된 바와 같이, 제2패드(27P)가 형성될 수 있다. 제2패드(27P)는 코어절연층(26)의 상부의 리세스부(26R)를 채울 수 있다. 제2패드(27P)와 제1패드(19P)는 동일 물질을 포함할 수 있다. 제2패드(27P)는 폴리실리콘층을 포함할 수 있다. 제2패드(27P)를 형성하기 위해, 리세스부(26R)를 채우도록 폴리실리콘층을 증착한 후 평탄화할 수 있다.
제2패드(27P)의 상부면은 분리층(22) 및 캡층(15)의 상부면과 동일 레벨일 수 있다.
제1패드(19P), 코어절연층(26), 채널층(25), 메모리층(24) 및 제2패드(27P)를 통틀어 수직필라구조물이라고 약칭할 수 있다. 분리층(22)을 형성한 후에, 수직필라구조물을 형성하므로, 채널층(25)의 손실을 방지할 수 있다.
도 2l 및 도 3l에 도시된 바와 같이, 슬릿(28)이 형성될 수 있다. 슬릿(28)을 형성하기 위해 교번스택(16)의 일부를 식각할 수 있다.
다음으로, 복수의 수평형 리세스(29)가 형성될 수 있다. 수평형 리세스(29)를 형성하기 위해, 슬릿(28)을 통해 교번스택 중에서 희생층(13)을 선택적으로 제거할 수 있다. 복수의 수평형 리세스(29)는 제1버퍼층(12A)과 제2버퍼층(12B) 사이에 위치할 수 있다. 복수의 수평형 리세스(29) 사이에 절연물질층(14)이 위치할 수 있다.
복수의 수평형 리세스(29)가 형성된 교번스택은 도면부호 '16M'과 같이 잔류할 수 있다.
도 2m 및 도 3m에 도시된 바와 같이, 수평형 리세스(29) 내에 게이트전극스택(30A, 30B)이 형성될 수 있다. 게이트전극스택(30A, 30B)은 복수의 게이트전극(31, 32, 33)을 포함할 수 있다. 복수의 수평형 리세스(29) 내에 각각 게이트전극(31, 32, 33)이 형성될 수 있다. 복수의 게이트전극(31, 32, 33)은 제1버퍼층(12A)과 제2버퍼층(12B) 사이에 위치할 수 있다. 복수의 게이트전극(31, 32, 33) 사이에 절연물질층(14)이 위치할 수 있다.
게이트전극스택(30A, 30B)은 수직필라구조물의 측벽을 에워싸는 형상일 수 있다. 일부 수직필라구조물, 즉 분리층(22)에 접촉하는 수직필라구조물은 게이트전극스택(30A, 30B)에 의해 부분적으로 에워싸이는 형상일 수 있다. 이웃하는 게이트전극스택(30A, 30B)은 분리층(22)에 의해 서로 분리될 수 있다. 하나의 블록(BLK)은 게이트전극스택(30A, 30B) 및 분리층(22)을 포함할 수 있다. 분리층(22)이 별도의 공간을 점유하지 않으므로, 블록(BLK)의 크기를 줄일 수 있다.
게이트전극(31, 32, 33)은 저저항물질을 포함할 수 있다. 게이트전극(31, 32, 33)은 금속-베이스 물질을 포함할 수 있다. 게이트전극(31, 32, 33)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 니켈, 코발트, 플래티늄, 타타늄, 탄탈륨 또는 텅스텐을 포함할 수 있다, 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 플래티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다. 게이트전극(31, 32, 33)은 배리어물질(도시 생략)을 더 포함할 수 있다. 배리어물질은 금속 질화물을 포함할 수 있다. 예를 들어, 배리어물질은 티타늄질화물(TiN)을 포함할 수 있다.
본 실시예에서, 게이트전극(31. 32. 33)은 텅스텐층을 포함할 수 있다. 텅스텐층은 텅스텐소스물질로 WF6를 이용하고, 환원 가스로서 H2, SiH4 및 B2H6 중 적어도 하나를 이용하여 증착할 수 있다. 다른 실시예에서, 텅스텐층은 W(CO)6와 같은 플루오린프리(Fluorine-free) 텅스텐소스를 이용하여 증착될 수 있다.
도 4a는 수직형 NAND를 도시한 도면이다. 도 4b는 도 4a의 A-A'선에 따른 단면도이다. 도 4c는 적층구조물의 에지측벽을 상세히 설명하기 위한 도면이다. 도 4d는 분리층의 에지측벽을 상세히 설명하기 위한 도면이다. 도 4a 및 도 4b는 하나의 블록(BLK)을 도시하고 있다.
도 4a 내지 도 4d를 참조하면, 수직형 NAND(200)는 하부구조물(201) 상에 형성된 적층구조물(200M)을 포함할 수 있다. 적층구조물(200M)은 교번하여 적층된 복수의 도전층 및 복수의 절연층을 포함할 수 있다. 적층구조물(200M)은 제1에지측벽(ES1) 및 제2에지측벽(ES2)을 포함할 수 있다. 제1에지측벽(ES1) 및 제2에지측벽(ES2)은 하부구조물(201)에 대해 평행하는 제1방향(Z 방향)으로 연장될 수 있다. 적층구조물(200M)은 복수의 에지수직채널구조물(ECP2)을 포함할 수 있다. 복수의 에지수직채널구조물(ECP2)은 적층구조물(200M)의 제1 및 제2에지측벽(ES1, ES2)을 관통할 수 있다. 복수의 에지수직채널구조물(ECP2)은 하부구조물(201)에 대해 수직하는 제2방향(Y 방향)으로 관통할 수 있다. 복수의 에지수직채널구조물(ECP2)의 측벽은 제1 및 제2에지측벽(ES1, ES2)에 의해 부분적으로 에워싸일 수 있다.
제1 및 제2에지측벽(ES1, ES2)은 제1방향(Z 방향)을 따라 연속된 복수의 선형 측벽(ESL)과 복수의 라운드형 측벽(ESR)을 포함할 수 있다. 제1 및 제2에지측벽(ES1, ES2)의 라운드형 측벽(ESR)은 복수의 에지수직채널구조물(ECP2) 각각의 측벽에 접촉될 수 있다. 제1 및 제2에지측벽(ES1, ES2)의 라운드형 측벽(ESR) 및 선형 측벽(ESL)은 제2방향(Y 방향)을 따라 수직하게 연장될 수 있다.
에지수직채널구조물들(ECP2)로부터 이격되어 적층구조물(200M)을 관통하는 내부수직채널구조물들(ICP2)을 더 포함할 수 있다. 내부수직채널구조물들(ICP2)은 하부구조물(201)에 대해 평행하되 제1방향(Z 방향)과 교차하는 제3방향(X 방향)으로 이격되어 어레이될 수 있다. 내부수직채널구조물들(ICP2)의 측벽은 적층구조물(200M)에 의해 완전히 에워싸이는 형상일 수 있다.
제1에지측벽(ES1)과 제2에지측벽(ES2)는 분리층(213)을 사이에 두고 이격될 수 있다. 제1방향(Z 방향)을 따라 어레이되는 복수의 에지수직채널구조물(ECP2)은 지그 재그로 어레이될 수 있다. 복수의 에지수직채널구조물(ECP2)은 분리층(213)을 사이에 두고 이격될 수 있다. 제1에지측벽(ES1)의 라운드형 측벽(ESR)에 접촉되는 복수의 에지수직채널구조물(ECP2)과 제2에지측벽(ES2)의 라운드형 측벽(ESR)에 접촉되는 복수의 에지수직채널구조물(ECP2)은 분리층(213)을 사이에 두고 간격(S1)으로 이격될 수 있다. 여기서, 간격(S1)은 제4방향(X1 방향) 및 제5방향(X2 방향)에 따른 에지수직채널구조물들(ECP2) 사이의 간격일 수 있다. 제4방향(X1 방향) 및 제5방향(X2 방향)은 제1방향(Z 방향) 및 제3방향(X 방향)에 대해 교차하는 방향일 수 있다. 에지수직채널구조물들(ECP2) 사이의 간격(S1)은 제3방향(X 방향)을 따라 이격되는 내부수직채널구조물들(ICP2) 사이의 간격(S2)보다 더 작을 수 있다.
분리층(213)은 제1에지측벽(ES1)과 제2에지측벽(ES2)이 각각 전사된 측벽들을 포함할 수 있다. 따라서, 분리층(213)은 복수의 라운드형 측벽(ER) 및 복수의 선형 측벽(EL)을 포함할 수 있다. 분리층(213)의 복수의 라운드형 측벽(ER)은 제1 및 제2에지측벽(ES1, ES2)의 라운드형 측벽들(ESR)과 접촉할 수 있다. 분리층(213)의 복수의 선형 측벽(EL)은 제1 및 제2에지측벽(ES1, ES2)의 선형 측벽들(ESL)과 접촉할 수 있다. 분리층(213)의 라운드형 측벽들(ER)은 에지수직채널구조물들(ECP2)에 직접 접촉될 수 있다.
제1 및 제2에지측벽(ES1, ES2)의 라운드형 측벽들(ESR)은 에지수직채널구조물들(ECP2)의 측벽을 부분적으로 에워싸는 형상일 수 있다. 분리층(213)의 라운드형 측벽들(ER)은 에지수직채널구조물들(ECP2)을 부분적으로 에워싸는 형상일 수 있다.
적층구조물(200M)은 워드라인스택(WL) 및 선택게이트스택(SG)을 포함할 수 있다. 워드라인스택(WL) 상부에 선택게이트스택(SG)이 위치할 수 있다. 수직형 NAND(200)는 워드라인스택(WL)을 관통하는 복수의 제1수직채널구조물(CP1)과 선택게이트스택(SG)을 관통하는 복수의 제2수직채널구조물(CP2)을 더 포함할 수 있다. 수직형 NAND(200)는 제1절연층스택(202L), 제2절연층스택(202U), 제1버퍼층(203L), 제2버퍼층(203U) 및 캡층(204)을 더 포함할 수 있다.
제1절연층스택(202L)은 복수의 절연층(202A)을 포함할 수 있다. 워드라인스택(WL)은 복수의 워드라인(WL1, WL2, WL3)을 포함할 수 있다. 복수의 절연층(202A)과 복수의 워드라인(WL1, WL2, WL2)이 교번하여 적층될 수 있다. 제1절연층스택(202L)과 워드라인스택(WL)을 관통하여 복수의 제1수직채널구조물(CP1)이 형성될 수 있다. 워드라인스택(WL)은 제1수직채널구조물(CP1)을 에워싸는 형상일 수 있다. 제1수직채널구조물(CP1)은, 제1메모리층(205) 및 제1채널층(206)을 포함할 수 있다. 제1채널층(206)의 내부공간은 제1코어절연층(207)으로 채워질 수 있다. 제1코어절연층(207) 상에 제1패드(208)가 형성될 수 있다. 제1패드(208)는 제1채널층(206)에 전기적으로 접속될 수 있다. 이웃하는 워드라인스택(WL)은 슬릿(214)에 의해 블록(Block) 단위로 분리될 수 있다. 하나의 블록은 하나의 워드라인스택(WL)과 복수의 제1수직채널구조물(CP1)을 포함할 수 있다. 하나의 블록에서 복수의 제1수직채널구조물(CP1)은 하나의 워드라인스택(WL)을 공유할 수 있다. 복수의 제1수직채널구조물(CP1) 및 워드라인스택(WL)은 셀스트링의 일부일 수 있다. 분리층(213)또한 슬릿이라고 지칭될 수 있다.
제2절연층스택(202U)은 복수의 절연층(202B)을 포함할 수 있다. 선택게이트스택(SG)은 수직하게 위치하는 복수의 선택게이트전극(SG1, SG2, SG3)을 포함할 수 있다. 복수의 절연층(202B)과 복수의 선택게이트전극(SG1, SG2, SG2)이 교번하여 적층될 수 있다. 제2절연층스택(202U)과 선택게이트스택(SG)을 관통하여 복수의 제2수직채널구조물(CP2)이 형성될 수 있다. 선택게이트스택(SG)은 제2수직채널구조물(CP2)을 에워싸는 형상일 수 있다. 제2수직채널구조물(CP2)은, 제2메모리층(209) 및 제2채널층(210)을 포함할 수 있다. 제2채널층(210)은 실린더 형상일 수 있다. 제2채널층(210)의 내부공간은 제2코어절연층(211)으로 채워질 수 있다. 제2코어절연층(211) 상에 제2패드(212)가 형성될 수 있다. 제2패드(212)는 제2채널층(210)에 전기적으로 접속될 수 있다. 제1채널층(206)과 제2채널층(210)은 제1패드(208)를 통해 전기적으로 접속될 수 있다.
수평하게 이웃하는 선택트랜지스터(SGT1, SGT2)는 분리층(213)에 의해 서로 분리될 수 있다. 선택트랜지스터(SGT1, SGT2)는 각각 선택게이트스택(SG)을 포함할 수 있다. 따라서, 이웃하는 선택트랜지스터(SGT1, SGT2)의 선택게이트스택(SG)은 분리층(213)에 의해 서로 분리될 수 있다. 선택트랜지스터(SGT1, SGT2)들의 경계지역에 분리층(213)이 위치할 수 있다. 선택게이트전극(SG1, SG2, SG3)은 복수의 제2수직채널구조물(CP2)을 에워싸는 형상일 수 있다. 선택게이트전극(SG1, SG2, SG3) 및 제2수직채널구조물(CP2)은 셀스트링을 선택하기 위한 선택트랜지스터(SGT1, SGT2)의 일부일 수 있다. 선택게이트전극(SG1, SG2, SG3)은 드레인선택라인(DSL)이라고 지칭될 수 있다. 한편, 도시되지 않았으나, 하부구조물(201)은 소스선택라인(SSL)을 포함할 수 있다.
분리층(213)은 워드라인스택(WL)을 분리시키지 않는 깊이를 가질 수 있다. 분리층(213)의 저면은 제1버퍼층(203L) 내에 위치할 수 있다.
복수의 제2수직채널구조물(CP2)은 복수의 에지수직채널구조물(ECP2) 및 복수의 내부수직채널구조물(ICP2)을 포함할 수 있다. 여기서, 에지수직채널구조물(ECP2)은 분리층(213)에 직접 접촉될 수 있다. 복수의 에지수직채널구조물(ECP2)은 선택게이트스택(SG)에 의해 부분적으로 에워싸이는 형상일 수 있다. 복수의 에지수직채널구조물(ECP2)의 측벽 일부는 선택게이트스택(SG)과 접촉하고, 복수의 에지수직채널구조물(ECP2)의 나머지 측벽은 분리층(213)과 접촉할 수 있다. 선택게이트스택(SG)의 일측벽면은 지그재그 형상을 갖고, 분리층(213)과 접촉할 수 있다. 선택게이트스택(SG)의 타측벽면은 직선 형상을 갖고, 슬릿(214)과 접촉할 수 있다.
내부수직채널구조물들(ICP2) 사이의 거리는 균일할 수 있다. 에지수직채널구조물들(ECP2) 사이의 거리는 균일할 수 있다. 더불어, 에지수직채널구조물들(ECP2)사이의 거리와 내부수직채널구조물들(ICP2) 사이의 거리는 동일할 수 있다. 따라서, 복수의 제2수직채널구조물(CP2)은 서로 균일한 거리를 갖고 어레이될 수 있다. 여기서, 균일한 거리는 제4방향(X1) 및 제5방향(X2)에 따른 거리일 수 있다. 일예로, 내부수직채널구조물들(ICP2) 사이의 중심축간 거리는 에지수직채널구조물들(ECP2) 사이의 중심축간 거리와 동일할 수 있다.
분리층(213)은 도 1a 내지 도 1d의 분리층(140)에 대응될 수 있다. 분리층(213)은 도 2a 내지 도 3m에 도시된 방법과 유사하게 형성될 수 있다.
상술한 바에 따르면, 분리층(213)이 지그재그 형상 또는 웨이브 형상일 수 있다. 이러한 분리층(213)에 의해 이웃하는 선택트랜지스터(SGT1, SGT2) 사이의 분리공간(W)을 최소화시킬 수 있다. 따라서, 블록(BLK)의 크기를 감소시킬 수 있으므로, 수직형 NAND(200)의 집적도를 향상시킬 수 있다. 또한, 분리층(213)을 형성하기 위한 별도의 공간이 필요없으므로, 블록 크기 감소가 가능하여 비트 성장(bit growth) 증가가 가능하다.
수직형 NAND(200)는 선택트랜지스터(SGT1, SGT2)의 분리를 위해 분리층(213)을 포함할 수 있다. 분리층(213)이 선택트랜지스터(SGT1, SGT2) 사이에서 별도의 공간을 차지하지 않으므로, 블록 사이즈를 감소시킬 수 있다.
도 4e는 비교예에 따른 수직형 NAND를 도시한 평면도이다.
도 4e를 참조하면, 비교예에 따른 수직형 NAND(230)는 분리층(231)을 포함할 수 있다. 분리층(231)이 에지수직채널구조물들(ECP2) 사이에 별도의 공간을 차지하는 경우, 에지수직채널구조물들(ICP2) 사이의 거리가 멀어질 수 있다. 예컨대, 에지수직채널구조물들(ECP2)의 중심축 사이의 거리(W30)가 멀어질 수 있다.
이에 반해, 본 실시예들은 분리층(213)을 에지수직채널구조물들(ECP2)과 접촉하도록 형성하므로써, 에지수직채널구조물들(ECP2)의 중심축 사이의 거리(W20)가 가까울 수 있다.
결국, 내부수직채널구조물들(ICP2) 사이의 거리(S1)와 에지수직채널구조물들(ECP2) 사이의 거리(S1)를 균일하게 유지할 수 있다. 따라서, 제2수직채널구조물들(CP2) 사이의 거리가 모두 균일하게 유지될 수 있다.
도 5a 내지 도 5m은 수직형 NAND를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 5a 내지 도 5m은 도 4b의 일부분(250)에 대한 제조 방법의 일 예를 설명하고 있다.
도 5a에 도시된 바와 같이, 하부 구조물(41) 상에 제1교번스택(42), 제1버퍼층(43), 제2교번스택(44), 제1버퍼층(45) 및 캡층(46)이 형성될 수 있다. 제1교번스택(42)과 제2교번스택(44) 사이에 제1버퍼층(43)이 형성될 수 있고, 제2교번스택(44)과 캡층(46) 사이에 제2버퍼층(45)이 형성될 수 있다.
하부 구조물(41)은 반도체 기판을 포함할 수 있다. 하부 구조물(41)은 불순물 주입에 의해 반도체 기판 내에 형성된 소스 영역을 포함할 수 있다. 하부 구조물(41)은 반도체 기판 상에 도프드 폴리실리콘층을 형성한 후, 이를 패터닝하여 형성한 소스 영역을 포함할 수 있다. 하부 구조물(41)은 내부에 파이프 트렌치(Pipe trench)가 형성된 파이프 게이트(pipe gate)를 포함할 수 있다. 하부 구조물(41)은 반도체 기판 및 반도체 기판 상의 식각정지층을 포함할 수도 있다.
제1교번스택(42)은 복수의 절연층(42A)과 복수의 희생층(42B)을 포함할 수 있다. 제2교번스택(44)은 복수의 절연층(44B)과 복수의 희생층(44A)을 포함할 수 있다. 절연층(42A, 44B)은 절연물질을 포함할 수 있고, 희생층(42B, 44A)은 희생물질을 포함할 수 있다. 여기서, '희생물질'은 후속 공정에서 제거되는 물질을 지칭할 수 있다. 절연층(42A, 44B)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 스핀온절연물질, 절연성 금속산화물, 실리케이트 및 절연성 금속산화질물 중 적어도 하나의 절연 물질을 포함할 수 있다.
희생층(42B, 44A)은 절연층(42A, 44B)에 대해 선택적으로 제거될 수 있는 희생물질을 포함할 수 있다. 여기서, 희생층(42B, 44A)의 제거는 절연층(42A, 44B)에 대해 선택적일 수 있다. 희생층(42B, 44A)의 제거속도와 절연층(42A, 44B)의 제거속도 비율은 절연층(42A, 44B)에 대한 희생층(42B, 44A)의 제거공정의 선택비라고 지칭될 수 있다.
희생층(42B, 44A)은 절연물질을 포함할 수 있다. 희생층(42B, 44A)은 후속 공정에서 도전성 물질로 치환될 수 있다. 예컨대, 수직형 NAND 장치의 제어게이트전극으로 치환될 수 있다. 희생층(42B, 44A)은 실리콘질화물, 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 희생층(42B, 44A)은 실리콘질화물을 포함할 수 있다.
본 실시예에서, 절연층(42A, 44B)은 실리콘산화물을 포함할 수 있고, 희생층(42B, 44B)은 실리콘질화물을 포함할 수 있다.
절연층(42A, 44B) 및 희생층(42B, 44A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 증착될 수 있다.
제1버퍼층(43)과 제2버퍼층(45)은 절연층(42A, 44B) 및 희생층(42B, 44A)보다 더 두꺼울 수 있다. 제1버퍼층(43), 제2버퍼층(45) 및 절연층(42A, 44B)은 동일 물질일 수 있다.
제1교번스택(42)과 제2교번스택(44)에서, 복수의 희생층(42B, 44A)과 복수의 절연층(42A, 44B)이 수회 교번하여 적층될 수 있다.
캡층(46)은 절연물질을 포함할 수 있다. 캡층(46)은 제1버퍼층(45), 제2버퍼층(43) 및 절연층(42A, 44B)과 동일 물질일 수 있다.
도 5b에 도시된 바와 같이, 채널홀(47)이 형성될 수 있다. 채널홀(47)은 교번스택(42), 제1버퍼층(43), 제2교번스택(44), 제2버퍼층(45) 및 캡층(46)을 식각하여 형성될 수 있다. 채널홀(47)의 저면에는 하부 구조물(41)의 표면이 노출될 수 있다. 채널홀(47)은 하부구조물(41)의 표면으로부터 수직한 방향으로 형성될 수 있다. 채널홀(47)은 '수직형 리세스'라고 지칭될 수 있다.
도시하지 않았으나, 평면상으로 볼 때, 채널홀(47)은 복수개가 형성될 수 있고, 홀 어레이(Hole array) 구조일 수 있다. 채널홀(47) 형성 시, 하부 구조물(41)의 표면이 과도 식각(Over etch)될 수 있다. 복수의 채널홀(47)은 균일한 거리를 두고 어레이될 수 있다.
도 5c에 도시된 바와 같이, 채널홀(47) 내에 제1메모리층(48) 및 제1채널층(49)이 형성될 수 있다. 제1메모리층(48) 및 제1채널층(49)은 스페이서 형상일 수 있다.
제1메모리층(48)은 터널절연층, 전하저장층 및 블록킹층을 포함할 수 있다. 제1메모리층(48)은 산화물과 질화물의 스택을 포함할 수 있다. 제1메모리층(48)은 ONO 스택을 포함할 수 있다. 제1메모리층(48)은 스페이서 형상일 수 있다. 제1메모리층(48)은 채널홀(47)의 측벽에 형성될 수 있다. 제1메모리층(48)의 저부는 하부구조물(41)의 상부면과 접촉할 수 있다. 제1메모리층(48)에 의해 제1패드(19P)의 상부면이 부분적으로 노출될 수 있다. 제1메모리층(48)의 상부면은 캡층(46)의 상부면과 동일 레벨일 수 있다. 탑뷰로 볼 때, 제1메모리층(48)은 채널홀(47)의 측벽을 에워싸는 링 형상일 수 있다.
제1채널층(49)은 실리콘층을 포함할 수 있다. 제1채널층(49)은 도프드 실리콘층을 포함할 수 있다. 제1채널층(49)의 저부는 하부구조물(41)에 접촉될 수 있다.
제1메모리층(48)과 제1채널층(49)은 각각 하부 메모리층 및 하부 채널층이라고 지칭될 수 있다. 채널홀(47)은 하부 채널홀이라고 지칭될 수 있다.
도 5d에 도시된 바와 같이, 채널홀(47)의 내부 공간이 제1코어절연층(50)으로 채워질 수 있다. 제1코어절연층(50)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 제1코어절연층(50)은 제1채널층(49) 및 제1메모리층(48) 상에서 채널홀(47)을 부분적으로 채울 수 있다.
도 5e에 도시된 바와 같이, 채널홀(47)의 상부영역(47U)을 노출시킬 수 있다. 예컨대, 제1메모리층(48) 및 제1채널층(49)을 선택적으로 식각할 수 있다. 제1메모리층(48) 및 제1채널층(49)의 상부면은 제1코어절연층(50)의 상부면과 동일 레벨이 될 수 있다.
도 5f에 도시된 바와 같이, 채널홀(47)의 상부영역(47U)을 제1패드물질(51)로 채울 수 있다. 제1패드물질(51)의 상부면은 캡층(46)의 상부면과 동일 레벨일 수 있다. 제1패드물질(51)은 실리콘함유물질을 포함할 수 있다. 제1패드물질(51)은 도전성 물질을 포함할 수 있다. 제1패드물질(51)은 실리콘층을 포함할 수 있다. 제1패드물질(51)은 폴리실리콘층을 포함할 수 있다. 예컨대, 채널홀(47)의 상부영역(47U)을 채우도록 폴리실리콘층을 증착한 후, 후속하여 캡층(46)의 상부면이 노출될때까지 폴리실리콘층을 평탄화할 수 있다. 이에 따라, 필라 형상의 폴리실리콘층을 포함하는 제1패드물질(51)이 형성될 수 있다. 다른 실시예에서, 제1패드물질(51)은 금속질화물을 포함할 수 있다. 금속질화물은 식각정지층으로 사용될 수 있을뿐만 아니라 전기적인 통로로 사용될 수 있다. 제1패드물질(51)은 티타늄질화물을 포함할 수도 있다.
도 5g에 도시된 바와 같이, 분리 마스크(52)가 형성될 수 있다. 분리 마스크(52)는 포토레지스트패턴을 포함할 수 있다. 분리 마스크(52)는 오프닝(52T) 및 블록킹부(52B)를 포함할 수 있다. 탑뷰로 볼 때, 분리 마스크(52)의 오프닝(52T)은 라인 형상일 수 있다. 오프닝(52T)은 직선형 라인 형상 또는 웨이브형 라인 형상일 수 있다. 분리 마스크(52)의 오프닝(52T)에 의해 제1패드물질(51)의 일부가 노출될 수 있다. 분리 마스크(52)의 블록킹부(52B)는 제1패드물질(51)의 다른 부분을 커버링할 수 있다. 어느 하나의 제1패드물질(51)을 예로 들면, 제1패드물질(51)의 상부면의 일부(51A)는 분리 마스크(52)의 오프닝(52T)에 의해 노출될 수 있고, 제1패드물질(51)의 상부면의 다른 부분(51B)은 분리 마스크(52)의 블록킹부(52B)에 의해 커버링될 수 있다. 분리 마스크(52)의 오프닝(52T)의 측벽들은 전술한 실시예들과 동일하게, 선형 측벽들과 라운드형 측벽들을 포함할 수 있다.
위와 같이, 분리 마스크(52) 형성시 오프닝(52T)은 하부의 제1패드물질(51)과 부분적으로 오버랩될 수 있다. 부연하면, 오프닝(52T)이 이웃하는 제1패드물질(51) 사이에 위치하지 않으므로 오프닝(52T)의 공간을 추가로 할애할 필요가 없다.
도 5h에 도시된 바와 같이, 분리트렌치(53)가 형성될 수 있다. 분리트렌치(53)를 형성하기 위해 분리 마스크(52)를 식각장벽으로 하여 캡층(46), 제2버퍼층(45) 및 제2교번스택(44)을 식각할 수 있다. 분리트렌치(53) 형성을 위한 식각 공정시에, 제1패드물질(51)이 식각장벽으로 이용될 수 있다. 따라서, 분리트렌치(53)는 제1패드물질(51)에 자기 정렬(Self-aligned)되어 형성될 수 있다. 분리트렌치(53)는 이웃하는 제1패드물질(51) 사이에 형성될 수 있다.
탑뷰로 볼 때, 분리트렌치(53)는 라인 형상일 수 있다. 분리트렌치(53)는 직선형 라인 형상 또는 웨이브형 라인 형상일 수 있다. 분리트렌치(53)에 의해 제1패드물질(51)의 측벽이 부분적으로 노출될 수 있다. 하나의 분리 트렌치(53)에 의해 복수의 제1패드물질(51)의 측벽들이 부분적으로 노출될 수 있다.
상술한 바와 같이, 분리트렌치(53) 형성을 위한 식각 공정시, 제1패드물질(51)을 식각정지층으로 사용할 수 있다. 따라서, 제1패드물질(51)의 측벽에 자기정렬시켜 캡층(46), 제2버퍼층(45) 및 제2교번스택(44)을 식각할 수 있다.
결국, 본 실시예들은 분리트렌치(53) 형성을 위한 식각 공정시 제1패드물질(51)이 형성된 채널홀(47)과 자기정렬시키므로, 분리트렌치(53)가 형성될 공간을 추가로 설정할 필요가 없다.
비교예로서, 수직채널구조물들 사이에 분리트렌치(53)가 형성될 공간을 설정하는 경우, 채널홀(47)의 식각마진이 감소할 수 있다.
한편, 분리트렌치(53)의 저면은 제1버퍼층(43) 내에 확장될 수 있다.
분리트렌치(53)는 전술한 실시예들과 동일하게 선형 측벽들과 라운드형 측벽들을 포함할 수 있다.
분리트렌치(53)에 의해 제1영역과 제2영역(도면부호 생략)으로 분리될 수 있다. 여기서, 제1영역과 제2영역은 각각 복수의 제1패드물질(51)을 포함할 수 있다. 제1영역과 제2영역은 이웃하는 선택트랜지스터(SGT1, SGT2)들이 형성될 영역을 지칭할 수 있다(도 4a 참조).
도 5i에 도시된 바와 같이, 분리 마스크(52)가 제거될 수 있다. 분리트렌치(53)에 분리층(54)이 형성될 수 있다. 분리층(54)은 절연물질을 포함할 수 있다. 분리층(54)과 제1패드물질(51)은 서로 다른 물질일 수 있다. 분리층(54)은 실리콘산화물을 포함할 수 있다. 분리층(54)을 형성하기 위해, 분리트렌치(53)을 채우도록 실리콘산화물을 증착하고, 이후 실리콘산화물을 평탄화할 수 있다. 분리층(54)은 분리트렌치(53) 내에 형성될 수 있고, 캡층(46)의 상부면에는 형성되지 않을 수 있다. 분리층(54)의 상부면과 캡층(46)의 상부면은 동일 레벨일 수 있다.
도 5j에 도시된 바와 같이, 제1패드물질(51)의 일부가 리세스될 수 있다. 이에 따라, 제1패드(51P)가 형성될 수 있고, 제1패드(51P) 상부에 리세스부(51R)가 형성될 수 있다. 제1패드(51P)는 채널층(49)에 접촉될 수 있다. 제1패드(51P)의 두께는 제1버퍼층(43)보다 얇을 수 있다. 제1패드(51P)의 상부면은 제1버퍼층(43)의 상부면보다 낮은 레벨일 수 있다. 제1패드(51P)를 형성하기 위해, 제1패드물질(51)이 습식식각될 수 있다. 제1패드물질(51)을 습식식각할 때, 분리층(54), 캡층(46), 제2버퍼층(45) 및 제2교번스택(44)은 식각되지 않을 수 있다.
탑뷰로 볼 때, 리세스부(51R)는 써클 형상일 수 있다. 이웃하는 리세스부(54R)는 분리층(54)에 의해 분리될 수 있다.
리세스부(51R)은 상부 채널홀이라고 지칭될 수 있다.
도 5k에 도시된 바와 같이, 리세스부(51R)에 제2수직채널구조물(CP2)이 형성될 수 있다. 제2수직채널구조물(CP2)은 제2메모리층(55), 제2채널층(56), 제2코어절연층(57) 및 제2패드(58P)를 포함할 수 있다.
제2수직채널구조물(CP2)를 형성하기 위해, 제2메모리층(55), 제2채널층(56)을 순차적으로 형성할 수 있다. 후속하여, 제2코어절연층(57)을 채운후에 캡층(46)의 표면이 노출될 때까지 제2메모리층(55), 제2채널층(56) 및 제2코어절연층(57)을 평탄화할 수 있다. 제2메모리층(55), 제2채널층(56) 및 제2코어절연층(57)은 각각 제1메모리층(48), 제1채널층(49) 및 제1코어절연층(50)과 동일 물질로 형성될 수 있다.
제2메모리층(55)은 터널절연층, 전하저장층 및 블록킹층을 포함할 수 있다. 제2메모리층(55)은 산화물과 질화물의 스택을 포함할 수 있다. 제2메모리층(55)은 ONO 스택을 포함할 수 있다. 제2메모리층(55)은 스페이서 형상일 수 있고, 제2메모리층(55)의 저부는 제1패드(51P)에 접촉될 수 있다. 제2메모리층(55)의 상부면은 캡층(46)의 상부면과 동일 레벨일 수 있다. 제2채널층(56)은 실리콘층을 포함할 수 있다. 제2채널층(56)은 도프드 실리콘층을 포함할 수 있다. 제2채널층(56)은 실린더 형상일 수 있고, 제2채널층(56)의 저부는 제1패드(51P)에 접촉될 수 있다.
제2메모리층(55)과 제2채널층(56)은 각각 상부 메모리층 및 상부 채널층이라고 지칭될 수 있다.
제2채널층(56)의 내부 공간이 제2코어절연층(57)으로 채워질 수 있다. 제2코어절연층(57)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 제2코어절연층(57)은 제2채널층(56) 상에서 리세스부(51R)를 부분적으로 채울 수 있다.
제2패드(58P)는 실리콘층 또는 금속질화물을 포함할 수 있다. 금속질화물은 식각정지층으로 사용될 수 있을뿐만 아니라 전기적인 통로로 사용될 수 있다. 제2패드(58P)는 티타늄질화물을 포함할 수도 있다. 예컨대, 제2채널층(56) 상에서 리세스부(51R)를 채우도록 티타늄질화물을 증착한 후, 후속하여 캡층(46)의 상부면이 노출될때까지 티타늄질화물을 평탄화할 수 있다. 이에 따라, 필라 형상의 티타늄질화물을 포함하는 제2패드(58P)가 형성될 수 있다.
제2수직채널구조물(CP2)은 도 4a 내지 도 4d의 제2수직채널구조물(CP2)에 대응될 수 있다. 따라서, 제2수직채널구조물(CP2)은 복수의 에지채널구조물 및 내부수직채널구조물을 포함할 수 있다. 복수의 제2수직채널구조물(CP2)은 서로 균일한 거리를 갖고 어레이될 수 있다. 분리층(54)이 지그재그 형상 또는 웨이브 형상일 수 있고, 이에 따라 제2수직채널구조물들(CP2) 사이의 거리가 모두 균일하게 유지될 수 있다.
도 5l에 도시된 바와 같이, 슬릿(59)을 형성한 후 희생층들(42B, 44A)을 선택적으로 제거할 수 있다. 이에 따라, 복수의 수평형 리세스(60)가 형성될 수 있다. 희생층들(42B, 44A)이 제거됨에 따라 하위 절연층스택(42L) 및 상위 절연층스택(44U)이 형성될 수 있다. 하위 절연층스택(42L)은 절연층들(42A)을 포함할 수 있고, 절연층들(42A) 사이에 복수의 수평형 리세스(60)가 위치할 수 있다. 상위 절연층스택(42U)은 절연층들(42B)을 포함할 수 있고, 절연층들(42B) 사이에 복수의 수평형 리세스(60)가 위치할 수 있다.
도 5m에 도시된 바와 같이, 수평형 리세스들(60)을 텅스텐과 같은 도전물질(61)로 채울 수 있다. 따라서, 절연층들(42A)과 도전물질들(61)이 교번하는 하위적층구조물(42L')이 형성될 수 있다. 절연층들(42B)과 도전물질들(61)이 교번하는 상위적층구조물(44U')이 형성될 수 있다. 하위적층구조물(42L')의 도전물질들(61)은 워드라인(WL)이라고 지칭될 수 있다. 상위적층구조물(44U')의 도전물질들(61)은 선택게이트전극(SG)이라고 지칭될 수 있다. 선택게이트전극(SG)은 드레인셀렉트라인(DSL)이라고 지칭될 수도 있다. 수평하게 이웃하는 선택게이트전극(SG)들은 분리층(54)에 의해 서로 분리될 수 있다.
도 6은 일실시예에 따른 메모리 블록의 회로도이다.
반도체 장치는 복수의 메모리 블록들로 구분되는 메모리 셀 어레이를 포함할 수 있다. 메모리 블록들 각각은 3차원으로 배열된 메모리 셀들을 포함할 수 있다. 메모리 블록들 각각은 2층 이상의 층을 포함하는 교번스택 구조로 형성될 수 있다.
메모리 블록들 각각의 구조를 살펴보면 다음과 같다.
메모리 블록(BLK)은 제1축(I), 제2축(Ⅱ) 및 제3축(Ⅲ)의 연장 방향들을 따라 배열된 메모리셀들(MC1 내지 MCn)을 포함할 수 있다. 제3축(Ⅲ)의 연장 방향을 따라 일렬로 적층된 제1 내지 제n 메모리셀들(MC1 내지 MCn)은 직렬로 연결되어 셀스트링들(CS11 내지 CS1m, CS21 내지 CS2m) 중 어느 하나를 형성할 수 있다. 셀스트링들(CS11 내지 CS1m, CS21 내지 CS2m) 각각은 제1메모리셀(MC1)에 직렬로 연결된 소스선택트랜지스터(SST) 및 제n메모리셀(MCn)에 직렬로 연결된 드레인선택트랜지스터(DST)를 더 포함할 수 있다. 제1 내지 제n 메모리셀들(MC1 내지 MCn)은 소스선택트랜지스터(SST)와 드레인선택트랜지스터(DST) 사이에 배치될 수 있다.
셀스트링들(CS11 내지 CS1m, CS21 내지 CS2m) 각각은 적어도 하나의 소스선택트랜지스터(SST)를 포함할 수 있다. 소스선택트랜지스터(SST)는 제1메모리 셀(MC1) 아래에 적층되고, 제1메모리셀(MC1)에 전기적으로 연결된다. 도면에 도시하진 않았으나, 직렬로 연결된 2층 이상의 소스선택트랜지스터들(SST)이 제1메모리셀(MC1) 아래에 적층될 수 있다. 소스선택트랜지스터(SST)는 공통소스라인(CSL)에 전기적으로 연결된다. 공통소스라인(CSL)은 소스선택트랜지스터(SST) 아래에 배치될 수 있다.
셀스트링들(CS11 내지 CS1m, CS21 내지 CS2m) 각각은 적어도 하나의 드레인 선택트랜지스터(DST)를 포함할 수 있다. 드레인선택트랜지스터(DST)는 제n 메모리 셀(MCn) 위에 적층되고, 제n 메모리 셀(MCn)에 전기적으로 연결된다. 도면에 도시하진 않았으나, 직렬로 연결된 2층 이상의 드레인선택트랜지스터들(DST)이 제n 메모리 셀(MCn) 위에 적층될 수 있다. 드레인선택트랜지스터(DST)는 비트 라인들(BL1 내지 BLm) 중 어느 하나에 전기적으로 연결된다. 비트 라인들(BL1 내지 BLm)은 드레인선택트랜지스터(DST) 위에 배치될 수 있다.
제1 내지 제n 메모리 셀들(MC1 내지 MCn)의 게이트들은 제1 내지 제n 워드 라인들(WL1 내지 WLn)에 연결된다. 제1 내지 제n 워드 라인들(WL1 내지 WLn)은 서로 다른 레벨들에 배치된다.
셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)의 소스선택트랜지스터들(SST)의 게이트들 각각은 소스 선택 라인(SSL)에 연결된다. 소스 선택 라인(SSL)은 제1 내지 제n 워드 라인들(WL1 내지 WLn)보다 낮은 레벨에 배치된다.
비트 라인들(BL1 내지 BLm)은 제1 축(I)의 연장방향으로 이격되어 배열될 수 있다. 셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)은 제1 축(I)의 연장방향으로 배열된 제1 내지 m열로 구분될 수 있다. 셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)의 제1 내지 m열들은 제1 내지 m열들에 대응되는 비트 라인들(BL1 내지 BLm)에 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되고, 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BL1)에 연결된다.
셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)은 제1 축(I)에 교차하는 제2 축(Ⅱ)의 연장방향으로 배열된 제1 및 제2 그룹으로 구분될 수 있다. 셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)의 제1 및 제2 그룹들은 제1 및 제2 드레인 선택 라인들(DSL1, DSL2)에 각각 연결된다. 예를 들어, 제1 그룹의 셀 스트링들(CS11 내지 CS1m)에 포함되는 드레인선택트랜지스터들(DST)은 제1드레인 선택 라인(DSL1)에 연결되고, 제2 그룹의 셀 스트링들(CS21 내지 CS2m)에 포함되는 드레인선택트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결된다. 제1 그룹의 셀 스트링들(CS11 내지 CS1m) 및 제2 그룹의 셀 스트링들(CS21 내지 CS2m) 각각은 지그재그로 배치될 수 있다.
셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)은 채널층들을 통해 공통 소스 라인(CSL)과 비트 라인들(BL1 내지 BLm)에 전기적으로 연결될 수 있다. 공통 소스 라인 및 셀 스트링들(CS11 내지 CS1m, CS21 내지 CS2m)은 다양한 구조의 적층구조물들을 통해 구현될 수 있다.
도 6의 드레인 선택 트랜지스터(DST)는 도 4a 내지 도 4d의 선택트랜지스터(SGT1, SGT2)에 대응될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 하부 구조물 202L : 제1절연층스택
202U : 제2절연층스택 203L : 제1버퍼층
203U : 제2버퍼층 204 : 캡층
208 : 제1패드 212 : 제2패드
213 : 분리층 214 : 슬릿
WL : 워드라인스택 SG : 선택게이트스택
CP1 : 제1수직채널구조물 CP2 : 제2수직채널구조물

Claims (30)

  1. 하부 구조물 상에 절연막들과 희생층들을 교번하여 적층하는 단계;
    상기 절연막들과 희생층들을 식각하여 균일한 거리를 두고 이격되는 복수의 채널홀을 형성하는 단계;
    상기 복수의 채널홀 각각에 패드물질을 채우는 단계;
    상기 패드물질들을 제1영역과 제2영역으로 분리하는 분리트렌치를 형성하기 위해, 상기 절연막들과 희생층들을 식각하는 단계;
    상기 분리트렌치에 분리층을 채우는 단계를 포함하되,
    상기 분리트렌치를 형성하는 단계는 상기 제1영역과 제2영역의 경계에 위치하는 패드물질들에 자기정렬시켜 수행하는 단계
    를 포함하는 반도체장치의 제조 방법.
  2. 제1항에 있어서,
    상기 분리트렌치에 분리층을 채우는 단계 이후에,
    상기 패드물질들을 리세스시켜 복수의 패드를 형성하는 단계;
    상기 복수의 패드 상에 각각 수직채널구조물을 형성하는 단계
    상기 복수의 수직채널구조물을 블록 단위로 분리시키는 슬릿을 형성하기 위해 상기 절연막들과 희생막들을 식각하는 단계; 및
    상기 슬릿을 통해 상기 희생막들을 도전물질로 치환하는 단계
    를 더 포함하는 반도체장치의 제조 방법.
  3. 제1항에 있어서,
    상기 분리트렌치를 형성하는 단계에서,
    상기 분리트렌치의 양측벽은 각각 서로 연속되는 직선형 측벽들과 라운드형 측벽들을 포함하는 반도체장치의 제조 방법.
  4. 제3항에 있어서,
    상기 라운드형 측벽들은 상기 제1영역과 제2영역의 경계에 위치하는 상기 패드물질들의 측벽에 접촉하는 반도체장치의 제조 방법.
  5. 제1항에 있어서,
    상기 분리트렌치를 형성하는 단계는,
    상기 제1영역과 제2영역의 경계에서 위치하는 패드물질들에 부분적으로 오버랩되는 오프닝을 갖는 마스크를 형성하는 단계; 및
    상기 마스크 및 패드물질들을 식각장벽으로 하여 상기 절연막들과 희생층들을 식각하는 단계
    를 포함하는 반도체장치의 제조 방법.
  6. 제5항에 있어서,
    상기 마스크를 형성하는 단계에서,
    상기 마스크의 오프닝은 상기 제1영역과 제2영역의 경계에서 위치하는 패드물질들에 부분적으로 오버랩되는 측벽들을 갖고 형성되는 반도체장치의 제조 방법.
  7. 제6항에 있어서,
    상기 마스크를 형성하는 단계에서,
    상기 오프닝의 측벽들은 각각 지그재그형 측벽들을 포함하는 반도체장치의 제조 방법.
  8. 제1항에 있어서,
    상기 패드물질들은 상기 절연막들과 희생층들에 대해 식각선택비를 갖는 물질을 포함하는 반도체장치의 제조 방법.
  9. 제1항에 있어서,
    상기 패드물질들은 폴리실리콘 또는 티타늄질화물을 포함하는 반도체장치의 제조 방법.
  10. 제1항에 있어서,
    상기 패드물질들을 채우는 단계 이전에,
    상기 복수의 채널홀 각각을 부분적으로 채우는 하부 수직채널구조물을 형성하는 단계를 더 포함하는 반도체장치의 제조 방법.
  11. 제10항에 있어서,
    상기 하부 수직채널구조물들의 상부면은 상기 분리트렌치의 저면보다 낮은 레벨에 위치하는 반도체장치의 제조 방법.
  12. 제10항에 있어서,
    상기 하부 수직채널구조물들은 상기 패드를 통해 상기 수직채널구조물들과 각각 전기적으로 접속되는 반도체장치의 제조 방법.
  13. 제12항에 있어서,
    상기 하부 수직채널구조물들은 셀스트링의 일부이고, 상기 수직채널구조물들은 상기 셀스트링을 선택하기 위한 선택트랜지스터의 일부인 반도체장치의 제조 방법.
  14. 기판 상에 교번하여 적층된 워드라인들 및 절연막들을 포함하는 제1적층구조물;
    상기 제1적층구조물을 관통하는 복수의 제1수직채널구조물;
    상기 제1적층구조물 상에 교번하여 적층된 게이트전극들 및 절연막들을 포함하는 제2적층구조물;
    상기 제2적층구조물을 관통하며 상기 제1수직채널구조물에 접속된 복수의 제2수직채널구조물; 및
    상기 복수의 제2수직채널구조물을 제1영역과 제2영역으로 분리시키기 위한 분리층을 포함하되,
    상기 제2수직채널구조물들은 균일한 거리를 두고 서로 이격되며,
    상기 분리층의 양측벽은 상기 제1영역과 제2영역의 경계에 위치하는 상기 제2수직채널구조물들의 측벽에 접촉되는 형상을 갖는 반도체장치.
  15. 제14항에 있어서,
    상기 분리층의 양측벽은 각각 서로 연속되는 직선형 측벽들과 라운드형 측벽들을 포함하는 반도체장치.
  16. 제16항에 있어서,
    상기 라운드형 측벽들은 상기 제1영역과 제2영역의 경계에 위치하는 상기 제2수직채널구조물들의 측벽에 접촉되는 반도체장치.
  17. 제14항에 있어서,
    상기 분리층은 절연물질을 포함하는 반도체장치.
  18. 제14항에 있어서,
    상기 제1수직채널구조물들은 셀스트링의 일부이고, 상기 제2수직채널구조물들은 상기 셀스트링을 선택하기 위한 선택트랜지스터의 일부인 반도체장치.
  19. 기판 상에 교번하여 적층된 게이트전극들 및 절연막들을 포함하고 상기 기판에 대해 평행하는 제1방향으로 연장된 제1에지측벽을 포함하는 적층구조물; 및
    상기 적층구조물의 제1에지측벽을 상기 기판에 대해 수직하는 제2방향으로 관통하고 복수의 제1에지수직채널구조물을 포함하되,
    상기 복수의 제1에지수직채널구조물의 측벽은 상기 제1에지측벽에 의해 부분적으로 에워싸이는 반도체 장치.
  20. 제19항에 있어서,
    상기 제1에지측벽은 상기 제1방향을 따라 연속된 직선형 측벽과 라운드형 측벽을 포함하는 반도체장치.
  21. 제20항에 있어서,
    상기 제1에지측벽의 라운드형 측벽은 상기 복수의 제1에지수직채널구조물 각각의 측벽에 접촉된 반도체장치.
  22. 제20항에 있어서,
    상기 제1에지측벽의 라운드형 측벽은 상기 제2방향을 따라 수직하게 연장되는 반도체장치.
  23. 제19항에 있어서,
    상기 적층구조물은,
    상기 기판에 대해 평행하는 제1방향으로 연장되며, 상기 제1에지측벽으로부터 이격된 제2에지측벽을 더 포함하는 반도체장치.
  24. 제23항에 있어서,
    상기 제2에지측벽은 상기 제1방향을 따라 연속된 직선형 측벽과 라운드형 측벽을 포함하는 반도체장치.
  25. 제24항에 있어서,
    상기 제2에지측벽의 라운드형 측벽은 상기 제2방향을 따라 수직하게 연장되는 반도체장치.
  26. 제24항에 있어서,
    상기 제2에지측벽의 라운드형 측벽에 접촉되는 복수의 제2에지수직채널구조물을 더 포함하고, 상기 제2에지수직채널구조물들은 상기 제1에지수직채널구조물들과 이격되는 반도체장치.
  27. 제26항에 있어서,
    상기 제1에지수직채널구조물들 및 제2에지수직채널구조물들로부터 이격되어 상기 적층구조물을 관통하는 내부수직채널구조물들을 더 포함하되,
    상기 내부수직채널구조물들은 상기 기판에 대해 평행하되 상기 제1방향과 교차하는 제3방향으로 이격되고,
    상기 내부수직채널구조물들의 측벽은 상기 적층구조물에 의해 완전히 에워싸이는 형상인 반도체장치.
  28. 제27항에 있어서,
    상기 제1에지수직채널구조물들과 제2에지수직채널구조물들 사이의 간격은 상기 내부수직채널구조물들 사이의 간격과 동일하고,
    상기 제1에지수직채널구조물들, 제2에지수직채널구조물들 및 내부수직채널구조물들은 동일한 간격을 두고 어레이되는 반도체장치.
  29. 제26항에 있어서,
    상기 제1에지수직채널구조물들과 제2에지수직채널구조물들 사이에 형성된 분리층을 더 포함하는 반도체장치.
  30. 제29항에 있어서,
    상기 분리층은 복수의 라운드형 측벽을 포함하되, 상기 라운드형 측벽들은 상기 제1에지수직채널구조물들과 제2에지수직채널구조물들에 접촉된 반도체장치.
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