CN113972213A - 存储元件及其制造方法 - Google Patents

Abstract

本发明公开了一种存储元件及其制造方法，所述存储元件包括字线、位线、源极线、通道柱以及电荷存储结构。位线及源极线在竖直方向上位于字线的相对两侧。通道柱穿过并连接到字线、位线以及源极线。电荷存储结构环绕字线的顶面及底面并侧向地位于通道柱与字线之间。通道柱完全穿过位线且被位线侧向环绕。

Description

存储元件及其制造方法

技术领域

本发明是有关于一种存储元件及其制造方法。

背景技术

随着科技日新月异，电子元件的进步增加了对更大存储能力的需要。为了满足高存储密度(high storage density)的需求，存储器元件尺寸变得更小而且积集度更高。因此，存储器元件的型态已从平面型栅极(planar gate)结构的二维存储器元件(2D memorydevice)发展到具有垂直通道(vertical channel，VC)结构的三维存储器元件(3D memorydevice)。然而，具有垂直通道结构的三维存储元件仍需面临许多挑战。

发明内容

本发明实施例提供一种存储元件及其制造方法，所述方法可以增加在单位面积内所形成的垂直叠层的存储单元的数量，以有效利用衬底的面积并增加存储单元的密度。

本发明实施例提供一种存储元件，其包括字线、位线、源极线、通道柱以及电荷存储结构。位线及源极线在竖直方向上位于字线的相对两侧。通道柱穿过并连接到字线、位线以及源极线。电荷存储结构环绕字线的顶面及底面并侧向地位于通道柱与字线之间。通道柱完全穿过位线且被位线侧向环绕。

本发明实施例提供一种存储元件的制造方法，所述方法包括以下工艺。形成叠层结构，其包括以下步骤：在介电层中形成位线，其中位线沿第一方向延伸；在介电层之上形成第一牺牲层；在第一牺牲层之上形成源极线；以及在源极线之上形成第二牺牲层。形成通道柱以穿过叠层结构，其中通道柱完全穿过位线且被位线侧向环绕。形成绝缘支柱以穿过叠层结构。形成第一狭缝孔以穿过叠层结构。移除被第一狭缝孔暴露的第一牺牲层的第一部分以及第二牺牲层的第一部分，以形成第一栅极沟道以及第二栅极沟道。在第一栅极沟道中形成第一电荷存储结构以及第一字线，且在第二栅极沟道中形成第二电荷存储结构以及第二字线。在狭缝孔中形成绝缘材料，以形成绝缘柱。

在本发明的实施例中，通道柱是在所有叠层结构形成完成之后才形成的，且通道柱穿过并连接到字线、位线及源极线。如此一来，可简化制造工艺并提供存储单元的密度。

附图说明

图1示出根据本发明的一些实施例的存储元件的平面视图。

图2示出了根据本发明的一些实施例的图1的存储元件的局部等效电路图。

图3A、图3B、图3C、图3D、图3E、图3F分别示出根据本发明的一些实施例的沿图1的线A-A′、线B-B′、线C-C′、线D-D′、线E-E′、线F-F′所截取的剖视图。

图4A至图4M示出根据本发明一些实施例的存储元件的制造方法的剖视图。

图5A及图5B示出根据本发明另一些实施例的存储元件的部分制造工艺的剖视图。

【符号说明】

10：存储元件

20：隧穿层

22：电荷存储层

24：阻挡层

100：衬底

101：隔离结构

102、102a、102b：存储单元组

200：介电层

201、M1：导电线

202、203a、204、206、207a、208：绝缘层

203、207：牺牲层

205、216′、226、226′：导电层

210：叠层结构

212：孔

214、214a：通道层

214B：掺杂半导体柱

215：绝缘材料

215a：绝缘芯

216：导电插塞

218：开口

219a、IP：绝缘支柱

219b：虚设支柱

220：停止层

222a：狭缝孔

222b：狭缝沟道

223：区域

225、225′、CS0、CS1、CS2、CS3、CS4、CS5：电荷存储结构

BL：位线组

BL0、BL1&2、BL3&4、BL5：位线

BLC0、BLC1&2、BLC3&4：位线接触窗

BLK0、BLK1：区块

C0、C0′、C1、C1′、C2、C2′、C3、C3′、C4、C4′、C5、C5′：存储单元

CP：通道柱

D0、D1&2、D3&4、D5：漏极

G0、G1、G2、G3、G4、G5：栅极

IS：绝缘结构

P1：主体部

P2：突出部

R1：第一区

R2：第二区

S0&1、S2&3、S4&5：源极

SL0&1、SL0&1′、SL2&3、SL2&3′、SL4&5、SL4&5′：源极线

SLC0&1、SLC2&3、SLC4&5：源极线接触窗

St1：绝缘墙

St2：绝缘柱

Tr1、Tr2、Tr3：层

V1：导通孔

W1、W2、W3：宽度

WL0、WL0′、WL1、WL1′、WL2、WL2′、WL3、WL3′、WL4、WL4′、WL5、WL5′：字线

WLC0、WLC1、WLC2、WLC3、WLC4、WLC5：字线接触窗

d1、d2、d3：方向

A-A′、B-B′、C-C′、D-D′、E-E′、F-F′、I-I′：线

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

然而，本发明可以各种不同的形式来实施，并且不限于在此描述的实施例。为了清楚起见，附图中的层和区域的厚度可能被放大。相同或相似的元件符号表示相同或相似的元件，以下段落将不再一一赘述。

图1示出根据本发明的一些实施例的存储元件的平面视图。图2示出了根据本发明的一些实施例的图1的存储元件的局部等效电路图。图3A、图3B、图3C、图3D、图3E、图3F分别示出根据本发明的一些实施例的沿图1的线A-A′、线B-B′、线C-C′、线D-D′、线E-E′、线F-F′所截取的剖视图。

参照图1，本发明实施例的存储元件10是一种三维NOR快闪存储元件，其设置在衬底100上。存储元件10多个区块，例如所示的区块BLK0和区块BLK1。多个区块通过位于其之间的隔离结构101而彼此间隔开。在一些实施例中，隔离结构101包括多个绝缘支柱IP、多个绝缘结构IS以及绝缘墙St1。绝缘结构IS设置于圆圈区域223(区域223将在后续段落中详细描述)之外并与绝缘支柱IP邻接和/或位于绝缘支柱IP之间。换句话说，绝缘结构IS位于由相邻绝缘支柱IP的侧壁和圆圈区域223的部分外侧壁(或边缘)所定义的区域中。绝缘支柱IP、绝缘结构IS和绝缘墙St可沿着方向d1布置并且彼此连接，从而在相邻的两个区块之间构成连续的隔离结构。图1示出两个区块BLK0和BLK1以及三个隔离结构101(所述三个隔离结构101将所述两个区块彼此分开并且将所述两个区块与其他区块分开)以进行例示说明，但本发明实施例不以此为限。应理解，存储元件10可包括任何合适数量的区块和隔离结构。

存储元件包括第一区R1和第二区R2。第一区R1可被称为存储区，而第二区R2可被称为周边区或阶梯区。在一些实施例中，绝缘支柱IP和绝缘结构IS在第一区R1内沿方向d1交替布置，而绝缘墙St1在第二区R2内被设置成与绝缘支柱IP邻接并沿方向d1延伸。在替代实施例中，亦可将绝缘墙St设置为与绝缘结构IS邻接(未示出)。因此，在第一区R1内，区块BLK0和BLK1通过位于其之间的绝缘支柱IP和绝缘结构IS彼此分隔开。而在第二区R2内，区块BLK0和BLK1通过位于其之间的绝缘墙St1彼此分开。

在一些实施例中，区块BLK0和区块BLK1中的每一者包括位于第一区R1内的多个存储单元组102。举例来说，区块BLK0包括多个存储单元组102a，而区块BLK1包括多个存储单元组102b。在一些实施例中，每一区块BLK0/BLK1中的存储单元组102可以布置成多个行和/或列。相邻两列中的存储单元组102可以彼此交错开，但是本发明不限于此。此外，区块BLK0中奇数列的存储单元组102a和区块BLK1中奇数列的存储单元组102b可以在方向d2上彼此对齐。区块BLK0中偶数列的存储单元组102a和区块BLK1中的偶数列的存储单元组102a可以在方向d2上彼此对齐。然而，本发明不限于此。存储单元组可以任何适当的布置方式布置在各个区块中，例如可布置成阵列。

参照图1、图2及图3A，每一存储单元组102包括自下而上叠层的多个存储单元。在本发明实施例中，每个存储单元组102可包括两个以上的存储单元，并且存储单元组102中所包括的存储单元的数量范围可为2至10、2至20或者大于20。举例来说，区块BLK0中的每个存储单元组102a包括自下而上叠层的存储单元C0、存储单元C1、存储单元C2、存储单元C3、存储单元C4、存储单元C5。类似地，区块BLK1中的每个存储单元组102b包括自下而上叠层的存储单元C0′、存储单元C1′、存储单元C2′、存储单元C3′、存储单元C4′、存储单元C5′。

参照图1和图2，在一些实施例中，存储元件10包括沿方向d1平行设置的多个位线组BL，并且每个位线组BL自下而上包括多个沿方向d2延伸并彼此垂直间隔开的位线BL0、位线BL1&2、位线BL3&4、位线BL5。位线BL0、位线BL1&2、位线BL3&4、位线BL5中的每一者串接不同区块BLK0/BLK1中相应存储单元的漏极或共享漏极。举例来说，如图2所示，位线BL0串接区块BLK0中存储单元C0的漏极和区块BLK1中存储单元C0′的漏极。位线BL1&2串接区块BLK0中存储单元C1和存储单元C2的共享漏极与区块BLK1中存储单元C1′和存储单元C2′的共享漏极。位线BL3&4串接区块BLK0中存储单元C3和存储单元C4的共享漏极与区块BLK1中存储单元C3′和存储单元C4′的共享漏极。位线BL5串接区块BLK0中存储单元C5的漏极和区块BLK1中存储单元C5′的漏极。

仍然参考图1和图2，存储元件10还包括多个源极线，每个源极线连接同一区块中的存储单元组的相应存储单元的共享源极。举例来说，存储元件10包括区块BLK0中的源极线SL0&1、源极线SL2&3、源极线SL4&5以及区块BLK1中的源极线SL0&1′、源极线SL2&3′、源极线SL4&5′。源极线SL0&1连接区块BLK0中相应存储单元组102a的存储单元C0和存储单元C1的共享源极。源极线SL2&3连接区块BLK0中相应的存储单元组102a的存储单元C2和存储单元C3的共享源极。源极线SL4&5连接区块BLK0中对应存储单元组102a的存储单元C4和存储单元C5的共享源极。类似地，源极线SL0&1′连接区块BLK1中相应存储单元组102b的存储单元C0′和存储单元C1′的共享源极。源极线SL2&3′连接区块BLK1中相应存储单元组102b的存储单元C2′和存储单元C3′的共享源极。源极线SL4&5′连接区块BLK1中相应存储单元组102b的存储单元C4′和存储单元C5′的共享源极。

仍参照图1和图2，存储元件10还包括多个字线，每个字线连接同一区块中相应存储单元组的存储单元的栅极。例如，存储元件10包括设置于区块BLK0中的字线WL0、字线WL1、字线WL2、字线WL3、字线WL4、字线WL5以及设置于区块BLK1中的字线WL0′、字线WL1′、字线WL2′、字线WL3′、字线WL4′、字线WL5′。字线WL0、WL1、WL2、WL3、WL4、WL5分别连接区块BLK0中存储单元C0、C1、C2、C3、C4、C5的栅极。字线WL0′、WL1′、WL2′、WL3′、WL4′、WL5′分别连接区块BLK1中存储单元C0′、C1′、C2′、C3′、C4′、C5′的栅极。

参照图1和图3A(图3A为沿图1的线A-A′截取的剖视图)，存储元件10包括连接到对应的字线、源极线和位线的多个通道柱CP，以用作对应的存储单元的通道。举例来说，在区块BLK0中，通道柱CP用作存储单元C0-C5的通道，并连接到字线WL5-WL0、源极线SL4&5-SL0&1以及位线BL3&4-BL1&2，。在一些实施例中，通道柱CP穿透字线WL5-WL0、源极线SL4&5-SL0&1和位线BL3&4-BL1&2，并且可以部分穿过并嵌入位线BL0。

仍参考图1和图3A，在一些实施例中，每个位线BL0、位线BL1&2及位线BL3&4中的每一者包括主体部P1及凸出部P2。凸出部P2侧向突出于主体部P1的侧壁。主体部P1在方向d1上可具有宽度W1，而突出部P2在方向d1上可具有宽度W2。宽度W2可大于宽度W1。在本文中，位线的对应部分的宽度是指在方向d1上其相对侧壁之间的横向距离，方向d1实质上垂直于位线的延伸方向d2，即方向d1是位线的宽度方向方向。每个突出部P2设置在与一通道柱CP相对应的位置处，并且具有比相应通道柱CP更大的尺寸(例如宽度，直径等)，从而使得穿过位线的通道柱CP可以被位线的凸出部侧向环绕并连接到该位线。在一些实施例中，通道柱CP的宽度W3大于主体部P1的宽度W1且小于凸出部P2的宽度W2。换句话说，通道柱CP穿过对应的位线的突出部P2。在一些实施例中，从上视图或平面视图来看，通道柱CP和凸出部P2均呈圆形，且宽度W3可为通道柱CP的直径，宽度W2可为凸出部的直径。

在本实施例中，存储单元C0包括栅极G0(即，字线WL0)、源极S0&1(即，源极线SL0&1)、漏极D0(即，位线BL0)以及电荷存储结构CS0。在一些实施例中，存储单元C0也可被称为存储元件10的最底部存储单元。相应地，字线WL0、源极线SL0&1以及位线BL0也可分别被称为最底部字线、最底部源极线以及最底部位线。存储单元C1包括栅极G1(即，字线WL1)、源极S0&1(即，源极线SL0&1)、漏极D1&2(即，位线BL1&2)以及电荷存储结构CS1。存储单元C2包括栅极G2(即，字线WL2)、源极S2&3(即，源极线SL2&3)、漏极D1&2(即，位线BL1&2)以及电荷存储结构CS2。存储单元C3包括栅极G3(即，字线WL3)、源极S2&3(即，源极线SL2&3)、漏极D3&4(即，位线BL3&4)以及电荷存储结构CS3。存储单元C4包括栅极G4(即，字线WL4)、源极S4&5(即，源极线SL4&5)、漏极D3&4(即，位线BL3&4)以及电荷存储结构CS4。在一些实施例中，存储单元C5为存储单元组中的最顶部存储单元，且通道柱CP的导电插塞216(即，通道柱CP的顶部部分)可用作存储单元C5的漏极D5。因此，存储单元C5包括栅极G5(即，字线WL5)、源极S4&5(即，源极线SL4&5)、漏极D5(即，导电插塞216)以及电荷存储结构CS5。导电插塞216可通过导通孔V1电性连接到导电线M1。导电线M1可将区块BLK0中通道柱CP的导电插塞216(即，存储单元C5的漏极D5)电性连接到区块BLK1中通道柱CP的导电插塞(即，存储单元C5′的漏极)。因此，导电线M1也可被称为位线BL5，其将区块BLK0中存储单元C5的漏极连接到区块BLK1中存储单元C5′的漏极。

在本实施例中，位线、字线与源极线沿着垂直于衬底100顶面的方向d3交替叠层设置。位线及源极线在竖直方向上设置于相应字线的相对两侧。源极线在竖直方向上位于两个字线之间。一些位线分别在竖直方向上设置于两个字线之间。位线BL0-BL3&4、字线WL0-WL5以及源极线SL0&1-SL4&5均为连续的层，并侧向环绕及物理接触通道柱CP。

仍然参考图1和图3A，存储元件10在区块BLK0和BLK1的每一者中还包括多个绝缘柱St2。绝缘柱St2布置在存储单元的相邻区域中，并且与布置在第二区R2中的绝缘墙St1同时形成。在一些实施例中，绝缘柱St2在方向d2上设置在绝缘支柱IP之间并且与绝缘支柱IP在方向d2上交迭。应理解，绝缘柱St2不会将同一区块中的字线/源极线分开。换句话说，同一区块中的字线/源极线是连续的层。

图3B、图3C、图3D分别示出根据本发明实施例的沿图1的线B-B′、线C-C′、线D-D′所截取的剖视图。图3B至图3D示出了区块BLK0和区块BLK1在第一区R1的不同区域中的的隔离方式。

参照图1以及图3B至图3D，在区域R1中，区块BLK0和区块BLK1被绝缘支柱IP和绝缘结构IS分隔开。绝缘结构IS设置于区域223之外并与绝缘支柱IP邻接。换句话说，绝缘结构IS位于由相邻绝缘支柱IP的侧壁和圆圈区域223的外侧壁(或边缘)所定义的区域中。绝缘结构IS自下而上包括垂直分隔开的多个绝缘层203a/207a。

例如，如图3B和图3C所示，区块BLK0的一部分与区块BLK1的对应部分通过位于两者之间的绝缘结构IS分隔开。绝缘结构IS的多个绝缘层203a/207a分别横向放置在区块BLK0中的字线WL0-WL5和区块BLK1中的字线WL0′-WL5′之间并将区块BLK0中的字线WL0-WL5与区块BLK1中的字线WL0′-WL5′分隔开。如图1、图3B及图3C所示，位线BL从区块BLK0连续延伸至区块BLK1。位线BL的一些部分侧向地位于两个相邻绝缘支柱IP之间且与绝缘结构IS的绝缘层203/207在竖直方向d3上交迭。

参照图3D，区块BLK0的另一部分与区块BLK1的另一对应部分通过位于两者之间的绝缘支柱IP分开。绝缘支柱IP穿透存储元件10的多个叠层的层，并从顶部绝缘层208的顶面垂直延伸至底部介电层200中。图3D亦示出了设置在区块BLK0和BLK1中的绝缘柱St2。在一些实施例中，绝缘柱St2穿过相应的区块，从顶部绝缘层208上的停止层220的顶面垂直延伸至底部介电层200中。绝缘柱St2的顶面可高于绝缘支柱IP的顶面。在另一些实施例中，绝缘支柱IP也可延伸到停止层220中，且绝缘支柱IP的顶表面可以与绝缘柱St2的顶表面实质上共面。应注意，绝缘柱St2不是用作分隔不同区块的隔离结构。

参考图1和图3E(图3E为沿图1的线E-E′截取的剖视图)，位线BL0、BL1&2、BL3&4分别通过位线接触窗BLC0、BLC1&2、BLC3&4电性连接至多个金属线ML。位线BL0、BL1&2、BL3&4的末端可被配置成阶梯状。

参照图1和图3F(图3F为沿图1的线F-F′截取的剖视图)，字线WL0、WL1、WL2、WL3、WL4、WL5分别通过字线接触窗WLC0、WLC1、WLC2、WLC3、WLC4、WLC5连接到多个金属线ML。源极线SL0&1、SL2&3、SL4&5分别通过源极线接触窗SLC0&1、SLC2&3、SLC4&5连接到多个金属线ML。字线WL0-WL5的末端和源极线SL0&1、SL2&3、SL4&5的末端设置于区块BLK0的第二区R2中。字线WL0-WL5的末端和源极线SL0&1、SL2&3、SL4&5的末端可被配置成阶梯状，且因此第二区R2被称为阶梯区。应注意，连接到不同接触窗的金属线ML彼此电隔离且单独地操作。

图4A至图4M示出根据本发明一些实施例的形成图1的存储元件的方法的示意性截面图。其中图4A至图4E及图4H至图4M是沿图1的线A-A′截取的存储元件的制造过程中各个阶段的剖视图，而图4F和图4G是沿图1的线I-I′截取的存储元件的制造过程中各个阶段的剖视图。

参照图4A，在衬底(未示出)上形成叠层结构210，并且叠层结构210的形成工艺可以重复多次，以在衬底上形成多个叠层结构210。在一个示例中，将叠层结构210的形成工艺重复3次，以形成3层(例如层Tr1，Tr2，Tr3)叠层结构210，其用于在随后的工艺中形成六个垂直叠层的存储单元。然而，本发明不限于此。可根据需要叠层的存储单元的数量重复进行叠层结构210的形成工艺任意合适的次数，以形成任意合适层数的叠层结构。在一些实施例中，可将叠层结构210的形成工艺重复2至10次或大于10次，即，叠层结构210的层数可为2至10或大于10。多个叠层结构210中的每一层可用于在后续工艺中形成两个竖直叠层的存储单元。

在一些实施例中，每层叠层结构210包括介电层200及嵌置于介电层200中的导电线201、绝缘层202、牺牲层203、绝缘层204、导电层205、绝缘层206、牺牲层207及绝缘层208。每层叠层结构210的形成可包括以下工艺。在衬底上方(未示出)形成介电层200。衬底可包括半导体衬底，例如硅衬底。介电层200可包括氧化物，例如氧化硅，且可通过化学气相沉积(CVD)等适当的沉积工艺形成。在一些实施例中，在介电层200中形成多个导电线201。多个导电线201沿方向d2(图1)延伸，并通过介电层200彼此横向隔开。在本发明的实施例中，导电线201用作位线(即漏极)。举例来说，位于第一层Tr1的叠层结构210中的导电线201用作位线BL0，位于第二层Tr2的叠层结构210中的导电线201用作位线BL1&2，位于第三层Tr3的叠层结构210中的导电线201用作位线BL3&4。

参照图1和图4A，每条导电线201可被形成为包括从主体部P1以及凸出部P2，凸出部P2侧向突出于主体部P1的侧壁。在一些实施例中，导电线201通过以下方式来形成：首先将介电层200图案化，以在介电层200中形成位线沟道。位线沟道具有与位线的形状相对应的形状。之后，通过合适的沉积工艺(例如，CVD)在介电层200上及位线沟道中形成导电材料(例如，掺杂多晶硅)。然后执行平坦化工艺(例如，化学机械研磨(CMP))工艺，以移除导电材料的位于介电层200上方的多余部分，余留在位线沟道内的导电材料形成导电线201。在替代实施例中，导电线201可通过以下方式来形成：首先在介电层或绝缘层上形成导电材料层，然后将导电材料层图案化成多个导电线201，每个导电线201包括主体部P1和突出部P2。导电材料层的图案化可以包括光刻刻蚀工艺。之后，形成介电材料以覆盖导电线201，然后执行平坦化工艺以移除介电材料的位于导电线201顶面上方的多余部分，并且剩余的介电材料形成介电层200。在一些实施例中，导电线201的顶面与相应的介电层200的顶面实质上共面。

第一层Tr1的叠层结构210的介电层200可被称为底部(或最底部)介电层。在一些实施例中，底部介电层200的底面低于导电线201的底面。在第一层Tr1叠层结构210中，底部介电层200可包括第一介电层(未示出)和位于第一介电层上的第二介电层(未示出)，且底部导电线201可设置在第一介电层上并嵌置于第二介电层中。底部导电线201的底面可与第二介电层的底面实质上共面。在第二层Tr2和第三层Tr3的叠层结构210中，导电线201的底面可与介电层200的底面实质上共面。

在形成介电层200和导电线201之后，通过适当的沉积工艺(例如，CVD)在介电层200和导电线201上依次形成绝缘层202、牺牲层203和绝缘层204。绝缘层202和204中的每一者可包括氧化物，例如氧化硅。牺牲层203包含与绝缘层202和204不同的材料。举例来说，牺牲层203包括氮化物，例如氮化硅。

之后，在绝缘层204上形成导电层205。导电层205可嵌置于介电层(未示出)中。导电层205可包括类似于导电线201的材料，例如掺杂多晶硅。导电层205的形成方式可与导电线201的形成方式基本相同，于此不再赘述。在一些实施例中，导电层205用作源极线。举例来说，位于第一层Tr1的叠层结构210中的导电层205用作源极线SL0&1，位于第二层Tr2的叠层结构210中的导电层205用作源极线SL2&3，位于第三层Tr3的叠层结构210中的导电层205用作源极线SL4&5。

接着在导电层205上依次形成绝缘层206、牺牲层207和绝缘层208。绝缘层206/208及牺牲层207的材料和制造方法分别选自与绝缘层202/204及牺牲层203相同的候选材料和制造方法。各个绝缘层的厚度可以相同或不同。

参照图4B，进行图案化工艺，以在叠层结构210中形成孔212。孔212用于形成通道柱，且可被称为存储孔或通道孔。图案化工艺可包括光刻刻蚀工艺。举例来说，在最上层(例如，第三层Tr3)叠层结构210之上形成图案化的掩模层。图案化的掩模层具有用于定义孔212的开口。使用图案化掩模层作为刻蚀掩模进行刻蚀工艺，以移除叠层结构210的一部分，从而形成孔212。所述刻蚀过程可停止于最底部导电线201(即，最底部位线BL0)中。换句话说，孔212从最顶层(例如，第三层Tr3)的叠层结构210的顶面(即，顶部绝缘层208的顶部表面)延伸，完全穿透(例如，第三层Tr3及第二层Tr2)叠层结构210，部分穿透第一层Tr1叠层结构210，并延伸至导电线201(即最底部的位线BL0)中。

在本发明的实施例中，将图案化的掩模的开口设置于导电线201的突出部P2正上方，使得所形成的孔212完全穿过第三层Tr3和第二层Tr2叠层结构210的导电线201(即，位线BL1&2，BL3&4)的突出部P2，且部分穿过第一层Tr1叠层结构210的导电线201的凸出部P2。孔212的底面由位线BL0的表面定义，且可位于位线BL0的底面和最顶表面之间的水平高度处。孔212的宽度被形成为小于导电线201的突出部P2的宽度，使得孔212的穿过导电线201的那一部分形成于导电线201内，并且使得随后形成于孔212内的通道层可被导电线201(即，位线)环绕且电耦合到导电线201。

参照图4C至图4E，执行在孔212中形成通道柱CP的工艺。在一些实施例中，一种用于形成通道柱CP的方法包括以下步骤。首先，如图4C所示，在叠层结构210上及孔212中形成通道层214和绝缘材料215。通道层214共形地覆盖第三层Tr3叠层结构210的顶面以及定义孔212的叠层结构210的侧壁和位线BL0的顶面。通道层214包括掺杂的半导体材料、未掺杂的半导体材料或其组合。举例来说，通道层214可通过以下工艺来形成：首先执行CVD或物理气相沉积(PVD)工艺以形成未掺杂多晶硅层，然后执行退火工艺以完成通道层214的制造。绝缘材料215覆盖通道层214并填充于孔212中。绝缘材料215包括例如通过CVD形成的氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或其组合。

参照图4C和图4D，移除绝缘材料215的一部分，以在孔212内形成绝缘芯215a。移除工艺可包括单阶段刻蚀工艺、两阶段刻蚀工艺、多阶段刻蚀工艺、化学机械研磨工艺或其组合。刻蚀工艺可包括例如非等向性刻蚀、等向性刻蚀或其组合。绝缘芯215a的顶表面被形成为低于最顶层(例如Tr3)叠层结构210的的顶表面。因此，在绝缘芯215a的顶面上形成有凹槽(未示出)。然后，在叠层结构210上和绝缘芯215a上方的凹槽中形成导电层216′。导电层216′包括例如掺杂多晶硅、钨、铂或其组合，且可通过例如CVD或PVD等适当的沉积工艺来形成。

参照图4D及图4E，执行平坦化工艺以移除导电层216′和通道层214的位于叠层结构210的最顶表面上方的多余部分，从而在凹槽内形成导电插塞216，以及在孔212内形成通道层214a。平坦化工艺可包括回刻蚀工艺或化学机械研磨工艺。通道层214a、绝缘芯215a和导电插塞216构成通道柱CP。通道层214a环绕导电插塞216的侧壁以及绝缘芯215a的侧壁和底面。通道层214a接触并电耦合到导电插塞216、导电线201(位线)和导电层205(源极线)。在一些实施例中，导电插塞216用作随后形成的顶部存储单元的漏极D5。

参考图1、图4F和图4G，接着进行绝缘支柱219a和虚设支柱219b的形成工艺。在一些实施例中，通过包括光刻和刻蚀工艺的图案化工艺，在第一区R1和第二区R2内的叠层结构210中形成多个开口218。多个开口218包括沟道、孔或其组合。在一些实施例中，开口218从顶部叠层结构210的顶表面垂直延伸至最底部介电层200中。在叠层结构210上及开口218中形成绝缘材料(未示出)。绝缘材料可包括氧化物，例如通过适当的沉积工艺(例如，CVD)形成的氧化硅。接着，执行平坦化工艺以移除绝缘材料的位于叠层结构210最顶表面上方的多余部分，余留在多个开口218中的绝缘材料形成绝缘支柱219a和虚设支柱219b(图1)。

在本发明的实施例中，绝缘支柱219a(即，绝缘支柱IP)设置于第一区R1内，其主要功能是做为隔离结构的一部分，以用于隔离两个相邻的区块。而虚设支柱219b是用作支撑结构，以在后续工艺中提供结构支撑，从而避免层或结构的塌陷。应理解，绝缘支柱219a亦具有提供结构支撑的功能。在一些实施例中，大部分虚设支柱219b设置在第二区R2内，且一些虚设支柱219b也可设置在第一区R1内。应注意，图1中所示的虚设支柱219b的位置仅用于例示说明，且本发明不限于此。虚设支柱219b可设置在需要结构支撑的任何合适位置。在一些实施例中，当从上视图或平面视图来看，绝缘支柱219a的形状可为条状、正方形、长方形、圆形、椭圆形或任意其他合适的形状。虚设支柱219b的形状可为正方形、长方形、圆形、椭圆形或任意其他合适的形状。

参照图1和图4H，在叠层结构210上形成停止层220。停止层220可包括通过CVD形成的氧化硅、氮化硅、氮氧化硅、碳化硅或其组合。在一些实施例中，停止层220包括与最顶部绝缘层208的材料不同的材料。在所示实施例中，停止层220是在形成绝缘支柱219a和虚设支柱219b之后才形成，且因此会覆盖绝缘支柱219a和虚设支柱219b，但本发明不限于此。在替代实施例中(未示出)，可在形成开口218(图4F)、绝缘支柱和虚设支柱219a/219b(图4G)之前形成停止层220。举例来说，在顶部绝缘层208上形成停止层220之后，形成开口218延伸穿过停止层220和叠层结构210，然后在开口218中形成绝缘支柱219a和虚设支柱219b。在这样的实施例中，绝缘支柱219a和虚设支柱219b可从停止层220的顶表面垂直延伸到叠层结构210的底部介电层200中。

仍参照图1和图4H，在形成绝缘支柱219a和虚设支柱219b之后，在停止层220和叠层结构210中形成多个狭缝孔(slit hole)222a和狭缝沟道(slit trench)222b。狭缝孔222a可从停止层220的顶表面延伸，穿透第三层和第二层的叠层结构210，部分穿透第一层的叠层结构210，并延伸到最底部的介电层200中。在本发明的实施例中，狭缝孔222a形成于第一区R1内并可在方向d2上设置于两个相邻的绝缘支柱IP之间，且狭缝沟道222b形成于第二区R2内。在上视图中，狭缝孔222a的形状可以是圆形、椭圆形、正方形、矩形、或类似形状、或任何其他合适的形状或其组合。狭缝沟道222b的上视图可以是条形，且沿方向d1延伸。狭缝沟道222b可被设置于邻接绝缘支柱IP并暴露出绝缘支柱IP的侧壁。

参照图1和图4I，执行横向刻蚀工艺，以移除被狭缝孔222a暴露的部分牺牲层203/207(图4H)，并形成栅极沟道Gt。刻蚀工艺可包括干式刻蚀、湿式刻蚀或其组合。在牺牲层203/207包括氮化硅的实施例中，可使用磷酸作为刻蚀工艺的刻蚀剂。在一些实施例中，牺牲层203/207的被移除的区域如图1中虚线圈出的区域223所示。换句话说，栅极沟道Gt形成在先前被已移除的牺牲层203/207所占据的区域223处。区域223也可被称为牺牲层203/207的已移除区域223(或移除范围223)。在一些实施例中，牺牲层203/207的移除范围223(即栅极沟道Gt的区域)从狭缝孔222a向外扩展。换言之，每个狭缝孔222a对应于或部分地界定牺牲层203/207的移除范围。可通过控制刻蚀过程的持续时间来进一步控制牺牲层203/207的移除范围，使得同一区块中的相邻狭缝孔222a所对应的牺牲层203/207的移除范围223彼此相交，而不同区块中的狭缝孔222a所对应的牺牲层203/207的移除范围223不会相交，且彼此分离。也就是说，同一区块中的栅极沟道Gt被形成为彼此空间连通。而不同区块中的栅极沟道Gt彼此不空间连通，且可以通过未移除的牺牲层203a/207a及/或绝缘支柱IP彼此分隔开。

在一些实施例中，从平面视图图1来看，牺牲层203/207的移除范围223是圆形的且可与对应的狭缝孔222a同心，但是本发明不限于此。牺牲层203/207的移除范围223可以是任意合适的形状，只要相同区块中的牺牲层203/207的移除范围223彼此相交且不同区块中的牺牲层203/207的移除范围223彼此不相交即可。在形成栅极沟道Gt的过程中，虚设支柱219b和/或绝缘支柱219a在该过程中提供结构支撑，以避免层或结构塌陷。

在一些实施例中，位于所圈出的移除区域223以外的牺牲层203a/207a未被移除，且未移除的牺牲层203a/207a的一些部分位于第一区R1内且位于不同的区块(例如区块BLK0和BLK1)之间。未移除的牺牲层203a/207a的所述一些部分也可称为绝缘层203a/207a。绝缘层203a/207a与绝缘支柱IP接触并与绝缘支柱IP一起构成隔离结构，以隔离第一区R1内的区块BLK0和BLK1。绝缘层203a/207a的组合也可称为绝缘结构IS(图1&图3B)。换句话说，如图1及图3B所示，绝缘结构IS包括彼此垂直间隔开的多个绝缘层203a/207a。在一些实施例中，如图1所示，在区域R1内，未移除的牺牲层(即绝缘层)203a/207a位于区域223以外的区域中，并位于绝缘支柱IP之间。所述区域(或绝缘层的上视图)可为六边形、类似菱形、类似星形或类似形状，但本发明不限于此。

参照图4J，在栅极沟道Gt中以及狭缝孔222a的侧壁(和/或狭缝沟道222b的侧壁)上形成电荷存储结构225′和导电层226。电荷存储结构225′和导电层226可进一步覆盖(未示出)停止层220的顶表面。在一实施例中，电荷存储结构225′可包括隧穿层20，电荷存储层22和阻挡层24。隧穿层20/电荷存储层22/阻挡层24例如是氧化物/氮化物/氧化物(ONO)的复合层或由其他材料形成的复合层。电荷存储结构225′也可为例如氧化物/氮化物/氧化物/氮化物/氧化物(ONONO)的复合层，硅/氧化物/氮化物/氧化物/硅(SONOS)的复合层，氧化铝/氧化物/氮化物/氧化物(Al2O3/O/N/O)的复合层或其他合适的复合层。电荷存储结构225′可通过CVD、热氧化、氮化、刻蚀等工艺形成。导电层226′可包括导电材料，例如掺杂多晶硅、非晶硅、钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)，且可通过CVD或PVD形成。

参照图4K，执行非等向性刻蚀工艺以移除覆盖停止层220的顶表面及位于狭缝孔222a(和/或狭缝沟道222b)中的部分导电层226′和电荷存储结构225′，并余留下位于栅极沟道Gt中的多个导电层226和多个电荷存储结构225。多个导电层226自下而上分别用作不同存储单元的字线WL0-WL5(即栅极G0-G5)。多个电荷存储结构225自下而上分别用作不同存储单元的电荷存储结构CS0-CS5。每个电荷存储结构225覆盖对应的导电层226的顶面和底面，并位于对应的导电层226的侧壁和通道柱CP的外侧壁之间。

参照图1和图4L，形成绝缘材料以填充多个狭缝孔222a和狭缝沟道222b，以在多个狭缝孔222a中形成多个绝缘柱St2，以及在多个狭缝沟道222b中形成多个绝缘墙St1。形成绝缘柱St2和绝缘墙St1的方法可包括以下工艺。在停止层220上以及狭缝孔222a和狭缝沟道222b中形成绝缘材料。绝缘材料可包括例如氧化硅、旋涂玻璃，且可通过CVD或旋涂工艺形成。此后，进行平坦化工艺以移除绝缘材料的位于停止层220顶面上方的多余部分，余留在狭缝孔222a内的绝缘材料形成绝缘柱St2，以及余留在狭缝沟道222b内的绝缘材料形成绝缘墙St1。平坦化工艺可包括回刻蚀工艺或CMP工艺。在平坦化工艺期间，停止层220可用作刻蚀停止层或研磨停止层。在一些实施例中，绝缘柱St2的顶面和绝缘墙St1的顶面可与停止层220的顶面实质上共面。

参照图4M，在停止层220中形成导通孔V1，以电连接到导电插塞216。在导通孔V1上形成导电线M1，导电线M1通过导通孔V1电连接到导电插塞216。导通孔V1和导电线M1可包括合适的导电材料，例如掺杂多晶硅，非晶硅，钨(W)，钴(Co)，铝(Al)，硅化钨(WSix)或硅化钴(CoSix)，且可通过合适的沉积工艺(例如，CVD，PVD)和/或电镀工艺来形成。

在一些实施例中，至此，存储元件10即已形成。在最初形成三层叠层结构210的实施例中，在存储元件10中形成有六个存储单元C0-C5。如图4M所示，栅极G0(即字线WL0的一部分)、源极S0&1(即源极线SL0&1的一部分)、漏极D0(即位线BL0的一部分)、电荷存储结构CS0的一部分和通道柱CP的一部分形成存储单元C0。栅极G1(即字线WL1的一部分)、源极S0&1(即源极线SL0&1的一部分)、漏极D1&2(即位线BL1&2的一部分)、电荷存储结构CS1的一部分和通道柱CP的一部分形成存储单元C1。栅极G2(即字线WL2的一部分)、源极S2&3(即源极线SL2&3的一部分)、漏极D1&2(即位线BL1&2的一部分)、电荷存储结构CS2的一部分和通道柱CP的一部分形成存储单元C2。栅极G3(即字线WL3的一部分)、源极S2&3(即源极线SL2&3的一部分)、漏极D3&4(即位线BL3&4的一部分)、电荷存储结构CS3的一部分和通道柱CP的一部分形成存储单元C3。栅极G4(即字线WL4的一部分)、源极S4&5(即源极线SL4&5的一部分)、漏极D3&4(即位线BL3&4的一部分)、电荷存储结构CS4的一部分和通道柱CP的一部分形成存储单元C4。栅极G5(即字线WL5的一部分)、源极S4&5(即源极线SL4&5的一部分)、漏极D5(即导电插塞216的一部分)、电荷存储结构CS4的一部分和通道柱CP的一部分形成存储单元C5。

在上述实施例中，通道柱CP包括通道层214a、绝缘芯215a和导电插塞216。然而，本发明不限于此。在一些其他实施例中，如图5A和5B所示，通道柱CP也可由实心掺杂半导体柱214B构成。参照图4B和图5A，在一些实施例中，在形成孔212之后，在叠层结构210上以及孔212中形成掺杂半导体层。掺杂半导体层例如是掺杂外延硅。此后，执行平坦化工艺以移除掺杂半导体层的位于叠层结构210顶面上方的多余部分，并余留掺杂半导体柱214B于孔212内。使用实体掺杂半导体柱214B作为通道柱CP的存储元件如图5B所示。参照图5B，在一些实施例中，被字线，位线和源极线环绕的掺杂半导体柱214B一些部分用作对应的存储单元的通道，掺杂半导体柱214B的顶部可用作最顶部存储单元C5的漏极D5。

在上述实施例中，位于最顶部存储单元下方的存储单元的位线被形成为具有侧向突出于其主体部的凸出部，且通道柱设置于与凸出部的位置相对应的位置处，使得凸出部具有较大的尺寸以供通道柱穿过，且通道柱可被凸出部侧向环绕并因此电连接到位线。换言之，位线具有不均匀的宽度。然而本发明并不以此为限。只要位线的宽度大于相应通道柱的宽度，且穿过位线的通道柱可被该位线侧向环绕并电连接到该位线，那么，位线可被形成为具有均一的宽度，且位线的形状及/或尺寸在本发明中并不受限制。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储元件，其中，包括：

字线；

位线及源极线，在竖直方向上设置于所述字线的相对两侧；

通道柱，穿过并连接到所述字线、所述位线以及所述源极线；以及

电荷存储结构，环绕所述字线的顶面及底面并侧向地位于所述通道柱与所述字线之间，

其中所述通道柱完全穿过所述位线，且被所述位线侧向环绕。

2.根据权利要求1所述的存储元件，其中，所述位线包括主体部与凸出部，所述凸出部侧向突出于所述主体部的侧壁。

3.根据权利要求2所述的存储元件，其中，所述通道柱穿过所述位线的所述凸出部，且所述通道柱的宽度小于所述凸出部的宽度。

4.根据权利要求1所述的存储元件，其中，包括沿第一水平方向平行设置的多个位线组，并且每个位线组自下而上包括多个位线，所述多个位线沿第二水平方向延伸并彼此垂直间隔开。

5.根据权利要求1所述的存储元件，其中，还包括：

最底部字线，位于所述字线下方；

最底部位线及最底部源极线，在所述竖直方向上位于所述最底部字线的相对两侧，所述最底部字线、所述最底部位线及所述最底部源极线连接到所述通道柱；

其中所述通道柱穿过所述最底部源极线及所述最底部字线并部分穿过所述最底部位线。

6.根据权利要求5所述的存储元件，其中，所述通道柱的底面低于所述位线的底面且与所述最底部位线接触。

7.根据权利要求1所述的存储元件，其中，包括第一区块和第二区块，所述第一区块和所述第二区块被多个绝缘支柱及多个绝缘结构间隔开，所述多个绝缘支柱及所述多个绝缘结构沿第一方向交替布置。

8.根据权利要求7所述的存储元件，其中，所述位线从所述第一区块连续地延伸至所述第二区块；所述位线的一部分位于所述多个绝缘支柱中的两个相邻绝缘支柱之间；且所述多个绝缘结构中的一者位于所述两个相邻绝缘支柱之间且与所述两个相邻绝缘支柱接触。

9.根据权利要求7所述的存储元件，其中，还包括：

多个绝缘柱，位于所述第一区块及所述第二区块中；

其中所述多个绝缘柱与所述多个绝缘支柱在与所述第一方向垂直的第二方向上交错排列且彼此间隔开。

10.一种存储元件的制造方法，其中，包括：

形成叠层结构，包括：

在介电层中形成位线，其中所述位线沿第一方向延伸；

在所述介电层之上形成第一牺牲层；

在所述第一牺牲层之上形成源极线；以及

在所述源极线之上形成第二牺牲层；

形成通道柱，以穿过所述叠层结构，其中所述通道柱完全穿过所述位线且被所述位线侧向环绕；

形成绝缘支柱，以穿过所述叠层结构；

形成第一狭缝孔，以穿过所述叠层结构；

移除被所述第一狭缝孔暴露的所述第一牺牲层的第一部分以及所述第二牺牲层的第一部分，以形成第一栅极沟道以及第二栅极沟道；

在所述第一栅极沟道中形成第一电荷存储结构以及第一字线，且在所述第二栅极沟道中形成第二电荷存储结构以及第二字线；以及

在所述狭缝孔中形成绝缘材料，以形成绝缘柱。

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