KR20170083187A - 반도체 메모리 소자 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 151
- 239000000758 substrate Substances 0.000 claims abstract description 218
- 230000002093 peripheral effect Effects 0.000 claims abstract description 106
- 238000002955 isolation Methods 0.000 claims abstract description 57
- 238000000926 separation method Methods 0.000 claims description 75
- 238000000034 method Methods 0.000 claims description 37
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 description 172
- 239000011229 interlayer Substances 0.000 description 71
- 101100478969 Oryza sativa subsp. japonica SUS2 gene Proteins 0.000 description 49
- 101100004663 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRR2 gene Proteins 0.000 description 49
- 101100504519 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GLE1 gene Proteins 0.000 description 49
- 101100150875 Oryza sativa subsp. japonica SUS1 gene Proteins 0.000 description 34
- 238000003860 storage Methods 0.000 description 24
- 238000005530 etching Methods 0.000 description 23
- 239000008186 active pharmaceutical agent Substances 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 239000000463 material Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 9
- 239000012560 cell impurity Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000000903 blocking effect Effects 0.000 description 8
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 239000000470 constituent Substances 0.000 description 7
- 238000005520 cutting process Methods 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000003491 array Methods 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 239000005388 borosilicate glass Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 229910052723 transition metal Inorganic materials 0.000 description 5
- 150000003624 transition metals Chemical class 0.000 description 5
- 102100024538 Cdc42 effector protein 1 Human genes 0.000 description 4
- 102100024492 Cdc42 effector protein 2 Human genes 0.000 description 4
- 101000762448 Homo sapiens Cdc42 effector protein 1 Proteins 0.000 description 4
- 101000762417 Homo sapiens Cdc42 effector protein 2 Proteins 0.000 description 4
- 101000941711 Homo sapiens Centriolin Proteins 0.000 description 4
- 101000745836 Homo sapiens Centrosome-associated protein CEP250 Proteins 0.000 description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 3
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000002717 carbon nanostructure Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 206010011469 Crying Diseases 0.000 description 1
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 101150064834 ssl1 gene Proteins 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H01L27/11551—
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- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L27/11556—
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- H01L27/1157—
-
- H01L27/11578—
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- H01L27/11582—
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
본 발명의 일 실시예에 따른 반도체 메모리 소자는 제 1 셀 어레이 영역 및 상기 제 1 셀 어레이 영역 둘레의 주변영역을 포함하는 기판, 상기 주변영역은 상기 제 1 셀 어레이 영역을 사이에 두고 제 1 방향으로 서로 마주보는 제 1 및 제 2 주변 영역들을 포함하고, 상기 기판의 상기 제 1 셀 어레이 영역 상에서, 상기 제 1 방향에 교차하는 제 2 방향으로 서로 이격 배치되고, 상기 제 1 방향으로 연장하는 적층 구조체들, 상기 기판 상에 배치되며, 상기 적층 구조체들을 덮는 절연막 및 상기 기판의 상기 제 1 및 제 2 주변 영역들 중 적어도 어느 하나 상에서 상기 제 2 방향으로 연장하며, 상기 기판의 상부면에 대해 수직 방향으로 상기 절연막을 관통하는 적어도 하나 이상의 분리 구조체를 포함할 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하기는 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 그러나, 3차원 반도체 메모리 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 제 1 셀 어레이 영역 및 상기 제 1 셀 어레이 영역 둘레의 주변영역을 포함하는 기판, 상기 주변영역은 상기 제 1 셀 어레이 영역을 사이에 두고 제 1 방향으로 서로 마주보는 제 1 및 제 2 주변 영역들을 포함하고, 상기 기판의 상기 제 1 셀 어레이 영역 상에서, 상기 제 1 방향에 교차하는 제 2 방향으로 서로 이격 배치되고, 상기 제 1 방향으로 연장하는 적층 구조체들, 상기 기판 상에 배치되며, 상기 적층 구조체들을 덮는 절연막 및
상기 기판의 상기 제 1 및 제 2 주변 영역들 중 적어도 어느 하나 상에서 상기 제 2 방향으로 연장하며, 상기 기판의 상부면에 대해 수직 방향으로 상기 절연막을 관통하는 적어도 하나 이상의 분리 구조체를 포함할 수 있다.
평면적 관점에서, 상기 기판은 상기 제 2 방향으로 서로 대향하는 제 1 면 및 제 2 면을 포함하고, 평면적 관점에서, 상기 분리 구조체는 상기 제 2 방향으로 서로 대향하는 제 1 면 및 제 2 면을 포함하되, 상기 분리 구조체의 상기 제 1 면은 상기 기판의 상기 제 1 면과 인접하고, 상기 분리 구조체의 상기 제 2 면은 상기 기판의 상기 제 2 면과 인접하고, 상기 분리 구조체의 상기 제 1 면은 상기 기판의 상기 제 1 면과 공면을 가지고, 상기 분리 구조체의 상기 제 2 면은 상기 기판의 상기 제 2 면과 공면을 가질 수 있다.
평면적 관점에서, 상기 기판은 상기 제 2 방향으로 서로 대향하는 제 1 면 및 제 2 면을 포함하고, 상기 분리 구조체는 상기 제 2 방향으로 서로 대향하는 제 1 면 및 제 2 면을 포함하되, 상기 분리 구조체의 상기 제 1 면은 상기 기판의 상기 제 1 면과 인접하고, 상기 분리 구조체의 상기 제 2 면은 상기 기판의 상기 제 2 면과 인접하고,
상기 분리 구조체의 상기 제 1 면은 상기 기판의 상기 제 1 면과 이격되고, 상기 분리 구조체의 상기 제 2 면은 상기 기판의 상기 제 2 면과 이격될 수 있다.
상기 기판은 상기 제 1 주변 영역을 사이에 두고, 상기 제 1 방향으로 상기 제 1 셀 어레이 영역을 마주보며 배치되는 제 2 셀 어레이 영역을 더 포함하되, 상기 반도체 메모리 소자는 상기 제 2 셀 어레이 영역 상에서 상기 제 2 방향으로 서로 이격 배치되고, 상기 제 1 방향으로 연장하는 제 2 적층 구조체들을 더 포함할 수 있다.
상기 제 1 주변 영역 및 상기 제 2 주변 영역 각각 상에 상기 분리 구조체가 배치되되, 상기 제 1 주변 영역 상에 배치되는 상기 분리 구조체의 개수는 상기 제 2 주변 영역 상에 배치되는 상기 분리 구조체의 개수보다 많을 수 있다.
상기 제 1 주변 영역 상에 상기 분리 구조체가 배치되고, 상기 제 2 주변 영역 상에 상기 분리 구조체가 배치되지 않을 수 있다.
상기 분리 구조체는 상기 절연막의 상부면으로부터 리세스되어, 상기 기판의 일부를 노출하는 트렌치의 상부에 배치되는 캐핑 패턴 및 상기 트렌치 내에서, 상기 캐핑 패턴과 상기 기판 사이에 배치되는 에어 갭을 포함할 수 있다.
상기 트렌치의 바닥면은 상기 기판의 상기 상부면보다 낮은 레벨에 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역, 주변 회로 영역 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에 배치된 패드 영역을 포함하는 기판, 제 1 방향으로 연장하여 상기 기판의 상기 셀 어레이 영역 및 상기 패드 영역 상에 배치되고, 상기 제 1 방향에 교차하는 제 2 방향으로 이격 배치된 복수 개의 적층 구조체들, 상기 기판의 상기 패드 영역 및 상기 주변 회로 영역 상에 배치되며, 상기 적층 구조체들을 덮는 절연막 및 상기 주변 회로 영역 상에 배치된 상기 절연막을 상기 기판의 상부면에 대해 수직으로 관통하며, 상기 제 2 방향으로 연장하는 분리 구조체를 포함할 수 있다.
상기 분리 구조체는 상기 절연막의 상부면으로부터 리세스되어, 상기 기판의 일부를 노출하는 트렌치의 상부에 배치되는 캐핑 패턴 및 상기 트렌치 내에서, 상기 캐핑 패턴과 상기 기판 사이에 배치되는 에어 갭을 포함할 수 있다.
상기 캐핑 패턴의 상부면은 상기 절연막의 상기 상부면과 공면을 이루고, 상기 캐핑 패턴의 하부면은 평평할 수 있다.
본 발명의 일 실시예에 따르면, 제 1 방향으로 마주보며, 게이트 전극들이 포함된 적층 구조체들 사이의 영역 상에 배치된 층간 절연 패턴 내에, 제 1 방향에 교차하는 제 2 방향으로 연장하는 분리 구조체들이 배치될 수 있다. 이에 따라, 분리 구조체들에 의해 제 1 방향으로 인접하는 게이트 전극들의 인장 응력들이 서로 연결되는 것을 차단할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 평면도이다.
도 3a는 도 2의 A 부분을 확대한 확대도이다.
도 3b는 도 3a의 B부분을 확대한 확대도이다.
도 4는 도 3a에 도시된 반도체 웨이퍼를 절단하여 형성된 하나의 단위 반도체 칩을 나타낸 평면도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 4의 C 부분을 확대한 확대도이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 8은 도 7의 E 부분을 확대한 확대도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 도 2의 A 부분을 확대한 확대도이다.
도 14는 도 13에 도시된 반도체 웨이퍼를 절단하여 형성된 하나의 단위 반도체 칩을 나타낸 평면도이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 도 2의 A 부분을 확대한 확대도이다.
도 16은 도 15에 도시된 반도체 웨이퍼를 절단하여 형성된 하나의 단위 웨이퍼 칩을 나타낸 평면도이다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 도 2의 A 부분을 확대한 확대도이다.
도 18은 도 17에 도시된 반도체 웨이퍼를 절단하여 형성된 하나의 단위 웨이퍼 칩을 나타낸 평면도이다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 단면도이다.
도 20a 내지 도 25a는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 20b 내지 도 25b는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 2는 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 평면도이다.
도 3a는 도 2의 A 부분을 확대한 확대도이다.
도 3b는 도 3a의 B부분을 확대한 확대도이다.
도 4는 도 3a에 도시된 반도체 웨이퍼를 절단하여 형성된 하나의 단위 반도체 칩을 나타낸 평면도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 4의 C 부분을 확대한 확대도이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 8은 도 7의 E 부분을 확대한 확대도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 도 2의 A 부분을 확대한 확대도이다.
도 14는 도 13에 도시된 반도체 웨이퍼를 절단하여 형성된 하나의 단위 반도체 칩을 나타낸 평면도이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 도 2의 A 부분을 확대한 확대도이다.
도 16은 도 15에 도시된 반도체 웨이퍼를 절단하여 형성된 하나의 단위 웨이퍼 칩을 나타낸 평면도이다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 도 2의 A 부분을 확대한 확대도이다.
도 18은 도 17에 도시된 반도체 웨이퍼를 절단하여 형성된 하나의 단위 웨이퍼 칩을 나타낸 평면도이다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 단면도이다.
도 20a 내지 도 25a는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 20b 내지 도 25b는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 실시예들에 따른 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 반도체 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)은 반도체 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치될 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 채널 구조체는, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2는 반도체 웨이퍼를 나타낸 평면도이며, 도 3은 도 2의 A 부분을 확대한 확대도이다.
도 2, 도 3a 및 도 3b를 참조하면, 반도체 웨이퍼(1000)는 복수 개의 단위 반도체 칩들(USC)을 포함할 수 있다. 단위 반도체 칩들(USC)은 제 1 방향(X) 및 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 서로 이격 배치될 수 있다.
일 예에서, 하나의 단위 반도체 칩(USC)은 제 1 방향(Y)으로 마주보는 한 쌍의 셀 어레이들(SRS)을 포함할 수 있다. 셀 어레이들(SRS)은 복수 개의 메모리 셀 게이트들이 배치된 영역에 해당될 수 있다. 일 예에서, 반도체 웨이퍼(1000)는 하나의 단위 반도체 칩(USC) 내에 배치된 셀 어레이들(SRS) 사이에 위치하는 제 1 영역(P1) 및 서로 다른 두 개의 단위 반도체 칩들(USC) 각각 내에 배치되며, 제 1 방향(X)으로 인접하는 셀 어레이들(SRS) 사이에 위치하는 제 2 영역(P2)을 포함할 수 있다.
제 1 분리 구조체들(RSS1)이 반도체 웨이퍼(1000)의 제 1 영역(P1)에 배치될 수 있고, 제 2 분리 구조체들(RSS2)이 반도체 웨이퍼(1000)의 제 2 영역(P2)에 배치될 수 있다. 제 1 분리 구조체들(RSS1)은 서로 이격되어 제 1 방향(X)으로 배열될 수 있고, 제 2 분리 구조체들(RSS2)은 서로 이격되어 제 1 방향(X)으로 배열될 수 있다. 제 1 및 제 2 분리 구조체들(RSS1, RSS2)은 제 2 방향(Y)으로 연장될 수 있다. 일 예에서, 반도체 웨이퍼(1000) 내에 배치된 제 1 분리 구조체들(RSS1)의 개수와 제 2 분리 구조체들(RSS2)의 개수는 동일할 수 있다.
도 3a 및 도 3b에 도시된 것과 같이, 반도체 웨이퍼(1000)는 스크라이빙 영역들(SR1, SR2)을 포함할 수 있다. 스크라이빙 영역들(SR1, SR2)은 제 1 방향(X)으로 마주보는 단위 반도체 칩들(USC) 사이에 위치하는 제 1 스크라이빙 영역(SR1) 및 제 2 방향(Y)으로 마주보는 단위 반도체 칩들(USC) 사이에 배치되고, 제 1 스크라이빙 영역(SR1)과 연결되는 제 2 스크라이빙 영역(SR2)을 포함할 수 있다. 제 1 스크라이빙 영역(SR1)은 반도체 웨이퍼(1000)의 제 2 부분(P2)의 일부분에 해당될 수 있다.
일 예에서, 제 1 분리 구조체들(RSS1)은 기판(10)의 제 1 영역(P1) 및 제 2 스크라이빙 영역(SR2)을 가로지를 수 있다. 그리고, 제 2 분리 구조체들(RSS2)은 기판(10)의 제 2 영역(P2) 및 제 2 스크라이빙 영역(SR2)을 가로지를 수 있다.
하나의 단위 반도체 칩에 대한 구체적인 설명은 도 4를 참조하여 설명하도록 한다.
도 4는 반도체 메모리 소자를 포함하는 하나의 단위 반도체 칩을 나타낸 평면도이다.
도 4를 참조하면, 기판(10)는 제 1 면(10a), 제 2 면(10b), 제 3 면(10c) 및 제 4 면(10d)을 포함할 수 있다. 평면적 관점에서, 기판(10)의 제 1 면(10a) 및 제 2 면(10b)은 제 1 방향(X)으로 서로 대향할 수 있고, 제 3 면(10c) 및 제 4 면(10d) 제 2 방향(Y)으로 서로 대향할 수 있다.
기판(10)은 한 쌍의 제 1 및 제 2 메모리 소자 영역들(SRS1, SRS2), 제 1 주변회로 영역(PR1), 제 2 주변회로 영역들(PR2), 제 3 주변회로 영역(PR3) 및 에지 영역들(ER)을 포함할 수 있다. 제 1 및 제 2 메모리 소자 영역들(SRS1, SRS2)은 제 1 방향(X)으로 서로 마주보며 배치될 수 있고, 제 1 주변회로 영역(PR1)은 제 1 및 제 2 메모리 소자 영역들(SRS1, SRS2) 사이에 배치될 수 있다. 제 1 주변회로 영역(PR1)은 도 3a에 도시된 반도체 웨이퍼(1000)의 제 1 부분(P1)에 해당될 수 있다.
제 2 주변회로 영역들(PR2) 각각은 평면적 관점에서, 제 1 및 제 2 메모리 소자 영역들(SRS1, SRS2) 각각과 기판(10)의 제 2 면(10b) 사이에 배치될 수 있다. 제 3 주변회로 영역(PR3)은 제 2 주변회로 영역들(PR2) 사이 및 제 1 주변회로 영역(PR1)과 기판(10)의 제 2 면(10b) 사이에 배치될 수 있다. 에지 영역들(ER) 중 하나는 제 1 메모리 소자 영역(SRS1)과 기판(10)의 제 4 면(10d) 사이 및 제 1 메모리 소자 영역(SRS1)과 제 2 방향(Y)으로 인접하는 제 2 주변회로 영역(PR2)과 기판(10)의 제 3 면(10c) 사이에 배치될 수 있다. 에지 영역들(ER) 중 다른 하나는 제 2 메모리 소자 영역(SRS2)과 기판(10)의 제 4 면(10d) 사이 및 제 2 메모리 소자 영역(SRS2)과 제 2 방향(Y)으로 인접하는 제 2 주변회로 영역(PR2)와 기판(10)의 제 4 면(10d) 사이에 배치될 수 있다.
기판(10)의 제 1 및 제 2 메모리 소자 영역들(SRS1, SRS2) 상에 셀 어레이를 구성하는 복수 개의 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제 1 방향(X)으로 장축을 가지며, 제 2 방향(Y)으로 서로 이격 배치될 수 있다. 제 1 메모리 소자 영역(SRS1) 상에 배치된 적층 구조체들(ST) 각각 및 제 2 메모리 소자 영역(SRS2) 상에 배치된 적층 구조체들(ST) 각각은 제 1 방향(X)으로 서로 마주보며 배치될 수 있다. 제 1 메모리 소자 영역(SRS1) 상에 배치된 적층 구조체들(ST)에 포함된 메모리 소자들 및 제 2 메모리 소자 영역(SRS2) 상에 배치된 적층 구조체들(ST)에 포함된 메모리 소자들은 서로 독립적으로 구동할 수 있다.
기판(10)의 제 1 주변회로 영역(PR1) 상에 주변 회로 트랜지스터들(미도시)이 배치될 수 있다. 일 예에 따르면, 기판(10)의 제 1 주변회로 영역(PR1)은 반도체 메모리 소자의 로우 디코더(Row-Decoder) 영역일 수 있다. 로우 디코더 영역에 배치된 트랜지스터들은 제 1 메모리 소자 영역(SRS1) 및 제 2 메모리 소자 영역(SRS2) 각각에 배치되는 도 1에 도시된 반도체 메모리 소자의 셀 어레이에 포함된 접지 선택 라인(GSL), 워드 라인들(WL0, WL1, WL2) 및 스트링 선택 라인(SSL0, SSL1, SSL2)에 신호를 가할 수 있다.
기판(10)의 제 2 주변회로 영역들(PR2) 상에 주변 회로 트랜지스터들(미도시)이 배치될 수 있다. 일 예에 따르면, 기판(10)의 제 2 주변회로 영역들(PR2)은 반도체 메모리 소자의 페이지 버퍼(Page Buffer) 영역들일 수 있다. 페이지 버퍼 영역들에 배치된 트랜지스터들은 제 1 메모리 소자 영역(SRS1) 및 제 2 메모리 소자 영역(SRS2) 각각에 배치되는 도 1에 도시된 반도체 메모리 소자의 셀 어레이에 포함된 비트 라인들(BL1, BL2, BL3)에 신호를 가할 수 있다.
기판(10)의 제 3 주변회로 영역(PR3) 상에 주변 회로 트랜지스터들(미도시)이 배치될 수 있다. 일 예에 따르면, 기판(10)의 제 3 주변회로 영역(PR3)은 반도체 메모리 소자의 컨트롤 로직(Control Logic) 영역일 수 있다. 컨트롤 로직 영역에 배치된 트랜지스터들은 로우 디코더(Row-Decoder) 에 배치된 주변 회로 트랜지스터들을 구동할 수 있다.
기판(10)의 제 1 주변회로 영역(PR1)에 제 1 분리 구조체들(RSS1)이 배치될 수 있고, 기판(10)의 에지 영역들(ER) 각각에 제 2 분리 구조체들(RSS2)이 배치될 수 있다. 제 1 및 제 2 분리 구조체들(RSS1, RSS2)은 적층 구조체들(ST)의 연장 방향에 교차하는 방향으로 연장될 수 있다. 예를 들어, 제 1 및 제 2 분리 구조체들(RSS1, RSS2)은 제 2 방향(Y)으로 연장될 수 있다. 제 1 분리 구조체들(RSS1)은 제 1 및 제 3 주변회로 영역(PR1, PR3) 상을 가로지를 수 있고, 제 2 분리 구조체들(RSS2)은 에지 영역들(ER) 상을 가로지를 수 있다.
제 1 분리 구조체들(RSS1)는 제 2 방향(Y)으로 서로 대향하는 제 1 면들(SW1) 및 제 2 면들(SW2)을 포함할 수 있고, 제 2 분리 구조체들(RSS2)은 제 2 방향(Y)으로 서로 대향하는 제 1 면들(SW1a) 및 제 2 면들(SW2a)을 포함할 수 있다. 제 1 분리 구조체들(RSS1)의 제 1 면들(SW1) 및 제 2 분리 구조체들(RSS2)의 제 1 면들(SW1a)은 기판(10)의 제 1 면(10a)에 인접할 수 있고, 제 1 분리 구조체들(RSS1)의 제 2 면들(SW2) 및 제 2 분리 구조체들(RSS2)의 제 2 면들(SW2a)은 기판(10)의 제 2 면(10b)에 인접할 수 있다. 일 예로, 제 1 분리 구조체들(RSS1)의 제 1 면들(SW1), 제 2 분리 구조체들(RSS2)의 제 1 면들(SW1a) 및 기판(10)의 제 1 면(10a)은 서로 공면을 가질 수 있다. 그리고, 제 1 분리 구조체들(RSS1)의 제 2 면들(SW2), 제 2 분리 구조체들(RSS2)의 제 2 면들(SW2a) 및 기판(10)의 제 2 면(10b)은 서로 공면을 가질 수 있다.
일 예에 따르면, 제 1 분리 구조체들(RSS1)은 제 1 및 제 3 주변회로 영역들(PR1, PR3)에 배치된 트랜지스터들에 영향을 주지 않게 배치되도록 한다. 예를 들어, 제 1 주변회로 영역(PR1)의 중심부분(CEP1) 및 제 3 주변회로 영역(PR3)의 중심부분(CEP2)에 트랜지스터들이 배치될 경우, 제 1 주변회로 영역(PR1)의 중심부분(CEP1) 및 제 3 주변회로 영역(PR3)의 중심부분(CEP2)에는 제 1 분리 구조체들(RSS1)이 배치되지 않을 수 있다. 즉, 도면에 도시된 제 1 주변회로 영역(PR1)의 중심부분(CEP1) 및 제 3 주변회로 영역(PR3)의 중심부분(CEP2)을 가로지르는 두 개의 제 1 분리 구조체들(RSS1)은 실질적으로 제 1 주변회로 영역(PR1)의 중심부분(CEP1) 및 제 3 주변회로 영역(PR3)의 중심부분(CEP2) 내에 배치되지 않게 된다.
에지 영역들(ER) 각각은 도 3b에 도시된 제 1 스크라이빙 영역(SR1)을 제외한 반도체 웨이퍼(1000)의 제 2 영역(P2)의 일부 및 제 2 스크라이빙 영역(SR2)의 일부에 해당될 수 있다. 제 1 분리 구조체들(RSS1)의 개수는 제 2 분리 구조체들(RSS2)의 개수보다 많을 수 있다.
반도체 메모리 소자의 셀 어레이의 구조 및 분리 구조체에 관한 보다 상세한 내용은 다음에 도시되는 도면들을 참조하여 설명하도록 한다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 4의 C 부분을 확대한 확대도이다. 도 6은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 7은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 8은 도 7의 E 부분을 확대한 확대도이다.
도 5, 도 6 및 도 7을 참조하면, 기판(10)의 제 1 및 제 2 메모리 소자 영역들(SRS1, SRS2) 각각은 셀 어레이 영역(100a) 및 콘택 영역(100b)을 포함할 수 있다. 콘택 영역(100b)은 셀 어레이 영역(100a)의 둘레에 배치될 수 있다. 콘택 영역(100b)의 일부는 셀 어레이 영역(100a)과 제 1 주변 회로 영역(PR1) 사이에 배치될 수 있다. 기판(10)은 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
기판(10)의 제 1 및 제 2 메모리 소자 영역들(SRS1, SRS2) 각각 상에 복수 개의 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체(ST)는 기판(10)의 셀 어레이 영역(100a) 및 패드 영역(100b) 상에 배치될 수 있다. 제 2 방향(Y)으로 인접하는 적층 구조체들(ST) 사이에 배치된 기판(10) 내에 셀 불순물 영역(CSR)이 배치될 수 있다. 셀 불순물 영역(CSR)은 제 1 방향(X)으로 연장될 수 있다. 셀 불순물 영역(CSR)은 도 1에 도시된 공통 소오스 라인(CSL)에 해당될 수 있다. 이 경우, 셀 불순물 영역(CSR)은 기판(10)과 다른 도전형을 가질 수 있다.
적층 구조체들(ST) 각각은 기판(10)의 상부면에 대해 수직 방향으로 적층된 절연 패턴들(104a) 및 절연 패턴들(104a) 사이에 개재된 게이트 전극들(GE)을 포함할 수 있다. 예를 들어, 절연 패턴들(104a) 및 게이트 전극들(GE)은 기판(10) 상에 교대로 그리고 반복적으로 적층될 수 있다. 절연 패턴들(104a)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 기판(10)과 적층 구조체들(ST) 사이에 버퍼 절연 패턴(20a)이 더 배치될 수 있다. 버퍼 절연 패턴(20a)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
게이트 전극들(GE)은 접지 선택 게이트 전극, 스트링 선택 게이트 전극 및 셀 게이트 전극들을 포함할 수 있다. 게이트 전극들(GE) 중 최하부 게이트 전극은 접지 선택 게이트 전극으로써, 도 1에 도시된 접지 선택 라인(GSL)에 해당될 수 있다. 게이트 전극들(GE) 중 최상부 게이트 전극은 스트링 선택 게이트 전극으로써, 도 1에 도시된 스트링 선택 라인(SSL0~SSL2)에 해당될 수 있다. 최상부 게이트 전극 및 최하부 게이트 전극 사이의 게이트 전극들은 셀 게이트 전극들로써, 도 1에 도시된 워드 라인들(WL0~WL3)에 해당될 수 있다.
게이트 전극들(GE)은 제 1 방향(X)으로 연장하여 게이트 전극들(GE)의 일부분이 기판(10)의 콘택 영역(100b) 상에 배치될 수 있다. 게이트 전극들(GE)의 단부들은 기판(10)의 콘택 영역(100b) 상에 노출될 수 있다. 제 1 방향(X)으로의 게이트 전극들(GE)의 길이들은 서로 다를 수 있다. 예를 들어, 제 1 방향(X)으로의 게이트 전극들(GE) 각각의 길이는 기판(10)과 멀어질수록 짧아질 수 있다.
게이트 전극들(GE)의 길이에 따라 제 1 방향(X)으로의 절연 패턴들(104a)의 길이가 달라질 수 있다. 예를 들어, 제 1 방향(X)으로의 절연 패턴들(104a) 각각의 길이는 이것의 바로 아래에 배치된 게이트 전극(GE)의 제 1 방향(X)으로의 길이와 동일할 수 있다. 이에 따라, 절연 패턴들(104a)은 이것의 바로 아래에 배치된 게이트 전극들(GE)의 단부들을 덮을 수 있다. 그러므로, 기판(10)의 콘택 영역(100b) 상에 배치된 적층 구조체(ST)는 계단식 형태를 가질 수 있다.
게이트 전극들(GE)은 도핑된 실리콘, 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(예를 들어, 티타늄, 탄탈늄 등) 중 적어도 어느 하나를 포함할 수 있다.
복수 개의 수직 채널부들(VC)이 기판(10)의 상부면에 대해 수직 방향으로 적층 구조체들(ST) 각각을 관통할 수 있다. 평면적 관점에서, 복수 개의 수직 채널부들(VC)은 제 1 방향(X)으로 일렬 또는 지그재그 형태(미도시)로 배열될 수 있다. 수직 채널부(VC)는 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부(VC)는 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
각 수직 채널부들(VC)과 적층 구조체(ST) 사이에 전하 저장 구조체(DS)가 배치될 수 있다. 구체적으로, 전하 저장 구조체(DS)는 게이트 전극들(GE)과 수직 채널부(VC) 사이에 배치되며, 수직 채널부(VC)의 측벽을 따라 수직 방향으로 연장될 수 있다. 전하 저장 구조체(DS)는 수직 채널부(VC)의 외 측벽을 감싸는 형상을 가질 수 있다.
도 8에 도시된 것과 같이, 전하 저장 구조체(DS)는 블로킹 절연막(BLL), 전하 저장막(CTL) 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 수직 채널부(VC)와 게이트 전극들(GE) 사이에 배치될 수 있고, 터널 절연막(TL)은 블로킹 절연막(BLL)과 수직 채널부(VC) 사이에 배치될 수 있다. 전하 저장막(CTL)은 블로킹 절연막(BLL)과 터널 절연막(TL) 사이에 배치될 수 있다. 블로킹 절연막(BLL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있고, 전하 저장막(CTL)은 실리콘 질화막을 포함할 수 있고, 터널 절연막(TL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
수직 채널부(VC)에 의해 둘러싸인 내부 공간 내에 갭필막(127)이 배치될 수 있다. 갭필막(127)은 절연물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
수직 채널부(VC), 전하 저장 구조체(DS) 및 갭필막(127)의 상부부분들에 패드(D)가 배치될 수 있다. 패드(D)는 수직 채널부(VC)와 전기적으로 연결될 수 있다. 패드(D)는 도전물질 또는 수직 채널부(VC)와 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
전하 저장 구조체(DS)와 게이트 전극들(GE) 사이에 수평 절연막(140)이 배치될 수 있다. 수평 절연막(140)은 게이트 전극들(GE) 각각의 상부면 및 하부면 상으로 연장될 수 있다. 수평 절연막(140)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
도 7을 참조하면, 수직 채널부들(VC)각각과 기판(10) 사이에 반도체 기둥(SP)이 배치될 수 있다. 반도체 기둥(SP)은 기판(10)의 상부면 상에 배치되며, 최하부 게이트 전극을 관통할 수 있다. 수직 채널부(VC)는 반도체 기둥(SP)과 접촉하여 전기적으로 연결될 수 있다. 반도체 기둥(SP)은 기판(10)과 동일한 도전형의 반도체 또는 진성 반도체일 수 있다. 예를 들어, 반도체 기둥(SP)은 단결정의 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
기판(10)의 콘택 영역(100b) 및 제 1 주변회로 영역(PR1) 상에 층간 절연 패턴(130)이 배치될 수 있다. 기판(10)의 콘택 영역(100b) 상에 배치된 층간 절연 패턴(130)은 계단식 형태의 적층 구조체들(ST)을 덮을 수 있고, 기판(10)의 제 1 주변회로 영역(PR1) 상에 배치된 층간 절연 패턴(130)은 버퍼 절연 패턴(20a)의 상부면을 덮을 수 있다. 층간 절연 패턴(130)의 상부면은 최상부 절연 패턴(104a)의 상부면과 동일한 레벨에 위치할 수 있다.
층간 절연 패턴(130)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간 절연 패턴(130)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있다.
기판(10)의 제 1 주변회로 영역(PR1) 상에 제 1 분리 구조체들(RSS1)이 배치될 수 있다. 평면적 관점에서, 제 1 분리 구조체들(RSS1)은 제 1 방향(X)으로 마주보는 적층 구조체들(ST) 사이에 배치되고, 제 2 방향(Y)으로 연장될 수 있다. 제 1 분리 구조체들(RSS1)은 기판(10)의 상부면에 대해 수직 방향으로 층간 절연 패턴(130)을 관통할 수 있다. 제 1 분리 구조체들(RSS1) 각각은 캐핑 패턴(134) 및 에어 갭(AR)으로 구성될 수 있다. 캐핑 패턴(134)은 층간 절연 패턴(130)의 상부면으로부터 리세스되어 기판(10)을 노출시키는 트렌치(132)의 상부에 배치될 수 있다. 에어 갭(AR)은 트렌치(132) 내에서, 캐핑 패턴(134)과 기판(10) 사이에 배치될 수 있다. 에어 갭(AR)은 기판(10), 캐핑 패턴(134) 및 트렌치(132)의 측벽들로부터 노출된 층간 절연 패턴(130)에 의해 정의될 수 있다.
기판(10)의 상부면은 트렌치(132)에 의해 리세스될 수 있다. 이에 따라, 트렌치(132)의 바닥면은 기판(10)의 상부면 보다 낮은 레벨에 위치할 수 있다. 이와 달리, 도 9에 도시된 것과 같이, 기판(10)의 상부면은 트렌치(132)에 의해 리세스되지 않아, 트렌치(132)의 바닥면은 기판(10)의 상부면과 동일한 레벨에 위치할 수 있다.
평면적 관점에서, 캐핑 패턴(134)은 제 2 방향(Y)으로 연장되어 라인 형태 또는 직사각형 형태를 가질 수 있다. 캐핑 패턴(134)의 상부면은 층간 절연 패턴(130)의 상부면과 공면을 이룰 수 있다. 캐핑 패턴(134)의 하부면은 기판(10) 쪽으로 볼록할 수 있다. 캐핑 패턴(134)은 스텝 커버리지(step-coverage)가 좋지 않은 절연 물질을 포함할 수 있다. 캐핑 패턴(134)은 예를 들어, TEOS(tetraethly orthosilicate) 또는 고밀도플라즈마(HDP) 산화막을 포함할 수 있다. 일 예로, 캐핑 패턴(134)은 층간 절연 패턴(130)과 동일한 물질을 포함할 수 있다.
캐핑 패턴(134)은 공정 방법에 따라 다양한 형태를 가질 수 있다.
일 예로, 도 10에 도시된 것과 같이, 캐핑 패턴(134)은 절연 패턴(134_a)과 추가 에어갭(AAR)을 포함할 수 있다. 절연 패턴(134_a)은 트렌치(132)의 상부에 배치될 수 있다. 추가 에어갭(AAR)은 절연 패턴(134_a)내에 배치될 수 있으며, 절연 패턴(134_a)으로 둘러싸일 수 있다.
일 예로, 도 11에 도시된 것과 같이, 캐핑 패턴(134)의 하부면은 평평할 수 있다.
도면에 도시하지 않았지만, 제 1 분리 구조체들(RSS1)은 도 6, 도 9 도 10 및 도 11에 도시된 제 1 분리 구조체들(RSS1)의 조합으로 구성될 수 있다. 또한, 도면에 도시하지 않았지만, 제 2 분리 구조체들(RSS2)은 제 1 분리 구조체들(RSS1)과 동일한 형태를 가질 수 있다.
적층 구조체들(ST) 각각에 포함된 게이트 전극들(GE)은 제 1 방향(X)으로 작용하는 인장 응력들과 제 2 방향(Y)으로 작용하는 압축 응력들을 가지고 있다. 이때, 제 2 방향(Y)으로 인접하는 게이트 전극들(GE) 사이에는 이후에 설명될 콘택 구조체(CS)가 배치되어, 게이트 전극들(GE)의 압축 응력들이 서로 연결되지 않게 된다. 즉, 콘택 구조체(CS)는 제 2 방향(Y)으로 인접하는 게이트 전극들(GE)의 압축 응력들이 서로 연결되는 것을 차단할 수 있다.
그러나, 게이트 전극들(GE)의 인장 응력들은 층간 절연 패턴(130) 및 기판(10)을 통해 서로 연결될 수 있다. 즉, 층간 절연 패턴(130) 및 기판(10)은 제 1 방향(X)으로 인접하는 게이트 전극들(GE)의 인장 응력들을 서로 연결할 수 있다. 그 결과, 제 1 방향(X)으로 작용하는 게이트 전극들(GE)의 인장 응력의 크기가 제 2 방향(Y)으로 작용하는 게이트 전극들(GE)의 압축 응력의 크기보다 커, 반도체 웨이퍼(1000)가 휨(warpage) 현상이 발생될 수 있다.
일 실시예에 따르면, 제 1 방향(X)으로 인접하는 게이트 전극들(GE) 사이의 영역(즉, 도 3a에 도시된 반도체 웨이퍼(1000)의 제 1 영역(P1) 및 제 2 영역(P2))에 분리 구조체들(RSS1)을 배치함으로써, 제 1 방향(X)으로 인접하게 배치된 게이트 전극들(GE)의 인장 응력들의 연결이 분리 구조체들(RSS1)에 의해 차단될 수 있다. 따라서, 반도체 웨이퍼(1000)의 휨 현상을 방지함으로써, 최종적으로 형성되는 반도체 메모리 소자의 성능 및 신뢰성을 안정적으로 확보할 수 있다.
층간 절연 패턴(130) 및 적층 구조체들(ST) 상에 제 1 층간 절연막(MP)이 배치될 수 있다. 제 1 층간 절연막(MP)은 최상부 절연 패턴(104a)의 상부면, 패드(D)의 상부면, 층간 절연 패턴(130)의 상부면 및 캐핑 패턴들(134)의 상부면들을 덮을 수 있다. 제 1 층간 절연막(MP)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
제 2 방향(X)으로 인접하는 적층 구조체들(ST) 사이에 콘택 구조체(CS)가 배치될 수 있다. 콘택 구조체(CS)는 기판(10) 상에 배치되며, 기판(10)의 상부면에 대해 수직 방향으로 신장하여 층간 절연 패턴(130) 및 제 1 층간 절연막(MP)을 관통할 수 있다. 콘택 구조체(CS)는 셀 불순물 영역(CSR)과 연결될 수 있다. 콘택 구조체(CS)는 셀 불순물 영역(CSR)을 따라 제 1 방향(X)으로 연장될 수 있다. 콘택 구조체(CS)는 평면적으로 제 1 방향(X)으로 연장된 직사각형 형상 또는 라인 형상을 가질 수 있다.
콘택 구조체(CS)의 상부면은 캐핑 패턴들(134)의 상부면들 보다 높은 레벨에 위치할 수 있다.
콘택 구조체(CS)는 스페이서(171) 및 공통 소오스 콘택(173)을 포함할 수 있다. 공통 소오스 콘택(173)은 기판(10)에 배치된 불순물 영역(CSR)과 연결될 수 있다. 공통 소오스 콘택(173)은 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 스페이서(171)는 공통 소오스 콘택(173)과 적층 구조체(ST) 사이에 배치될 수 있다. 스페이서(171)는 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
기판(10)의 콘택 영역(100b) 상에 배치된 적층 구조체들(ST)의 각각 상에 셀 콘택 플러그들(CGCP)이 배치될 수 있다. 셀 콘택 플러그들(CGCP)은 게이트 전극들(GE)과 전기적으로 연결될 수 있다. 구체적으로, 최상부 셀 콘택 플러그(CGCP)는 제 1 층간 절연막(MP) 및 최상부 절연 패턴(104a)을 관통하여, 기판(10)의 콘택 영역(100b)에 배치된 최상부 게이트 전극(GE)의 단부에 배치될 수 있다. 최상부 셀 콘택 플러그(CGCP)를 제외한 나머지 셀 콘택 플러그들(CGCP) 은 제 1 층간 절연막(MP), 층간 절연 패턴(130) 및 절연 패턴(104a)을 관통하여, 기판(10)의 콘택 영역(100b) 상에 배치된 게이트 전극들(GE)의 단부들 각각에 배치될 수 있다. 셀 콘택 플러그들(CGCP)의 상부면들은 제 1 분리 구조체들(RSS1)의 상부면들보다 높은 레벨에 위치할 수 있다.
셀 콘택 플러그들(CGCP)은 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
제 1 층간 절연막(MP) 상에 제 2 층간 절연막(190)이 배치될 수 있다. 제 2 층간 절연막(190)은 셀 콘택 플러그들(CGCP) 및 콘택 구조체(CS)의 상부면들을 덮을 수 있다. 제 2 층간 절연막(190)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
셀 콘택 플러그들(CGCP) 상에 콘택들(CP; 도 6 참조)이 배치될 수 있다. 콘택들(CP)은 제 2 층간 절연막(190)을 관통하여 셀 콘택 플러그들(CGCP)과 전기적으로 연결될 수 있다.
패드들(D) 상에 비트라인 콘택 플러그들(BPLG; 도 7 참조)이 배치될 수 있다. 비트라인 콘택 플러그들(BPLG)은 기판(10)의 셀 어레이 영역(100a) 상에 배치된 제 2 층간 절연막(190) 및 제 1 층간 절연막(MP)을 관통하여 패드들(D)과 연결될 수 있다. 콘택들(CP) 및 비트라인 콘택 플러그(BPLG)는 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
비트라인 콘택 플러그들(BPLG) 상에 비트 라인들(BL; 도 7 참조)이 배치될 수 있다. 비트 라인들(BL)은 도 5에 도시된 것과 같이, 제 2 방향(X)으로 이격 배치된 적층 구조체들(ST)을 가로지를 수 있다. 비트 라인들(BL) 각각은 비트라인 콘택 플러그들(BPLG)을 통해 제 2 방향(X)으로 배열된 수직 채널부들(VC)과 전기적으로 연결될 수 있다.
콘택들(CP) 상에 연결 라인들(CL)이 배치될 수 있다. 도면에 도시하지 않았지만, 연결 라인들(CL) 각각은 콘택들(CP)을 통해 제 2 방향(X)으로 인접하며, 동일한 레벨에 배치된 게이트 전극들(GE)과 전기적으로 연결될 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 12를 참조하면, 수직 채널부들(VC) 및 전하 저장 구조체들(DS)은 최하부 게이트 전극(GE) 및 버퍼 절연 패턴(20a)을 관통하여 기판(10)과 접촉할 수 있다. 즉, 수직 채널부들(VC) 각각과 기판(10) 사이 및 전하 저장 구조체들(DS) 각각과 기판(10) 사이에 반도체 기둥(SP)이 배치되지 않을 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 도 2의 A 부분을 확대한 확대도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 13을 참조하면, 제 1 분리 구조체들(RSS1)은 단위 반도체 칩(USC) 내에서, 한 쌍의 셀 어레이들(SRS) 사이에 위치하는 반도체 웨이퍼(1000)의 제 1 영역(P1)에 배치될 수 있다. 제 2 분리 구조체들(RSS2)은 단위 반도체 칩들(USC) 사이에 위치하는 반도체 웨이퍼(1000)의 제 1 스크라이빙 영역(SR1)에 배치될 수 있다. 일 예에서, 제 1 분리 구조체들(RSS1)의 개수는 제 2 분리 구조체들(RSS2)의 개수와 동일할 수 있다.
제 1 분리 구조체들(RSS1) 및 제 2 분리 구조체들(RSS2)은 제 2 방향(Y)으로 연장될 수 있다. 제 1 분리 구조체들(RSS1)은 반도체 웨이퍼(1000)의 제 1 영역(P1) 및 제 2 스크라이빙 영역(SR2)을 가로지를 수 있고, 제 2 분리 구조체들(RSS2)은 제 1 및 제 2 스크라이빙 영역들(SR1, SR2)을 가로지를 수 있다.
도 14는 도 13에 도시된 반도체 웨이퍼를 절단하여 형성된 하나의 단위 반도체 칩을 나타낸 평면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 14를 참조하면, 제 1 분리 구조체들(RSS1)은 기판(10)의 제 1 주변회로 영역(PR1)에 배치될 수 있다. 평면적 관점에서, 제 1 분리 구조체들(RSS1)은 기판(10)의 제 1 및 제 3 주변회로 영역들(PR1, PR3)을 가로지를 수 있다. 제 1 분리 구조체들(RSS1)의 제 1 면들(SW1)은 기판(10)의 제 1 면(10a)과 공면을 가질 수 있고, 제 1 분리 구조체들(RSS1)의 제 2 면들(SW2)은 기판(10)의 제 2 면(10b)과 공면을 가질 수 있다.
기판(10)의 에지 영역들(ER)은 반도체 웨이퍼(1000)의 제 1 스크라이빙 영역(SR1)을 제외한 반도체 웨이퍼(1000)의 제 2 영역(P2)의 나머지 영역의 일부 및 제 2 스크라이빙 영역(SR2)의 일부에 해당될 수 있다. 제 2 분리 구조체들(RSS2)은 기판(10)의 에지 영역들(ER)에 존재하지 않을 수 있다. 제 2 분리 구조체들(RSS2)이 배치된 반도체 웨이퍼(1000)의 제 1 스크라이빙 영역(SR1)은 단위 반도체 칩들로 분리하기 위한 반도체 웨이퍼(1000)의 스크라이빙 공정 때, 단위 반도체 칩들(USC)로부터 분리될 수 있다. 따라서, 제 2 분리 구조체들(RSS2)은 단위 반도체 칩들(USC) 각각에 존재하지 않을 수 있다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 도 2의 A 부분을 확대한 확대도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 15를 참조하면, 제 1 분리 구조체들(RSS1)은 제 2 방향(Y)으로 연장하며 반도체 웨이퍼(1000)의 제 1 영역들(P1)에 배치될 수 있고, 제 2 분리 구조체들(RSS2)은 제 2 방향(Y)으로 연장하며 반도체 웨이퍼(1000)의 제 2 영역들(P2)에 배치될 수 있다. 제 1 및 제 2 분리 구조체들(RSS1, RSS2)은 제 2 스크라이빙 영역(SR2)과 이격되어 배치될 수 있다. 다시 말해, 제 1 및 제 2 분리 구조체들(RSS1, RSS2)은 제 2 스크라이빙 영역(SR2)을 가로지르지 않을 수 있다. 일 예로, 제 1 분리 구조체들(RSS1)의 개수는 제 2 분리 구조체들(RSS2)의 개수와 동일할 수 있다.
도 16은 도 15에 도시된 반도체 웨이퍼를 절단하여 형성된 하나의 단위 반도체 칩을 나타낸 평면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
기판(10)의 제 1 주변회로 영역(PR1)에 제 1 분리 구조체들(RSS1)이 배치될 수 있고, 기판(10)의 에지 영역들(ER) 각각에 제 2 분리 구조체들(RSS2)이 배치될 수 있다. 제 1 분리 구조체들(RSS1)은 기판(10)의 제 3 주변회로 영역(PR3)과 이격될 수 있다. 즉, 제 1 분리 구조체들(RSS1)은 제 1 및 제 3 주변회로 영역들(PR1, PR3)을 가로지르지 않을 수 있다. 그리고, 제 2 분리 구조체들(RSS2)은 에지 영역들(ER)을 가로지르지 않을 수 있다.
제 1 분리 구조체들(RSS1)의 제 1 면들(SW1) 및 제 2 분리 구조체들(RSS2)의 제 1 면들(SW1a)은 기판(10)의 제 1 면(10a)과 이격될 수 있다. 그리고, 제 1 분리 구조체들(RSS1)의 제 2 면들(SW2) 및 제 2 분리 구조체들(RSS2)의 제 2 면들(SW2a)은 기판(10)의 제 2 면(10b)과 이격될 수 있다.
일 예에서, 제 1 분리 구조체들(RSS1)의 개수는 제 2 분리 구조체들(RSS2)의 개수와 다를 수 있다. 예를 들어, 제 1 분리 구조체들(RSS1)의 개수는 제 2 분리 구조체들(RSS2)의 개수보다 많을 수 있다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 반도체 웨이퍼를 나타낸 도 2의 A 부분을 확대한 확대도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 17을 참조하면, 반도체 웨이퍼(1000)는 제 1 방향(X)으로 마주보는 셀 어레이들(SRS) 사이에 위치하는 제 1 영역들(P1)을 포함할 수 있다. 분리 구조체들(RSS)이 반도체 웨이퍼(1000)의 제 1 영역들(P1)에 배치될 수 있다. 분리 구조체들(RSS)은 제 1 방향(X)으로 배열될 수 있으며, 제 2 방향(Y)으로 연장될 수 있다. 일 예에서, 하나의 단위 반도체 칩(USC)은 하나의 셀 어레이(SRS)를 포함할 수 있다.
도 18은 도 17에 도시된 반도체 웨이퍼를 절단하여 형성된 하나의 단위 웨이퍼 칩을 나타낸 평면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 18을 참조하면, 기판(10)은 메모리 소자 영역(SRS), 제 1 주변회로 영역(PR1), 제 2 주변회로 영역들(PR2), 제 3 주변회로 영역(PR3) 및 에지 영역(ER)을 포함할 수 있다. 메모리 소자 영역(SRS)은 기판(10)의 중심부에 배치될 수 있다. 제 1 주변회로 영역(PR1)은 평면적 관점에서, 메모리 소자 영역(SRS)과 기판(10)의 제 4 면(10d) 사이에 배치될 수 있다. 제 2 주변회로 영역(PR2)은 평면적 관점에서, 메모리 소자 영역(SRS)과 기판(10)의 제 2 면(10b) 사이에 배치될 수 있다. 제 3 주변회로 영역(PR3)은 평면적 관점에서, 제 1 주변회로 영역(PR1)과 기판(10)의 제 2 면(10b) 사이 및 제 2 주변회로 영역(PR2)과 기판(10)의 제 4 면(10d) 사이에 배치될 수 있다. 그리고, 에지 영역(ER)은 평면적 관점에서, 메모리 소자 영역(SRS)과 기판(10)의 제 3 면(10c) 사이 및 제 2 주변회로 영역(PR2)과 기판(10)의 제 3 면(10c) 사이에 배치될 수 있다. 다시 말해, 에지 영역(ER)과 제 1 주변회로 영역(PR1)은 메모리 소자 영역(SRS)을 사이에 두고 제 1 방향(X)으로 서로 마주보며 배치될 수 있다.
분리 구조체들(RSS)은 기판(10)의 제 1 주변회로 영역(PR1)과 에지 영역(ER) 상에 배치될 수 있다. 평면적 관점에서, 분리 구조체들(RSS)은 제 2 방향(Y)으로 연장할 수 있다. 제 1 주변회로 영역(PR1)에 배치된 분리 구조체들(RSS)은 제 1 및 제 3 주변회로 영역들(PR1, PR3)을 가로지를 수 있다. 에지 영역(ER)에 배치된 분리 구조체들(RSS)은 에지 영역(ER)을 가로지를 수 있다.
분리 구조체들(RSS)은 제 2 방향(Y)으로 서로 대향하는 제 1 면들(SW1b) 및 제 2 면들(SW2b)을 포함할 수 있다. 분리 구조체들(RSS)의 제 1 면들(SW1b)은 기판(10)의 제 1 면(10a)과 인접할 수 있고, 분리 구조체들(RSS)의 제 2 면들(SW2b)은 기판(10)의 제 2 면(10b)과 인접할 수 있다. 일 예로, 분리 구조체들(RSS1)의 제 1 면들(SW1b)은 기판(10)의 제 1 면(10a)과 공면을 가질 수 있고, 분리 구조체들(RSS1)의 제 2 면들(SW2b)은 기판(10)의 제 2 면(10b)과 공면을 가질 수 있다.
일 예에서, 제 1 주변회로 영역(PR1)에 배치된 분리 구조체들(RSS)의 개수는 에지 영역(ER)에 배치된 분리 구조체들(RSS)의 개수와 동일할 수 있다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 단면도이다. 도 6 및 도 7을 참조하여 설명된 반도체 메모리 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 19를 참조하면, 기판(10) 상에 복수 개의 적층 구조체들(ST) 및, 적층 구조체들(ST)을 관통하는 복수 개의 수직 채널부들(VC1, VC2)을 포함할 수 있다. 적층 구조체들(ST) 각각은 기판(10) 상에 번갈아 적층된 전극들 및 절연 패턴들(104a)을 포함할 수 있다. 일 예에서, 적층 구조체들(ST)은 일방향으로 연장될 수 있으며, 적층 구조체들(ST) 사이에 분리 구조체(CS)가 배치될 수 있다. 분리 구조체(CS)는 절연 물질들(예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막)을 포함할 수 있다.
일 예에서, 전극들은 스트링 선택 라인(SSL), 워드 라인들(WL), 및 접지 선택 라인(GSL)을 포함할 수 있다. 스트링 선택 라인(SSL)은 워드 라인들(WL)과 비트 라인들(BL) 사이에 배치된다. 접지 선택 라인(GSL)은 워드 라인들(WL)과 공통 소스 라인(CSL) 사이에 배치된다. 워드 라인들(WL)은 기판(10) 상에 수직적으로 적층된다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 워드 라인들(WL) 상에 배치될 수 있다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 수평적으로 서로 이격될 수 있다. 워드 라인들(WL)은 기판(10)과 스트링 선택 라인(SSL) 사이에 배치되는 제 1 워드 라인들(WL1), 및 기판(10)과 접지 선택 라인(GSL) 사이에 배치되는 제 2 워드 라인들(WL2)을 포함할 수 있다. 제 1 워드 라인들(WL1)과 제 2 워드 라인들(WL2)은 수평적으로 서로 이격될 수 있다.
적층 구조체들(ST)와 비트 라인들(BL) 사이에 층간 절연막(225)이 배치될 수 있다. 층간 절연막(225)은 도 6 및 도 7에 도시된 제 1 층간 절연막(MP) 및 제 2 층간 절연막(190)을 포함할 수 있다.
활성 패턴들(AP) 각각은 적층 구조체들(ST)을 관통하는 수직 채널부들 (VC1, VC2) 및 적층 구조체들(ST) 아래에서 수직 채널부들(VC1, VC2)을 연결하는 수평 부분(HS)을 포함할 수 있다. 수직 채널부들(VC1, VC2)은 적층 구조체들(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 부분(HS)은 기판(10) 상부의 수평 리세스부 내에 제공될 수 있다. 수직 채널부들(VC2) 중의 하나는 공통 소스 라인(CSL)에 연결되고, 수직 채널부들(VC1) 중의 다른 하나는 비트 라인들(BL) 중의 어느 하나에 연결될 수 있다. 수평 부분(HS)은 기판(10)과 적층 구조체들(ST) 사이에 제공되어 수직 채널부들(VC1, VC2)을 연결할 수 있다.
보다 구체적으로, 활성 패턴들(AP) 각각에 있어서, 수직 채널부들(VC1, VC2)은 제 1 워드 라인들(WL1)과 스트링 선택 라인(SSL)을 관통하는 제 1 수직 채널부(VC1), 및 제 2 워드 라인들(WL2)과 접지 선택 라인(GSL)을 관통하는 제 2 수직 채널부(VC2)를 포함할 수 있다. 제 1 수직 채널부(VC1)는 비트 라인들(BL) 중 어느 하나에 연결되고, 제 2 수직 채널부(VC2)는 공통 소스 라인(CSL)에 연결될 수 있다. 수평 부분(HS)은 제 1 워드 라인들(WL1)의 아래에서 제 2 워드 라인들(WL2)의 아래로 연장되어 제 1 수직 채널부(VC1) 및 제 2 수직 채널부(VC2)를 연결할 수 있다.
활성 패턴들(AP) 각각은 적층 구조체들(ST)을 관통하여 기판(10)에 전기적으로 연결되는 반도체 패턴을 포함할 수 있다. 수직 채널부들(VC1, VC2)에서 반도체 패턴은 적층 구조체들(ST)에 형성된 수직 홀들의 내벽을 덮을 수 있다. 수평 부분(HS)에서 반도체 패턴은 기판(10)에 형성된 수평 리세스부의 내벽을 덮을 수 있다. 반도체 패턴은 반도체 물질을 포함할 수 있다.
도 20a 내지 도 25a는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 20b 내지 도 25b는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 20a 및 도 20b를 참조하면, 기판(10)을 준비한다. 기판(10)은 셀 어레이 영역(100a), 주변회로 영역(PR1) 및 셀 어레이 영역(100a) 둘레의 콘택 영역(100b)을 포함할 수 있다. 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 기판(10)은 소자 분리막에 의해 활성영역이 정의될 수 있다.
기판(10)의 주변회로 영역(PR1)은 본 발명의 메모리 소자에서 로우 디코더(Row-Decoder) 영역으로써, 도 4 및 도 5를 참조하여 설명한 제 1 주변회로 영역(PR1)에 해당할 수 있다.
기판(10) 상에 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)는 희생막들(102) 및 절연막들(104)을 포함할 수 있다. 희생막들(102) 및 절연막들(104)은 기판(10) 상에 교대로 그리고 반복적으로 적층될 수 있다. 희생막들(102)은 절연막들(104)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막들(102)은 실리콘 질화막을 포함할 수 있고, 절연막들(104)은 실리콘 산화막을 포함할 수 있다.
기판(10)과 몰드 구조체(MS) 사이에 버퍼 절연막(20)이 형성될 수 있다. 버퍼 절연막(20)은 희생막들(102)에 대해 식각 선택성을 갖는 물질(예를 들면, 실리콘 질화막)로 형성될 수 있다.
도 21a 및 도 21b를 참조하면, 기판(10)의 셀 어레이 영역(100a) 상에 몰드 구조체(MS)를 패터닝하여 채널홀들(CH)이 형성될 수 있다. 상세하게, 몰드 구조체(MS) 상에 기판(10)의 콘택 영역(102b) 및 주변회로 영역(PR1)의 전면을 덮으며, 셀 어레이 영역(100a)의 일부를 노출시키는 개구부들을 포함하는 마스크 패턴(미도시)을 형성하고, 개구부들에 노출된 절연막들(104) 및 희생막들(102)을 차례로 식각하여 형성될 수 있다. 채널홀들(CH)을 형성하기 위한 패터닝 공정은 기판(10)의 상부면이 노출될 때까지 진행될 수 있다. 채널홀들(CH)은 이방성 식각에 의하여 기판(10)으로부터의 높이에 따라 같은 폭을 가질 수 있다. 이와 달리, 채널홀들(CH)은 이방성 식각에 의하여 기판(10)으로부터의 높이에 따라 다른 폭을 가질 수 있다. 즉, 채널홀들(CH)은 기판(10)에 대해 경사진 측벽을 가질 수 있다. 도면에 도시된 것과 같이, 이방성 식각 공정 시, 과식각(over-etch)에 의해 기판(10)의 상부면이 리세스될 수 있다. 채널홀들(CH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
채널홀들(CH)에 노출된 기판(10) 상에 반도체 기둥(SP)을 형성할 수 있다. 상세하게, 반도체 기둥(SP)은 채널홀들(CH)에 노출된 기판(10)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 형성될 수 있다. 반도체 기둥(SP)은 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
반도체 기둥(SP)이 형성된 채널홀들(CH) 내에 전하 저장 구조체(DS)가 형성될 수 있다. 전하 저장 구조체(DS)는 채널홀들(CH)의 측벽 및 반도체 기둥(SP)의 상부면의 일부를 컨포말하게 덮을 수 있다. 전하 저장 구조체(DS)는 예를 들어, 화학 기상 증착법(CVD) 및 원자 층 증착법(ALD)을 사용하여 형성될 수 있다.
구체적으로, 도 8을 참조하면, 전하 저장 구조체(DS)는 채널홀들(CH)의 측벽 및 반도체 기둥(SP)의 상부면 상에 차례로 형성된 블로킹 절연막(BLL), 전하 저장막(CTL) 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, Al2O3, HfO2)으로 형성될 수 있고, 전하 저장막(CTL)은 예를 들어, 실리콘 질화막으로 형성될 수 있고, 터널 절연막(TL)은 예를 들어, 실리콘 산화질화막 또는 고 유전막(예를 들어, Al2O3, HfO2)으로 형성될 수 있다.
다시 도 21a 및 도 21b를 참조하면, 전하 저장 구조체(DS)가 형성된 채널홀들(CH) 내에 수직 채널부(VC)가 형성될 수 있다. 수직 채널부(VC)는 전하 저장 구조체(DS)의 표면 및 전하 저장 구조체(DS)에 의해 노출된 반도체 기둥(SP)의 상부면을 컨포말하게 덮을 수 있다. 수직 채널부(VC)는 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막, 및 탄소 나노 구조체 중 적어도 하나를 포함할 수 있다.
수직 채널부(VC)로 둘러싸인 채널홀들(CH) 내의 나머지 영역 내에 갭필막(127)이 형성될 수 있다. 갭필막(127)은 채널홀들(CH)을 완전히 채울 수 있다. 갭필막(127)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 갭필막(127)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다.
전하 저장 구조체(DS), 수직 채널부(VC), 및 갭필막(127)의 상부부분들에 패드(D)가 형성될 수 있다. 패드(D)는 전하 저장 구조체(DS), 수직 채널부(VC) 및 갭필막(127)의 상부 영역들을 식각하여 리세스 영역을 형성한 후, 리세스 영역 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드(D)는 수직 채널부(VC)의 상부 영역에 수직 채널부(VC)와 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
기판(10)의 셀 어레이 영역(100a) 상에 형성된 몰드 구조체(MS) 상에 마스크 패턴(미도시)이 형성될 수 있다. 그리고, 마스크 패턴에 노출된 기판(10)의 콘택 영역(100b) 및 주변회로 영역(PR1) 상에 형성된 몰드 구조체(MS)를 식각할 수 있다. 이에 따라, 기판(10)의 콘택 영역(100b) 상에 형성된 몰드 구조체(MS)는 계단식 구조로 형성될 수 있다.
기판(10)의 콘택 영역(100b) 상에 형성된 몰드 구조체(MS)를 계단식 구조로 형성하기 위해서는 마스크 패턴의 수평적인 면적을 감소시키는 공정과 마스크 패턴의 수평적인 면적이 감소됨에 따라 절연막들(104) 및 희생막들(102)의 식각 양을 줄이는 공정이 반복될 수 있다.
상세하게, 처음에 형성된 마스크 패턴은 기판(10)의 셀 어레이 영역(100a) 및 콘택 영역(100b) 상에 형성된 몰드 구조체(MS)를 덮고, 주변회로 영역(PR1) 상에 형성된 몰드 구조체(MS)를 노출할 수 있다. 처음에 형성된 마스크 패턴을 식각 마스크로 사용하여, 기판(10)의 주변회로 영역(PR1) 상에 형성된 절연막들(104) 및 희생막들(102)을 제거하는 제 1 식각 공정이 수행될 수 있다. 이에 따라, 기판(10)의 주변회로 영역(PR1)을 덮는 버퍼 절연막(20)의 상부면이 노출될 수 있다.
이어서, 마스크 패턴의 수평적 면적을 감소시키고, 면적이 감소된 마스크 패턴에 노출된 기판(10)의 콘택 영역(100b) 상에 형성된 절연막들(104) 및 희생막들(102)을 식각하는 제 2 식각 공정이 수행될 수 있다. 이때, 제 2 식각 공정에서는 제 1 식각 공정 때 보다 절연막들(104) 및 희생막들(102)을 적게 식각할 수 있다. 마스크 패턴의 수평적 면적을 감소시키는 공정과 절연막들(104) 및 희생막들(102)의 식각 양을 감소시키는 공정을 반복적으로 진행하게 되면, 기판(10)의 콘택 영역(100b) 상에 형성된 몰드 구조체(MS)는 계단식 구조로 형성될 수 있다. 예를 들어, 희생막들(102) 및 절연막들(104)은 기판(10)으로부터 멀어질수록 수평적인 면적이 감소할 수 있다.
식각 공정 후에, 기판(10)의 셀 어레이 영역(100a) 상에 남아있는 마스크 패턴은 제거될 수 있다.
기판(10)의 패드 영역(100b) 및 주변회로 영역(PR1) 상에 층간 절연 패턴(130)이 형성될 수 있다. 층간 절연 패턴(130)은 몰드 구조체(MS)의 상부면 전면과 기판(10)의 주변회로 영역(PR1) 상에 절연막(미도시)을 형성하고, 최상부 절연막(102)의 상부면에 노출될 때까지 절연막(미도시)에 평탄화 공정을 수행하여 형성될 수 있다. 이에 따라, 층간 절연 패턴(130)은 제 1 방향(X)으로 이격 배치된 적층 구조체들(ST) 사이의 공간을 채울 수 있다. 층간 절연 패턴(130)은 기판(10)의 주변회로 영역(PR1) 상에 형성된 버퍼 절연막(20)을 덮을 수 있고, 기판(10)의 패드 영역(100b) 상에 적층된 계단식 형태의 몰드 구조체(MS)의 표면을 덮을 수 있다. 층간 절연 패턴(130)의 상부면은 최상부 절연막(102)의 상부면과 공면을 이룰 수 있다.
층간 절연 패턴(130)은 예를 들어, PVD(Physical Vapor Deposition) 방법, CVD(Chemical Vapor Deposition)방법, SACVD(Sub-Atmospheric Chemical Vapor Deposition)방법, LPCVD(Low Pressure Chemical Vapor Deposition)방법, PECVD(Plasma Enhanced Chemical Vapor Deposition)방법 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)방법을 사용하여 형성될 수 있다.
층간 절연 패턴(130)은 희생막들(102)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 층간 절연 패턴(130)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간 절연 패턴(130)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있다.
도 22a 및 도 22b를 참조하면, 몰드 구조체(MS) 및 층간 절연 패턴(130) 상에 마스크막(ML)이 형성될 수 있다. 마스크막(ML)은 기판(10)의 주변회로 영역(PR1) 상에 배치되는 개구부들을 가질 수 있다. 개구부들은 기판(10)의 주변회로 영역(PR1) 상에 형성된 층간 절연 패턴(130)의 일부를 노출시킬 수 있다.
마스크막(ML)을 식각 마스크로 사용하여, 마스크막(ML)의 개구부들에 의해 노출된 층간 절연 패턴(130)을 식각하여, 층간 절연 패턴(130) 내에 트렌치들(132)이 형성될 수 있다. 트렌치들(132)은 이방성 식각 공정으로 층간 절연 패턴(130) 및 버퍼 절연막(20)을 식각하여 형성될 수 있다. 트렌치들(132)은 기판(10)의 주변회로 영역(PR1)에 형성될 수 있다. 트렌치들(132)은 제 1 방향(X)으로 이격 배치된 몰드 구조체들(MS) 사이에 형성될 수 있으며, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장되도록 형성될 수 있다. 일 예로, 트렌치들(132)은 기판(10)의 상부면이 리세스되도록 형성될 수 있다. 이에 따라, 트렌치들(132)의 바닥면은 기판(10)의 상부면 보다 낮은 레벨에 위치할 수 있다.
트렌치들(132)을 형성한 후, 마스크막(ML)은 제거될 수 있다.
도 23a 및 도 23b를 참조하면, 트렌치들(132)의 상부 영역들을 채우는 캐핑 패턴들(134)이 형성될 수 있다. 캐핑 패턴들(134)은 몰드 구조체들(MS) 및 층간 절연 패턴(130)의 상부면들을 덮고, 트렌치들(132)의 상부 영역들을 채우는 절연막(미도시)을 형성하고, 층간 절연 패턴(130)의 상부면 및 최상부 절연 패턴들(104a)의 상부면들이 노출될 때까지 절연막에 연마 공정을 수행하여 형성될 수 있다. 절연막을 형성하는 공정은 스텝 커버리지가 낮은 절연 물질을 사용함으로써, 절연 물질이 트렌치들(132)의 상부 영역들 내에만 채워지도록 할 수 있다. 절연막은 예를 들어, TEOS(tetraethyl orthosilicate) 막 또는 고밀도 플라즈마(high density plasma; HDP) 산화막을 포함할 수 있다. 또한, 절연막을 형성하는 공정은 스텝 커버리지가 좋지 않은 증착 공정을 사용하여 형성될 수 있다. 절연막은 예를 들어, 물리 기상 증착법(PVD)을 사용하여 형성될 수 있다.
트렌치들(132) 내에 캐핑 패턴들(134)이 형성됨으로써, 기판(10)의 주변회로 영역(PR1) 상에 분리 구조체들(RSS)이 형성될 수 있다. 분리 구조체들(RSS)은 캐핑 패턴들(134) 및 에어 갭들(AR)로 구성될 수 있다. 에어 갭들(AR)은 기판(10)과 캐핑 패턴들(134) 사이에 배치되며, 캐핑 패턴들(134), 기판(10), 및 트렌치들(132)의 측벽들로부터 노출된 층간 절연 패턴(130)에 의해 정의될 수 있다.
분리 구조체들(RSS)을 형성함으로써, 게이트 전극들(GE)을 형성한 후에 제 1 방향(X)으로 마주보는 게이트 전극들(GE)의 제 1 방향으로의 인장 응력들이 층간 절연 패턴(130) 및 기판(10)을 통해 연결되는 것을 차단할 수 있다. 이로써, 게이트 전극들(GE)이 형성된 후에, 반도체 웨이퍼가 휘는 문제점을 방지할 수 있다. 이에 따라, 게이트 전극들(GE)을 형성한 후의 후속 공정을 통하여 형성되는 반도체 장치의 성능 및 신뢰성을 안정적으로 확보할 수 있다.
도 24a 및 도 24b를 참조하면, 층간 절연 패턴(130) 및 몰드 구조체들(MS) 상에 제 1 층간 절연막(MP)을 형성할 수 있다. 제 1 층간 절연막(MP)은 기판(10)의 셀 어레이 영역(100a) 상에 배치되는 오프닝들을 포함할 수 있다.
제 1 층간 절연막(MP)을 식각 마스크로 사용하여, 제 1 층간 절연막(MP)에 노출된 몰드 구조체(MS) 및 버퍼 절연막(20)를 패터닝하여 공통 소오스 트렌치들(CST)이 형성될 수 있다. 공통 소오스 트렌치들(CST)은 몰드 구조체(MS) 및 버퍼 절연막(20)에 이방성 식각 공정을 수행하여, 기판(10)의 상부면이 노출될 때까지 수행될 수 있다. 평면적 관점에서, 공통 소오스 트렌치들(CST)은 제 1 방향(X)으로 연장된 라인 형태 또는 직사각형 형태로 형성될 수 있다.
몰드 구조체(MS)를 패터닝하여, 제 2 방향(Y)으로 이격되어 배치된 적층 구조체들(ST) 및 기판(10)과 적층 구조체들(ST) 사이에 버퍼 절연 패턴들(20a)이 형성될 수 있다. 적층 구조체들(ST) 각각은 기판(10) 상에 교대로 적층된 희생 패턴들(102a) 및 절연 패턴들(104a)을 포함할 수 있다. 희생 패턴들(102a) 및 절연 패턴들(104a)의 측벽들은 공통 소오스 트렌치들(CST)에 의해 노출될 수 있다.
도 25a 및 도 25b를 참조하면, 공통 소오스 트렌치들(CST)에 의해 노출된 희생 패턴들(102a)을 선택적으로 제거하여 리세스 영역들(RR)을 형성할 수 있다. 희생 패턴들(102a)을 제거하는 동안에, 희생 패턴들(102a)에 대하여 식각 선택성을 갖는 물질을 포함하는 절연 패턴들(104a) 및 층간 절연 패턴(130)은 제거되지 않을 수 있다. 식각 공정은 습식 식각 및/또는 등방성 건식 식각일 수 있다. 식각 공정은 희생 패턴들(102a)이 실리콘 질화막이고 절연 패턴들(104a) 및 층간 절연 패턴(130)이 실리콘 산화막인 경우, 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
리세스 영역들(RR)은 수직적으로 적층된 절연 패턴들(104a) 사이에 형성될 수 있다. 리세스 영역들(RR)은 공통 소오스 트렌치들(CST)로부터 절연 패턴들(104a) 사이로 수평적으로 연장된 갭 영역들일 수 있다. 리세스 영역들(RR)을 통해 절연 패턴들(104a)의 상부면들, 하부면들, 전하 저장 구조체(DS)의 외 측벽의 일부분 및 반도체 기둥(SP)의 측벽 일부분이 노출될 수 있다.
리세스 영역들(RR) 내에 수평 절연막(140)이 형성될 수 있다. 구체적으로, 수평 절연막(140)은 리세스 영역들(RR)에 노출된 절연 패턴들(104a)의 상부면들, 하부면들, 공통 소오스 트렌치들(CST)에 노출된 절연 패턴들(104a)의 측벽들, 리세스 영역들(RR)에 노출된 전하 저장 구조체(DS)의 외 측벽들의 일부분 및 반도체 기둥(SP)의 측벽 일부분을 컨포말하게 덮을 수 있다. 수평 절연막(140)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(140)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 수평 절연막(140)은 유전막(예를 들어, 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 하프늄알루미늄옥사이드(HfAlO), 하프늄실리콘옥사이드(HfSiO))을 포함할 수 있다.
리세스 영역들(RR)에 도전 물질을 채워 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE)을 형성하는 단계는 리세스 영역들(RR)을 채우는 도전막을 형성하고, 공통 소오스 트렌치들(CST) 내에 형성된 도전막을 제거하여 리세스 영역들(RR) 내에 국부적으로 도전막을 남기는 단계를 포함할 수 있다. 공통 소오스 트렌치들(CST) 내에서 형성된 도전막은 이방성 식각 공정으로 제거될 수 있다. 게이트 전극들(GE)은 도전물질을 포함할 수 있다. 예를 들어, 게이트 전극들(GE)은 도핑된 실리콘, 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(예를 들어, 티타늄, 탄탈늄 등) 중 적어도 어느 하나를 포함할 수 있다.
공통 소오스 트렌치들(CST)에 노출된 기판(10) 내에 셀 불순물 영역(CSR)이 형성될 수 있다. 셀 불순물 영역(CSR)은 기판(10)에 이온 주입 공정을 수행하여 형성될 수 있다. 셀 불순물 영역(CSR)은 기판(10)과 다른 도전형을 가질 수 있다.
공통 소오스 트렌치들(CST) 내에 콘택 구조체들(CS)이 형성될 수 있다. 콘택 구조체들(CS) 각각은 스페이서(171) 및 공통 소오스 콘택(173)을 포함할 수 있다. 스페이서(171)는 공통 소오스 트렌치들(CST)의 측벽들을 덮을 수 있다. 상세하게, 스페이서(171)를 형성하는 것은 공통 소오스 트렌치들(CST)의 측벽들 및 바닥면을 덮는 절연막(미도시)를 형성하고, 공통 소오스 트렌치들(CST)의 바닥면을 덮는 절연막(미도시)의 일부를 식각하는 것을 포함할 수 있다. 절연막의 일부를 식각하면서 기판(10)의 상부면을 덮는 수평 절연막(140)이 같이 식각될 수 있다. 스페이서(171)는 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
공통 소오스 콘택(173)은 스페이서(171)가 형성된 공통 소오스 트렌치들(CST)의 나머지 공간을 채워 형성될 수 있다. 공통 소오스 콘택(173)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자 층 증착(ALD) 법을 수행하여 형성될 수 있다. 공통 소오스 콘택(173)은 예를 들어, 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
기판(10)의 콘택 영역(100b) 상에 셀 콘택 플러그들(CGCP)이 형성될 수 있다. 셀 콘택 플러그들(CGCP)은 제 1 층간 절연막(MP), 층간 절연 패턴(130) 및 절연 패턴들(104a)을 차례로 식각하여 게이트 전극들(GE) 각각의 단부를 노출시키는 셀 콘택홀들(SCH)을 형성하고, 셀 콘택홀들(SCH) 내에 도전 물질을 채워 형성될 수 있다. 셀 콘택 플러그들(CGCP)은 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
다시 도 6 및 도 7을 참조하면, 제 1 층간 절연막(MP) 상에 제 2 층간 절연막(190)이 형성될 수 있다. 제 2 층간 절연막(190)은 제 1 층간 절연막(MP)의 상부면, 콘택 구조체들(CS)의 상부면들 및 셀 콘택 플러그들(CGCP)의 상부면들을 덮도록 형성될 수 있다. 제 2 층간 절연막(190)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
기판(10)의 셀 어레이 영역(100a) 상에 형성된 제 2 층간 절연막(190) 및 제 1 층간 절연막(MP)을 관통하여 패드들(D)과 연결되는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다. 그리고, 기판(10)의 콘택 영역(100b) 상에 형성된 제 2 층간 절연막(190)을 관통하여 콘택 플러그들(CGCP)과 연결되는 콘택들(CP)이 형성될 수 있다. 비트라인 콘택 플러그들(BPLG) 및 콘택들(CP)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
제 2 층간 절연막(190) 상에 비트 라인들(BL) 및 연결 라인들(CL)이 형성될 수 있다. 비트 라인들(BL) 및 연결 라인들(CL)은 제 2 층간 절연막(190) 상에 도전막을 증착하고, 이를 패터닝하여 형성될 수 있다.
구체적으로, 비트 라인들(BL)은 도 5에 도시된 것과 같이, 제 2 방향(Y)으로 이격 배치된 적층 구조체들(ST)을 가로지르며 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결될 수 있다. 도면에 도시하지 않았지만, 연결 라인들(CL) 각각은 제 2 방향(Y)으로 배열된 적어도 하나 이상의 콘택들(CP)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
ST: 적층 구조체들
PR1: 제 1 주변회로 영역
PR2: 제 2 주변회로 영역
ER: 에지 영역들
SRS1: 제 1 메모리 소자 영역
SRS2: 제 2 메모리 소자 영역
RSS1: 제 1 분리 구조체
RSS2: 제 2 분리 구조체
PR1: 제 1 주변회로 영역
PR2: 제 2 주변회로 영역
ER: 에지 영역들
SRS1: 제 1 메모리 소자 영역
SRS2: 제 2 메모리 소자 영역
RSS1: 제 1 분리 구조체
RSS2: 제 2 분리 구조체
Claims (10)
- 제 1 셀 어레이 영역 및 상기 제 1 셀 어레이 영역 둘레의 주변영역을 포함하는 기판, 상기 주변영역은 상기 제 1 셀 어레이 영역을 사이에 두고 제 1 방향으로 서로 마주보는 제 1 및 제 2 주변 영역들을 포함하고;
상기 기판의 상기 제 1 셀 어레이 영역 상에서, 상기 제 1 방향에 교차하는 제 2 방향으로 서로 이격 배치되고, 상기 제 1 방향으로 연장하는 적층 구조체들;
상기 기판 상에 배치되며, 상기 적층 구조체들을 덮는 절연막; 및
상기 기판의 상기 제 1 및 제 2 주변 영역들 중 적어도 어느 하나 상에서 상기 제 2 방향으로 연장하며, 상기 기판의 상부면에 대해 수직 방향으로 상기 절연막을 관통하는 적어도 하나 이상의 분리 구조체를 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,
평면적 관점에서, 상기 기판은 상기 제 2 방향으로 서로 대향하는 제 1 면 및 제 2 면을 포함하고,
평면적 관점에서, 상기 분리 구조체는 상기 제 2 방향으로 서로 대향하는 제 1 면 및 제 2 면을 포함하되,
상기 분리 구조체의 상기 제 1 면은 상기 기판의 상기 제 1 면과 인접하고,
상기 분리 구조체의 상기 제 2 면은 상기 기판의 상기 제 2 면과 인접하되,
상기 분리 구조체의 상기 제 1 면은 상기 기판의 상기 제 1 면과 공면을 가지고,
상기 분리 구조체의 상기 제 2 면은 상기 기판의 상기 제 2 면과 공면을 가지는 반도체 메모리 소자.
- 제 1 항에 있어서,
평면적 관점에서, 상기 기판은 상기 제 2 방향으로 서로 대향하는 제 1 면 및 제 2 면을 포함하고,
상기 분리 구조체는 상기 제 2 방향으로 서로 대향하는 제 1 면 및 제 2 면을 포함하되,
상기 분리 구조체의 상기 제 1 면은 상기 기판의 상기 제 1 면과 인접하고,
상기 분리 구조체의 상기 제 2 면은 상기 기판의 상기 제 2 면과 인접하되,
상기 분리 구조체의 상기 제 1 면은 상기 기판의 상기 제 1 면과 이격되고,
상기 분리 구조체의 상기 제 2 면은 상기 기판의 상기 제 2 면과 이격되는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 기판은 상기 제 1 주변 영역을 사이에 두고, 상기 제 1 방향으로 상기 제 1 셀 어레이 영역을 마주보며 배치되는 제 2 셀 어레이 영역을 더 포함하되,
상기 반도체 메모리 소자는:
상기 제 2 셀 어레이 영역 상에서 상기 제 2 방향으로 서로 이격 배치되고, 상기 제 1 방향으로 연장하는 제 2 적층 구조체들을 더 포함하는 반도체 메모리 소자.
- 제 4 항에 있어서,
상기 제 1 주변 영역 및 상기 제 2 주변 영역 각각 상에 상기 분리 구조체가 배치되되,
상기 제 1 주변 영역 상에 배치되는 상기 분리 구조체의 개수는 상기 제 2 주변 영역 상에 배치되는 상기 분리 구조체의 개수보다 많은 반도체 메모리 소자.
- 제 4 항에 있어서,
상기 제 1 주변 영역 상에 상기 분리 구조체가 배치되고,
상기 제 2 주변 영역 상에 상기 분리 구조체가 배치되지 않는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 분리 구조체는:
상기 절연막의 상부면으로부터 리세스되어, 상기 기판의 일부를 노출하는 트렌치의 상부에 배치되는 캐핑 패턴; 및
상기 트렌치 내에서, 상기 캐핑 패턴과 상기 기판 사이에 배치되는 에어 갭을 포함하는 반도체 메모리 소자.
- 제 7 항에 있어서,
상기 트렌치의 바닥면은 상기 기판의 상기 상부면보다 낮은 레벨에 위치하는 반도체 메모리 소자.
- 셀 어레이 영역, 주변 회로 영역 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에 배치된 패드 영역을 포함하는 기판;
제 1 방향으로 연장하여 상기 기판의 상기 셀 어레이 영역 및 상기 패드 영역 상에 배치되고, 상기 제 1 방향에 교차하는 제 2 방향으로 이격 배치된 복수 개의 적층 구조체들;
상기 기판의 상기 패드 영역 및 상기 주변 회로 영역 상에 배치되며, 상기 적층 구조체들을 덮는 절연막; 및
상기 주변 회로 영역 상에 배치된 상기 절연막을 상기 기판의 상부면에 대해 수직으로 관통하며, 상기 제 2 방향으로 연장하는 분리 구조체를 포함하는 반도체 메모리 소자.
- 제 9 항에 있어서,
상기 분리 구조체는:
상기 절연막의 상부면으로부터 리세스되어, 상기 기판의 일부를 노출하는 트렌치의 상부에 배치되는 캐핑 패턴; 및
상기 트렌치 내에서, 상기 캐핑 패턴과 상기 기판 사이에 배치되는 에어 갭을 포함하는 반도체 메모리 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160002184A KR102611438B1 (ko) | 2016-01-07 | 2016-01-07 | 반도체 메모리 소자 |
| US15/349,084 US10026749B2 (en) | 2016-01-07 | 2016-11-11 | Semiconductor memory devices having separation structures |
| CN201710011037.8A CN106952926B (zh) | 2016-01-07 | 2017-01-06 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160002184A KR102611438B1 (ko) | 2016-01-07 | 2016-01-07 | 반도체 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170083187A true KR20170083187A (ko) | 2017-07-18 |
| KR102611438B1 KR102611438B1 (ko) | 2023-12-08 |
Family
ID=59276094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160002184A KR102611438B1 (ko) | 2016-01-07 | 2016-01-07 | 반도체 메모리 소자 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10026749B2 (ko) |
| KR (1) | KR102611438B1 (ko) |
| CN (1) | CN106952926B (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190020876A (ko) * | 2017-08-21 | 2019-03-05 | 삼성전자주식회사 | 3차원 반도체 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102447489B1 (ko) * | 2015-09-02 | 2022-09-27 | 삼성전자주식회사 | 반도체 메모리 소자 |
| KR102427324B1 (ko) | 2017-07-25 | 2022-07-29 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| CN109712958B (zh) * | 2017-10-25 | 2021-01-05 | 旺宏电子股份有限公司 | 阶梯接触结构、阶梯接触结构的制造方法以及存储器结构 |
| KR102401178B1 (ko) * | 2017-11-03 | 2022-05-24 | 삼성전자주식회사 | 3차원 반도체 소자 |
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