KR101597686B1 - 3차원 반도체 장치 및 그 제조 방법 - Google Patents

3차원 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

3차원 구조의 반도체 장치 및 그 제조 방법이 제공된다. 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 콘택 영역을 포함하는 기판을 준비하고, 기판 상에, 하부 분리 영역에 의해 수평적으로 분리된 희생막 패턴들 및 희생막 패턴들 상에 차례로 적층된 희생막들을 포함하는 박막 구조체를 형성하고, 박막 구조체를 관통하여 셀 어레이 영역의 하부 분리 영역을 노출시키는 개구부를 형성하는 것을 포함하되, 하부 분리 영역은 셀 어레이 영역 및 콘택 영역을 가로지르고, 개구부는 상기 셀 어레이 영역 내에 한정적으로 형성된다.
3차원 구조, 접지 선택 라인, 예비 분리 패턴

Description

3차원 반도체 장치 및 그 제조 방법{Three Dimensional Semiconductor Memory Device And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 3차원 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보 다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 3차원 구조의 반도체 장치의 제조 방법을 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 3차원 구조의 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 콘택 영역을 포함하는 기판을 준비하고, 기판 상에, 하부 분리 영역에 의해 수평적으로 분리된 희생막 패턴들 및 희생막 패턴들 상에 차례로 적층된 희생막들을 포함하는 박막 구조체를 형성하고, 박막 구조체를 관통하여 셀 어레이 영역의 하부 분리 영역을 노출시키는 개구부를 형성하는 것을 포함하되, 하부 분리 영역은 셀 어레이 영역 및 콘택 영역을 가로지르고, 개구부는 상기 셀 어레이 영역 내에 한정적으로 형성된다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치는 셀 어레이 영역 및 콘택 영역을 포함하는 기판, 기판 상에 형성된 하부 도전 패턴들, 하부 도전 패턴들 상에 차례로 적층된 중간 도전 패턴들, 중간 도전 패턴들 상에 형성된 상부 도전 패턴들 및 셀 어레이 영역에서, 중간 도전 패턴들을 관통하여 기판에 연결되는 반도체 패턴들을 포함하되, 하부 도전 패턴들은 서로 전기적으로 분리된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 3차원 반도체 장치 및 그 제조 방법에 따르면, 접지 선택 라인들에 전압들이 선택적으로 인가될 수 있다. 그러므로, 선택된 셀 스트링에서 데이터 읽기 교란 현상의 발생을 줄일 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 반도체 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오 스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링(CSTR)들은 공통 소오스 라인(CSL) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 복수개의 접지 선택 라인들(GSL0-GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터들(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다.
한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
비트라인들(BL0-BL2)과 스트링 선택 라인들(SSL0-SSL2)은 서로 교차하도록 배치된다. 이 경우, 소정의 셀 스트링과 소정의 비트라인 사이의 전기적 연결은 비트라인들(BL0-BL2)과 스트링 선택 라인들(SSL0-SSL2) 각각에 인가되는 전압들에 의해 제어될 수 있다. 또한, 소정의 셀 스트링(CSTR)과 공통 소오스 라인(CSL) 사이의 전기적 연결은 접지 선택 라인들(GSL0-GSL2) 각각에 인가되는 전압들에 의해 제어될 수 있다. 즉, 하나의 셀 스트링(CSTR)의 선택을 위해, 비트 라인들(BL0`BL2), 스트링 선택 라인들(SSL0-SSL2), 접지 선택 라인들(GSL0-GSL2) 및 워드 라인들(WL0-WL3)에 전압들이 선택적으로 인가될 수 있다.
한편, 3차원 반도체 메모리 장치의 동작시, 모든 접지 선택 라인들(GSL0-GSL2)에 동일한 턴-온 전압이 인가되는 경우, 모든 셀 스트링들(CSTR)이 공통 소오스 라인(CSL)과 전기적으로 연결될 수 있다. 이로 인해, 반도체 메모리 장치의 동작시 정보 읽기 교란(data read disturbance) 현상이 증가될 수 있다.
그러나, 본 발명의 실시예들에 따르면, 접지 선택 라인들(GSL0-GSL2)에 전압들이 선택적으로 인가될 수 있다. 그러므로, 선택된 셀 스트링(CSTR)에서 데이터 읽기 교란 현상의 발생을 줄일 수 있다.
도 2 내지 도 12는 본 발명의 기술적 사상에 기초한 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다. 도 13과 도 14는 각각 다 른 방향들에서 보여지는 제 1 실시예에 따른 3차원 반도체 장치를 도시하는 사시도들이다.
도 2를 참조하면, 기판(10) 상에 절연막(121) 및 희생막 패턴들(131)을 형성한다.
기판(10)은 셀 어레이 영역, 주변회로 영역 및 콘택 영역을 포함할 수 있다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
희생막 패턴들(131)은 절연막(121) 상에 희생막을 형성한 후, 희생막을 패터닝하여 형성될 수 있다. 희생막 패턴들(131)은 서로 평행한 라인 형태로 형성될 수 있다. 희생막 패턴들(131) 간의 간격은 희생막 패턴(131)의 폭보다 작을 수 있다.
절연막(120) 및 희생막(130)은 식각 선택성을 가질 수 있도록 선택된 물질들로 형성될 수 있다. 예를 들면, 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 희생막(130)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막(120)과 다른 물질일 수 있다.
일 실시예에 따르면, 박막 구조체(100)를 형성하기 전에, 기판(10) 내에 또는 기판(10) 상에 도전 영역을 형성하는 단계를 더 포함할 수 있다. 기판(10)이 반도체 특성을 갖는 물질일 경우, 도전 영역은 기판(10) 내에 형성되는 불순물 영역일 수 있다. 기판(10)이 절연성 물질인 경우, 도전 영역은 기판(10) 상에 배치되는 도전막 또는 도전 패턴일 수 있다. 일 실시예에 따르면, 도전 영역은 공통 소오스 라인으로 사용될 수 있다.
도 3을 참조하면, 예비 분리 패턴(20)이 희생막 패턴들(131) 사이에 형성될 수 있다. 예비 분리 패턴(20)은 희생막 패턴들(131) 사이를 채우는 절연막일 수 있다. 예비 분리 패턴(20)은 희생막 패턴들(131) 사이를 채우는 형성한 후, 희생막 패턴들(132)의 상면을 노출시킴으로써 형성될 수 잇다. 예비 분리 패턴(20)은 희생막 패턴들(131)과 식각 선택비를 갖는 절연 물질로 형성될 수 있다.
도 4를 참조하면, 희생막 패턴들(131) 및 예비 분리 패턴(20) 상에 절연막들(122~128) 및 희생막들(132~137)을 번갈아 적층하여, 박막 구조체(100)를 형성한다.
박막 구조체(100)는 복수의 절연막들(121~128:120) 및 복수의 희생막 패턴들 및 희생막들(131~137:130)을 포함할 수 있다. 절연막(120) 및 희생막(130)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 절연막(120) 및 희생막(130)은 식각 선택성을 가질 수 있도록 선택된 물질들로 형성될 수 있다. 예를 들면, 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 희생막(130)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막(120)과 다른 물질일 수 있다.
한편, 희생막 패턴들(131) 상부에 직접적으로 형성되는 절연막(122)을 형성할 때, 희생막 패턴들(131) 사이를 채우도록 형성될 수 있다. 이러한 경우, 절연막(122)의 일부가예비 분리 패턴(20)을 구성할 수 있다.
도 5 내지 도 7을 참조하면, 박막 구조체(100)를 관통하는 반도체 패턴들(205)을 형성한다. 반도체 패턴들(205)을 형성하는 단계는 도 5에 도시된 것처럼 박막 구조체(100)를 관통하는 개구부들(105)을 형성한 후, 도 6에 도시된 것처럼 개구부들(105)을 차례로 채우는 반도체막(200) 및 제 1 매립 패턴들(210)을 형성한 후, 도 7에 도시된 것처럼 반도체막(200)을 패터닝하는 단계를 포함할 수 있다.
구체적으로, 개구부들(105)은 기판(10) 또는 도전 영역의 상부면을 노출시키도록 형성될 수 있으며, 그 결과, 반도체막(200)은 기판(10) 또는 도전 영역의 상부면에 직접 접촉하도록 형성될 수 있다. 개구부들(105)의 수평적 단면들은 적어도 10 이상의 종횡비를 갖는 직사각형일 수 있지만, 변형된 실시예들에 따르면, 원 기둥 또는 타원 기둥의 모양을 가지면서 2차원적으로 형성될 수 있다.
반도체막(200)은 화학기상증착 기술을 사용하여 형성되는 다결정 구조의 반도체 물질(예를 들면, 폴리실리콘)일 수 있다. 이 경우, 반도체막(200)은 개구부들(105)의 내벽들을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 하지만, 반도체막(200)은 에피택시얼 기술 또는 화학기상증착 기술을 사용하여 형성되는 반도체 물질들 중의 한가지일 수 있으면, 그 결정 구조는 다결정, 단결정 및 비정질 구조들 중의 한가지일 수 있다.
제 1 매립 패턴들(210)은 반도체막(200)이 형성된 개구부들(105)을 채우도록 형성될 수 있으며, 절연성 물질들 중의 적어도 한가지를 포함할 수 있다. 예를 들면, 제 1 매립 패턴들(210)은 실리콘 산화막 또는 에스오지 기술을 이용하여 형성되는 절연성 물질들일 수 있다. 일 실시예에 따르면, 수소 또는 중수소를 포함하 는 가스 분위기에서, 반도체막(200)이 형성된 결과물을 처리하는 수소 어닐링 단계가 더 실시될 수 있다. 이러한 수소 어닐링 단계는 반도체막(200) 내에 존재하는 결정 결함들을 치유할 수 있다.
도 7을 참조하면, 반도체막(200)을 패터닝하여, 개구부(105) 내에 서로 분리된 복수의 반도체 패턴들(205)을 형성한 후, 반도체 패턴들(205) 사이의 공간을 채우는 제 2 매립 패턴들(220)을 더 형성할 수 있다.
반도체 패턴들(205)을 형성하는 단계는 개구부들(105)의 장축을 가로지르는 식각 마스크 패턴들을 사용하여 제 1 매립 패턴들(210)을 패터닝함으로써 반도체막(200)의 내측벽을 노출시키는 단계 및 노출된 반도체막(200)의 내측벽을 식각하여 반도체 패턴들(205)을 수평적으로 분리시키는 단계를 포함할 수 있다.
제 2 매립 패턴(220)은 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. 일 실시예에 따르면, 제 2 매립 패턴들(220)을 형성하는 단계는 분리된 반도체 패턴들(205) 사이의 공간을 채우는 제 2 매립막을 형성한 후, 박막 구조체(100)의 상부면이 노출될 때까지 제 2 매립막 및 반도체 패턴들(205)을 평탄화 식각하는 단계를 포함할 수 있다. 이 경우, 반도체 패턴들(205)은 노드 분리되어, 개구부(105) 및 제 2 매립 패턴(220) 내에 국소적으로 형성될 수 있다.
도 8 내지 도 10을 참조하면, 차례로 적층되어 반도체 패턴들(205)의 측벽을 마주보는 도전 패턴들(260)을 형성하는 수평 배선 형성 공정을 실시한다. 수평 배선 형성 공정은 반도체 패턴들(205) 사이에 박막 구조체(100)를 구성하는 박막들 중의 일부 또는 전부를 관통하는 트렌치들(230)을 형성하는 단계 및 박막 구조 체(100)의 희생막들을 도전성 물질막으로 대체(replace)하는 단계를 포함할 수 있다.
구체적으로, 도 8에 도시된 것처럼, 트렌치들(230)은 반도체 패턴들(205)로부터 이격되어, 희생막들(130) 및 절연막들(120)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 트렌치들(230)은 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치들(230)은 적어도 희생막들(130) 중의 최하층의 상부면을 노출시키도록 형성될 수 있다.
다른 실시예에 따르면, 트렌치들(230)은 셀 어레이 영역(CAR)의 기판(10)의 표면 일부를 노출시킬 수 있다. 구체적으로, 트렌치들(230)을 형성시, 최하층에 배치된 예비 분리 패턴(20)의 일부가 함께 식각될 수 있다. 이에 따라, 희생막 패턴들(131)의 측벽이 노출될 수 있으며, 워드라인 콘택 영역(WCTR)에 분리 패턴(25)이 형성될 수 있다. 분리 패턴(25)은 워드라인 콘택 영역(WCTR)에서 희생막 패턴들(131) 사이에 형성될 수 있다. 트렌치들(230)을 형성시, 트렌치들(230)의 폭은 예비 분리 패턴(20)의 폭보다 크거나 같을 수 있다.
변형된 실시예에 따르면, 공통 소오스 라인으로 사용될 수 있는, 도전 영역(미도시)은 트렌치들(230) 하부의 기판(10) 내에 국소적으로 형성될 수 있다. 도전 영역은 트렌치들(230)이 형성된 박막 구조체(100)를 이온 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다.
대체 단계는, 도 9에 도시된 것처럼, 트렌치들(230)에 의해 그 측벽들이 노출된 희생막들(130)을 선택적으로 제거하여, 절연막들(120) 사이에 리세스 영역 들(240)을 형성한 후, 도 10에 도시된 것처럼, 리세스 영역들(240) 각각의 내부에 정보저장막(250) 및 도전 패턴(260)을 형성하는 단계를 포함할 수 있다.
리세스 영역들(240)은 트렌치(230)로부터 절연막들(120) 사이로 수평적으로 연장된 갭 영역들일 수 있으며, 반도체 패턴들(205)의 측벽들을 노출시키도록 형성될 수 있다. 리세스 영역들(240)을 형성하는 단계는 절연막들(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(130)을 등방적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 희생막들(130)이 실리콘 질화막이고, 절연막들(120)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
리세스 영역들(240)은 트렌치(230)로부터 절연막들(120) 사이로 수평적으로 연장된 갭 영역들일 수 있으며, 반도체 패턴들(205)의 측벽들을 노출시키도록 형성될 수 있다. 리세스 영역들(240)을 형성하는 단계는 절연막들(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(130)을 등방적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 희생막들(130)이 실리콘 질화막이고, 절연막들(120)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
정보저장막(250) 및 도전 패턴(260)을 형성하는 단계는 트렌치들(230) 및 리세스 영역들(240)을 차례로 덮는 정보저장막(250) 및 도전막을 형성하는 단계, 및 트렌치(230) 내에서 도전막을 제거하여 리세스 영역들(240) 내에 도전 패턴들(260)을 남기는 단계를 포함할 수 있다. 이어서, 도 10에 도시된 것처럼, 트렌 치(230)를 채우는 전극 분리 패턴(265)이 더 형성될 수 있다.
정보저장막(250)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있으며, 리세스 영역들(240)의 두께의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라, 정보저장막(250)은 리세스 영역들(240)이 형성된 결과물을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 플래쉬 메모리를 위한 본 발명의 일 실시예에 따르면, 정보저장막(250)은 전하저장막을 포함할 수 있다. 예를 들면, 정보저장막(250)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 일 실시예에 따르면, 정보저장막(250)은 터널 절연막 및 블록킹 절연막을 더 포함할 수 있고, 터널 절연막은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지를 포함하고, 블록킹 절연막은 알루미늄 산화막, 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지를 포함할 수 있다.
도전막은, 정보저장막(250)에 의해 덮인, 리세스 영역들(240) 및 트렌치들(230)을 채우도록 형성될 수 있다. 도전막은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 한편, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정적으로 적용되는 것은 아니기 때문에, 정보저장막(250) 및 도전막은 물질 및 구조 등에서 다양하게 변형될 수 있다.
트렌치(230) 내에서 도전막을 제거하는 단계는, 박막 구조체(100)를 구성하는 최상부의 절연막(130) 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)을 식각 마스크로 사용하여, 도전막을 이방성 식각하는 단계를 포함할 수 있다. 트렌치(230) 내에서 도전막이 제거될 경우, 도전막은 수직적으로 분리된 도전 패턴들(260)을 형성한다. 즉, 도전 패턴들(260)은 리세스 영역들(240) 내에 국소적으로 형성될 수 있으며, 수평 배선 구조체(260S)를 구성할 수 있다.
전극 분리 패턴(265)을 형성하는 단계는, 절연성 물질들 중의 적어도 하나로, 도전막이 제거된 트렌치(230)를 채우는 단계를 포함한다. 일 실시예에 따르면, 전극 분리 패턴(265)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지일 수 있다.
도 11을 참조하면, 제 1 매립 패턴(210) 및 반도체 패턴(205)의 상부 영역들에 콘택 패드(290)가 형성될 수 있다.
도 12를 참조하면, 수평 배선 구조체(260S)를 패터닝하여, 워드라인 콘택 영역(WCTR) 상부에 계단 모양의 콘택 영역을 형성한다. 구체적으로, 이 과정은 수평 배선 구조체(260S) 상에 희생 마스크 패턴(310)을 형성한 후, 수평 배선 구조체(260S)를 패터닝하여 계단 모양의 콘택 영역을 형성하는 단계를 포함할 수 있다.
희생 마스크 패턴(310)은 절연막들(120) 및 수평 배선 구조체(260S)를 구성하는 물질들에 대해 식각 선택성을 갖는 물질들 중의 한가지일 수 있다. 일 실시예에 따르면, 희생 마스크 패턴(310)은 유기물들 중의 한가지 또는 포토 레지스트 물질들 중의 한가지일 수 있다. 또한, 희생 마스크 패턴(310)의 두께는 콘택 영역의 넓이 보다 클 수 있다.
수평 배선 구조체(260S)를 패터닝하는 단계는 희생 마스크 패턴(310)을 소모적 식각 마스크로 사용하는 소모적 식각의 과정을 포함할 수 있다. 구체적으로, 소모적 식각의 과정은 복수의 하위 패터닝 단계들을 포함하고, 하위 패터닝 단계들 각각은 수평 식각 단계 및 수직 식각 단계를 포함할 수 있다.
수평 식각 단계는 희생 마스크 패턴(310)의 점유 면적을 점차적으로 축소시키도록 구성될 수 있으며, 희생 마스크 패턴(310)의 측벽을 수평적으로 식각하는 단계를 포함할 수 있다. 수평 식각 단계는 희생 마스크 패턴(310)에 의해 노출되는 영역을 수평적으로 확장함으로써, 그 이전 하위 패터닝 단계에서 희생 마스크 패턴(310)에 의해 덮였던 수평 배선 구조체(260S)의 상부면 일부를 새롭게 노출시킬 수 있다. 즉, 절연막들(120) 및 수평 배선 구조체(260S)의 노출된 면적은 하위 패터닝의 단계들이 반복적으로 실시됨에 따라 확장될 수 있다.
수평 식각 단계는 등방적 건식 식각의 방법으로 실시될 수 있지만, 습식 식각의 방법으로도 실시될 수 있다. 또한, 수평 식각 단계는 전면 식각의 방법으로 실시됨으로써, 상기 희생 마스크 패턴(310)은 측벽뿐만이 아니라 상부면도 함께 식각될 수 있다. 그러므로, 희생 마스크 패턴(310)의 폭 및 두께는 하위 패터닝의 단계들이 반복적으로 실시됨에 따라 감소될 수 있다.
수직 식각 단계는 희생 마스크 패턴(310)을 식각 마스크로 사용하여 수평 배선 구조체(260S) 및 절연막들(120)을 식각하는 단계를 포함할 수 있다. 수직 식각 단계의 수직적 깊이에 있어서, 하위 패터닝 단계는 도전 패턴들(260)의 하나 및 상기 절연막들(120) 중의 하나를 제거하도록 실시될 수 있다. 또한, 수직 식각 단계의 수평적 범위에 있어서, 수직 식각 단계에서 식각되는 수평 배선 구조체(260S) 및 절연막들(120)의 영역은 해당 하위 패터닝 단계 및 그 이전에 실시된 하위 패터 닝 단계를 통해 제거된 마스크 패턴들(301, 302)의 아래일 수 있다. 즉, 앞선 하위 패터닝 단계에서 패터닝되었던 수평 배선 구조체(260S) 및 절연막(120)은 소정의 하위 패터닝 단계 동안 추가적으로 패터닝될 수 있다.
수평 배선 구조체(260S)에 대해 실시되는 하위 패터닝 단계들의 누적 횟수는 셀 어레이 영역(CAR) 또는 반도체 패턴들(205)로부터의 거리에 따라 달라질 수 있다. 이러한 하위 패터닝 단계의 누적 횟수의 차이에 따라, 도 12에 도시된 것처럼, 수평 배선 구조체(260S)는 워드라인 콘택 영역(WCTR)에서 계단 모양의 콘택 영역을 갖도록 형성될 수 있다. 또한, 계단 모양의 콘택 영역을 갖는 수평 배선 구조체(260S)에서 최하층의 도전 패턴들 사이의 분리 패턴(25)의 상면이 노출될 수 있다.
도 13 및 도 14를 참조하면, 희생 마스크 패턴(310)을 제거한 후, 수평 배선 구조체(260S)에 접속하는 워드라인 플러그들(WPLG) 및 워드라인 플러그들(WPLG)에 접속하는 전역 워드라인들(GWL; global word line)을 형성한다. 상술한 것처럼, 수평 배선 구조체(260S)는 워드라인 콘택 영역(WCTR)에서 계단 모양의 콘택 영역을 갖도록 형성되기 때문에, 서로 다른 높이에 형성된 도전 패턴들(260)은, 동일한 공정을 이용하여 동시에 형성된, 워드라인 플러그들(WPLG) 각각에 연결될 수 있다.
한편, 최하층에 위치하며, 서로 이격된 도전 패턴들(260)은 워드라인 플러그들(WPLG)을 통해 각각의 접지 선택 라인들(GSL)에 연결될 수 있다.
한편, 반도체 패턴들(205)에 접속하는 비트라인 플러그들(BPLG) 및 비트라인 플러그들(BPLG)을 연결하는 비트라인들(BL)이 더 형성될 수 있다. 비트라인 들(BL)은 도시된 것처럼 트렌치(230) 또는 도전 패턴들(260)를 가로지르는 방향을 따라 형성될 수 있다. 일 실시예에 따르면, 비트라인 플러그(BPLG)은 워드라인 플러그(WPLG)를 형성하는 공정을 이용하여 형성될 수 있다. 유사하게, 비트라인(BL)은 전역 워드라인(GWL)을 형성하는 공정을 이용하여 형성될 수 있다.
이 실시예에 따르면, 적층된 도전 패턴들(260)은 도 1에서 설명한 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드라인들(WL)로 사용될 수 있다. 예를 들면, 도전 패턴들(260)의 최상부층 및 최하부층은 각각 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 사용되고, 이들 사이의 도전 패턴들(260)은 워드라인들(WL)로 사용될 수 있다. 또는, 도 13 및 도 14에 도시된 것처럼, 최상부에 배치된 두 층의 도전 패턴들(260)이 스트링 선택 라인(SSL)으로 사용될 수도 있다. 스트링 선택 라인(SSL)으로 사용되는 도전 패턴들(260)은 수평적으로 분리될 수 있으며, 이 경우, 동일한 높이에는 전기적으로 분리된 복수의 스트링 선택 라인들(SSL)이 배치될 수 있다. 이와 달리, 하나의 블록 내에 포함되는 워드라인들(WL)은 워드라인 콘택 영역(WCTR)에서 서로 연결되어, 빗 모양(comb-shape) 또는 손가락 모양(finger-shape)으로 형성될 수 있다. 즉, 기판(10)으로부터 동일한 높이에 배치된 워드 라인들(WL)의 끝단 부분들은, 워드라인 콘택 영역(WCTR)에 형성된 분리 패턴(25)의 상부에서 서로 연결될 수 있다.
또한, 접지 선택 라인(GSL)으로 사용되는 최하층의 도전 패턴들(260)은 수평적으로 분리될 수 있다. 즉, 최하층의 도전 패턴들(260)은 셀 어레이 영역(CAR)의 전극 분리 패턴(265)과, 워드라인 콘택 영역(WCTR)의 분리 패턴(25)에 의해 전 기적으로 분리될 수 있다. 접지 선택 라인들(GSL)이 서로 전기적으로 분리되어 있으므로, 접지 선택 라인들(GSL) 각각에 전압들이 선택적으로 인가될 수 있다.
도 15 내지 도 20은 본 발명의 기술적 사상에 기초한 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다. 설명의 간결함을 위해, 상술한 제 1 실시예와 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
제 1 실시예와 제 2 실시예를 비교하면, 제 2 실시예에 따른 제조 방법은 공정 순서에 있어서 제 1 실시예의 그것과 차이가 있다. 구체적으로, 상기 수평 배선 구조체(260S)를 형성하기 위한 일련의 공정 단계들은 계단 구조 형성을 위한 일련의 공정 단계들 이후에 실시될 수 있다.
도 15 내지 도 20을 참조하면, 박막 구조체(100)를 형성하고, 박막 구조체(100)를 관통하는 반도체 패턴들(205)을 형성한다. 박막 구조체(100)는 복수의 절연막들(121~128:120) 및 복수의 희생막들(131~137:130)을 포함할 수 있으며, 도 2 내지 도 4를 참조하여 설명된 제 1 실시예의 그것과 동일하게 형성될 수 있다.
반도체 패턴들(205)을 형성하는 단계는 도 15에 도시된 것처럼 박막 구조체(100)를 관통하는 관통홀들(106)을 형성한 후, 도 16에 도시된 것처럼 관통홀들(106)을 차례로 채우는 반도체 패턴들(205) 및 제 1 매립 패턴들(210)을 형성하는 단계를 포함할 수 있다. 도 23에 도시된 것처럼, 이 실시예의 관통홀들(106)은 도 5에 도시된 라인 형태가 아니라 홀 형태로 형성될 수 있다. 반도체 패턴들(205) 및 제 1 매립 패턴들(210)은 관통홀들(106)을 주형으로 사용하는 다마신 공정을 통해 형성될 수 있다. 이에 따라, 이 실시예에 따른 반도체 패턴들(205)은 바닥면이 닫힌 원통형 또는 컵 모양일 수 있다. 반도체 패턴들(205) 및 제 1 매립 패턴들(210)을 위한 물질들은 제 1 실시예에서와 동일할 수 있다.
도 17을 참조하면, 박막 구조체(100) 상에 희생 마스크 패턴(310)을 형성한다. 제 1 실시예의 경우, 희생 마스크 패턴(310)은 수평 배선 구조체(260S)가 형성된 결과물 상에 형성되었다. 하지만, 이 실시예에 따르면, 마스크 구조체(300S)는 희생막들(130)을 포함하는 박막 구조체(100) 상에 형성된다.
이 실시예에 따른 희생 마스크 패턴(310)은 상술한 제 1 실시예의 그것과 동일하게 형성될 수 있다. 하지만, 상술한 실시예와 이 실시예 사이에는 상술한 공정 순서에서의 차이가 존재할 수 있기 때문에, 마스크 구조체(300S)를 식각 마스크로 사용하는 소모적 식각 단계에서 식각되는 물질은 두 실시예들에서 서로 다를 수 있다. 즉, 제 1 실시예의 경우, 소모적 식각 단계는 도전 패턴들(260)을 식각하는 단계를 포함하지만, 제 2 실시예에 따르면, 박막 구조체(100)를 구성하는 희생막들(130)을 식각하는 단계를 포함할 수 있다.
박막 구조체(100) 상에 희생 마스크 패턴(310)을 형성한 후, 희생 마스크 패턴(310)을 소모적 식각 마스크로 사용하는 소모적 식각 단계를 실시한다. 소모적 식각 단계는 복수의 하위 패터닝 단계들을 포함하고, 하위 패터닝 단계들 각각은 수평 식각 단계 및 수직 식각 단계를 포함할 수 있다. 희생 마스크 패턴(310)은 상술한 제 1 실시예의 그것과 동일한 방법 및 동일한 물질로 형성될 수 있다.
수평 식각 단계는 희생 마스크 패턴(310)의 점유 면적을 점차적으로 축소시키도록 구성될 수 있으며, 상술한 제 1 실시예에서와 유사하게, 희생 마스크 패 턴(310)의 측벽을 수평적으로 식각하는 수평 식각 단계를 포함할 수 있다.
수직 식각 단계는 희생 마스크 패턴(310)을 식각 마스크로 사용하여 절연막들(120) 및 희생막들(130)을 식각하는 단계를 포함할 수 있다. 수직 식각 단계의 수직적 깊이에 있어서, 하위 패터닝 단계는 희생막들(130)의 하나 및 절연막들(120) 중의 하나를 제거하도록 실시될 수 있다. 또한, 앞선 하위 패터닝 단계에서 패터닝되었던 희생막(130) 및 절연막(120)은 소정의 하위 패터닝 단계 동안 추가적으로 패터닝될 수 있다.
이에 따라, 박막 구조체(100)에 대해 실시되는 하위 패터닝 단계들의 누적 횟수는 셀 어레이 영역(CAR) 또는 반도체 패턴들(205)로부터의 거리에 따라 달라질 수 있다. 이러한 하위 패터닝 단계의 누적 횟수의 차이에 따라, 도 17에 도시된 것처럼, 박막 구조체(100)는 워드라인 콘택 영역(WCTR)에서 계단 모양의 콘택 영역을 갖도록 형성될 수 있다.
도 18 내지 도 20을 참조하면, 희생 마스크 패턴(310)을 제거하고, 박막 구조체(100)로부터 희생막들(130)을 선택적으로 제거하여 리세스 영역들(240)을 형성한다. 이어서, 리세스 영역들(240)을 채움으로써 반도체 패턴들(205)의 측벽을 마주보는 도전 패턴들(260)을 형성한 후, 도전 패턴들(260)에 접속하는 워드라인 플러그들(WPLG)을 형성한다). 결과적으로, 이 실시예에 따르면, 소모적 식각 단계를 통해 박막 구조체(100)를 계단 모양으로 형성한 이후에, 도전 패턴들(260)이 형성된다.
리세스 영역들(240)을 형성하는 단계는 도 18에 도시된 것처럼 박막 구조 체(100) 내에 희생막들(130)의 측벽들을 노출시키는 트렌치들(230)을 형성한 후, 도 19에 도시된 것처럼 노출된 희생막들(130)을 선택적으로 제거하는 단계를 포함할 수 있다. 방법에 있어서, 이 단계는 도 8 및 도 9를 참조하여 설명된 실시예의 그것과 동일하게 실시될 수 있다.
한편, 도 18에 도시된 것처럼, 트렌치(230)는, 길이에 있어서, 셀 어레이 영역(CAR)으로부터 연장되어 워드라인 콘택 영역(WCTR)을 가로지르도록 형성될 수 있다. 즉, 상술한 제 1 실시예에 따르면, 워드라인들(WL)이 빗 모양 또는 손가락 모양으로 형성될 수 있도록, 트렌치(230)는 워드라인 콘택 영역(WCTR)을 가로지르지 않도록 형성되었다. 하지만, 제 2 실시예에 따르면, 트렌치(230)는 워드라인 콘택 영역(WCTR)을 가로지르도록 형성되어, 박막 구조체(100)를 수평적으로 배열된 복수의 부분들로 분리시킬 수 있다. 또 다른 변형된 실시예들로서, 도 19를 참조하여 설명된 트렌치(230)는 제 1 실시예에 적용될 수 있고, 도 9를 참조하여 설명된 트렌치(230)는 제 2 실시예에 적용될 수도 있다.
방법에 있어서, 도전 패턴들(260)을 형성하는 단계는 도 10을 참조하여 설명된 실시예의 그것과 동일하게 실시될 수 있다. 희생막들(130)을 도전성 물질로 대체(replace)하는 단계를 포함하는 이 방법에 따르면, 리세스 영역들(240)은 정보저장막(250) 및 도전 패턴(260)으로 채워질 수 있으며, 도전 패턴들(260)은 트렌치(230)를 채우는 전극 분리 패턴(265)에 의해 공간적으로 분리될 수 있다.
워드라인 플러그들(WPLG)을 형성한 후, 도 20에 도시된 것처럼, 워드라인 플러그들(WPLG)에 접속하는 전역 워드라인들(GWL; global word line)이 더 형성될 수 있다. 또한, 최하층의 도전 패턴들(1260) 각각에 전기적으로 연결되는 접지 선택 라인들(GSL)이 더 형성될 수 있다. 이에 더하여, 반도체 패턴들(205)에 접속하는 비트라인 플러그들(BPLG) 및 비트라인 플러그들(BPLG)을 연결하는 비트라인들(BL)이 더 형성될 수 있다. 워드라인 플러그들(WPLG), 전역 워드라인들(GWL), 접지 선택 라인(GSL), 비트라인 플러그들(BPLG) 및 비트라인들(BL)은 도 13 및 도 14를 참조하여 설명된 실시예에서와 동일한 방법을 이용하여 형성될 수 있다.
한편, 상술한 것처럼, 희생막들(130)을 포함하는 박막 구조체(100)가 수평적으로 배열된 복수의 부분들로 분리되기 때문에, 대체 공정(S32)을 통해 형성되는 도전 패턴들(260) 각각은 트렌치들(230)에 의해 수평적으로 분리되어, 복수의 도전 라인들을 형성할 수 있다. 따라서, 이 실시예에 따른 워드라인 플러그들(WPLG)은 도 20에 도시된 것처럼 트렌치(230)에 의해 수평적으로 분리된 도전 패턴들(260) 각각에 접속하도록 형성된다. 이에 더하여, 동일한 높이에 배치되는 도전 패턴들(260)은 전역 워드라인들(GWL) 중의 하나에 전기적으로 연결될 수 있다. 이를 위해, 워드라인 플러그들(WPLG)와 전역 워드라인들(GWL) 사이에는, 복수의 워드라인 플러그들(WPLG)을 연결하는 중간 배선(IL) 및 중간 배선(IL)과 전역 워드라인(GWL)을 연결하는 중간 플러그(IPLG)가 더 배치될 수 있다. 일 실시예에 따르면, 중간 배선(IL)의 장축은 도시된 것처럼 비트라인(BL)의 장축에 평행한 방향일 수 있다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 23은 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처 리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치의 간략 회로도이다.
도 2 내지 도 12는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 13과 도 14는 각각 다른 방향들에서 보여지는 제 1 실시예에 따른 3차원 반도체 장치를 도시하는 사시도들이다.
도 15 내지 도 20은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 23은 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

Claims (10)

  1. 셀 어레이 영역 및 콘택 영역을 포함하는 기판을 준비하고,
    상기 기판 상에, 하부 분리 영역에 의해 수평적으로 분리된 희생막 패턴들 및 상기 희생막 패턴들 상에 차례로 적층된 희생막들을 포함하는 박막 구조체를 형성하고,
    상기 박막 구조체를 관통하여 상기 셀 어레이 영역의 상기 하부 분리 영역을 노출시키는 개구부를 형성하는 것을 포함하되,
    상기 하부 분리 영역은 상기 셀 어레이 영역 및 상기 콘택 영역을 가로지르고,
    상기 개구부는 상기 셀 어레이 영역 내에 한정적으로 형성되는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 개구부의 길이는 상기 하부 분리 영역의 길이보다 짧은 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 개구부의 폭은 상기 하부 분리 영역의 폭보다 크거나 같은 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 박막 구조체를 형성하는 것은,
    상기 하부 분리 영역을 채우는 예비 분리 패턴을 형성하는 것을 더 포함하며,
    상기 개구부를 형성하는 것은, 상기 셀 어레이 영역에서 상기 예비 분리 패턴을 제거하여 상기 콘택 영역에 분리 패턴을 형성하는 것인 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 예비 분리 패턴은 상기 희생막들에 대해 식각 선택성을 갖는 절연 물질로 형성된 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 개구부를 형성한 후,
    상기 희생막 패턴들 및 상기 희생막들을 제거하여 리세스 영역들을 형성하고,
    상기 리세스 영역들에 도전 패턴들을 국소적으로 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 도전 패턴들을 형성하는 것은,
    상기 리세스 영역들 내벽에 정보 저장막을 형성하고,
    상기 정보 저장막이 형성된 상기 리세스 영역들 및 상기 개구부를 채우는 도전막을 형성하고,
    상기 개구부 내에서 상기 도전막을 제거하여 전극 분리 영역을 형성하고,
    상기 전극 분리 영역 내에 전극 분리 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 리세스 영역들은 상기 희생막 패턴들이 제거됨으로써 형성되는 하부 리세스 영역들 및 상기 희생막들이 제거됨으로써 형성되는 상부 리세스 영역들을 포함하되,
    상기 하부 리세스 영역들을 채우는 상기 도전 패턴들은, 상기 전극 분리 패턴과 상기 분리 패턴에 의해 서로 전기적으로 분리되고,
    동일한 높이의 상기 상부 리세스 영역들을 채우는 상기 도전 패턴들은 상기 콘택 영역에서 서로 연결되는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 개구부를 형성하기 전에,
    상기 박막 구조체를 관통하여 상기 기판과 연결되는 반도체 패턴들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 제 4 항에 있어서,
    상기 박막 구조체를 형성 후,
    상기 박막 구조체를 패터닝하여 상기 콘택 영역에서 계단 모양을 갖는 패턴 구조체를 형성하는 것을 더 포함하되,
    상기 패턴 구조체는 상기 분리 패턴의 상면을 노출시키는 반도체 장치의 제조 방법.
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