KR101970941B1 - 3차원 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 상기 3차원 비휘발성 메모리 장치는 셀 어레이 영역과 연결 영역이 정의된 기판, 상기 셀 어레이 영역과 상기 연결 영역 상에 형성되고, 적층된 다수의 전극을 포함하는 전극 구조체, 상기 연결 영역 상의 전극 구조체 내에 형성된 제2 리세스, 상기 연결 영역 상의 전극 구조체 내에 형성되고, 상기 셀 어레이 영역과 상기 제2 리세스 사이에 배치된 제1 리세스, 상기 제1 리세스에 의해 노출된 다수의 전극의 상면에 형성된 다수의 수직 배선을 포함할 수 있다.

Description

3차원 비휘발성 메모리 장치 및 그 제조 방법{Nonvolatile memory device and fabricating method thereof}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법으로, 보다 자세하게는 3차원 플래시 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하려는 과제는, 공정 안정성이 향상된 3차원 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 공정 안정성이 향상된 3차원 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 면(aspect)은 셀 어레이 영역과 연결 영역이 정의된 기판, 상기 셀 어레이 영역과 상기 연결 영역 상에 형성되고, 적층된 다수의 전극을 포함하는 전극 구조체, 상기 연결 영역 상의 전극 구조체 내에 형성된 제2 리세스, 상기 연결 영역 상의 전극 구조체 내에 형성되고, 상기 셀 어레이 영역과 상기 제2 리세스 사이에 배치된 제1 리세스, 상기 제1 리세스에 의해 노출된 다수의 전극의 상면에 형성된 다수의 수직 배선을 포함할 수 있다.
여기서, 상기 제1 리세스는 일측에 배치된 제1 측벽면과 타측에 배치된 제2 측벽면을 포함하고, 상기 제2 리세스는 상기 일측에 배치된 제3 측벽면과 상기 타측에 배치된 제4 측벽면을 포함할 수 있다. 또한, 상기 제1 측벽면에 의해 노출된 다수의 전극 상면에 다수의 수직 배선이 형성되고, 상기 제2 측벽면, 상기 제3 측벽면 및 상기 제4 측벽면에 의해 노출된 다수의 전극 상면에는 다수의 수직 배선이 형성되지 않을 수 있다.
상기 제1 리세스에 의해 노출된 다수의 전극은, 계단 형상일 수 있다.
상기 셀 어레이 영역 상의 전극 구조체를 관통하는 다수의 채널 패턴을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 다른 면은 셀 어레이 영역과 연결 영역에 정의된 기판, 상기 기판 상에 형성되고, 트렌치를 포함하는 몰드 패턴, 상기 트렌치의 바닥과 측벽, 상기 몰드 패턴의 상면을 따라 형성되고, 적층된 다수의 제1 전극을 포함하는 제1 전극 구조체, 상기 제1 전극 구조체 상에 형성되고, 적층된 다수의 제2 전극을 포함하는 제2 전극 구조체, 상기 연결 영역 상의 제2 전극 구조체 내에 형성된 제4 리세스, 상기 연결 영역 상의 제2 전극 구조체 내에 형성되고, 상기 셀 어레이 영역과 상기 제2 리세스 사이에 배치된 제3 리세스, 및 상기 제3 리세스에 의해 노출된 다수의 제2 전극의 상면에 형성된 다수의 제2 수직 배선을 포함한다.
여기서, 상기 제3 리세스는 일측에 배치된 제5 측벽면과 타측에 배치된 제6 측벽면을 포함하고, 상기 제4 리세스는 상기 일측에 배치된 제7 측벽면과 상기 타측에 배치된 제8 측벽면을 포함할 수 있다. 상기 제5 측벽면에 의해 노출된 다수의 제2 전극 상면에 다수의 제2 수직 배선이 형성되고, 상기 제6 측벽면, 상기 제7 측벽면 및 상기 제8 측벽면에 의해 노출된 다수의 제2 전극 상면에는 제2 수직 배선이 형성되지 않을 수 있다.
상기 연결 영역 상의 제1 전극 구조체 내에 형성된 제1 리세스를 더 포함할 수 있다. 상기 연결 영역 상의 제1 전극 구조체 내에 형성된 제2 리세스를 더 포함하고, 상기 제1 리세스는 상기 셀 어레이 영역과 상기 제2 리세스 사이에 배치될 수 있다. 상기 제1 리세스는 일측에 배치된 제1 측벽면과 타측에 배치된 제2 측벽면을 포함하고, 상기 제2 리세스는 상기 일측에 배치된 제3 측벽면과 상기 타측에 배치된 제4 측벽면을 포함하고, 상기 제1 측벽면에 의해 노출된 다수의 제1 전극 상면에 다수의 제1 수직 배선이 형성되고, 상기 제2 측벽면, 상기 제3 측벽면 및 상기 제4 측벽면에 의해 노출된 다수의 제1 전극 상면에는 제1 수직 배선이 형성되지 않을 수 있다. 여기서, 상기 제1 리세스와 상기 제2 리세스는 상기 몰드 패턴의 상면에 배치될 수 있다. 한편, 상기 제1 리세스와 상기 제3 리세스는, 동일한 높이에서 동일한 깊이로 형성될 수 있다.
또한, 상기 제3 리세스와 상기 제4 리세스는, 동일한 깊이로 형성될 수 있다.
또한, 상기 제1 전극 구조체의 최상층과 상기 제2 전극 구조체의 최상면은 서로 연결될 수 있다.
또한, 상기 제3 리세스에 의해 노출된 다수의 전극은, 계단 형상일 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 면은 셀 어레이 영역과 연결 영역에 정의된 기판, 상기 기판 상에 형성되고, 트렌치를 포함하는 몰드 패턴, 상기 트렌치의 바닥과 측벽, 상기 몰드 패턴의 상면을 따라 형성되고, 적층된 다수의 제1 전극을 포함하는 제1 전극 구조체, 상기 제1 전극 구조체 상에 형성되고, 적층된 다수의 제2 전극을 포함하는 제2 전극 구조체, 상기 연결 영역 상의 제1 전극 구조체 내에 형성된 제2 리세스, 상기 연결 영역 상의 제1 전극 구조체 내에 형성되고, 상기 셀 어레이 영역과 상기 제2 리세스 사이에 배치된 제1 리세스, 및 상기 제1 리세스에 의해 노출된 다수의 제1 전극의 상면에 형성된 다수의 제1 수직 배선을 포함한다.
또한, 상기 연결 영역 상의 제2 전극 구조체 내에 형성된 제3 리세스를 더 포함할 수 있다. 또한, 상기 연결 영역 상의 제2 전극 구조체 내에 형성된 제4 리세스를 더 포함하고, 상기 제4 리세스는 상기 셀 어레이 영역과 상기 제3 리세스 사이에 배치될 수 있다.
또한, 상기 제1 전극 구조체의 최상층과 상기 제2 전극 구조체의 최상층은 서로 연결될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 2는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 3은 도 2의 A - A를 따라서 절단한 단면도이다.
도 4는 도 2의 셀 어레이 영역(I)을 설명하기 위한 사시도이다.
도 5는 도 3의 TS1 영역의 확대도이다.
도 6은 도 2의 B - B를 따라서 절단한 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 9은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 12 내지 도 17는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18 내지 도 21은 리세스 형성 단계를 설명하기 위한 중간단계 도면들이다.
도 22는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 23은 도 22의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 24은 도 23을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는, 다수의 메모리 블록(BLK1~BLKn 단, n은 자연수)를 포함할 수 있다. 각 메모리 블록(BLK1~BLKn)은 제1 내지 제3 방향(D1, D2, D3)으로 연장될 수 있다. 제1 내지 제3 방향(D1, D2, D3)은 도시된 것과 같이, 서로 교차하는 방향이고, 서로 다른 방향일 수 있다. 예를 들어, 제1 내지 제3 방향(D1, D2, D3)은 서로 직각으로 교차하는 방향일 수 있으나, 이에 한정되는 것은 아니다.
도 2는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 3은 도 2의 A - A를 따라서 절단한 단면도이다. 도 4는 도 2의 셀 어레이 영역(I)을 설명하기 위한 사시도이다. 도 5는 도 3의 TS1 영역의 확대도이다. 도 6은 도 2의 B - B를 따라서 절단한 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(1)에서, 기판(110)에 셀 어레이 영역(I)과 연결 영역(II)이 정의되어 있다.
셀 어레이 영역(I)은 다수의 비휘발성 메모리 셀이 형성되는 영역이고, 연결 영역(II)은 셀 어레이 영역(I)과 주변회로 영역(미도시) 사이에 배치되는 영역이다. 후술하는 것과 같이, 연결 영역(II)에는, 적층된 다수의 전극(즉, 워드 라인)을 라우팅하기 위한, 다수의 수직 배선, 다수의 패드 등이 형성된다. 또한, 연결 영역(II)에는 다수의 게이트 전극, 다수의 수직 배선, 다수의 패드를 용이하게 연결하기 위한 제1 리세스(recess) 영역과, 안정적인 공정을 위한 제2 리세스 영역을 포함할 수 있다.
도 2 내지 도 5를 참조하여, 셀 어레이 영역(I)부터 설명한다.
셀 어레이 영역(I)에는, 기판(110) 상에 다수의 절연 패턴(112), 다수의 제1 전극(LSL, WL0~WLn, USL)(단, n은 자연수), 다수의 채널 패턴(115), 터널층(tunnel layer)(121), 트랩층(trap layer)(122), 블록층(block layer)(351), 비트 라인(BL0~BL2) 등이 형성된다.
다수의 절연 패턴(112)은 기판(110) 상에 제2 방향(D2)으로 서로 이격되어 순차적으로 적층될 수 있다. 도 4에 도시한 것과 같이, 다수의 절연 패턴(112) 각각은 제1 방향(D1)으로 길게 연장되도록 형성될 수 있다. 이러한 절연 패턴(112)은 산화물일 수 있으나, 이에 한정되는 것은 아니다.
다수의 절연 패턴(112) 사이에, 다수의 제1 전극(LSL, WL0~WLn, USL)이 배치될 수 있다. 다수의 제1 전극(LSL, WL0~WLn, USL)은 제1 방향(D1)으로 길게 형성되고, 제2 방향(D2)으로 적층될 수 있다. 이와 같이 적층된 다수의 제1 전극(LSL, WL0~WLn, USL)을 제1 전극 구조체(211)라고 부르기로 한다.
다수의 채널 패턴(115)과 다수의 제1 전극(LSL, WL0~WLn, USL)이 교차하는 영역에서, 비휘발성 메모리 셀(TS1)이 정의될 수 있다.
다수의 채널 패턴(115)은 제2 방향(D2)으로 길게 연장되어 형성되고, 다수의 제1 전극(LSL, WL0~WLn, USL)은 제1 방향(D1)으로 길게 연장되어 형성된다. 구체적으로, 다수의 채널 패턴(115)은 기판(110) 상에 필러(pillar) 형태로 배치되어, 적층된 다수의 절연 패턴(112)을 관통하도록 형성된다. 다수의 제1 전극(LSL, WL0~WLn, USL)은 적층된 다수의 절연 패턴(112) 사이에 각각 형성될 수 있다. 다수의 제1 전극(LSL, WL0~WLn, USL)은 다수의 채널 패턴(115)과 교차되도록 형성될 수 있다. 다수의 제1 전극(LSL, WL0~WLn, USL)은 서로 같은 두께를 같은 것으로 도시하였으나, 서로 다른 두께를 가질 수도 있다.
다수의 채널 패턴(115)은 예를 들어, 단결정 실리콘과 같은 반도체 물질일 수 있으나, 이에 한정되는 것은 아니다. 다수의 제1 전극(LSL, WL0~WLn, USL)은 도전성 물질로 형성될 수 있는데, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 도전성 물질이나 실리콘과 같은 반도체 물질로 형성될 수 있는데 이에 한정되는 것은 아니다.
채널 패턴(115)의 측벽에 터널층(121), 트랩층(122)이 형성될 수 있다. 즉, 채널 패턴(115)의 길이 방향을 따라, 터널층(121), 트랩층(122)이 배치될 수 있다. 터널층(121), 트랩층(122)은 제1 전극(LSL, WL0~WLn, USL)과 채널 패턴(115) 사이에 배치될 수 있다. 구체적으로 예를 들어, 터널층(121), 트랩층(122)은 채널 패턴(115)을 따라서, 다수의 절연 패턴(112)을 관통하도록 형성될 수 있다.
터널층(121)은 전하가 통과되는 부분으로, 예를 들어, 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막의 이중층으로 형성될 수 있다.
트랩층(122)은 터널층(121)을 통과한 전하가 저장되는 부분이다. 예를 들어, 트랩층(122)은 질화막 또는 고유전율(high-k)막으로 형성될 수 있다. 질화막은 예를 들어 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 하프늄 산화질화물(hafnium oxynitride), 지르코늄 산화질화물(zirconium oxynitride), 하프늄 실리콘 산화질화물(hafnium silicon oxynitride), 또는 하프늄 알루미늄 산화질화물(hafnium aluminum oxynitride) 중에서 하나 이상을 포함할 수 있다. 고유전율막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 블록층(351)은 다수의 채널 패턴(115)과 다수의 제1 전극(LSL, WL0~WLn, USL) 사이에 각각 배치될 수 있다. 블록층(351)은 제1 방향(D1)으로 길게 연장되어 형성될 수 있다. 또한, 블록층(351)은 제2 방향(D2)으로 지그재그(zigzag) 형태로 형성될 수 있다.
도 5에서 도시된 것과 같이, 블록층(351)은 위쪽에 배치된 절연 패턴(도 5의 112a)과 전극(도 5의 WL1) 사이, 아래쪽에 배치된 절연 패턴(도 5의 112b)과 전극(WL1) 사이, 채널 패턴(115)(또는 트랩층(122))과 전극(WL1) 사이에 형성될 수 있다. 즉, 블록층(351)은 절연 패턴(112a, 112b)과 채널 패턴(115)의 형상에 따라 컨포말하게(conformal) 형성될 수 있다.
이러한 블록층(351)은 단층 또는 다층일 수 있다. 블록층(351)은 실리콘 산화물 또는 실리콘 산화물보다 큰 유전상수를 가지는 절연성 금속 산화물을 포함할 수 있다. 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 또는 디스프로슘 스칸듐 산화물(dysprosium scandium oxide)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다. 도면에서는 블록층(351)이 1개층인 경우를 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 블록층(351)는 예를 들어, 실리콘 산화물과, 알루미늄 산화물의 적층물일 수 있다.
한편, 도 5에 도시된 터널층(121), 트랩층(122), 블록층(351)의 구성은 예시적인 것에 불과하다. 예를 들어, 터널층(121), 트랩층(122), 블록층(351)이 채널 패턴(115)의 길이 방향을 따라 배치될 수도 있다.
한편, 도 3 및 도 4에 도시된 것과 같이, 다수의 채널 패턴(115)은 제1 방향(D1) 및 제3 방향(D3)으로 서로 이격되어 배열될 수 있다. 즉, 다수의 채널 패턴(115)은 매트릭스 형태로 배열될 수 있다. 도면에서는, 다수의 채널 패턴(115)이 3 × 3으로 배열된 것으로 도시하였으나, 이에 한정되는 것은 아니다.
기판(110) 내에는 공통 소오스 라인(CSL)이 제1 방향(D1)을 따라서 길게 형성될 수 있다.
제3 방향(D3)으로 배열된 다수의 채널 패턴(115) 사이에, 다수의 절연 패턴(112) 내에 분리공간(T)이 형성될 수 있다. 제3 방향(D3)으로 배열된 다수의 채널 패턴(115)은 비트라인(BL0~BL2)에 의해서 서로 전기적으로 연결될 수 있다.
다시 도 2 및 도 6을 참조하여, 연결 영역(II)을 설명한다.
연결 영역(II)에는, 다수의 제1 전극(LSL, WL0~WLn, USL)(즉, 제1 전극 구조체(211)), 다수의 절연 패턴(112), 제1 리세스(R1), 제2 리세스(R2), 다수의 수직 배선(171), 다수의 연결패드(175), 다수의 지지대(SP), 층간 절연막(141) 등이 형성될 수 있다.
다수의 제1 전극(LSL, WL0~WLn, USL), 다수의 절연 패턴(112)은 도시된 것과 같이, 셀 어레이 영역(I)에서부터 연장된 것일 수 있다.
제1 리세스(R1) 및 제2 리세스(R2)를 채우도록, 층간 절연막(141)이 형성될 수 있다. 층간 절연막(141)은 SiO2, SiN, SiON, 저유전율 절연막(예를 들어, SiOF, SiOC 등) 등이 형성될 수 있으나, 이에 한정되는 것은 아니다.
또한, 다수의 지지대(SP)가, 다수의 전극들(LSL, WL0~WLn, USL)을 관통하여 제공된다. 지지대(PL)는 기판(110)으로부터 상부로 연장되도록(즉, 제2 방향(D2)으로 연장되도록) 형성될 수 있다. 지지대(PL)는 예를 들어, 절연 물질로 형성된 필러(pillar) 형태일 수 있다. 지지대(SP)는 다수의 채널 패턴(115)과 이격되어 형성될 수 있다.
한편, 제1 리세스(R1)는 셀 어레이 영역(I)과 제2 리세스(R2) 사이에 배치될 수 있다. 즉, 제1 리세스(R1)는 제2 리세스(R2)보다 셀 어레이 영역(I)에 가깝게 배치될 수 있다.
제1 리세스(R1) 및 제2 리세스(R2)에 의해 노출된 다수의 제1 전극(LSL, WL0~WLn, USL)은, 계단 형상일 수 있다. 즉, 아래에 배치된 전극(예를 들어, WL1)이, 위에 배치된 전극(예를 들어, WL2)보다 리세스(R1, R2) 방향으로 돌출될 수 있다. 아래에 배치된 전극(WL1)의 길이가, 위에 배치된 전극(WL2)의 길이보다 더 길 수 있다.
제1 리세스(R1)는 도시된 것과 같이 위쪽에서 아래쪽으로 내려갈수록 좁아지는 형상일 수 있다.
제2 리세스(R2)도 위쪽에서 아래쪽으로 내려갈수록 좁아지는 형상일 수 있다. 예를 들어, 제2 리세스(R2)는 제1 리세스(R1)와 실질적으로 동일한 형상일 수 있다. 즉, 제2 리세스(R2)의 깊이(D2)와 제1 리세스의 깊이(D1)은 실질적으로 동일할 수 있다. 제1 리세스(R1)와 제2 리세스(R2)는 동일한 높이에서 동일한 깊이(D1, D2)로 형성될 수 있다.
여기서, 제1 리세스(R1)는 리얼 리세스(real recess)이고, 제2 리세스(R2)는 더미 리세스(dummy recess)일 수 있다.
구체적으로, 제1 리세스(R1)는 일측에(예를 들어, 왼쪽) 배치된 제1 측벽면(S1)과 타측(예를 들어, 오른쪽)에 배치된 제2 측벽면(S2)을 포함한다. 또한, 제2 리세스(R2)는 일측에 배치된 제3 측벽면(S3)과 타측에 배치된 제4 측벽면(S4)을 포함할 수 있다. 제1 측벽면(S1)에 의해서 노출된 다수의 제1 전극(LSL, WL0~WLn, USL)은 이용되고, 제2 측벽면(S2), 제3 측벽면(S3) 및 제4 측벽면(S4)에 의해 노출된 다수의 제1 전극(LSL, WL0~WLn, USL)은 이용되지 않을 수 있다. 즉, 제1 측벽면(S1)에 의해서 노출된 다수의 제1 전극(LSL, WL0~WLn, USL)의 상면에 다수의 수직 배선(171)이 형성되고, 제2 측벽면(S2), 제3 측벽면(S3) 및 제4 측벽면(S4)에 의해 노출된 다수의 제1 전극(LSL, WL0~WLn, USL) 상면에는 다수의 수직 배선(171)이 형성되지 않는다. 다수의 수직 배선(171)과 연결되어, 다수의 연결패드(175)가 형성될 수 있다.
제2 리세스(R2)를 제1 리세스(R1)에 인접하여 형성하는 이유는 다음과 같다. 후술하겠으나, 제2 리세스(R2)를 형성하지 않으면, 평탄화 공정시 제1 리세스(R1)의 측벽면(S1 또는 S2)이 무너질 수 있다. 하지만, 제2 리세스(R2)가 제1 리세스(R1)에 인접하여 배치되어 있으면, 평탄화 공정시 제1 리세스(R1)가 아닌 제2 리세스(R2)의 측벽면(S3 또는 S4)가 무너질 수 있다. 반면, 제1 리세스(R1)의 측벽면(S1 또는 S2)는 쉽게 무너지지 않는다. 즉, 제2 리세스(R2)를 희생하여, 다수의 수직 배선(171)이 형성되어야 하는 제1 리세스(R1)를 보호한다. 이를 통해서, 3차원 비휘발성 메모리 장치를 제조하는 데 있어서, 공정 안정성이 향상된다.
설명되지 않은 111은 버퍼 산화막일 수 있다.
도 7은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 7은 도 5에 도시된 비휘발성 메모리 셀(TS1) 대신 사용될 수 있는 다른 예일 수 있다. 설명의 편의상, 도 5를 이용하여 설명한 부분과 다른 부분을 위주로 설명한다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치에서, 채널 패턴(115)의 측벽에 터널층(121), 트랩층(122), 블록층(351)이 형성될 수 있다. 채널 패턴(115)의 길이 방향을 따라, 터널층(121), 트랩층(122), 블록층(351)이 배치될 수 있다. 더 구체적으로, 터널층(121), 트랩층(122), 블록층(351)은 채널 패턴(115)을 따라서, 다수의 절연 패턴(112)을 관통하도록 형성될 수 있다.
도 8은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 8은 도 5에 도시된 비휘발성 메모리 셀(TS1) 대신 사용될 수 있는 또 다른 예일 수 있다. 설명의 편의상, 도 5를 이용하여 설명한 부분과 다른 부분을 위주로 설명한다.
도 8을 참조하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치에서, 터널층(121), 트랩층(122) 및 블록층(351)은 위쪽에 배치된 절연 패턴(도 8의 112a)과 전극(도 8의 WL1) 사이, 아래쪽에 배치된 절연 패턴(도 8의 112b)과 전극(WL1) 사이, 채널 패턴(115)(또는 트랩층(122))과 전극(WL1) 사이에 형성될 수 있다. 즉, 터널층(121), 트랩층(122) 및 블록층(351)은 절연 패턴(112a, 112b)과 채널 패턴(115)의 형상에 따라 컨포말하게(conformal) 형성될 수 있다.
도 9은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 6를 이용하여 설명한 부분과 다른 부분을 위주로 설명한다.
도 9를 참조하면, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치(4)는, 몰드 패턴(199), 제1 전극 구조체(211), 제2 전극 구조체(211a), 제1 리세스(R1), 제3 리세스(R3), 제4 리세스(R4) 등을 포함할 수 있다.
몰드 패턴(199)은 기판(110) 상에 형성되고, 트렌치(199a)를 포함한다. 몰드 패턴(199)은 예를 들어, SiO2, SiN, SiON, 저유전율 절연막 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
제1 전극 구조체(211)는 적층된 다수의 제1 전극(LSL, WL0~WLn)을 포함할 수 있다. 다수의 제1 전극(LSL, WL0~WLn) 사이에는 다수의 절연 패턴(112)이 배치될 수 있다. 제1 전극 구조체(211)는 트렌치(199a)의 바닥과 측벽, 몰드 패턴(199)의 상면을 따라 형성될 수 있다.
제2 전극 구조체(211a)는 적층된 다수의 제2 전극(WLn+1~WL2n, USL)을 포함할 수 있다. 다수의 제2 전극(WLn+1~WL2n, USL) 사이에는 다수의 절연 패턴(112)이 배치될 수 있다. 제2 전극 구조체(211a)는 제1 전극 구조체(211)의 상면에 형성될 수 있다. 여기서, 적층된 다수의 제1 전극(LSL, WL0~WLn)의 개수와, 적층된 다수의 제2 전극(WLn+1~WL2n, USL)의 개수가 서로 동일한 것으로 도시하였으나, 이에 한정되지 않는다.
한편, 제1 전극 구조체(211)와 제2 전극 구조체(211a)는 셀 어레이 영역(I)으로부터 연장된 것일 수 있다. 즉, 셀 어레이 영역(I)에는, 제1 전극 구조체(211)와 제2 전극 구조체(211a) 내에 비휘발성 메모리 셀이 정의될 수 있다. 셀 어레이 영역(I)에는, 제1 전극 구조체(211)와 제2 전극 구조체(211a)를 가로지르는 다수의 채널 패턴(미도시)이 형성될 수 있다.
또한, 도시된 것과 같이, 제1 전극 구조체(211)의 상면과 제2 전극 구조체(211a)의 최상면은 서로 연결될 수 있다.
제1 전극 구조체(211) 내에 제1 리세스(R1)가 형성될 수 있다. 제1 리세스(R1)는 몰드 패턴(199)의 상면에 배치될 수 있다. 제2 전극 구조체(211a) 내에 제3 리세스(R3)가 형성될 수 있다. 제4 리세스(R4)는, 제1 리세스(R1)와 제3 리세스(R3) 사이에 배치될 수 있다. 다르게 표현하면, 제3 리세스(R3)는 셀 어레이 영역(I)과 제4 리세스(R4) 사이에 배치될 수 있다. 즉, 제3 리세스(R3)는 제4 리세스(R4)보다 셀 어레이 영역(I)에 가깝게 배치될 수 있다.
제1 리세스(R1), 제3 리세스(R3) 및 제4 리세스(R4)에 의해 노출된 다수의 제1 전극(LSL, WL0~WLn), 다수의 제2 전극(WLn+1~WL2n, USL)은, 계단 형상일 수 있다. 예를 들어, 아래에 배치된 전극(예를 들어, WL1)이, 위에 배치된 전극(예를 들어, WL2)보다 리세스(R1) 방향으로 돌출될 수 있다. 아래에 배치된 전극(WL1)의 길이가, 위에 배치된 전극(WL2)의 길이보다 더 길 수 있다.
제1 리세스(R1), 제3 리세스(R3) 및 제4 리세스(R4) 각각은 도시된 것과 같이 위쪽에서 아래쪽으로 내려갈수록 좁아지는 형상일 수 있다. 예를 들어, 제1 리세스(R1), 제3 리세스(R3) 및 제4 리세스(R4)는 서로 실질적으로 동일한 형상일 수 있다. 즉, 제1 리세스(R1)의 깊이(D1), 제3 리세스(R3)의 깊이(D3) 및 제4 리세스(R4)의 깊이(D4)은 실질적으로 동일할 수 있다. 제1 리세스(R1), 제3 리세스(R3) 및 제4 리세스(R4)는 동일한 높이에서 동일한 깊이(D1, D3, D4)로 형성될 수 있다.
여기서, 제1 리세스(R1), 제3 리세스(R3)는 리얼 리세스(real recess)이고, 제2 리세스(R2)는 더미 리세스(dummy recess)일 수 있다.
구체적으로, 제1 리세스(R1)는 일측에(예를 들어, 왼쪽) 배치된 제1 측벽면(S1)과 타측(예를 들어, 오른쪽)에 배치된 제2 측벽면(S2)을 포함한다. 또한, 제3 리세스(R3)는 일측에 배치된 제5 측벽면(S5)과 타측에 배치된 제6 측벽면(S6)을 포함할 수 있다. 제4 리세스(R4)는 일측에 배치된 제7 측벽면(S7)과 타측에 배치된 제8 측벽면(S8)을 포함할 수 있다.
제1 측벽면(S1)에 의해서 노출된 다수의 제1 전극(LSL, WL0~WLn)과, 제5 측벽면(S5)에 의해서 노출된 다수의 제2 전극(WLn+1~WL2n, USL)은 이용된다. 제2 측벽면(S2)에 의해 노출된 다수의 제1 전극(LSL, WL0~WLn)과, 제6 측벽면(S6), 제7 측벽면(S7), 제8 측벽면(S8)에 의해 노출된 다수의 제2 전극(WLn+1~WL2n, USL)은 이용되지 않을 수 있다. 즉, 제1 측벽면(S1)에 의해서 노출된 다수의 제1 전극(LSL, WL0~WLn), 제5 측벽면(S5)에 의해서 노출된 다수의 제2 전극(WLn+1~WL2n, USL)의 상면에 다수의 수직 배선(171, 171a)이 형성된다. 다수의 수직 배선(171, 171a)과 연결되어, 다수의 연결패드(175, 175a)가 형성될 수 있다.
제4 리세스(R4)를 제3 리세스(R3)에 인접하여 형성하는 이유는 다음과 같다. 후술하겠으나, 제4 리세스(R4)를 형성하지 않으면, 평탄화 공정시 제3 리세스(R3)의 측벽면(S5 또는 S6)이 무너질 수 있다. 하지만, 제4 리세스(R4)가 제3 리세스(R3)에 인접하여 배치되어 있으면, 평탄화 공정시 제3 리세스(R3)가 아닌 제4 리세스(R4)의 측벽면(S7 또는 S8)가 무너질 수 있다. 반면, 제3 리세스(R3)의 측벽면(S5 또는 S6)는 쉽게 무너지지 않는다. 즉, 제4 리세스(R4)를 희생하여, 다수의 수직 배선(171a)이 형성되어야 하는 제3 리세스(R3)를 보호한다. 이를 통해서, 3차원 비휘발성 메모리 장치를 제조하는 데 있어서, 공정 안정성이 향상된다.
도 10은 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 9를 이용하여 설명한 부분과 다른 부분을 위주로 설명한다.
도 10을 참조하면, 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치(5)는, 몰드 패턴(199), 제1 전극 구조체(211), 제2 전극 구조체(211a), 제1 리세스(R1), 제2 리세스(R2), 제3 리세스(R3), 제4 리세스(R4) 등을 포함할 수 있다.
제1 전극 구조체(211) 내에 제1 리세스(R1) 및 제2 리세스(R2)가 형성될 수 있다. 제1 리세스(R1) 및 제2 리세스(R2)는 몰드 패턴(199)의 상면에 배치될 수 있다. 제1 리세스(R1)는 셀 어레이 영역(I)과 제2 리세스(R2) 사이에 배치될 수 있다. 즉, 제1 리세스(R1)는 제2 리세스(R2)보다 셀 어레이 영역(I)에 가깝게 배치될 수 있다.
제1 리세스(R1) 및 제2 리세스(R2)에 의해 노출된 다수의 제1 전극(LSL, WL0~WLn)은, 계단 형상일 수 있다. 즉, 아래에 배치된 전극(예를 들어, WL1)이, 위에 배치된 전극(예를 들어, WL2)보다 리세스(R1, R2) 방향으로 돌출될 수 있다.
제2 리세스(R2)는 아래쪽으로 내려갈수록 좁아지는 형상일 수 있다. 제1 리세스(R1)와 제2 리세스(R2)는 동일한 높이에서 동일한 깊이(D1, D2)로 형성될 수 있다.
제2 리세스(R2)를 희생하여, 다수의 수직 배선(171)이 형성되어야 하는 제1 리세스(R1)를 보호할 수 있다.
도 11은 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 9를 이용하여 설명한 부분과 다른 부분을 위주로 설명한다.
도 11을 참조하면, 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치(6)는, 몰드 패턴(199), 제1 전극 구조체(211), 제2 전극 구조체(211a), 제1 리세스(R1), 제2 리세스(R2), 제3 리세스(R3) 등을 포함할 수 있다. 제2 리세스(R2)를 희생하여, 다수의 수직 배선(171)이 형성되어야 하는 제1 리세스(R1)를 보호할 수 있다.
이하에서, 도 12 내지 도 17, 도 9를 이용하여, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하도록 한다. 도 12 내지 도 17는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 12를 참조하면, 기판(110) 상에 트렌치(199a)를 포함하는 몰드 패턴(199)을 형성한다.
이어서, 기판(110) 상에, 제1 전극 구조체(211)와 제2 전극 구조체(211a)를 순서대로 형성한다. 제1 전극 구조체(211)는 트렌치(199a)의 바닥과 측벽, 몰드 패턴(199)의 상면을 따라 형성될 수 있다. 제2 전극 구조체(211a)는 제1 전극 구조체(211)의 상면에 형성될 수 있다. 제1 전극 구조체(211)는 적층된 다수의 제1 전극(LSL, WL0~WLn)을 포함할 수 있다. 다수의 제1 전극(LSL, WL0~WLn) 사이에는 다수의 절연 패턴(112)이 배치될 수 있다. 제2 전극 구조체(211a)는 적층된 다수의 제2 전극(WLn+1~WL2n, USL)을 포함할 수 있다. 다수의 제2 전극(WLn+1~WL2n, USL) 사이에는 다수의 절연 패턴(112)이 배치될 수 있다.
도 13을 참조하면, 몰드 패턴(199) 상에 위치하는 제2 전극 구조체(211a)의 일부를 제거한다. 따라서, 제1 전극 구조체(211)의 일부가 노출될 수 있다.
도 14를 참조하면, 평탄화 공정을 실시한다. 그 결과, 제1 전극 구조체(211)의 최상면과, 제2 전극 구조체(211a)의 최상면이 서로 연결될 수 있다.
도 15를 참조하면, 제1 전극 구조체(211) 내에 제1 리세스(R1)가 형성하고, 제2 전극 구조체(211a) 내에 제3 리세스(R3), 제4 리세스(R4)를 형성한다.
구체적으로, 제1 리세스(R1)는 몰드 패턴(199)의 상면에 배치될 수 있다. 제4 리세스(R4)는 제1 리세스(R1)와 제3 리세스(R3) 사이에 배치될 수 있다. 다르게 표현하면, 제3 리세스(R3)는 셀 어레이 영역(I)과 제4 리세스(R4) 사이에 배치될 수 있다. 즉, 제3 리세스(R3)는 제4 리세스(R4)보다 셀 어레이 영역(I)에 가깝게 배치될 수 있다.
제1 리세스(R1), 제3 리세스(R3) 및 제4 리세스(R4)에 의해 노출된 다수의 제1 전극(LSL, WL0~WLn), 다수의 제2 전극(WLn+1~WL2n, USL)은, 계단 형상일 수 있다. 예를 들어, 아래에 배치된 전극(예를 들어, WL1)이, 위에 배치된 전극(예를 들어, WL2)보다 리세스(R1, R2) 방향으로 돌출될 수 있다. 아래에 배치된 전극(WL1)의 길이가, 위에 배치된 전극(WL2)의 길이보다 더 길 수 있다.
제1 리세스(R1), 제3 리세스(R3) 및 제4 리세스(R4)를 형성하는 예시적인 구체적 방법에 대해서는, 도 18 내지 도 21을 참조하여 후술하도록 한다.
도 16을 참조하면, 제1 전극 구조체(211)와 제2 전극 구조체(211a) 상에 층간 절연막(141)을 형성한다. 층간 절연막(141)은 제1 리세스(R1), 제3 리세스(R3), 제4 리세스(R4)의 형상에 따라 컨포말하게 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 17을 참조하면, 평탄화 공정을 통해서 층간 절연막(141)의 일부를 제거한다. 평탄화 공정을 통해서, 제1 전극 구조체(211)의 상면과, 제2 전극 구조체(211a)의 상면이 노출될 수 있다. 제1 리세스(R1), 제3 리세스(R3), 제4 리세스(R4) 내에만, 층간 절연막(141)이 남을 수 있다.
전술한 것과 같이, 제4 리세스(R4)가 제3 리세스(R3)에 인접하여 배치되어 있으면, 평탄화 공정시 제3 리세스(R3)가 아닌 제4 리세스(R4)의 측벽면(S7 또는 S8)가 무너질 수 있다. 반면, 제3 리세스(R3)의 측벽면(S5 또는 S6)는 쉽게 무너지지 않는다. 즉, 제4 리세스(R4)를 희생하여, 다수의 수직 배선(171a)이 형성되어야 하는 제3 리세스(R3)를 보호한다. 이를 통해서, 3차원 비휘발성 메모리 장치를 제조하는 데 있어서, 공정 안정성이 향상된다.
다시 도 9를 참조하면, 제1 측벽면(S1)에 의해서 노출된 다수의 제1 전극(LSL, WL0~WLn), 제5 측벽면(S5)에 의해서 노출된 다수의 제2 전극(WLn+1~WL2n, USL)의 상면에 다수의 수직 배선(171, 171a)이 형성한다. 다수의 수직 배선(171, 171a)과 연결되어, 다수의 연결패드(175, 175a)가 형성될 수 있다.
도 18 내지 도 21을 참조하여, 리세스 형성 단계(도 15 참조)를 자세히 설명하도록 한다. 도 18 내지 도 21은 리세스 형성 단계를 설명하기 위한 중간단계 도면들이다. 도 18 내지 도 21은 제1 리세스(R1)의 형성 과정을 설명한다.
도 18을 참조하면, 몰드 패턴(199) 상에 제1 전극 구조체(211)가 형성되어 있다. 제1 전극 구조체(211)는 전술한 것과 같이, 적층된 다수의 제1 전극(LSL, WL0~WLn)을 포함할 수 있다. 다수의 제1 전극(LSL, WL0~WLn) 사이에는 다수의 절연 패턴(112)이 배치될 수 있다. 다수의 제1 전극(LSL, WL0~WLn)과 절연 패턴(112)은 서로 습식 식각 특성이 다를 수 있다.
마스크 패턴(200)이 제1 전극 구조체(211) 상에 형성될 수 있다.
도 19를 참조하면, 마스크 패턴(200)을 이용하여 제1 식각 공정을 수행한다. 그 결과, 마스크 패턴(200)에 의하여 노출된 일부 영역이 도시된 것과 같이, 등방적으로 식각될 수 있다. 즉, 다수의 제1 전극(LSL, WL0~WLn)과 절연 패턴(112)이 등방적으로 식각되어 기판(110)이 노출될 수 있다. 제1 식각 공정은 다수의 제1 전극(LSL, WL0~WLn)과 절연 패턴(112)에 대한 식각율이 동일한 습식 식각 공정일 수 있다. 식각율이 동일하다는 것은 완전하게 동일한 것뿐만 아니라 이를 벗어나는 공정 오차 범위까지 포함하는 것일 수 있다.
도 20를 참조하면, 제2 식각 공정을 수행한다. 그 결과 다수의 제1 전극(LSL, WL0~WLn)이 등방적으로 식각될 수 있다. 제2 식각 공정은 절연 패턴(112)보다 다수의 제1 전극(LSL, WL0~WLn)에 대한 식각율이 더 높은 습식 식각 공정을 포함할 수 있다. 도면에서는, 제2 식각 공정 동안 절연 패턴(112)이 식각되지 않는 것으로 도시되어 있으나, 실질적으로는 일부분이 식각될 수 있다.
한편, 도 19 및 도 20에서는, 제1 식각 공정 및 제2 식각 공정의 순서에 따라 연속적으로 수행되는 것으로 설명되고 있으나, 이에 한정되지 않는다. 즉, 제 1 식각 공정 및 제 2 식각 공정이 동시에 수행될 수도 있다.
도 21을 참조하면, 마스크 패턴(200)을 제거한다.
이어서, 제3 식각 공정을 수행한다. 식각된 다수의 제1 전극(LSL, WL0~WLn)을 마스크로 하여, 절연 패턴(112)이 이방성 식각될 수 있다. 제 3 식각 공정은 에치백 공정일 수 있다.
결과적으로, 아래에 배치된 전극(예를 들어, WL1)이, 위에 배치된 전극(예를 들어, WL2)보다 리세스(R1) 방향으로 돌출될 수 있다. 아래에 배치된 전극(WL1)의 길이가, 위에 배치된 전극(WL2)의 길이보다 더 길 수 있다.
도 22는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 22를 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 도 1 내지 도 11을 참조하여 설명된 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치 중 적어도 하나일 수 있다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 23은 도 22의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 23을 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 비휘발성 메모리 칩은 도 1 내지 도 11을 참조하여 설명된 비휘발성 메모리 장치(100)와 마찬가지로 구성된다.
도 23에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 24은 도 23을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 24에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 24에서, 도 23을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 22를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 22 및 도 23을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 112: 절연 패턴
LSL, WL0~WLn, USL: 제1 전극
115: 채널 패턴 121: 터널층
122: 트랩층 351: 블록층
BL0~BL2: 비트 라인

Claims (10)

  1. 셀 어레이 영역과 연결 영역이 정의된 기판;
    상기 셀 어레이 영역과 상기 연결 영역 상에 형성되고, 적층된 다수의 전극을 포함하는 전극 구조체;
    상기 연결 영역 상의 전극 구조체 내에 형성된 제2 리세스;
    상기 연결 영역 상의 전극 구조체 내에 형성되고, 상기 셀 어레이 영역과 상기 제2 리세스 사이에 배치된 제1 리세스; 및
    상기 제1 리세스에 의해 노출된 다수의 전극의 상면에 형성된 다수의 수직 배선을 포함하고,
    상기 제1 리세스는 일측에 배치된 제1 측벽면과 타측에 배치된 제2 측벽면을 포함하고,
    상기 제2 리세스는 상기 일측에 배치된 제3 측벽면과 상기 타측에 배치된 제4 측벽면을 포함하고,
    상기 제1 측벽면에 의해 노출된 다수의 전극 상면에 다수의 수직 배선이 형성되고,
    상기 제2 측벽면, 상기 제3 측벽면 및 상기 제4 측벽면에 의해 노출된 다수의 전극 상면에는 다수의 수직 배선이 형성되지 않는 비휘발성 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1 리세스에 의해 노출된 다수의 전극은, 계단 형상인 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 셀 어레이 영역 상의 전극 구조체를 관통하는 다수의 채널 패턴을 더 포함하는 비휘발성 메모리 장치.
  6. 셀 어레이 영역과 연결 영역에 정의된 기판;
    상기 기판 상에 형성되고, 트렌치를 포함하는 몰드 패턴;
    상기 트렌치의 바닥과 측벽, 상기 몰드 패턴의 상면을 따라 형성되고, 적층된 다수의 제1 전극을 포함하는 제1 전극 구조체;
    상기 제1 전극 구조체 상에 형성되고, 적층된 다수의 제2 전극을 포함하는 제2 전극 구조체;
    상기 연결 영역 상의 제2 전극 구조체 내에 형성된 제4 리세스;
    상기 연결 영역 상의 제2 전극 구조체 내에 형성되고, 상기 셀 어레이 영역과 상기 제4 리세스 사이에 배치된 제3 리세스; 및
    상기 제3 리세스에 의해 노출된 다수의 제2 전극의 상면에 형성된 다수의 제2 수직 배선을 포함하고,
    상기 제3 리세스는 일측에 배치된 제5 측벽면과 타측에 배치된 제6 측벽면을 포함하고,
    상기 제4 리세스는 상기 일측에 배치된 제7 측벽면과 상기 타측에 배치된 제8 측벽면을 포함하고,
    상기 제5 측벽면에 의해 노출된 다수의 전극 상면에 다수의 제2 수직 배선이 형성되고,
    상기 제6 측벽면, 상기 제7 측벽면 및 상기 제8 측벽면에 의해 노출된 다수의 전극 상면에는 다수의 제2 수직 배선이 형성되지 않는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 연결 영역 상의 제1 전극 구조체 내에 형성된 제1 리세스와, 상기 연결 영역 상의 제1 전극 구조체 내에 형성된 제2 리세스를 더 포함하고, 상기 제1 리세스는 상기 셀 어레이 영역과 상기 제2 리세스 사이에 배치되고,
    상기 제1 리세스는 상기 일측에 배치된 제1 측벽면과 상기 타측에 배치된 제2 측벽면을 포함하고,
    상기 제2 리세스는 상기 일측에 배치된 제3 측벽면과 상기 타측에 배치된 제4 측벽면을 포함하고
    상기 제1 측벽면에 의해 노출된 다수의 제1 전극 상면에 다수의 제1 수직 배선이 형성되고,
    상기 제2 측벽면, 상기 제3 측벽면 및 상기 제4 측벽면에 의해 노출된 다수의 제1 전극 상면에는 다수의 제1 수직 배선이 형성되지 않는 비휘발성 메모리 장치.
  8. 제 6항에 있어서,
    상기 연결 영역 상의 제1 전극 구조체 내에 형성된 제1 리세스와, 상기 연결 영역 상의 제1 전극 구조체 내에 형성된 제2 리세스를 더 포함하고, 상기 제1 리세스는 상기 셀 어레이 영역과 상기 제2 리세스 사이에 배치되고,
    상기 제1 리세스와 상기 제2 리세스는 상기 몰드 패턴의 상면에 배치되는 비휘발성 메모리 장치.
  9. 제 6항에 있어서,
    상기 제3 리세스와 상기 제4 리세스는, 동일한 깊이로 형성되는 비휘발성 메모리 장치.
  10. 셀 어레이 영역과 연결 영역에 정의된 기판;
    상기 기판 상에 형성되고, 트렌치를 포함하는 몰드 패턴;
    상기 트렌치의 바닥과 측벽, 상기 몰드 패턴의 상면을 따라 형성되고, 적층된 다수의 제1 전극을 포함하는 제1 전극 구조체;
    상기 제1 전극 구조체 상에 형성되고, 적층된 다수의 제2 전극을 포함하는 제2 전극 구조체;
    상기 연결 영역 상의 제1 전극 구조체 내에 형성된 제2 리세스;
    상기 연결 영역 상의 제1 전극 구조체 내에 형성되고, 상기 셀 어레이 영역과 상기 제2 리세스 사이에 배치된 제1 리세스; 및
    상기 제1 리세스에 의해 노출된 다수의 제1 전극의 상면에 형성된 다수의 제1 수직 배선을 포함하고,
    상기 제1 리세스는 일측에 배치된 제1 측벽면과 타측에 배치된 제2 측벽면을 포함하고,
    상기 제2 리세스는 상기 일측에 배치된 제3 측벽면과 상기 타측에 배치된 제4 측벽면을 포함하고,
    상기 제1 측벽면에 의해 노출된 다수의 전극 상면에 다수의 수직 배선이 형성되고,
    상기 제2 측벽면, 상기 제3 측벽면 및 상기 제4 측벽면에 의해 노출된 다수의 전극 상면에는 다수의 수직 배선이 형성되지 않는 비휘발성 메모리 장치.
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