KR20220068534A - 평행 트렌치형 캐퍼시터들을 가진 3차원 메모리 소자 - Google Patents

평행 트렌치형 캐퍼시터들을 가진 3차원 메모리 소자 Download PDF

Info

Publication number
KR20220068534A
KR20220068534A KR1020200155417A KR20200155417A KR20220068534A KR 20220068534 A KR20220068534 A KR 20220068534A KR 1020200155417 A KR1020200155417 A KR 1020200155417A KR 20200155417 A KR20200155417 A KR 20200155417A KR 20220068534 A KR20220068534 A KR 20220068534A
Authority
KR
South Korea
Prior art keywords
capacitor
insulating layer
capacitor electrode
stack
forming
Prior art date
Application number
KR1020200155417A
Other languages
English (en)
Inventor
김원석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200155417A priority Critical patent/KR20220068534A/ko
Priority to US17/222,767 priority patent/US11690233B2/en
Priority to CN202110746901.5A priority patent/CN114597217A/zh
Publication of KR20220068534A publication Critical patent/KR20220068534A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H01L27/11573—
    • H01L27/11526—
    • H01L27/11556—
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

3차원 메모리 소자가 설명된다. 상기 3차원 메모리 소자는 로직 소자층 및 상기 로직 소자층 상에 적층된 메모리 소자층을 포함할 수 있다. 상기 로직 소자층은 기판 및 상기 기판 상에 배치된 로직 소자들을 포함할 수 있다. 상기 메모리 소자층은 연장 영역 내에 형성된 워드 라인 스택; 상기 워드 라인 스택 내에 형성된 계단 패턴들; 주변 영역 내에 형성된 절연층 스택; 및 상기 절연층 스택 내에 상감된 캐퍼시터들을 포함할 수 있다.

Description

평행 트렌치형 캐퍼시터들을 가진 3차원 메모리 소자{Three-Dimensional Memory Device Having Parallel Trench type Capacitors}
본 개시는 3차원 메모리 소자에 관한 것으로, 보다 상세하게는 평행 트렌치형 캐퍼시터들을 가진 3차원 메모리 소자에 관한 것이다.
메모리 소자의 집적도가 높아지면서, 비휘발성 메모리 소자는 3차원 메모리 소자로 이동하고 있다. 3차원 메모리 소자는 단위 면적 당 셀 수가 많아 현재 및 미래에도 가장 주목되는 메모리 소자이다. 메모리 소자의 집적도 향상은 복잡한 회로, 능동 소자들, 및 수동 소자들을 요구한다.
본 개시가 해결하고자 하는 과제는 평행 트렌치형 캐퍼시터들을 가진 3차원 메모리 소자를 제공하는 것이다.
본 개시가 해결하고자 하는 과제는 평행 트렌치형 캐퍼시터들을 가진 3차원 메모리 소자를 형성하는 방법은 제공하는 것이다.
본 개시가 해결하고자 하는 과제는 계단 패턴들을 형성하는 공정을 이용하여 형성된 캐퍼시터들을 포함하는 3차원 메모리 소자를 제공하는 것이다.
본 개시가 해결하고자 하는 과제는 계단 패턴들을 형성하는 공정을 이용하여 캐퍼시터들을 형성하는 방법을 제공하는 것이다.
본 개시의 일 실시예에 의한 3차원 메모리 소자는 로직 소자층 및 상기 로직 소자층 상에 적층된 메모리 소자층을 포함할 수 있다. 상기 로직 소자층은 기판 및 상기 기판 상에 배치된 로직 소자들을 포함할 수 있다. 상기 메모리 소자층은 연장 영역 내에 형성된 워드 라인 스택; 상기 워드 라인 스택 내에 형성된 계단 패턴들; 주변 영역 내에 형성된 절연층 스택; 및 상기 절연층 스택 내에 상감된 캐퍼시터들을 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 메모리 소자는 연장 영역 및 주변 영역을 갖는 기판; 상기 연장 영역 내에 형성된 워드 라인 스택, 상기 워드 라인 스택은 교대로 적층된 다수의 제1 절연층들 및 워드 라인들을 포함하고; 상기 워드 라인 스택 내에 형성된 다수의 계단 패턴들; 상기 주변 영역 내에 형성된 절연층 스택, 상기 절연층 스택은 교대로 적층된 다수의 상기 제1 절연층 및 제2 절연층들을 포함하고; 및 상기 절연층 스택 내에 평행하도록 형성된 캐퍼시터 전극들을 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 메모리 소자는 로직 소자층 및 상기 로직 소자층 상에 적층된 메모리 소자층을 포함할 수 있다. 상기 로직 소자층은 기판 및 상기 기판 상에 배치된 로직 소자들을 포함할 수 있다. 상기 메모리 소자층은 연장 영역 내에 형성된 워드 라인 스택; 상기 워드 라인 스택 내에 형성된 다수의 계단 패턴들; 주변 영역 내에 형성된 절연층 스택; 및 상기 절연층 스택 내에 형성된 다수의 캐퍼시터들을 포함할 수 있다. 상기 워드 라인 스택은 교대로 적층된 제1 절연층들 및 워드 라인들을 포함할 수 있다. 상기 절연층 스택은 교대로 적층된 상기 제1 절연층들 및 제2 절연층들을 포함할 수 있다. 상기 다수의 캐퍼시터들은 제1 수직 높이를 갖는 제1 캐퍼시터 전극들, 제2 수직 높이를 갖는 제2 캐퍼시터 전극들, 및 제3 수직 높이를 갖는 제3 캐퍼시터 전극들을 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 메모리 소자를 형성하는 방법은 연장 영역 및 주변 영역을 갖는 기판 상에 로직 소자층을 형성하고, 상기 로직 소자층 상에 절연층 스택을 형성하되, 상기 절연층 스택은 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하고, 제1 패터닝 공정을 수행하여 상기 연장 영역 내에서 상기 절연층 스택 내에 상기 절연층 스택의 상면으로부터 1차 리세스된 계단 패턴들을 형성하고, 제2 패터닝 공정을 수행하여 상기 연장 영역 내에서 상기 계단 패턴들 중 일부를 추가적으로 리세스하여 2차 리세스된 계단 패턴들을 형성하고 및 상기 주변 영역 내에서 상기 절연층 스택 내에 제1 깊이를 가진 제1 트렌치들을 형성하고, 제3 패터닝 공정을 수행하여 상기 연장 영역 내에서 상기 계단 패턴들을 추가적으로 리세스하여 3차 리세스된 계단 패턴들을 형성하고 및 상기 주변 영역 내에서 상기 절연층 스택 내에 제2 깊이를 가진 제2 트렌치들을 형성하고, 전극 형성 공정을 수행하여 상기 제1 트렌치들 및 상기 제2 트렌치들 내에 전도체를 채워 제1 캐퍼시터 전극들 및 제2 캐퍼시터 전극들을 형성하는 것을 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 메모리 소자를 형성하는 방법은 연장 영역 및 주변 영역을 갖는 기판 상에 로직 소자층을 형성하고, 상기 로직 소자층 상에 절연층 스택을 형성하되, 상기 절연층 스택은 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하고, 상기 연장 영역 내에서 상기 절연층 스택 내에 다수의 계단 패턴들을 형성하고, 상기 주변 영역 내에서 상기 절연층 스택 내에 다수의 트렌치들을 형성하고, 상기 주변 영역 내에서 상기 다수의 트렌치들 내에 다수의 캐퍼시터 전극들을 형성하고, 상기 연장 영역 내에서 상기 절연층 스택의 상기 제2 절연층을 워드 라인들로 리플레이스하되, 상기 계단 패턴들에 의해 상기 워드 라인들의 단부들의 상면들이 노출되고, 상기 연장 영역 내에서 상기 노출된 워드 라인들의 상기 단부들의 상기 상면들과 연결된 다수의 워드 라인 컨택들을 형성하고, 및 상기 주변 영역 내에서 상기 다수의 캐퍼시터 전극들과 각각 연결된 다수의 캐퍼시터 컨택들을 형성하는 것을 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 메모리 소자를 형성하는 방법은 연장 영역 및 주변 영역을 갖는 기판 상에 로직 소자층을 형성하고, 상기 로직 소자층 상에 절연층 스택을 형성하되, 상기 절연층 스택은 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하고, 상기 연장 영역 내에서 상기 절연층 스택 내에 다양한 깊이를 가진 계단 패턴들을 형성하고, 상기 주변 영역 내에서 상기 절연층 스택 내에 제1 수직 높이를 갖는 제1 캐퍼시터 전극들 및 제2 수직 높이를 갖는 제2 캐퍼시터 전극들을 형성하고, 상기 연장 영역 내에서 상기 절연층 스택의 상기 제2 절연층을 워드 라인들로 리플레이스하여 교대로 적층된 상기 제1 절연층들 및 워드 라인들을 가진 워드 라인 스택을 형성하고, 상기 주변 영역 내에서 상기 다수의 캐퍼시터 전극들과 각각 연결된 캐퍼시터 컨택들을 형성하고, 및 상기 주변 영역 내에서 상기 다수의 캐퍼시터 컨택들과 각각 연결된 캐퍼시터 배선들을 형성하는 것을 포함할 수 있다.
본 개시의 실시예들에 의한 3차원 메모리 소자들은 주변 영역 내에 평행 트렌치형 캐퍼시터들을 포함할 수 있으므로 다양한 정전 용량들을 가진 다양한 캐퍼시터들을 포함할 수 있다.
본 개시의 실시예들에 의한 3차원 메모리 소자들은 주변 영역 내에 평행 트렌치형 캐퍼시터들을 포함할 수 있으므로 로직 영역의 설계 자유도가 개선될 수 있다.
본 개시의 실시예들에 의한 3차원 메모리 소자들은 연장 영역의 계단 패턴 형성 공정을 이용하여 주변 영역 내에 형성된 평행 트렌치형 캐퍼시터들을 포함할 수 있으므로 제조 공정이 단순화될 수 있고 원가가 절감될 수 있다.
도 1a 및 1b는 본 개시의 실시예들에 의한 3차원 메모리 소자들의 블록 레이아웃들이다.
도 2a 및 2b는 본 개시의 일 실시예에 의한 3차원 메모리 소자의 종단면도 및 부분 확대 사시도이다.
도 3 내지 12는 본 개시의 일 실시예에 의한 3차원 메모리 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 13 내지 16은 본 개시의 일 실시예에 따른 메모리 시스템 및 컴퓨팅 시스템의 블록도들이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 1b는 본 개시의 실시예들에 의한 3차원 메모리 소자들(100A, 100B)의 블록 레이아웃들이다. 도 1a 및 1b를 참조하면, 본 개시의 실시예들에 의한 3차원 메모리 소자들(100A, 100B)은 셀 영역들(CA, Cell Areas), 연장 영역들(EA, Extension Areas), 디코더 영역들(DA, Decoder Areas), 및 주변 영역(PA, Peripheral Area)을 포함할 수 있다. 도 1a를 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자(100A)는 매트릭스 형태로 배열된 셀 영역들(CA) 및 연장 영역들(EA), 연장 영역들(EA) 사이에 배치된 디코더 영역들(DA), 및 셀 영역들(CA), 연장 영역들(EA), 및 디코더 영역들(DA)의 한 변과 인접하게 배치된 주변 영역(PA)을 포함할 수 있다. 도 1b를 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자(100B)는 매트릭스 형태로 배열된 셀 영역들(CA) 및 연장 영역들(EA), 연장 영역들(EA)과 각각 인접하게 배치된 디코더 영역들(DA), 셀 영역들(CA), 연장 영역들(EA), 및 디코더 영역들(DA)의 한 변과 인접하게 배치된 주변 영역(PA)을 포함할 수 있다. 연장 영역들(EA)은 각각, 셀 영역들(CA) 내에 포함될 수 있다. 예를 들어, 연장 영역들(EA)은 각각, 셀 영역들(CA)의 일부일 수 있다.
셀 영역들(CA)은 3차원 구조로 배열된 메모리 셀들을 포함할 수 있다. 예를 들어, 다층의 워드 라인들을 가진 워드 라인 스택, 워드 라인 스택을 수직으로 관통하는 수직 채널들, 및 워드 라인 스택 상에 배치되고 수직 채널들과 연결된 비트 라인들을 포함할 수 있다. 워드 라인 스택의 워드 라인들과 수직 채널들 사이에 메모리 층들이 배치될 수 있다. 연장 영역들(EA)은 워드 라인들이 연장된 계단 구조를 가질 수 있다. 계단 구조의 워드 라인들은 각각 워드 라인 컨택 플러그들과 연결되어 디코더 영역(DA)과 전기적으로 연결될 수 있다. 디코더 영역들(DA)은 주변 영역(PA) 또는 로직 영역(미도시)로부터 수신한 데이터를 셀 영역들(CA) 내의 메모리 셀들로 제공할 수 있고, 및 셀 영역들(CA)로부터 데이터를 수신하여 주변 영역(PA) 또는 로직 영역으로 제공할 수 있다. 주변 영역(PA)은 다수의 금속 배선들, 다수의 금속 비아 플러그들, 및 다수의 캐퍼시터들을 포함할 수 있다. 주변 영역(PA)은 롬(ROM) 영역을 포함할 수 있다. 주변 영역(PA) 및 로직 영역은 셀 영역들(CA) 및 디코더 영역들(DA)로 다양한 전압들 및 전기적 신호들을 제공할 수 있다.
도 2a 및 2b는 본 개시의 일 실시예에 의한 3차원 메모리 소자(100)의 종단면도 및 부분 확대 사시도이다. 예를 들어, 도 2a는 도 1a 및 1b의 연장 영역(EA) 및 주변 영역(PA)의 임의의 위치의 종단면도이고, 도 2b는 주변 영역(PA)의 일부의 확대 사시도이다.
도 2a 및 2b를 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자(100)는 로직 소자층(LD) 및 로직 소자층(LD) 상에 적층된 메모리 소자층(MD)을 포함할 수 있다.
로직 소자층(LD)은 연장 영역(EA) 및 주변 영역(PA)을 가진 기판(10), 및 기판(10) 상에 배치된 로직 소자들(11, 12, 13)을 포함할 수 있다. 로직 소자들(11, 12, 13)은 트랜지스터들(11), 로직 배선들(12), 로직 비아 플러그들(13), 및 로직 절연층(15)을 포함할 수 있다. 트랜지스터들(11)은 MOSFET을 포함할 수 있다. 로직 배선들(12)은 수평으로 연장하는 다층의 금속 배선들을 포함할 수 있다. 로직 비아 플러그들(13)은 기판(10)과 로직 배선(12), 또는 트랜지스터(11)와 로직 배선(12)을 수직으로 전기적으로 연결할 수 있다. 예를 들어, 로직 비아 플러그(13)는 로직 배선(12)으로부터, 기판(10) 내의 소스/드레인 영역 또는 트랜지스터(11)의 게이트 전극과 연결되도록 수직으로 연장할 수 있다. 로직 절연층(15)은 기판(10)의 표면 상에 형성되어 트랜지스터들(11), 로직 배선들(12), 및 로직 비아 플러그들(13)을 덮을 수 있다. 로직 절연층(15)은 실리콘 산화물을 포함할 수 있다.
메모리 소자층(MD)은 연장 영역(EA) 내에서 워드 라인 스택(WS), 계단 패턴들(S1-S9), 워드 라인 컨택들(31), 및 워드 라인 배선들(33)을 포함할 수 있고, 주변 영역(PA) 내에서 절연층 스택(DS), 캐퍼시터들(C1-C3), 캐퍼시터 컨택들(32), 및 캐퍼시터 배선들(34)을 포함할 수 있다. 메모리 소자층(MD)은 계단 패턴들(S1-S9) 상의 갭-필 절연층(26)(gap-fill insulating layer), 및 워드 라인 스택(WS) 및 절연층 스택(DS)을 덮는 평탄화층(24)을 더 포함할 수 있다.
워드 라인 스택(WS)은 교대로 적층된 제1 절연층들(21) 및 워드 라인들(25)을 포함할 수 있다. 제1 절연층들(21)은 실리콘 산화물을 포함할 수 있고, 워드 라인들(31)은 텅스텐(W) 같은 전도체를 포함할 수 있다.
계단 패턴들(S1-S9)은 워드 라인 스택(WS) 내에 형성될 수 있다. 예를 들어, 계단 패턴들(S1-S9)은 워드 라인 스택(WS)이 다양한 위치들(E1-E9)에서 부분적으로 리세스되어 형성될 수 있다. 계단 패턴들(S1-S9)은 다양한 깊이 또는 높이를 가질 수 있다. 본 도면에서, 바닥면들이 서로 다른 레벨에 위치하는 다수의 계단 패턴들(S1-S9)이 예시되었다. 계단 패턴들(S1-S9)의 하부는 대칭적인 계단 형상을 가질 수 있다. 즉, 계단 패턴들(S1-S9)은 각각, 좌우대칭 모양의 좌 계단 형상 및 우 계단 형상을 가질 수 있다. 갭-필 절연층(26)은 계단 패턴들(S1-S9)의 상부를 채울 수 있다. 갭-필 절연층(26) 및 평탄화층(24)은 실리콘 산화물을 포함할 수 있다.
워드 라인 컨택들(31)이 평탄화층(24) 및 계단 패턴들(S1-S9)의 갭-필 절연층(26)을 수직으로 관통하여 노출된 워드 라인들(31)과 각각 연결될 수 있다. 워드 라인 컨택들(33)은 계단 패턴들(S1-S9)의 좌반부에 형성된 계단 모양의 워드 라인들(31)의 단부들(ending portions) 각각, 연결될 수 있다. 워드 라인 배선들(33)은 각각, 워드 라인 컨택들(31)과 연결되어 전기적 신호를 수평으로 전달할 수 있다.
절연층 스택(DS)은 교대로 적층된 제1 절연층(21) 및 제2 절연층(22)을 포함할 수 있다. 제2 절연층(22)은 제1 절연층(21)과 식각 선택비를 가질 수 있다. 예를 들어, 제2 절연층(22)은 실리콘 질화물을 포함할 수 있다. 연장 영역(EA) 내의 제1 절연층(21)과 주변 영역(PA) 내의 제1 절연층들(21)은 동일한 레벨에서 서로 연속될 수 있다. 즉, 제1 절연층들(21)은 연장 영역(EA)으로부터 주변 영역(PA)으로 또는 주변 영역(EA)으로부터 연장 영역(EA)으로 연장될 수 있다. 따라서, 절연층 스택(DS)의 제2 절연층(22)은 워드 라인 스택(WS)의 워드 라인들(25)과 실질적으로 동일한 레벨들에 배치될 수 있다.
캐퍼시터들(C1-C3)은 제1 캐퍼시터(C1), 제2 캐퍼시터(C2), 및 제3 캐퍼시터(C3)를 포함할 수 있다. 캐퍼시터들(C1-C3)은 절연층 스택(DS)을 수직으로 부분적으로 관통하도록 절연층 스택(DS) 내에 매립(buried) 또는 상감될(inlayed) 수 있다.
제1 내지 제3 캐퍼시터들(C1-C3)은 서로 다른 정전용량을 갖도록 서로 다른 수직 높이(또는 길이)를 가질 수 있다. 제1 캐퍼시터(C1)는 제1 좌 캐퍼시터 전극(C1L) 및 제1 우 캐퍼시터 전극(C1R)을 포함할 수 있고, 제2 캐퍼시터(C2)는 제2 좌 캐퍼시터 전극(C2l) 및 제2 우 캐퍼시터 전극(C2R)을 포함할 수 있고, 및 제3 캐퍼시터(C3)는 제3 좌 캐퍼시터 전극(C3L) 및 제3 우 캐퍼시터 전극(C3R)을 포함할 수 있다. 캐퍼시터 전극들(C1L, C1R, C2L, C2R, C3L, C3R)은 절연층 스택(DS) 내에 매립(buried) 또는 상감(inlay)될 수 있다. 즉, 캐퍼시터들(C1-C3)은 절연층 스택(DS) 내에 매립 또는 상감될 수 있다. 캐퍼시터 전극들(C1L, C1R, C2L, C2R, C3L, C3R)의 상면들은 공면을 가질 수 있다.
제1 좌 캐퍼시터 전극(C1L) 및 제1 우 캐퍼시터 전극(C1R)이 서로 평행한 담벽들(walls) 모양을 가질 수 있고, 제2 좌 캐퍼시터 전극(C2l) 및 제2 우 캐퍼시터 전극(C2R)이 서로 평행한 담벽 모양을 가질 수 있고, 및 제3 좌 캐퍼시터 전극(C3L) 및 제3 우 캐퍼시터 전극(C3R)이 서로 평행한 담벽 모양을 가질 수 있다.
제1 캐퍼시터(C1)의 제1 좌 캐퍼시터 전극(C1L) 및 제1 우 캐퍼시터 전극(C1R)은 제1 수직 높이(h1)를 가질 수 있고, 제2 캐퍼시터(C2)의 제2 좌 캐퍼시터 전극(C2L) 및 제2 우 캐퍼시터 전극(C2R)은 제2 수직 높이(h2)를 가질 수 있고, 제3 캐퍼시터(C3)의 제3 좌 캐퍼시터 전극(C3L) 및 제3 우 캐퍼시터 전극(C3R)은 제3 수직 높이(h3)를 가질 수 있다. 제1 수직 높이(h1), 제2 수직 높이(h2), 및 제3 수직 높이(h3)는 서로 다를 수 있다. 따라서, 본 개시의 일 실시예에 의한 3차원 메모리 소자(100)는 주변 영역(PA) 내에 형성된 다양한 수직 높이들 및 다양한 정전 용량들을 갖는 다수의 캐퍼시터들(C1-C3)을 포함할 수 있다. 각 좌 캐퍼시터 전극들(C1L, C2L, C3L)과 각 우 캐퍼시터 전극들(C1R, C2R, C3R)은 실질적으로 대칭 모양 또는 유사한 모양을 가질 수 있다.
캐퍼시터 컨택들(32)은 평탄화층(24)을 수직으로 관통하여 각 캐퍼시터들(C1-C3)의 캐퍼시터 전극들(C1L, C1R, C2L, C2R, C3L, C3R)과 연결될 수 있다. 도 2b를 참조하면, 캐퍼시터 컨택들(32)은 좌 캐퍼시터 컨택들(32a1, 32a2, 32a3) 및 우 캐퍼시터 컨택들(32b)을 포함할 수 있다. 좌 캐퍼시터 컨택들(32a1, 32a2, 32a3)은 제1 캐퍼시터(C1)의 제1 좌 캐퍼시터 전극(C1L)과 연결된 제1 좌 캐퍼시터 컨택(32a1), 제2 캐퍼시터(C2)의 제2 좌 캐퍼시터 전극(C2L)과 연결된 제2 좌 캐퍼시터 컨택(32a2), 및 제3 캐퍼시터(C3)의 제3 좌 캐퍼시터 전극(C3L)과 연결된 제3 좌 캐퍼시터 컨택(32a3)을 포함할 수 있다. 우 캐퍼시터 컨택들(32b)은 각각, 제1 캐퍼시터(C1)의 제1 우 캐퍼시터 전극(C1R), 제2 캐퍼시터(C2)의 제2 우 캐퍼시터 전극(C2L), 및 제3 캐퍼시터(C3)의 제3 우 캐퍼시터 전극(C3L)과 연결될 수 있다.
캐퍼시터 배선들(34)은 제1 캐퍼시터 배선(34a1), 제2 캐퍼시터 배선(34a2), 제3 캐퍼시터 배선(34a3), 및 공통 캐퍼시터 배선(34b)을 포함할 수 있다. 제1 캐퍼시터 배선(34a1)은 제1 캐퍼시터(C1)의 제1 좌 캐퍼시터 컨택(32a1)과 연결될 수 있다. 제2 캐퍼시터 배선(34a2)은 제2 캐퍼시터(C2)의 제2 좌 캐퍼시터 컨택(32a2)과 연결될 수 있다. 제3 캐퍼시터 배선(34a3)은 제3 캐퍼시터(C3)의 제3 좌 캐퍼시터 컨택(32a3)과 연결될 수 있다. 공통 캐퍼시터 배선(34b)은 제1 우 캐퍼시터 컨택(32b1), 제2 우 캐퍼시터 컨택(32b2), 및 제3 우 캐퍼시터 컨택(32b3)과 공통적으로 연결될 수 있다.
워드 라인 배선들(33) 및 캐퍼시터 배선들(34)은 보호층(27)으로 절연될 수 있다. 보호층(27)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
일 실시예에서, 캐퍼시터 전극들(C1L, C1R, C2L, C2R, C3L, C3R)의 상부와 하부는 서로 다른 폭들을 가질 수 있다. 예를 들어, 제2 좌 캐퍼시터 컨택(C2L) 및 제2 우 캐퍼시터 컨택(C2R)의 상부들은 제1 폭(w1)을 가질 수 있고, 제2 좌 캐퍼시터 컨택(C2L) 및 제2 우 캐퍼시터 컨택(C2R)의 하부들은 제2 폭(w2)을 가질 수 있다. 제1 폭(w1)은 제2 폭(w2)보다 클 수 있다.
본 개시의 일 실시예에 의한 3차원 메모리 소자(100)는 주변 영역(PA)의 절연층 스택(DS) 내에 다양한 수직 높이(또는 길이)를 갖는 캐퍼시터 전극들(C1L, C1R, C2L, C2R, C3L, C3R)을 포함하므로, 다양한 정전 용량을 갖는 평행 트렌치형 캐퍼시터들(C1-C3)을 포함할 수 있다.
도 3 내지 12는 본 개시의 일 실시예에 의한 3차원 메모리 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 3을 참조하면, 본 개시의 일 실시예에 의한 3차원 메모리 소자를 형성하는 방법은 연장 영역(EA) 및 주변 영역(PA)을 가진 기판(10) 상에 로직 소자층(LD)을 형성하고, 로직 소자층(LD) 상에 절연층 스택(DS)을 형성하는 것을 포함할 수 있다.
로직 소자층(LD)을 형성하는 것은 트랜지스터 형성 공정, 배선 형성 공정, 비아 플러그 형성 공정, 및 절연물 형성 공정을 수행하여 기판(10) 상에 트랜지스터들(11), 로직 배선들(12), 로직 비아 플러그들(13), 및 로직 절연층(15)을 형성하는 것을 포함할 수 있다. 로직 배선들(12)을 형성하는 것은 다층의 금속 배선들을 수평으로 연장하도록 형성하는 포함할 수 있다. 로직 비아 플러그들(13)을 형성하는 것은 기판(10)과 로직 배선들(12), 또는 트랜지스터들(11)과 로직 배선들(12)을 수직으로 전기적으로 연결하도록 금속 필라(pillar)들을 형성하는 것을 포함할 수 있다. 예를 들어, 로직 비아 플러그들(13)는 로직 배선(12)으로부터, 기판(10) 내의 소스/드레인 영역 또는 트랜지스터들(11)의 일부의 게이트 전극과 연결되도록 수직으로 연장할 수 있다. 로직 절연층(15)을 형성하는 것은 증착 공정을 수행하여 트랜지스터들(11), 로직 배선들(12), 및 로직 비아 플러그들(13)을 덮도록 기판(10) 상에 실리콘 산화물을 형성하는 것을 포함할 수 있다.
절연층 스택(DS)을 형성하는 것은 다수의 증착 공정들을 수행하여 제1 절연층들(21) 및 제2 절연층들(22)을 교대로 적층하는 것을 포함할 수 있다. 제1 절연층들(21)과 제2 절연층들(22)은 식각 선택비를 가질 수 있다. 예를 들어, 제1 절연층들(21)은 실리콘 산화물을 포함할 수 있고, 제2 절연층들(22)은 실리콘 질화물을 포함할 수 있다. 따라서, 제1 절연층들(21)은 실리콘 산화물 증착 공정을 수행하여 형성될 수 있고, 제2 절연층들(22)은 실리콘 질화물 증착 공정을 수행하여 형성될 수 있다. 절연층 스택(DS) 상에 캡핑층(23)이 더 형성될 수 있다. 캡핑층(23)은 산화물 증착 공정 또는 코팅 공정을 수행하여 형성된 실리콘 산화물을 포함할 수 있다.
도 4를 참조하면, 상기 방법은 캡핑층(23) 상에 제1 홀들(H1)을 가진 제1 마스크 패턴(MP1)을 형성하고, 제1 마스크 패턴(MP1)을 식각 마스크로 이용하는 제1 패터닝 공정을 수행하여 제1 홀들(H1) 내에 노출된 절연층 스택(DS)을 부분적으로 제거하는 것을 포함할 수 있다. 제1 패터닝 공정은 마스크 트리밍 공정들 및 식각 공정들을 포함할 수 있다. 따라서, 제1 패터닝 공정에 의해 제1 홀들(H1) 내에 노출된 절연층 스택(DS)의 상부에 다수의 계단 패턴들(S1-S9)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 주변 영역(PA)을 전체적으로 덮을 수 있다. 제1 마스크 패턴(MP1)의 제1 홀들(H1)은 연장 영역(EA) 내에서 절연층 스택(DS)의 다수의 위치들, 예를 들어, 제1 내지 제9 위치들(E1-E9)을 노출시킬 수 있다. 제1 마스크 패턴(MP1)은 포토레지스트 또는 하드마스크를 포함할 수 있다. 하드마스크는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시 카바이드 같은 무기물을 포함할 수 있다. 계단 패턴들(S1-S9)은 제1 내지 제9 위치들(E1-E9)에 대응하는 제1 내지 제9 계단 패턴들(S1-S9)을 포함할 수 있다. 이후, 제1 마스크 패턴(MP1)은 제거될 수 있다. 도면에서, 계단 패턴들(S1-S9)의 계단의 수는 예시적으로 간략화되었다.
도 5b는 도 5a의 부분 확대도이다. 도 5a 및 5b를 참조하면, 상기 방법은 계단 패턴들(S1) 상에 갭-필 절연층(26)을 형성하고, 갭-필 절연층(26) 및 캡핑층(23) 상에 제2 홀들(H2) 및 제1 개구부들(O1)을 가진 제2 마스크 패턴(MP2)을 형성하고, 및 제2 마스크 패턴(MP2)을 식각 마스크로 이용하는 제2 패터닝 공정을 수행하여 제2 홀들(H2) 및 제1 개구부들(O1) 내에 노출된 갭-필 절연층(26) 및 절연층 스택(DS)을 추가적으로 제거 또는 리세스하는 것을 포함할 수 있다. 갭-필 절연층()은 실리콘 산화물 또는 SOH(spin-on-hardmask) 같은 카본을 포함하는 절연물을 포함할 수 있다. 일 실시예에서, 갭-필 절연층(26)은 고분자 유기물을 포함할 수도 있다. 제2 마스크 패턴(MP2)은 제1 마스크 패턴(MP1)과 동일한 물질을 포함할 수 있다. 제2 홀들(H2)은 연장 영역(EA) 내에 형성될 수 있고, 및 제1 개구부들(O1)은 주변 영역(PA) 내에 형성될 수 있다. 제2 홀들(H2)은 제1 내지 제9 위치들(E1-E9) 중 일부를 노출시킬 수 있다. 예를 들어, 제1, 제4, 제7 위치들(E1, E4, E7)은 제2 마스크 패턴(MP2)으로 덮일 수 있고, 및 제2, 제3, 제5, 제6, 제8, 및 제9 위치들(E2, E3, E5, E6, E8, E9)은 제2 마스크 패턴(MP2)의 제2 홀들(H2)에 의해 노출될 수 있다. 제2 홀들(H2) 및 제1 개구부들(O1)에 의해 노출된 갭-필 절연층(26) 및 절연층 스택(DS)은 제1 깊이(d1) 만큼 더 리세스될 수 있다. 예를 들어, 연장 영역(EA) 내에서, 노출된 제2, 제3, 제5, 제6, 제8, 및 제9 위치들(E2, E3, E5, E6, E8, E9)의 계단 패턴들(S2, S3, S5, S6, S8, S9)은 노출되지 않은 제1, 제4, 제7 위치들(E1, E4, E7)의 계단 패턴들(S1, S4, S7)보다 제1 깊이(d1) 만큼 낮은 레벨에 위치하도록 2차 리세스된 계단 패턴들(S2, S3, S5, S6, S8, S9)로 형성될 수 있다. 주변 영역(PA) 내에서, 제1 개구부들(O1)은 제1 위치(P1)의 좌부(left portion) 및 제2 위치(P2)의 좌부(left portion)을 노출시킬 수 있다. 제1 개구부들(O1)에 의해 노출된 캡핑층(23) 및 절연층 스택(DS)이 부분적으로 제거되어 제1 깊이(d1)를 갖는 제1 좌(left) 트렌치 패턴(T1L) 및 제2 좌 트렌치 패턴(T2L)이 형성될 수 있다. 이후, 제2 마스크 패턴(MP2)이 제거될 수 있다. 계단 패턴들(S1-S9)을 선택적으로 리세스 하는 공정과 트렌치 패턴들(T1L, T2L)을 형성하는 공정이 동시에 수행될 수 있다.
도 6b는 도 6a의 부분 확대도이다. 도 6a 및 6b를 참조하면, 상기 방법은 계단 패턴들(S1-S9) 및 트렌치 패턴들(T1L, T2L) 내에 갭-필 절연층(26)을 더 형성하고, 갭-필 절연층(26) 및 캡핑층(23) 상에 제3 홀들(H3) 및 제2 개구부들(O2)을 가진 제3 마스크 패턴(MP3)을 형성하고, 제3 마스크 패턴(MP3)을 식각 마스크로 이용하는 제3 패터닝 공정을 수행하여 제3 홀들(H3) 및 제2 개구부들(O2) 내에 노출된 갭-필 절연층(26) 및 절연층 스택(DS)을 추가적으로 제거 또는 리세스하는 것을 포함할 수 있다. 제3 마스크 패턴(MP3)은 제1 또는 제2 마스크 패턴들(MP1, MP2)과 동일한 물질을 포함할 수 있다. 제3 홀들(H3)은 연장 영역(EA) 내에 형성될 수 있고, 및 제2 개구부들(O2)은 주변 영역(PA) 내에 형성될 수 있다. 제3 홀들(H3)은 제1 내지 제9 위치들(E1-E9) 중 일부를 노출시킬 수 있다. 예를 들어, 제1, 제2, 제4, 제5, 제7, 제8 위치들(E1, E2, E4, E5, E7, E8)은 제3 마스크 패턴(MP3)으로 덮일 수 있고, 및 제3, 제6, 및 제9 위치들(E3, E6, E9)은 제3 마스크 패턴(MP3)의 제3 홀들(H3)에 의해 노출될 수 있다. 제3 홀들(H3) 및 제2 개구부들(O2)에 의해 노출된 절연층 스택(DS)은 제2 깊이(d2) 만큼 더 리세스될 수 있다. 예를 들어, 연장 영역(EA) 내에서, 노출된 제3, 제6, 및 제9 위치들(E3, E6, E9)의 계단 패턴들(S3, S6, S9)은 노출되지 않은 제2, 제5, 제8 위치들(E2, E5, E8)의 계단 패턴들(S2, S5, S8)보다 제2 깊이(d2) 만큼 더 낮아질 수 있다. 따라서, 연장 영역(EA) 내에서, 제3, 제6, 및 제9 위치들(E3, E6, E9)의 계단 패턴들(S3, S6, S9)은 제1, 제4, 제7 위치들(E1, E4, E7)의 계단 패턴들(S1, S4, S7)보다 제1 깊이(d1)와 제2 깊이(d2)의 합(d1+d2) 만큼 낮은 레벨에 위치하도록 3차 리세스된 계단 패턴들(S3, S8, S9)로 형성될 수 있다. 일 실시예에서, 제1 깊이(d1)과 제2 깊이(d2)는 동일할 수 있다. 주변 영역(PA) 내에서, 제2 개구부들(O2)은 제1 위치(P1)의 우부(right portion) 및 제2 위치(P2)의 우부(right portion)을 노출시킬 수 있다. 주변 영역(PA) 내에서, 제2 개구부들(O2)에 의해 노출된 캡핑층(23) 및 절연층 스택(DS)이 제거되어 제2 깊이(d2)를 갖는 제1 및 제2 우(right) 트렌치 패턴들(T1R, T2R)이 형성될 수 있다. 제1 좌 트렌치 패턴(T1L)과 제1 우 트렌치 패턴(T1R)이 평행하게 인접한 모양을 가질 수 있고, 제2 좌 트렌치 패턴(T2L)과 제2 우 트렌치 패턴(T2R)이 평행하게 인접한 모양을 가질 수 있다. 이후, 제3 마스크 패턴(MP3)이 제거될 수 있다.
도 7b는 도 7a의 부분 확대도이다. 도 7a 및 7b를 참조하면, 상기 방법은 계단 패턴들(S1-S9) 및 트렌치 패턴들(T1L, T1R, T2L, T2R) 내에 갭-필 절연층(26)을 더 형성하고, 갭-필 절연층(26) 및 캡핑층(23) 상에 제4 홀들(H4) 및 제3 개구부들(O3)을 가진 제4 마스크 패턴(MP4)을 형성하고, 제4 마스크 패턴(MP4)을 식각 마스크로 이용하는 제4 패터닝 공정을 수행하여 제4 홀들(H4) 및 제3 개구부들(O3) 내에 노출된 갭-필 절연층(26) 및 절연층 스택(DS)을 추가적으로 제거 또는 리세스하는 것을 포함할 수 있다. 제4 마스크 패턴(MP4)은 제1 내지 제3 마스크 패턴들(MP1-MP3) 중 하나와 동일한 물질을 포함할 수 있다. 제4 홀들(H4)은 연장 영역(EA) 내에 형성될 수 있고, 및 제3 개구부들(O3)은 주변 영역(PA) 내에 형성될 수 있다. 제4 홀들(H4)은 제1 내지 제9 위치들(E1-E9) 중 일부를 노출시킬 수 있다. 예를 들어, 제1 내지 제3 위치들(E1-E3)은 제4 마스크 패턴(MP4)으로 덮일 수 있고, 제4 내지 제9 위치들(E4-E9)은 제4 마스크 패턴(MP4)의 제4 홀들(H4)에 의해 노출될 수 있다. 연장 영역(EA) 내에서, 노출된 제4 내지 제9 위치들(E4-E9)의 계단 패턴들(S4-S9)은 제4 패터닝 공정에 의해 제3 깊이(d3) 만큼 더 낮아질 수 있다. 일 실시예에서, 제3 깊이(d3)는 제1 깊이(d1) 또는 제2 깊이(d2)의 약 세 배일 수 있다. 일 실시예에서, 제4 패터닝 공정에 의해 낮아진 계단 패턴들(S4-S9) 중, 가장 높은 레벨에 위치한 계단 패턴들(S4, S7)이 제3 패터닝 공정에 의해 낮아진 계단 패턴들(S3, S6, S9)보다 약 제1 깊이(d1) 또는 제2 깊이(d2) 만큼 더 낮아지도록 4차 리세스된 계단 패턴들(S4-S9)로 형성될 수 있다. 주변 영역(PA) 내에서, 제3 개구부들(O3)은 제2 위치(P2)의 좌부 및 제3 위치(P3)의 좌부를 노출시킬 수 있다. 주변 영역(PA) 내의 제2 위치(P2)에서 제2 좌 트렌치 패턴(T2L)의 바닥은 제3 깊이(d3) 만큼 더 낮아질 수 있고, 제3 위치(P3)에서 제3 깊이(d3)를 갖는 제3 좌 트렌치 패턴(T3L)이 형성될 수 있다. 주변 영역(PA) 내의 제2 위치(P2)에서 제2 좌 트렌치 패턴(T3L)의 상부는 하부보다 넓은 내부 폭을 가질 수 있다. 예를 들어, 제3 깊이(d3)를 갖는 상부 트렌치부는 제1 깊이(d1)를 갖는 하부 트렌치부보다 넓은 내부 폭을 가질 수 있다. 상부 트렌치부는 두 번의 패터닝 공정에 의해 형성되고, 하부 트렌치부는 한 번의 패터닝 공정에 의해 형성되기 때문이다. 이후, 제4 마스크 패턴(MP4)은 제거될 수 있다.
도 8a 및 8b를 참조하면, 상기 방법은 계단 패턴들(S1-S9) 및 트렌치 패턴들(T1L, T1R, T2L, T2R, T3L) 내에 갭-필 절연층(26)을 다시 형성하고, 갭-필 절연층(26) 및 캡핑층(23) 상에 제5 홀들(H5) 및 제4 개구부들(O4)을 가진 제5 마스크 패턴(MP5)을 형성하고, 제5 마스크 패턴(MP5)을 식각 마스크로 이용하는 제5 패터닝 공정을 수행하여 제5 홀들(H5) 및 제4 개구부들(O4) 내에 노출된 갭-필 절연층(26) 및 절연층 스택(DS)을 추가적으로 제거 또는 리세스하는 것을 포함할 수 있다. 제5 마스크 패턴(MP5)은 제1 내지 제4 마스크 패턴들(MP1-MP4) 중 하나와 동일한 물질을 포함할 수 있다. 제5 홀들(H5)은 연장 영역(EA) 내에 형성될 수 있고, 및 제4 개구부들(O4)은 주변 영역(PA) 내에 형성될 수 있다. 제5 홀들(H5)은 제1 내지 제9 위치들(E1-E9) 중 일부를 노출시킬 수 있다. 예를 들어, 제1 내지 제6 위치들(E1-E6)은 제5 마스크 패턴(MP5)으로 덮일 수 있고, 제7 내지 제9 위치들(E7-E9)은 제5 마스크 패턴(MP5)의 제5 홀들(H5)에 의해 노출될 수 있다. 제5 홀들(H5)에 의해 노출된 위치들(E7-E9)의 계단 패턴들(S7-S9)은 5차 리세스된 계단 패턴들(S7-S9)로 형성될 수 있다.
연장 영역(EA) 내에서, 노출된 제7 내지 제9 위치들(E7-E9)의 계단 패턴들(S7-S9)은 제5 패터닝 공정에 의해 제4 깊이(d4) 만큼 더 낮아진 레벨에 위치할 수 있다. 일 실시예에서, 제4 깊이(d4)는 제3 깊이(d3)와 실질적으로 동일하거나 유사할 수 있다. 주변 영역(PA) 내에서, 제4 개구부들(O5)은 제2 위치(P2)의 우부 및 제3 위치(P3)의 우부를 노출시킬 수 있다. 주변 영역(PA) 내의 제2 위치(P2)에서 제2 우 트렌치 패턴(T2R)의 바닥은 제4 깊이(d4) 만큼 더 낮아질 수 있고, 제3 위치(P3)에서 제4 깊이(d4)를 갖는 제3 우 트렌치 패턴(T3R)이 형성될 수 있다. 주변 영역(PA) 내의 제2 위치(P2)에서 제2 우 트렌치 패턴(T2R)의 상부는 하부보다 넓은 폭을 가질 수 있다. 제1 내지 제5 패터닝 공정들에 의해, 각각 다른 레벨에 위치한 바닥들을 갖는 제1 내지 제9 계단 패턴들(S1-S9) 및 제1 내지 제3 트렌치 패턴들(T1L-T3L, T1R-T3R)이 형성될 수 있다. 제1 좌 트렌치 패턴(T1L)과 제1 우 트렌치 패턴(T1R)이 유사한 깊이를 가질 수 있고, 제2 좌 트렌치 패턴(T2L)과 제2 우 트렌치 패턴(T2R)이 유사한 깊이를 가질 수 있고, 및 제3 좌 트렌치 패턴(T3L)과 제3 우 트렌치 패턴(T3R)이 유사한 깊이를 가질 수 있다. 제1 좌 트렌치 패턴(T1L)과 제1 우 트렌치 패턴(T1R)이 평행하게 인접할 수 있고, 제2 좌 트렌치 패턴(T2L)과 제2 우 트렌치 패턴(T2R)이 평행하게 인접할 수 있고, 및 제3 좌 트렌치 패턴(T3L)과 제3 우 트렌치 패턴(T3R)이 평행하게 인접할 수 있다. 이후, 제5 마스크 패턴(MP5)은 제거될 수 있다.
본 실시예에서, 트렌치 패턴들(T1L, T1R, T2L, T2R, T3L, T3R) 중 서로 인접하는 위치들(P1-P3)의 트렌치 패턴 쌍들(T1L-T1R, T1R-T3L, T3L-T3R, T3R-T2L, T2L-T2R)은 서로 다른 공정 스텝들에서 형성될 수 있다. 즉, 트렌치 형성 공정에서, 패턴 밀도에 의한 로딩 이펙트 등으로부터 받는 영향이 감소하므로 형성하고자 하는 패턴이 설계된 패턴 모양대로 정확하게 형성될 수 있다.
도 9를 참조하면, 상기 방법은 전극 형성 공정을 수행하여 주변 영역(PA) 내의 트렌치 패턴들(T1L, T1R, T2L, T2R, T3L, T3R) 내에 전도체를 채워 캐퍼시터 전극들(C1L, C1R, C2L, C2R, C3L, C3R)을 형성하고, 평탄화층(24)을 형성하는 것을 포함할 수 있다. 전도체들은 도핑된 폴리실리콘, 텅스텐 같은 금속, 또는 티타늄 질화물 같은 금속 화합물 중 하나를 포함할 수 있다. 캐퍼시터 전극들(C1L, C1R, C2L, C2R, C3L, C3R)은 각각, 제1 캐퍼시터 전극들(C1L, C1R), 제2 캐퍼시터 전극들(C2L, C2R), 및 제3 캐퍼시터 전극들(C3L, C3R)을 포함할 수 있다. 제1 캐퍼시터 전극들(C1L, C1R)은 서로 평행하게 인접한 제1 좌 캐퍼시터 전극(C1L) 및 제1 우 캐퍼시터 전극(C1R)을 포함할 수 있고, 제2 캐퍼시터 전극들(C2L, C2R)은 서로 평행하게 인접한 제2 좌 캐퍼시터 전극(C2L) 및 제2 우 캐퍼시터 전극(C2R)을 포함할 수 있고, 및 제3 캐퍼시터 전극들(C3L, C3R)은 서로 평행하게 인접한 제3 좌 캐퍼시터 전극(C3L) 및 제3 우 캐퍼시터 전극(C3R)을 포함할 수 있다. 캐퍼시터 전극들(C1L, C1R, C2L, C2R, C3L, C3R)은 절연층 스택(DS) 내에 매립 또는 상감될 수 있다.
도 10을 참조하면, 상기 방법은 워드 라인 리플레이스먼트 공정을 수행하여 연장 영역(EA) 내의 절연층 스택(DS)의 제2 절연층들(22)을 워드 라인들(25)로 리플레이스하여 워드 라인 스택(WS)을 형성하는 것을 포함할 수 있다. 워드 라인들(25)은 텅스텐 같은 금속을 포함할 수 있다.
도 11을 참조하면, 상기 방법은 컨택 형성 공정을 수행하여 연장 영역(EA) 내의 계단 패턴들(S1-S9)의 노출된 워드 라인들(25)의 단부들(end portions)과 연결되는 워드 라인 컨택들(31) 및 주변 영역(PA) 내의 캐퍼시터 전극들(C1L, C1R, C2L, C2R, C3L, C3R)과 연결되는 캐퍼시터 컨택들(32)을 형성하는 것을 포함할 수 있다. 워드 라인 컨택들(31)은 평탄화층(24) 및 갭-필 절연층(26)을 수직으로 관통하여 각각, 서로 다른 워드 라인들(25)과 배타적으로 연결될 수 있다. 계단 패턴들(S1-S9)의 일부는 워드 라인 컨택들(31)과 연결되지 않을 수 있다. 예를 들어, 계단 패턴들(S1-S9)의 좌반부에 노출된 워드 라인들(25)은 워드 라인 컨택들(31)과 연결될 수 있고, 계단 패턴들(S1-S9)의 우반부에 노출된 워드 라인들(25)은 워드 라인 컨택들(31)과 연결되지 않을 수 있다. 일 실시예에서, 계단 패턴들(S1-S9)의 우반부의 절연층 스택(DS)의 제2 절연층들(22)은 워드 라인들(25)로 리플레이스되지 않고 잔존할 수 있다.
도 12를 참조하면, 상기 방법은 배선 형성 공정을 수행하여 컨택들(31, 32) 상에 워드 라인 배선들(33) 및 캐퍼시터 컨택 배선들(34)을 형성하는 것을 포함할 수 있다. 워드 라인 배선들(33) 및 캐퍼시터 컨택 배선들(34)은 텅스텐 같은 금속을 포함할 수 있다.
주변 영역(PA) 내의 평행 트렌치형 캐퍼시터들(C1-C3)은 연장 영역(EA) 내의 계단 패턴들(S1-S9)과 동시에 형성될 수 있으므로, 별도의 캐퍼시터 형성 공정이 필요 없고, 따라서 제조 공정이 단순화될 수 있고, 제조 원가가 절감될 수 있다.
언급되었듯이, 캐퍼시터들(C1-C3)을 형성하기 위한 트렌치 형성 공정들이 정확하게 수행될 수 있으므로 캐퍼시터들의 목표 정전 용량이 충분히 확보될 수 있다.
도 13은 본 개시의 일 실시예에 따른 메모리 시스템(1000)의 구성을 나타낸 블록도이다. 도 13을 참조하면, 본 개시의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함할 수 있다. 메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장할 수 있다. 메모리 장치(1200)는 비휘발성 메모리를 포함할 수 있다. 또한, 메모리 장치는(1200)는 도 2a 및 2b를 참조하여 설명된 3차원 메모리 소자(100)를 포함할 수 있다. 컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결될 수 있다. 컨트롤러(1100)는 호스트의 요청에 응답하여 메모리 장치(1200)를 액세스할 수 있다. 예를 들어, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어할 수 있다. 컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함할 수 있다. 여기서, RAM(1110)은 CPU(1120)의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다. CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어할 수 있다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용할 수 있다. 호스트 인터페이스(1130)는 호스트와 인터페이싱을 수행할 수 있다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(Multi-Media Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신할 수 있다. ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정할 수 있다. 메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행할 수 있다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다. 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장할 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다. 이와 같이, 본 개시의 일 실시예에 따른 메모리 시스템(1000)은 성능이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 성능이 향상될 수 있다.
도 14는 본 개시의 일 실시예에 따른 메모리 시스템(1000')의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략된다. 도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함할 수 있다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함할 수 있다. 메모리 장치(1200')는 비휘발성 메모리를 포함할 수 있다. 또한, 메모리 장치(1200')는 앞서 도 2a 및 2b를 참조하여 설명된 3차원 메모리 소자(100)를 포함할 수 있다. 또한, 메모리 장치(1200')는 복수의 메모리 칩들을 가진 멀티-칩 패키지를 포함할 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할될 수 있고, 복수의 그룹들은 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신할 수 있다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신할 수 있다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형될 수도 있다. 이와 같이, 본 개시의 일 실시예에 따른 메모리 시스템(1000')은 성능이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 성능도 향상될 수 있다. 특히, 메모리 장치(1200')가 멀티-칩 패키지를 포함하므로, 메모리 시스템(1000')의 데이터 저장 용량이 증가되고, 동작 속도도 향상될 수 있다.
도 15는 본 개시의 일 실시예에 따른 컴퓨팅 시스템(2000)의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략된다. 도 15를 참조하면, 본 개시의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함할 수 있다. 메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장할 수 있다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등과 전기적으로 연결될 수 있다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시)를 통해 시스템 버스(2600)와 연결되거나, 또는 시스템 버스(2600)와 직접적으로 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)와 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다. 여기서, 메모리 장치(2100)는 비휘발성 메모리를 포함할 수 있다. 또한, 메모리 장치(2100)는 도 2a 및 2b를 참조하여 설명된 3차원 메모리 소자(100)를 포함할 수 있다. 또한, 메모리 장치(2100)은 도 11을 참조하여 설명한 바와 같이 복수의 메모리 칩들을 포함하는 멀티-칩 패키지를 포함할 수 있다. 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), [0085] 워크스테이션, 넷북(netbook), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치들 중 하나, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, 또는 RFID 장치 등일 수 있다. 본 개시의 일 실시예에 따른 컴퓨팅 시스템(2000)은 성능이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 성능도 향상될 수 있다.
도 16은 본 개시의 일 실시예에 따른 컴퓨팅 시스템(3000)을 나타내는 블록도이다. 도 16을 참조하면, 본 개시의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함할 수 있다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함할 수 있다. 운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리할 수 있고, 및 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화할 수 있다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다. 본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다. 변환 계층(Translation Layer; 3400)은 파일 시스템(3300)의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환할 수 있다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환할 수 있다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등을 포함할 수 있다. 메모리 장치(3500)는 비휘발성 메모리를 포함할 수 있다. 또한, 메모리 장치(3500)는 도 2a 및 2b를 참조하여 설명된 3차원 메모리 소자(100)를 포함할 수 있다. 본 개시의 일 실시예에 따른 컴퓨팅 시스템(3000)은 성능이 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 성능도 향상될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CA: 셀 영역 DA: 디코딩 영역
EA: 연장 영역 PA: 주변 영역
LD: 로직 소자층 MD: 메모리 소자층
DS: 절연층 스택 WS: 워드 라인 스택
MP1-MP5: 마스크 패턴 H1-H5: 홀
O1-O4: 개구부 S1-S9: 계단 패턴
C1-C3: 캐퍼시터 10: 기판
11: 트랜지스터 12: 로직 배선
13: 로직 비아 플러그 15: 로직 절연층
21: 제1 절연층 22: 제2 절연층
23: 캡핑층 24: 평탄화층
25: 워드 라인 26: 갭-필 절연층
31: 워드 라인 컨택 32: 캐퍼시터 컨택
33: 워드 라인 배선 34: 캐퍼시터 배선
100: 3차원 메모리 소자

Claims (30)

  1. 로직 소자층 및 상기 로직 소자층 상에 적층된 메모리 소자층을 포함하고,
    상기 로직 소자층은 기판 및 상기 기판 상에 배치된 로직 소자들을 포함하고,
    상기 메모리 소자층은:
    연장 영역 내에 형성된 워드 라인 스택;
    상기 워드 라인 스택 내에 형성된 계단 패턴들;
    주변 영역 내에 형성된 절연층 스택; 및
    상기 절연층 스택 내에 상감(inlay)된 캐퍼시터들을 포함하는3차원 메모리 소자.
  2. 제1항에 있어서,
    상기 캐퍼시터들은 제1 캐퍼시터 전극을 갖는 제1 캐퍼시터 및 제2 캐퍼시터 전극을 갖는 제2 캐퍼시터를 포함하고,
    상기 제1 캐퍼시터 전극은 제1 수직 높이를 갖도록 상기 절연층 스택 내에 상감되고,
    상기 제2 캐퍼시터 전극은 제2 수직 높이를 갖도록 상기 절연층 스택 내에 상감되고,
    상기 제1 수직 높이는 상기 제2 수직 높이보다 작은 3차원 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 캐퍼시터 전극은 제1 좌 캐퍼시터 전극 및 제1 우 캐퍼시터 전극을 포함하고,
    상기 제2 캐퍼시터 전극은 제2 좌 캐퍼시터 전극 및 제2 우 캐퍼시터 전극을 포함하고,
    상기 제1 좌 캐퍼시터 전극 및 상기 제1 우 캐퍼시터 전극은 서로 평행하는 담벽들(walls) 모양을 갖고, 및
    상기 제2 좌 캐퍼시터 전극 및 상기 제2 우 캐퍼시터 전극은 서로 평행하는 담벽들 모양을 갖는 3차원 메모리 소자.
  4. 제3항에 있어서,
    상기 캐퍼시터들은 상기 절연층 스택 내에 상감된 제3 캐퍼시터 전극을 갖는 제3 캐퍼시터를 더 포함하고,
    상기 제3 캐퍼시터 전극은 상기 제1 수직 높이보다 크고 상기 제2 수직 높이보다 작은 제3 수직 높이를 갖는 3차원 메모리 소자.
  5. 제3항에 있어서,
    상기 제2 캐퍼시터 전극의 제2 좌 캐퍼시터 전극 및 제2 우 캐퍼시터 전극 중 적어도 하나는 제1 수평 폭을 갖는 상부 및 제2 수평 폭을 갖는 하부를 포함하고, 및
    상기 제1 수평 폭은 상기 제2 수평 폭 보다 큰 3차원 메모리 소자.
  6. 제3항에 있어서,
    상기 절연층 스택 상에 형성된 평탄화층; 및
    상기 평탄화 층을 수직으로 관통하여 상기 제1 및 제2 캐퍼시터 전극들과 연결된 캐퍼시터 컨택들을 더 포함하고,
    상기 캐퍼시터 컨택들은:
    상기 제1 좌 캐퍼시터 전극과 연결된 제1 좌 캐퍼시터 컨택;
    상기 제1 우 캐퍼시터 전극과 연결된 제1 우 캐퍼시터 컨택;
    상기 제2 좌 캐퍼시터 전극과 연결된 제2 좌 캐퍼시터 컨택; 및
    상기 제2 우 캐퍼시터 전극과 연결된 제2 우 캐퍼시터 컨택을 포함하는 3차원 메모리 소자.
  7. 제6항에 있어서,
    상기 캐퍼시터 컨택들 상에 형성된 캐퍼시터 배선들을 더 포함하고,
    상기 캐퍼시터 배선들은:
    상기 제1 좌 캐퍼시터 컨택과 연결된 제1 캐퍼시터 배선;
    상기 제2 좌 캐퍼시터 컨택과 연결된 제2 캐퍼시터 배선; 및
    상기 제1 우 캐퍼시터 컨택 및 상기 제2 우 캐퍼시터 컨택과 공통적으로 연결된 공통 캐퍼시터 배선을 포함하는 3차원 메모리 소자.
  8. 제1항에 있어서,
    상기 계단 패턴들은 각각, 대칭 모양의 좌 계단 형상 및 우 계단 형상을 갖는 3차원 메모리 소자.
  9. 제1항에 있어서,
    상기 절연층 스택은 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하는 3차원 메모리 소자.
  10. 제9항에 있어서,
    상기 워드 라인 스택은 교대로 적층된 제1 절연층 및 워드 라인들을 포함하는 3차원 메모리 소자.
  11. 제10항에 있어서,
    상기 제2 절연층들과 상기 워드 라인들은 각각 동일한 레벨에 위치하는 3차원 메모리 소자.
  12. 제1항에 있어서,
    상기 로직 소자들은 트랜지스터들, 로직 배선들, 및 로직 비아 플러그들을 포함하는 3차원 메모리 소자.
  13. 연장 영역 및 주변 영역을 갖는 기판;
    상기 연장 영역 내에 형성된 워드 라인 스택, 상기 워드 라인 스택은 교대로 적층된 다수의 제1 절연층들 및 워드 라인들을 포함하고;
    상기 워드 라인 스택 내에 형성된 다수의 계단 패턴들;
    상기 주변 영역 내에 형성된 절연층 스택, 상기 절연층 스택은 교대로 적층된 다수의 상기 제1 절연층 및 제2 절연층들을 포함하고; 및
    상기 절연층 스택 내에 평행하도록 형성된 캐퍼시터 전극들을 포함하는 3차원 메모리 소자.
  14. 제13항에 있어서,
    상기 캐퍼시터 전극들은 담벽들 모양으로 상기 절연층 스택 내에 상감된 좌 캐퍼시터 전극들 및 우 캐퍼시터 전극들을 포함하는 3차원 메모리 소자.
  15. 제1항에 있어서,
    상기 좌 캐퍼시터 전극들은 제1 수직 높이로 상기 절연층 스택 내에 상감된 제1 좌 캐퍼시터 전극 및 제2 수직 높이로 상기 절연층 스택 내에 상감된 제2 좌 캐퍼시터 전극을 포함하고,
    상기 제1 수직 깊이는 상기 제2 수직 깊이보다 작은 3차원 메모리 소자.
  16. 제15항에 있어서,
    상기 우 캐퍼시터 전극들은 상기 제1 좌 캐퍼시터 전극과 평행하도록 인접한 제1 우 캐퍼시터 전극 및 상기 제2 좌 캐퍼시터 전극과 평행하도록 인접한 제2 우 캐퍼시터 전극을 포함하는 3차원 메모리 소자.
  17. 로직 소자층 및 상기 로직 소자층 상에 적층된 메모리 소자층을 포함하고,
    상기 로직 소자층은 기판 및 상기 기판 상에 배치된 로직 소자들을 포함하고,
    상기 메모리 소자층은:
    연장 영역 내에 형성된 워드 라인 스택;
    상기 워드 라인 스택 내에 형성된 다수의 계단 패턴들;
    주변 영역 내에 형성된 절연층 스택; 및
    상기 절연층 스택 내에 형성된 다수의 캐퍼시터들을 포함하고,
    상기 워드 라인 스택은 교대로 적층된 제1 절연층들 및 워드 라인들을 포함하고,
    상기 절연층 스택은 교대로 적층된 상기 제1 절연층들 및 제2 절연층들을 포함하고,
    상기 다수의 캐퍼시터들은 제1 수직 높이를 갖는 제1 캐퍼시터 전극들, 제2 수직 높이를 갖는 제2 캐퍼시터 전극들, 및 제3 수직 높이를 갖는 제3 캐퍼시터 전극들을 포함하는 3차원 메모리 소자.
  18. 제17항에 있어서,
    상기 제1 캐퍼시터 전극들은 인접하는 제1 좌 캐퍼시터 전극 및 제1 우 캐퍼시터 전극을 포함하고,
    상기 제2 캐퍼시터 전극들은 인접하는 제2 좌 캐퍼시터 전극 및 제2 우 캐퍼시터 전극을 포함하고, 및
    상기 제3 캐퍼시터 전극들은 인접하는 제3 좌 캐퍼시터 전극 및 제3 우 캐퍼시터 전극을 포함하는 3차원 메모리 소자.
  19. 제18항에 있어서,
    상기 제1 좌 캐퍼시터 전극 및 상기 제1 우 캐퍼시터 전극은 서로 평행하는 담벽들 모양을 갖도록 상기 절연층 스택 내에 상감되고,
    상기 제2 좌 캐퍼시터 전극 및 상기 제2 우 캐퍼시터 전극은 서로 평행하는 담벽들 모양을 갖도록 상기 절연층 스택 내에 상감되고, 및
    상기 제3 좌 캐퍼시터 전극 및 상기 제3 우 캐퍼시터 전극은 서로 평행하는 담벽들 모양을 갖도록 상기 절연층 스택 내에 상감되는 3차원 메모리 소자.
  20. 제17항에 있어서,
    상기 제3 수직 높이는 상기 제1 수직 높이보다 크고 및 상기 제2 수직 높이보다 작은 3차원 메모리 소자.
  21. 연장 영역 및 주변 영역을 갖는 기판 상에 로직 소자층을 형성하고,
    상기 로직 소자층 상에 절연층 스택을 형성하되, 상기 절연층 스택은 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하고,
    제1 패터닝 공정을 수행하여 상기 연장 영역 내에서 상기 절연층 스택 내에 상기 절연층 스택의 상면으로부터 1차 리세스된 계단 패턴들을 형성하고,
    제2 패터닝 공정을 수행하여 상기 연장 영역 내에서 상기 계단 패턴들 중 일부를 추가적으로 리세스하여 2차 리세스된 계단 패턴들을 형성하고 및 상기 주변 영역 내에서 상기 절연층 스택 내에 제1 깊이를 가진 제1 트렌치들을 형성하고,
    제3 패터닝 공정을 수행하여 상기 연장 영역 내에서 상기 계단 패턴들을 추가적으로 리세스하여 3차 리세스된 계단 패턴들을 형성하고 및 상기 주변 영역 내에서 상기 절연층 스택 내에 제2 깊이를 가진 제2 트렌치들을 형성하고,
    전극 형성 공정을 수행하여 상기 제1 트렌치들 및 상기 제2 트렌치들 내에 전도체를 채워 제1 캐퍼시터 전극들 및 제2 캐퍼시터 전극들을 형성하는 것을 포함하는 3차원 메모리 소자 형성 방법.
  22. 제21항에 있어서,
    상기 제1 캐퍼시터 전극들은 서로 평행하는 담벽들 모양을 갖는 제1 좌 캐퍼시터 전극 및 제1 우 캐퍼시터 전극을 포함하고, 및
    상기 제2 캐퍼시터 전극들은 서로 평행하는 담벽들 모양을 갖는 제2 좌 캐퍼시터 전극 및 제2 우 캐퍼시터 전극을 포함하는 3차원 메모리 소자 형성 방법.
  23. 제22항에 있어서,
    컨택 형성 공정을 수행하여 상기 제1 좌 캐퍼시터 전극과 연결된 제1 좌 캐퍼시터 컨택, 상기 제1 우 캐퍼시터 전극과 연결된 제1 우 캐퍼시터 컨택, 상기 제2 좌 캐퍼시터 전극과 연결된 제2 좌 캐퍼시터 컨택, 및 상기 제2 우 캐퍼시터 전극과 연결된 제2 우 캐퍼시터 컨택을 형성하는 것을 더 포함하는 3차원 메모리 소자 형성 방법.
  24. 제23항에 있어서,
    배선 형성 공정을 수행하여 상기 제1 좌 캐퍼시터 컨택과 연결된 제1 캐퍼시터 배선, 상기 제1 좌 캐퍼시터 컨택과 연결된 제2 캐퍼시터 배선, 및 상기 제1 우 캐퍼시터 컨택 및 상기 제2 우 캐퍼시터 컨택과 공통적으로 연결된 공통 캐퍼시터 배선을 형성하는 것을 더 포함하는 3차원 메모리 소자 형성 방법.
  25. 제21항에 있어서,
    상기 제1 캐퍼시터 전극들 및 상기 제2 캐퍼시터 전극들은 상기 절연층 스택 내에 상감된 3차원 메모리 소자 형성 방법.
  26. 제21항에 있어서,
    상기 제1 깊이는 상기 제2 깊이보다 작은 3차원 메모리 소자 형성 방법.
  27. 연장 영역 및 주변 영역을 갖는 기판 상에 로직 소자층을 형성하고,
    상기 로직 소자층 상에 절연층 스택을 형성하되, 상기 절연층 스택은 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하고,
    상기 연장 영역 내에서 상기 절연층 스택 내에 다수의 계단 패턴들을 형성하고,
    상기 주변 영역 내에서 상기 절연층 스택 내에 다수의 트렌치들을 형성하고,
    상기 주변 영역 내에서 상기 다수의 트렌치들 내에 다수의 캐퍼시터 전극들을 형성하고,
    상기 연장 영역 내에서 상기 절연층 스택의 상기 제2 절연층을 워드 라인들로 리플레이스하되, 상기 계단 패턴들에 의해 상기 워드 라인들의 단부들의 상면들이 노출되고,
    상기 연장 영역 내에서 상기 노출된 워드 라인들의 상기 단부들의 상기 상면들과 연결된 다수의 워드 라인 컨택들을 형성하고, 및
    상기 주변 영역 내에서 상기 다수의 캐퍼시터 전극들과 각각 연결된 다수의 캐퍼시터 컨택들을 형성하는 것을 포함하는 3차원 메모리 소자 형성 방법.
  28. 제27항에 있어서,
    상기 다수의 캐퍼시터 전극들은 제1 수직 길이를 갖는 제1 캐퍼시터 전극 및 제2 수직 길이를 갖는 제2 캐퍼시터 전극을 포함하고,
    상기 제1 수직 길이는 상기 제2 수직 길이보다 작은 3차원 메모리 소자 형성 방법.
  29. 연장 영역 및 주변 영역을 갖는 기판 상에 로직 소자층을 형성하고,
    상기 로직 소자층 상에 절연층 스택을 형성하되, 상기 절연층 스택은 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하고,
    상기 연장 영역 내에서 상기 절연층 스택 내에 다양한 깊이를 가진 계단 패턴들을 형성하고,
    상기 주변 영역 내에서 상기 절연층 스택 내에 제1 수직 높이를 갖는 제1 캐퍼시터 전극들 및 제2 수직 높이를 갖는 제2 캐퍼시터 전극들을 형성하고,
    상기 연장 영역 내에서 상기 절연층 스택의 상기 제2 절연층을 워드 라인들로 리플레이스하여 교대로 적층된 상기 제1 절연층들 및 워드 라인들을 가진 워드 라인 스택을 형성하고,
    상기 주변 영역 내에서 상기 다수의 캐퍼시터 전극들과 각각 연결된 캐퍼시터 컨택들을 형성하고, 및
    상기 주변 영역 내에서 상기 다수의 캐퍼시터 컨택들과 각각 연결된 캐퍼시터 배선들을 형성하는 것을 포함하는 3차원 메모리 소자 형성 방법.
  30. 제29항에 있어서,
    상기 제1 캐퍼시터 전극들은 서로 평행하는 담벽들 모양을 가진 제1 좌 캐퍼시터 전극 및 제1 우 캐퍼시터 전극을 포함하고,
    상기 제2 캐퍼시터 전극들은 서로 평행하는 담벽들 모양을 가진 제2 좌 캐퍼시터 전극 및 제2 우 캐퍼시터 전극을 포함하고,
    상기 캐퍼시터 전극들은:
    상기 제1 좌 캐퍼시터 전극과 연결된 제1 좌 캐퍼시터 컨택;
    상기 제1 우 캐퍼시터 전극과 연결된 제1 우 캐퍼시터 컨택;
    상기 제2 좌 캐퍼시터 전극과 연결된 제2 좌 캐퍼시터 컨택; 및
    상기 제2 우 캐퍼시터 전극과 연결된 제2 우 캐퍼시터 컨택을 포함하고,
    상기 캐퍼시터 배선들은:
    상기 제1 좌 캐퍼시터 컨택과 연결된 제1 캐퍼시터 배선;
    상기 제2 좌 캐퍼시터 컨택과 연결된 제2 캐퍼시터 배선; 및
    상기 제1 우 캐퍼시터 컨택 및 상기 제2 우 캐퍼시터 컨택과 공통적으로 연결된 공통 캐퍼시터 배선을 포함하는 3차원 메모리 소자 형성 방법.
KR1020200155417A 2020-11-19 2020-11-19 평행 트렌치형 캐퍼시터들을 가진 3차원 메모리 소자 KR20220068534A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200155417A KR20220068534A (ko) 2020-11-19 2020-11-19 평행 트렌치형 캐퍼시터들을 가진 3차원 메모리 소자
US17/222,767 US11690233B2 (en) 2020-11-19 2021-04-05 Three-dimensional memory device having parallel trench type capacitor
CN202110746901.5A CN114597217A (zh) 2020-11-19 2021-07-01 具有平行沟槽型电容器的三维存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200155417A KR20220068534A (ko) 2020-11-19 2020-11-19 평행 트렌치형 캐퍼시터들을 가진 3차원 메모리 소자

Publications (1)

Publication Number Publication Date
KR20220068534A true KR20220068534A (ko) 2022-05-26

Family

ID=81454882

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200155417A KR20220068534A (ko) 2020-11-19 2020-11-19 평행 트렌치형 캐퍼시터들을 가진 3차원 메모리 소자

Country Status (3)

Country Link
US (1) US11690233B2 (ko)
KR (1) KR20220068534A (ko)
CN (1) CN114597217A (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101970941B1 (ko) 2012-08-20 2019-08-13 삼성전자 주식회사 3차원 비휘발성 메모리 장치 및 그 제조 방법
KR102568886B1 (ko) * 2015-11-16 2023-08-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR101841459B1 (ko) 2015-11-18 2018-03-23 주식회사 사람사랑 마이크로 캡슐화된 암팔라야 추출물을 함유하는 땀복용 코팅 조성물
US10629675B1 (en) * 2018-12-05 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device containing capacitor pillars and methods of making the same

Also Published As

Publication number Publication date
CN114597217A (zh) 2022-06-07
US20220149052A1 (en) 2022-05-12
US11690233B2 (en) 2023-06-27

Similar Documents

Publication Publication Date Title
US9583382B2 (en) Interconnection structure including air gap, semiconductor device including air gap, and method of manufacturing the same
TWI748002B (zh) 半導體裝置及其製造方法
KR20170096733A (ko) 반도체 장치 및 그 제조 방법
KR102635435B1 (ko) 반도체 장치 및 그 제조 방법
US11574869B2 (en) Semiconductor device and manufacturing method thereof
KR20150019097A (ko) 반도체 메모리 장치 및 그 제조 방법
KR102649568B1 (ko) 반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 포함하는 메모리 장치 및 시스템
CN111554685B (zh) 半导体装置及其制造方法
US20240213149A1 (en) Semiconductor device and manufacturing method of semiconductor device
CN110246844B (zh) 半导体器件以及该半导体器件的制造方法
KR102512322B1 (ko) 반도체 장치의 제조 방법
KR102611334B1 (ko) 반도체 장치 및 그 제조 방법
CN118251014A (zh) 半导体装置
KR20220068534A (ko) 평행 트렌치형 캐퍼시터들을 가진 3차원 메모리 소자
US11848266B2 (en) Three-dimensional semiconductor device
US20240234300A1 (en) Semiconductor device and manufacturing method of semiconductor device
KR20220102331A (ko) 배선 패턴들 및 더미 패턴들을 가진 반도체 소자 및 그것을 제조하는 방법
KR20210059266A (ko) 반도체 장치 및 반도체 장치의 제조 방법