KR102635435B1

KR102635435B1 - 반도체 장치 및 그 제조 방법

Info

Publication number: KR102635435B1
Application number: KR1020180023081A
Authority: KR
Inventors: 이기홍
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2017-08-31
Filing date: 2018-02-26
Publication date: 2024-02-13
Also published as: TWI758482B; KR20190024579A; TW201913929A

Abstract

반도체 장치는 배선 구조; 상기 배선 구조 상에 위치된 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물을 관통하여 상기 배선 구조와 전기적으로 연결된 콘택 플러그들; 및 각각의 상기 콘택 플러그들의 측벽을 감싸고, 상기 콘택 플러그들의 측벽을 따라 적층된 루프 패턴들을 포함하는 절연 스페이서들을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.

비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.

3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.

본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.

본 발명의 일 실시예에 따른 반도체 장치는 배선 구조; 상기 배선 구조 상에 위치된 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물을 관통하여 상기 배선 구조와 전기적으로 연결된 콘택 플러그들; 및 각각의 상기 콘택 플러그들의 측벽을 감싸고, 상기 콘택 플러그들의 측벽을 따라 적층된 루프 패턴들을 포함하는 절연 스페이서들을 포함할 수 있다.

본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물을 적층 방향으로 관통하는 플러그들; 및 상기 플러그들을 각각 감싸고, 상기 플러그들의 측벽을 따라 적층된 루프 패턴들을 포함하는 스페이서들을 포함하고, 이웃한 스페이서들이 상호 연결될 수 있다.

본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 배선 구조를 형성하는 단계; 상기 배선 구조 상에, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물을 관통하는 제1 개구부들을 형성하는 단계; 상기 제1 개구부들을 통해 노출된 상기 제1 물질막들을 일부 두께 식각하여, 제2 개구부들을 형성하는 단계; 상기 제2 개구부들 내에 각각 위치된 루프 패턴들을 포함하는 절연 스페이서들을 형성하는 단계; 및 상기 제1 개구부들 내에 상기 배선 구조와 전기적으로 연결된 콘택 플러그들을 형성하는 단계를 포함할 수 있다.

본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하는 제1 개구부들을 형성하는 단계; 상기 제1 개구부들의 측벽으로부터 돌출된 제2 개구부들을 형성하는 단계; 상기 제2 개구부들을 채우는 루프 패턴들을 포함하는 스페이서들을 형성하는 단계; 및 상기 제1 개구부들 내에 플러그들을 형성하는 단계를 포함하고, 이웃한 제1 개구부들의 제2 개구부들은 상호 연결될 수 있다.

안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면으로서, 도 2a는 레이아웃이고 도 2b 내지 도 2d는 도 2a의 A-A' 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면으로서, 도 3a는 레이아웃이고 도 3b 내지 도 3d는 도 3a의 A-A' 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면으로서, 도 4a는 레이아웃이고 도 4b는 도 4a의 C-C' 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 9a 내지 도 13a 및 도 9b 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 레이아웃 및 단면도이다.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 15a 내지 도 15c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.

이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면으로서, 도 1a는 레이아웃이고 도 1b는 도 1a의 A-A' 단면도이고 도 1c는 도 1a의 B-B' 단면도이다.

도 1a 내지 도 1c를 참조하면, 본 발명의 일 실시예에 다른 반도체 장치는 적층물(ST), 적층물(ST)을 적층 방향으로 관통하는 플러그들 및 플러그들을 각각 감싸고 플러그들의 측벽을 따라 적층된 루프 패턴들을 포함하는 스페이서들을 포함한다. 또한, 스페이서들은 플러그들의 측벽을 감싸고 연결 패턴들을 상호 연결시키는 연결 패턴을 더 포함할 수 있다. 여기서, 플러그들은 적층물(ST)을 일부 또는 전체 관통하는 관통 구조를 의미하며, 반도체 물질, 도전 물질 등을 포함할 수 있다. 일 예로, 플러그들은 콘택 플러그들(13)일 수 있고, 스페이서들은 절연 스페이서들(14)일 수 있다. 또한, 반도체 장치는 채널 구조들(CH), 더미 채널 구조들(D_CH), 분리 패턴들(18), 슬릿절연막들(19) 등을 더 포함할 수 있다.

적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 여기서, 도전막들(11)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있으며, 텅스텐 등의 금속을 포함할 수 있다. 절연막들(12)은 적층된 도전막들(11)을 상호 절연시키기 위한 것으로, 산화물 등의 절연 물질을 포함할 수 있다.

일 예로, 최상부 적어도 하나의 도전막(11)은 상부 선택 라인이고, 최하부 적어도 하나의 도전막(11)은 하부 선택 라인이고, 나머지 도전막들(11)은 워드라인일 수 있다. 이러한 경우, 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 상부 선택 트랜지스터가 직렬로 연결되어, 수직 메모리 스트링을 구성할 수 있다. 여기서, 상부 선택 트랜지스터는 드레인 선택 트랜지스터이고, 하부 선택 트랜지스터는 소스 선택 트랜지스터일 수 있다. 또한, 적층물(ST)의 하부에 소스 라인, 배선 구조, 주변 회로 등의 하부 구조물이 위치될 수 있다.

다른 예로, 최상부 적어도 하나의 도전막(11)은 선택 라인이고, 최하부 적어도 하나의 도전막(11)은 파이프 게이트 이고, 나머지 도전막들(11)은 워드라인일 수 있다. 또한, 적층물(ST)의 하부에 배선 구조, 주변 회로 등의 하부 구조물이 위치될 수 있다. 이러한 경우, 적어도 하나의 제1 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 파이프 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 제2 선택 트랜지스터가 직렬로 연결되어 U자로 배열된 메모리 스트링을 구성할 수 있다. 여기서, 제1 선택 트랜지스터는 드레인 선택 트랜지스터이고 제2 선택 트랜지스터는 소스 선택 트랜지스터일 수 있다.

복수의 채널 구조들(CH)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있다. 또한, 제1 방향(I-I')으로 이웃한 채널 구조들(CH)은 중심이 오프셋되도록 엇갈리게 배열될 수 있다.

복수의 채널 구조들(CH)은 선택 트랜지스터, 메모리 셀 등의 전류 경로를 제공하기 위한 것으로, 실리콘(Si), 저마늄(Ge) 등의 반도체 패턴들 포함할 수 있다. 각각의 채널 구조들(CH)은 채널막(15A) 및 채널막(15A)을 감싸는 메모리막(16A)을 포함한다. 여기서, 채널막(15A)은 중심 영역까지 완전히 채워진 구조를 갖거나, 중심 영역이 오픈된 구조를 갖는다. 채널막(15A)이 오픈된 중심 영역을 갖는 경우, 채널 구조(CH)는 채널막(15A) 내에 형성된 갭필 절연막(17A)을 더 포함할 수 있다.

메모리막(16A)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하트랩막, 나노 닷, 상변화 물질막 등을 포함할 수 있다. 또한, 반도체 장치는 도전막들(11)을 각각 감싸는 메모리막(16A')을 더 포함할 수 있다. 메모리막(16A')은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있으며, 고유전상수 물질을 포함하는 전하차단막일 수 있다.

더미 채널 구조들(D_CH)은 채널 구조들(CH)의 사이에 위치될 수 있으며, 제2 방향(Ⅱ-Ⅱ')을 따라 일렬로 배열될 수 있다. 또한, 더미 채널 구조들(D_CH)은 채널 구조들(CH)과 유사한 구조를 가질 수 있다. 예를 들어, 각각의 더미 채널 구조들(D_CH)은 더미 채널막(15B) 및 더미 채널막(15B)을 감싸는 더미 메모리막(16B)을 포함한다. 여기서, 더미 채널막(15B)은 더미 갭필 절연막(17B)을 포함할 수 있다.

분리 패턴(18)은 동일 레벨의 도전막들(11)을 상호 분리시키기 위한 것으로, 제2 방향(Ⅱ-Ⅱ')을 따라 확장된 라인 형태를 가질 수 있다. 또한, 분리 패턴(18)은 산화물 등의 절연 물질을 포함할 수 있다.

분리 패턴(18)은 적층물(ST)을 일부 관통하는 깊이를 가질 수 있다. 예를 들어, 분리 패턴(18)은 최상부 적어도 하나의 도전막(11)을 관통하고, 나머지 도전막들(11)은 관통하지 않는 깊이를 가질 수 있다. 여기서, 최상부 적어도 하나의 도전막(11)은 선택 라인일 수 있다. 따라서, 분리 패턴(18)에 의해 상부 선택 라인, 제1 선택 라인, 제2 선택라인, 소스 선택 라인 또는 드레인 선택 라인을 관통하고, 워드라인을 관통하지 않는 깊이를 가질 수 있다.

분리 패턴(18)은 더미 채널 구조들(D_CH)과 중첩될 수 있다. 예를 들어, 분리 패턴(18)은 더미 채널 구조들(D_CH)을 일부 깊이 관통할 수 있다.

슬릿 절연막(19)은 이웃한 메모리 블록들(MB)을 상호 분리시키기 위한 것으로, 이웃한 메모리 블록들(MB)의 경계에 위치될 수 있다. 예를 들어, 슬릿 절연막(19)은 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 형태를 가질 수 있다. 또한, 슬릿 절연막(19)은 산화막 등의 절연 물질을 포함할 수 있다.

콘택 플러그들(13)은 적층물(ST)을 관통하며, 적층물(ST)의 하부에 위치된 하부 구조물과 전기적으로 연결될 수 있다. 예를 들어, 콘택 플러그들(13)은 적층물(ST)의 하부에 위치된 배선 구조와 전기적으로 연결된다. 또한, 콘택 플러그들(13)은 폴리실리콘, 금속 등의 도전 물질을 포함할 수 있다.

콘택 플러그들(13)은 제2 방향(Ⅱ-Ⅱ')을 따라 배열될 수 있다. 예를 들어, 콘택 플러그들(13)은 채널 구조들(CH)의 사이에 위치되고, 더미 채널 구조들(D_CH)과 중심이 일치되도록 정렬될 수 있다. 또한, 콘택 플러그들(13)은 일정한 간격으로 배열되거나, 상이한 간격으로 배열될 수 있다. 본 도면에서는 콘택 플러그들(13)이 균일한 간격으로 배열된 경우에 대해 도시하였다.

또한, 콘택 플러그들(13)은 채널 구조들(CH) 및 더미 채널 구조들(D_CH)과 유사한 형태의 단면을 갖거나 상이한 형태의 단면을 가질 수 있다. 예를 들어, 콘택 플러그들(13)은 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다. 또한, 콘택 플러그들(13)은 채널 구조(CH) 또는 더미 채널 구조(D_CH)에 비해 넓은 폭을 가질 수 있다.

절연 스페이서들(14)은 콘택 플러그들(13)을 각각 감싸는 구조를 갖는다. 각각의 절연 스페이서들(14)은 콘택 플러그(13)의 측벽을 감싸고 콘택 플러그(13)의 측벽을 따라 적층된 루프 패턴들(14B)을 포함할 수 있다. 루프 패턴들(14B)은 도전막들(11)과 대응되는 레벨에 위치될 수 있다. 또한, 각각의 절연 스페이서들(14)은 콘택 플러그(13)의 측벽을 감싸고 루프 패턴들(14B)을 상호 연결시키는 연결 패턴(14A)을 포함할 수 있다. 연결 패턴(14A)은 콘택 플러그(13)의 길이 방향 또는 적층물(ST)의 적층 방향으로 연장될 수 있다. 여기서, 하나의 절연 스페이서(14)는 복수의 루프 패턴들(14B)을 포함할 수 있으며, 루프 패턴들(14B)은 연결 패턴(14A)에 의해 상호 연결될 수 있다. 따라서, 각각의 절연 스페이서들(14)은 연결 패턴(14A)으로부터 루프 패턴들(14B)이 돌출된 구조를 가질 수 있다. 또한, 적층된 루프 패턴들(14B)의 사이에는 절연막들(12)이 개재될 수 있다.

절연 스페이서들(14)은 콘택 플러그들(13)과 도전막들(11)을 상호 절연시키기 위한 것으로, 산화물 등의 절연 물질을 포함할 수 있다. 또한, 루프 패턴들(14B)의 두께(T2)에 따라 절연 스페이서들(14)의 절연 기능을 조절할 수 있다.

각각의 절연 스페이서들(14)은 도전막들(11)과 대응되는 제1 영역 및 절연막들(12)과 대응되는 제2 영역을 포함한다. 여기서, 제1 영역은 도전막들(11)과 직접적으로 접하므로, 절연 기능을 향상시키기 위해서는 제1 영역의 두께를 증가시킬 필요가 있다. 따라서, 각각의 절연 스페이서들(14)은 도전막들(11)과 직접 접하는 제1 영역에 루프 패턴들(14B)을 구비한다. 이러한 경우, 제2 영역에서는 절연막들(12)과 콘택 플러그(13) 간의 거리가 "T1"이지만, 제1 영역에서는 도전막들(11)과 콘택 플러그(13) 간의 거리가 "T1+T2"로 증가한다. 즉, 루프 패턴(14B)의 두께(T2)만큼 거리가 증가하게 된다. 따라서, 면적 증가없이 절연 스페이서들(14)의 기능을 개선할 수 있다. 예를 들어, 연결 패턴(14A)의 두께(T1)는 각각의 도전막들(11)의 두께의 1/2 이상일 수 있다.

여기서, 이웃한 절연 스페이서들(14)의 루프 패턴들(14B)은 상호 연결될 수 있다. 예를 들어, 동일한 레벨에 위치된 루프 패턴들(14B)이 상호 연결될 수 있다. 이러한 경우, 이웃한 콘택 플러그들(13)의 사이에는 도전막들(11)이 존재하지 않고, 절연막들(12) 및 절연 스페이서들(14)만 존재하게 된다. 따라서, 이웃한 콘택 플러그들(13)의 사이에 정의된 영역에서는 루프 패턴들(14B) 및 절연막들(12)이 교대로 적층될 수 있다.

또한, 절연 스페이서들(14)은 주변 막들과 일부 중첩될 수 있다. 일 예로, 절연 스페이서들(14)은 더미 채널 구조들(D_CH)과 중첩될 수 있다. 이러한 경우, 절연 스페이서들(14)과 더미 메모리막(16B)이 접하거나, 절연 스페이서들(14)과 더미 채널막(15B)이 접하거나, 절연 스페이서들(14)과 더미 갭필 절연막(17B)이 접할 수 있다. 다른 예로, 절연 스페이서들(14)은 분리 패턴(18)과 연결될 수 있다. 이러한 경우, 절연 스페이서들(14)은 분리 패턴(18)과 함께 동일한 레벨의 도전막들(11)을 상호 절연시키게 된다. 즉, 절연 스페이서들(14) 및 분리 패턴(18)을 기준으로, 양측의 도전막들(11)을 상호 절연시킬 수 있다. 따라서, 절연 스페이서들(14)은 콘택 플러그들(13)과 도전막들(11)을 상호 절연시킬 뿐만 아니라, 슬릿 절연막으로서도 사용될 수 있다.

또한, 분리 패턴(18)과 접하는 루프 패턴들(14B)은 나머지 루프 패턴들(14B)과 상이한 두께를 가질 수 있다. 예를 들어, 분리 패턴들(18)과 대응되는 제1 루프 패턴들(14B)은 상대적으로 얇은 두께(T3)를 갖고, 도전막들(11)과 대응되는 제2 루프 패턴들(14B)은 상대적으로 두꺼운 두께(T2)를 가질 수 있다. 이러한 경우, 제2 루프 패턴들(14B)이 제1 루프 패턴들(14B)에 비해 더 돌출된 구조를 갖게 된다(도 1b 참조).

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면으로서, 도 2a는 레이아웃이고 도 2b 내지 도 2d는 도 2a의 A-A' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.

도 2a 및 도 2b를 참조하면, 콘택 플러그들(13_1~13_4)이 상이한 간격으로 배열될 수 있다. 또한, 콘택 플러그들(13_1~13_4) 간의 간격에 따라 절연 스페이서들(14_1~14_4)이 상호 연결되거나 상호 분리될 수 있다.

일 예로, 상대적으로 좁은 간격(D1)으로 배열된 콘택 플러그들(13_1/13_2, 13_3/13_4)의 절연 스페이서들(14_1/14_2, 14_3/14_4)은 상호 연결되고, 상대적으로 넓은 간격(D2)으로 배열된 콘택 플러그들(13_2/13_3)의 절연 스페이서들(14_2/14_3)은 상호 분리될 수 있다.

다른 예로, 콘택 플러그들은 제1 내지 제2n 콘택 플러그들(13_1~13_4)을 포함하고, 제1 내지 제n 콘택 플러그들의 제1 내지 제n 절연 스페이서들(14_1/14_2)은 상호 연결되고, 제n 콘택 플러그(13_2)의 제n 절연 스페이서(14_2)와 제n+1 콘택 플러그(13_3)의 제n+1 절연 스페이서(14_3)는 상호 분리되고, 제n+1 내지 제2n 콘택 플러그들(13_3/13_4)의 제n+1 내지 제2n 절연 스페이서들(14_3/14_4)은 상호 연결될 수 있다. 여기서, n은 2 이상의 정수일 수 있다.

상호 분리된 절연 스페이서들(14_2/14_3)의 사이에 제2 분리 패턴(18B)이 추가로 위치될 수 있다. 일 예로, 상대적으로 넓은 간격(D2)으로 배열된 콘택 플러그들(13_2/13_3)의 사이에 제2 분리 패턴(18B)이 위치된다. 다른 예로, 제n 절연 스페이서(14_2)와 제n+1 절연 스페이서(14_3)의 사이에 제2 분리 패턴(18B)이 위치된다. 이러한 경우, 제1 분리 패턴(18A), 절연 스페이서들(14_1, 14_2), 제2 분리 패턴(18B) 및 절연 스페이서들(14_3, 14_4)이 상호 연결되어 양측의 도전막들(11)을 상호 절연시킬 수 있다.

또한, 상호 분리된 절연 스페이서들(14_2/14_3)의 사이에 적어도 하나의 더미 채널 구조(D_CH)가 추가로 위치될 수 있다. 이러한 경우, 더미 채널 구조(D_CH)는 제2 분리 패턴(18B)과 중첩될 수 있다.

도 2c 및 도 2d는 도 2b의 변형 예를 나타낸다. 도 2c를 참조하면, 절연 스페이서(14')는 콘택 플러그들(13)의 측벽을 감싸는 루프 패턴들(14B)을 포함하고, 연결 패턴은 포함하지 않는다. 루프 패턴들(14B)은 도전막들(11)과 동일한 레벨에 위치되며, 절연물질을 포함한다. 따라서, 루프 패턴들(14B)에 의해 도전막들(11)과 콘택 플러그들(13)을 상호 절연시킬 수 있다.

도 2d를 참조하면, 루프 패턴들(14")은 다층막 구조를 갖는다. 루프 패턴들(14")은 상호 식각 선택비가 큰 물질들이 적층된 구조를 가질 수 있으며, 적층된 막들 중 적어도 하나의 막은 절연막일 수 있다. 예를 들어, 각각의 루프 패턴들(14")은 제1 절연 패턴(14BA), 제1 절연 패턴(14BA) 내에 형성된 제2 절연 패턴(14BB)을 포함한다. 여기서, 제2 절연 패턴(14BB)은 제1 절연 패턴(14BA)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 예를 들어, 제1 절연 패턴(14BA)은 산화막이고 제2 절연 패턴(14BB)은 질화막일 수 있다.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면으로서, 도 3a는 레이아웃이고 도 3b 내지 도 3d는 도 3a의 A-A' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.

도 3a 및 도 3b를 참조하면, 콘택 플러그들(13)이 상대적으로 넓은 간격으로 배열되고, 이웃한 콘택 플러그들(13)의 절연 스페이서들(14)은 상호 분리될 수 있다. 이러한 경우, 상호 분리된 절연 스페이서들(14)의 루프 패턴들(14B)의 사이에는 도전막(11)이 개재될 수 있다.

한편, 상호 분리된 절연 스페이서들(14)의 루프 패턴들(14B)의 사이에 도전막(11) 대신에 유전막들(D)이 개재되는 것도 가능하다. 여기서, 유전막들(D)은 절연막들(12)에 대해 식각 선택비가 높은 물질일 수 있다. 예를 들어, 유전막들(D)은 질화물을 포함하고 절연막들(12)은 산화물을 포함할 수 있다. 참고로, 유전막들(D)은 제조 과정에서 사용된 희생막들이 잔류된 것일 수 있다.

도 3c 및 도 3d는 도 3b의 변형 예를 나타낸다. 도 3c를 참조하면, 절연 스페이서(14')는 콘택 플러그들(13)의 측벽을 감싸는 루프 패턴들(14B)을 포함하며, 연결 패턴을 포함하지 않는다. 도 3d를 참조하면, 루프 패턴들(14B)은 다층막 구조를 갖는다. 각각의 루프 패턴들(14B)은 제1 절연 패턴(14BA) 및 제1 절연 패턴(14BA) 내에 형성된 제2 절연 패턴(14BB)을 포함한다.

도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면으로서, 도 4a는 레이아웃이고 도 4b는 도 4a의 C-C' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.

도 4a 및 도 4b를 참조하면, 콘택 플러그들(13) 및 절연 스페이서들(14)은 슬릿 절연막(19)과 중첩되도록 위치될 수 있다. 예를 들어, 콘택 플러그들(13) 및 절연 스페이서들(14)은 이웃한 메모리 블록들(MB)의 경계에 위치될 수 있으며, 이웃한 메모리 블록들(MB)의 경계에 위치된 슬릿 절연막(19)과 중첩될 수 있다. 이러한 경우, 절연 스페이서들(14)이 슬릿 절연막(19)과 연결되며, 슬릿 절연막(19)과 함께 이웃한 메모리 블록들(MB)을 상호 분리시키는 역할을 할 수 있다.

한편, 적층물(ST)은 셀 영역(CR) 및 콘택 영역(CT)을 포함할 수 있다. 여기서, 셀 영역(CR)은 메모리 스트링들이 위치되는 영역이고 콘택 영역(CT)은 메모리 스트링에 포함된 선택 트랜지스터, 메모리 셀, 파이프 트랜지스터 등을 각각 구동하기 위한 인터커넥션이 위치되는 영역이다. 이러한 구조에 따르면, 셀 영역(CR)에는 앞서 설명한 채널 구조들(CH), 더미 채널 구조들(D_CH) 등이 위치될 수 있다. 적층물(ST)의 콘택 영역(CT)에는 콘택 플러그, 배선 등이 위치될 수 있다. 또한, 적층물(ST)의 콘택 영역(CT)은 도전막들(11)이 각각 노출될 수 있는 구조를 가지며, 계단 형태를 가질 수 있다.

또한, 콘택 영역(CT)은 최상부 적어도 하나의 도전막(11)의 인터커넥션이 위치된 제1 콘택 영역(CT1) 및 나머지 도전막들(11)의 인터커넥션이 위치된 제2 콘택 영역(CT2)을 포함할 수 있다. 예를 들어, 상부 선택 라인들의 패드가 제1 콘택 영역(CT1)에 위치되고, 워드라인들의 패드가 제2 콘택 영역(CT2)에 위치될 수 있다.

이러한 구조에 따르면, 콘택 플러그들(13) 및 절연 스페이서들(14)은 이웃한 메모리 블록들(MB)의 경계에 위치되되, 적층물(ST)의 셀 영역(CR)에 대응되도록 위치되거나 콘택 영역(CT)에 대응되도록 위치될 수 있다. 예를 들어, 콘택 플러그들(13) 및 절연 스페이서들(14)이 적층물(ST)의 제1 콘택 영역(CT1)에 대응하여 위치될 수 있다.

참고로, 앞서 도 1a 내지 도 3d를 참조하여 설명한 바와 같이, 콘택 플러그들(13) 및 절연 스페이서들(14)이 메모리 블록(MB)의 내부에 위치되는 것도 가능하다. 이러한 경우, 콘택 플러그들(13) 및 절연 스페이서들(14)은 적층물(ST)의 셀 영역(CR)에 위치되거나, 적층물(ST)의 콘택 영역(CT)에 위치될 수 있다.

한편, 본 실시예에서는 콘택 플러그들(13) 및 절연 스페이서들(14)이 앞서 도 1a 및 도 1b를 참조하여 설명한 실시예에 따라 배열된 경우에 대해 설명하였으나, 콘택 플러그들(13) 및 절연 스페이서들(14)의 배열 방식, 구조 등은 앞서 도 2a 내지 도 3d를 참조하여 설명한 실시예를 참조하여 변경될 수 있다.

도 5는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.

도 5를 참조하면, 콘택 플러그들(13)은 적층물(ST)의 하부에 위치된 배선 구조(35, 36)와 전기적으로 연결될 수 있다. 또한, 적층물(ST)의 하부에 주변 회로가 위치되고, 콘택 플러그들(13)은 적층물(ST)을 관통하여 배선 구조(35, 36)를 통해 주변 회로와 연결될 수 있다.

반도체 장치는 적층물(ST)의 하부에 위치된 제1 기판(20)을 포함할 수 있다. 제1 기판(20)은 반도체 기판일 수 있으며, 콘택 플러그들(13)과 하부의 배선 구조(35, 36)를 전기적으로 연결시키기 위한 패드(21)를 포함할 수 있다. 또한, 패드(21)와 제1 기판(20)의 사이에 절연막(22)이 개재될 수 있고, 절연막(22)에 의해 패드(21)와 제1 기판(20)이 전기적으로 분리될 수 있다. 참고로, 제1 기판(20)이 패드(21)를 포함하지 않고, 콘택 플러그들(13)이 절연막(22)을 관통하여 배선 구조(35, 36)와 직접 연결되는 것도 가능하다.

제1 기판(20)의 하부에 제2 기판(30)이 위치될 수 있다. 제2 기판(30)은 반도체 기판일 수 있으며, 제2 기판(30)에 주변 회로가 위치될 수 있다. 주변 회로는 셀 어레이를 구동하기 위한 회로로서, 트랜지스터, 스위치, 레지스터, 증폭기 등을 포함할 수 있다. 예를 들어, 트랜지스터(TR)는 게이트 전극(32), 게이트 절연막(31), 정션(33)을 포함할 수 있다. 또한, 제2 기판(30) 내에는 소자분리막(34)이 위치될 수 있다.

제1 기판(20)과 제2 기판(30)의 사이에는 층간절연막(37)이 위치되고, 층간절연막(37) 내에 배선 구조(35, 36)가 위치될 수 있다. 배선 구조(35, 36)는 배선(35), 배선(35)과 연결된 콘택 플러그(36) 등을 포함할 수 있다. 여기서, 배선들(35)은 다층으로 배열될 수 있으며, 트랜지스터(TR)의 게이트 전극(32)과 연결되거나, 정션(33)과 연결될 수 있다. 또한, 콘택 플러그들(36)은 배선들(35)을 상호 연결시키거나, 배선(35)을 정션(33), 게이트 전극(32), 패드(21) 등에 전기적으로 연결시킬 수 있다.

한편, 본 실시예에서는 콘택 플러그들(13) 및 절연 스페이서들(14)이 앞서 도 1a 및 도 1b를 참조하여 설명한 실시예에 따른 구조를 갖는 경우에 대해 설명하였으나, 콘택 플러그들(13) 및 절연 스페이서들(14)의 배열 방식, 구조 등은 앞서 도 2a 내지 도 3d를 참조하여 설명한 실시예를 참조하여 변경될 수 있다.

또한, 콘택 플러그들(13)의 레이아웃은 주변 회로의 레이아웃에 따라 변경될 수 있다. 예를 들어, 콘택 플러그들(13)의 위치, 간격 등은 주변 회로의 레이아웃에 따라 변경될 수 있다.

도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 레이아웃이다.

도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 채널 구조들(CH), 더미 채널 구조들(D_CH), 제1 콘택 플러그들(13), 절연 스페이서들(14), 지지 플러그들(41), 지지 스페이서들(42), 제2 콘택 플러그들(43), 분리 패턴(18) 및 슬릿 절연막(19)을 포함한다.

여기서, 채널 구조들(CH), 더미 채널 구조들(D_CH) 및 분리 패턴(18)은 셀 영역(CR) 내에 위치될 수 있다. 또한, 제1 콘택 플러그들(13), 절연 스페이서들(14), 지지 플러그들(41), 지지 스페이서들(42) 및 제2 콘택 플러그들(43)은 콘택 영역(CT) 내에 위치될 수 있으며, 제1 콘택 영역(CT1) 및 제2 콘택 영역(CT2)에 분산 배치될 수 있다.

지지 플러그들(41) 및 지지 스페이서들(42)은 제조 과정에서 적층물(ST)이 기울어지거나 붕괴되는 것을 방지하기 위한 것으로, 적층물(ST)을 지지하는 역할을 한다. 또한, 제1 콘택 영역(CT1)에 위치된 지지 스페이서들(42)은 분리 패턴(18)과 연결될 수 있다. 이러한 경우, 상호 연결된 분리 패턴(18)과 지지 스페이서들(42)에 의해 양측의 도전막들(11)이 상호 분리될 수 있다.

제2 콘택 플러그들(43)은 적층물(ST)에 포함된 도전막들(11)에 바이어스를 각각 인가하기 위한 것으로, 도전막들(11)에 각각 전기적으로 연결될 수 있다. 제2 콘택 플러그들(43)은 지지 플러그들(41)과 제1 콘택 플러그들(13) 간의 빈 공간에 위치될 수 있다. 예를 들어, 제2 콘택 플러그들(43)은 절연 스페이서(14)와 지지 스페이서(42)의 사이에 위치되거나, 상호 연결된 절연 스페이서들(14)의 오목부에 위치되거나, 상호 연결된 지지 스페이서들(42)의 오목부에 위치될 수 있다.

한편, 콘택 영역(CT)에 위치된 지지 플러그들(41)의 배열 방식, 상호 연결된 지지 스페이서들(42)의 개수 등은 다양하게 변경될 수 있다.

도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도로서, 지지 플러그들(41) 및 지지 스페이서들(42)의 구조를 나타낸 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.

도 8a를 참조하면, 지지 플러그들(41)은 제1 콘택 플러그들(13)과 유사한 구조를 가질 수 있고, 지지 스페이서들(42)은 절연 스페이서들(14)과 유사한 구조를 가질 수 있다. 다시 말해, 지지 플러그들(41)은 제1 콘택 플러그들(13)에 대응되는 물질 및 구조를 가질 수 있고, 지지 스페이서들(42)은 절연 스페이서들(14)에 대응되는 물질 및 구조를 가질 수 있다. 예를 들어, 지지 플러그들(41)은 텅스텐, 폴리실리콘 등의 도전 물질을 포함할 수 있다. 또한, 지지 플러그들(41)은 단일막이거나, 다층막을 포함할 수 있다.

각각의 지지 스페이서들(42)은 지지 플러그(41)를 감싸고 지지 플러그(41)의 측벽을 따라 적층된 루프 패턴들(42B)을 포함할 수 있다. 또한, 각각의 지지 스페이서들(42)은 지지 플러그(41)의 측벽을 감싸고 루프 패턴들(42B)을 연결시키는 연결 패턴(42A)을 포함할 수 있다. 따라서, 각각의 지지 스페이서들(42)은 연결 패턴(42A)으로부터 복수의 루프 패터들(42B)이 돌출된 형태를 가질 수 있다. 여기서, 루프 패턴들(42B)은 도전막들(11)과 대응되는 레벨에 위치될 수 있다. 또한, 이웃한 지지 스페이서들(42)은 상호 연결될 수 있다. 예를 들어, 이웃한 지지 스페이서들(42)의 루프 패턴들(42B)이 상호 연결될 수 있다.

또한, 지지 스페이서들(42)의 루프 패턴들(42B)은 절연 스페이서들(14)의 루프 패턴들(14B)과 동일한 레벨에 위치될 수 있다. 따라서, 지지 스페이서들(42)의 루프 패턴들(42B)과 절연 스페이서들(14)의 루프 패턴들(14B)이 상호 연결되는 것도 가능하다.

지지 플러그들(41)은 제1 콘택 플러그들(13)과 동일한 높이를 갖거나 상이한 높이를 가질 수 있다. 또한, 지지 플러그들(41)과 제1 콘택 플러그들(13)은 상이한 하부 구조물에 각각 연결될 수 있다. 앞서 도 5를 참조하여 설명한 바와 같이, 제1 콘택 플러그들(13)은 적층물(ST)의 하부에 위치된 배선 구조와 연결될 수 있다. 이를 위해, 제1 콘택 플러그들(13)은 제1 기판(20)의 패드(21)에 전기적으로 연결되거나, 제1 기판(20)을 관통하여 배선 구조에 직접 연결될 수 있다. 반면에, 지지 플러그들(41)은 기판(20)을 관통하지 않거나, 패드(21)에 연결되지 않을 수 있다. 또한, 지지 플러그들(41)이 제1 기판(20)에 연결되는 것도 가능하다. 이러한 경우, 지지 플러그들(41)에는 바이어스가 인가되지 않을 수 있고, 지지 플러그들(41)은 전기적 역할 없이 지지대로서만 사용될 수 있다.

도 8b를 참조하면, 지지 플러그들(41') 및 지지 스페이서들(42')은 채널 구조들(CH)과 유사한 구조를 가질 수 있다. 예를 들어, 각각의 지지 플러그들(41')은 채널막(15A)에 대응되는 반도체막(41A) 및 갭필 절연막(17A)에 대응되는 절연막(41B)을 포함할 수 있다. 또한, 각각의 지지 스페이서들(42')은 메모리막(16A)에 대응되는 물질 및 구조를 가질 수 있다. 여기서, 지지 플러그들(41')은 비트라인 등의 배선과 연결되지 않은 구조를 갖거나, 제1 기판(20)과 연결된 구조를 가질 수 있다.

한편, 본 도면에서는 절연막(41B)의 저면에는 반도체막(41A) 및 지지 스페이서(42')가 형성되지 않은 경우에 대해 도시하였으나, 반도체막(41A) 및 지지 스페이서(42')의 구조는 변형 가능하다. 예를 들어, 반도체막(41A)이 절연막(41B)의 저면을 감싸도록 형성되거나, 지지 스페이서(42')가 절연막(41B)의 저면을 감싸도록 형성되거나, 반도체막(41A) 및 지지 스페이서(42')가 절연막(41B)의 저면을 감싸도록 형성될 수 있다.

도 8c를 참조하면, 반도체 장치가 지지 플러그들은 포함하지 않고, 지지 스페이서들(42”)만 포함하는 것도 가능하다. 예를 들어, 콘택 플러그용 개구부에 비해 지지대용 개구부가 좁은 폭(W2<W1)을 갖는 경우, 지지 스페이서들(42”)로 개구부가 완전히 채워진다. 여기서, 지지 스페이서들(42”)은 단일막으로 형성되거나, 다층막으로 형성될 수 있다.

도 9a 내지 도 13a 및 도 9b 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 레이아웃 및 단면도이다. 각 번호의 a도는 레이아웃이고 각 번호의 b도는 a도의 D-D' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.

도 9a 및 도 9b를 참조하면, 교대로 적층된 제1 물질막들(51) 및 제2 물질막들(52)을 포함하는 적층물(ST)을 형성한다. 여기서, 제1 물질막들(51)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(52)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다.

제1 물질막들(51)은 제2 물질막들(52)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(51)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(52)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(51)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(52)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(51)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(52)은 언도프드 폴리실리콘 등을 포함하는 희생막 일 수 있다.

참고로, 본 도면에는 도시되지 ?訪弩립?, 적층물(ST)을 형성하기 전에 하부 구조물을 형성할 수 있다. 예를 들어, 앞서 도 5b를 참조하여 설명한 배선 구조를 형성할 수 있다.

이어서, 적층물(ST)을 관통하는 채널 구조들(CH)을 형성한다. 여기서, 각각의 채널 구조들(CH)은 앞서 도 1c를 참조하여 설명한 구조를 가질 수 있다. 예를 들어, 적층물(ST)을 관통하는 채널 홀들을 형성한 후, 채널 홀들 내에 메모리막, 채널막 및 갭필 절연막을 차례로 형성함으로써, 채널 구조들(CH)을 형성한다. 이때, 갭필 절연막을 일부 두께 리세스 한 후, 리세스된 영역 내에 플러그를 형성하는 것도 가능하다. 또한, 채널 구조들(CH)의 형성 시에 더미 채널 구조들(D_CH)을 함께 형성하는 것도 가능하다.

채널 구조들(CH)은 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 배열되며, 채널 구조들(CH)의 사이에 더미 채널 구조들(D_CH)이 위치될 수 있다. 이때, 후속 공정에서 형성될 구조물의 위치를 고려하여, 채널 구조들(CH) 및 더미 채널 구조들(D_CH)의 배열을 결정할 수 있다. 예를 들어, 후속 공정에서 콘택 플러그들 및 절연 스페이서들이 형성될 영역(R)에는 채널 구조들(CH) 및 더미 채널 구조들(D_CH)을 형성하지 않을 수 있다(도 9a 참조). 물론, 본 발명은 이에 한정되지 않으며, 영역(R)에 채널 구조들(CH) 및 더미 채널 구조들(D_CH)을 형성하는 것도 가능하다. 이러한 경우, 절연 스페이서들이 채널 구조들(CH) 또는 더미 채널 구조들(D_CH)과 접하게 된다.

참고로, 앞서 도 5 및 도 6을 참조하여 설명한 지지 플러그들(41) 및 지지 스페이서들(42) 또한 채널 구조들(CH)과 함께 형성할 수 있다. 이러한 경우, 지지 플러그들(41) 및 지지 스페이서들(42)은 도 8b를 참조하여 설명한 구조를 가질 수 있다.

이어서, 적층물(ST)을 관통하는 제1 개구부들(OP1)을 형성한다. 여기서, 제1 개구부들(OP1)은 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있으며, 홀 형태를 가질 수 있다. 제1 개구부들(OP1)은 영역(R)에 위치되며, 소정 거리 이격되어 배열될 수 있다. 예를 들어, 제1 개구부들(OP1)은 제1 방향(I-I')으로 이웃한 채널 구조들(CH)의 사이에 위치되며, 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있다.

또한, 본 실시예에서는 제1 개구부들(OP1)이 셀 영역에 위치된 경우에 대해 설명했는데, 제1 개구부들(OP1)이 콘택 영역에 위치되는 것도 가능하다. 또는, 제1 개구부들(OP1)이 이웃한 메모리 블록들 간의 경계에 위치되는 것도 가능하다.

도 10a 및 도 10b를 참조하면, 제1 개구부들(OP1)을 통해 노출된 제1 물질막들(51)을 일부 두께 식각하여 제2 개구부들(OP2)을 형성한다. 이때, 제1 물질막들(51)을 선택적으로 식각하므로, 제1 개구부들(OP1)로부터 돌출된 형태로 제2 개구부들(OP2)이 형성된다.

이때, 제1 물질막들(51)의 식각 깊이 또는 제1 개구부들(OP1) 간의 간격에 따라 이웃한 제1 개구부들(OP1)의 제2 개구부들(OP2)이 상호 연결되거나 상호 분리될 수 있다. 일 예로, 이웃한 제1 개구부들(OP1)의 제2 개구부들(OP2)이 상호 연결되도록, 제1 물질막들(51)의 식각 깊이를 조절할 수 있다. 이러한 경우, 제1 물질막들(51)을 상대적으로 많이 식각하여 동일한 레벨에 위치된 제2 개구부들(OP2)을 상호 연결시킨다. 다른 예로, 이웃한 제1 개구부들(OP1)의 제2 개구부들(OP2)이 상호 분리되도록, 제1 물질막들(51)의 식각 깊이를 조절할 수 있다. 이러한 경우, 제1 물질막들(51)을 상대적으로 적게 식각하여 동일한 레벨에 위치된 제2 개구부들(OP2)을 상호 분리시킨다. 또 다른 예로, 제1 개구부들(OP1) 간의 거리를 상대적으로 좁게 조절함으로써 제2 개구부들(OP2)을 상호 연결시키거나, 제1 개구부들(OP1) 간의 거리를 상대적으로 넓게 조절함으로써 제2 개구부들(OP2)을 상호 분리시킬 수 있다.

도 11a 및 도 11b를 참조하면, 콘택 플러그들(54) 및 콘택 플러그들(54)을 각각 감싸는 절연 스페이서들(53)을 형성한다. 먼저, 제1 개구부들(OP1) 및 제2 개구부들(OP2) 내에 스페이서용 절연막을 형성한다. 여기서, 스페이서용 절연막은 제2 개구부들(OP2)을 채우고, 제1 개구부들(OP1)의 내면을 따라 형성될 수 있다. 이어서, 스페이서용 절연막 중 제1 개구부들(OP1)의 저면에 형성된 영역을 제거하여, 제1 개구부(OP1) 내의 연결 패턴(53A) 및 제2 개구부들(OP2) 내의 루프 패턴들(53B)을 포함하는 절연 스페이서들(53)을 형성한다. 이어서, 제1 개구부들(OP1) 내에 콘택 플러그들(54)을 형성한다.

참고로, 콘택 플러그들(54) 및 절연 스페이서들(53)의 형성 시에, 앞서 도 6 및 도 7을 참조하여 설명한 지지 플러그들(41) 및 지지 스페이서들(42)을 함께 형성할 수 있다. 이러한 경우, 지지 플러그들(41) 및 지지 스페이서들(42)은 도 8a를 참조하여 설명한 구조를 가질 수 있다.

도 12a 및 도 12b를 참조하면, 적층물(ST)을 일부 관통하는 분리 패턴(55)을 형성한다. 예를 들어, 최상부 적어도 하나의 제1 물질막(51)을 관통하는 깊이로 분리 패턴(55)을 형성한다. 분리 패턴(55)은 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 형태를 가질 수 있다. 또한, 분리 패턴(55)은 기 형성된 콘택 플러그들(54) 및 절연 스페이서들(53)과 중첩될 수 있다.

참고로, 본 실시예에서는 콘택 플러그들(54) 및 절연 스페이서들(53)을 형성한 후에 분리 패턴(55)을 형성하는 경우에 대해 설명하였으나, 공정 순서는 변경될 수 있다. 예를 들어, 분리 패턴(55)을 형성한 후에 콘택 플러그들(54) 및 절연 스페이서들(53)을 형성하는 것도 가능하다.

도 13a 및 도 13b를 참조하면, 적층물(ST)을 관통하는 슬릿(SL)을 형성한 후, 슬릿(SL)을 통해 노출된 제1 물질막들(51)을 제거한다. 이때, 슬릿(SL)으로부터의 거리에 따라 제1 물질막들(51)이 일부 잔류될 수 있다. 예를 들어, 슬릿(SL)과 가까운 거리의 영역에서는 제1 물질막들(51)이 제거되고, 슬릿(SL)으로부터 먼거리의 영역에서는 제1 물질막들(51)이 잔류될 수 있다. 따라서, 도 3b를 참조하여 설명한 실시예와 같이, 루프 패턴들(53B)의 사이에 개재된 제1 물질막들(51)이 제거되지 않고 잔류될 수 있다.

제1 물질막들(51)은 선택적으로 식각될 수 있으며, 제2 물질막들(52)은 식각되지 않고 잔류된다. 따라서, 잔류된 제2 물질막들(52)은 기 형성된 수직 구조물들에 의해 지지된다. 예를 들어, 채널 구조들(CH), 더미 채널 구조들(D_CH), 지지 플러그들, 지지 스페이서들, 콘택 플러그들(54), 절연 스페이서들(53) 등에 의해 잔류된 제2 물질막들(52)이 지지된다.

여기서, 절연 스페이서들(53)의 경우, 루프 패턴들(53B)을 포함하며 루프 패턴들(53B)이 잔류하는 제2 물질막들(52)의 사이로 돌출된다. 따라서, 적층된 제2 물질막들(52)의 사이에 루프 패턴들(53B)이 개재되어, 제2 물질막들(52)을 보다 안정적으로 지지할 수 있다.

이어서, 제1 물질막들(51)이 제거된 영역 내에 도전막들(56)을 형성한다. 이때, 도전막들(56)을 형성하기 전에, 제1 물질막들(51)이 제거된 영역 내에 메모리막을 추가로 형성하는 것도 가능하다. 이어서, 슬릿(SL) 내에 슬릿절연막(57)을 형성한다.

참고로, 제1 물질막들(51) 및 제2 물질막들(52)의 물질에 따라, 제1 물질막들(51)을 도전막들(56)로 대체하는 공정이 변경될 수 있다. 일 예로, 제1 물질막들(51)이 도전막이고 제2 물질막들(52)이 절연막인 경우, 제1 물질막들(51)을 실리사이드화할 수 있다. 다른 예로, 제1 물질막들(51)이 도전막이고 제2 물질막들(52)이 희생막인 경우, 제2 물질막들(52)을 절연막들로 대체할 수 있다.

한편, 본 실시예에서는 앞서 도 1a 및 도 1b를 참조하여 설명한 실시예에 따른 콘택 플러그들 및 절연 스페이서들을 형성하는 방법에 대해 설명하였는데, 제조 방법은 그 외의 실시예들을 참조하여 다양하게 변경될 수 있다.

도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.

도 14a를 참조하면, 기판(60) 상에 교대로 적층된 제1 물질막들(61) 및 제2 물질막들(62)을 포함하는 적층물(ST)을 형성한다. 이어서, 적층물(ST)을 관통하는 제1 개구부들(OP1)을 형성한 후, 제1 개구부들(OP1)을 통해 노출된 제1 물질막들(61)을 일부 두께 식각하여 제2 개구부들(OP2)을 형성한다. 이때, 제1 물질막들(61)의 식각 깊이 또는 제1 개구부들(OP1) 간의 간격에 따라 이웃한 제1 개구부들(OP1)의 제2 개구부들(OP2)이 상호 연결되거나 상호 분리될 수 있다.

이어서, 제1 개구부들(OP1) 및 제2 개구부들(OP2) 내에 스페이서용 절연막들(63)을 형성한다. 여기서, 스페이서용 절연막들(63)은 제2 개구부들(OP2)을 채우고, 제1 개구부들(OP1)의 내면을 따라 형성될 수 있다. 또한, 각각의 스페이서용 절연막(63)은 제1 개구부(OP1) 내에 형성된 제1 영역과 제2 개구부들(OP2) 내에 형성된 제2 영역을 포함할 수 있다.

도 14b를 참조하면, 스페이서용 절연막(63) 중 제1 개구부들(OP1)의 저면에 형성된 영역을 제거한다. 예를 들어, 세정 공정, 건식 세정 공정을 이용하여 스페이서용 절연막(63)을 식각한다. 이러한 경우, 제1 개구부들(OP1)의 저면에 형성된 영역 뿐만 아니라, 제1 개구부들(OP1)의 내벽을 따라 형성된 영역도 제거될 수 있다. 즉, 스페이서용 절연막들(63)의 제1 영역이 완전히 제거되고, 제2 영역만 잔류하게 될 수 있다. 이를 통해, 제2 개구부들(OP2) 내에 각각 위치된 루프 패턴들(63A)을 형성할 수 있다.

참고로, 스페이서용 절연막(63)의 제1 영역이 완전히 제거되면, 적층물(ST2)의 제2 물질막들(62)이 노출되는데, 스페이서용 절연막(63)을 식각하는 과정에서 노출된 제2 물질막들(62)도 일부 두께 식각될 수 있다. 이러한 경우, 루프 패턴들(63A)의 두께(T4)가 감소될 수 있다.

도 14c를 참조하면, 제1 개구부들(OP1) 내에 콘택 플러그들(64)을 형성한다. 이어서, 본 도면에는 도시되지 않았으나, 앞서 설명한 분리 패턴, 슬릿, 도전막 등을 형성할 수 있다.

한편, 본 실시예에서는 앞서 도 2c 및 도 3c를 참조하여 설명한 실시예에 따른 콘택 플러그들 및 절연 스페이서들을 형성하는 방법에 대해 설명하였는데, 제조 방법은 그 외의 실시예들을 참조하여 다양하게 변경될 수 있다.

도 15a 내지 도 15c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.

도 15a를 참조하면, 기판(70) 상에 교대로 적층된 제1 물질막들(71) 및 제2 물질막들(72)을 포함하는 적층물(ST)을 형성한다. 이어서, 적층물(ST)을 관통하는 제1 개구부들(OP1)을 형성한 후, 제1 개구부들(OP1)을 통해 노출된 제1 물질막들(71)을 일부 두께 식각하여 제2 개구부들(OP2)을 형성한다. 이때, 제1 물질막들(71)의 식각 깊이 또는 제1 개구부들(OP1) 간의 간격에 따라 이웃한 제1 개구부들(OP1)의 제2 개구부들(OP2)이 상호 연결되거나 상호 분리될 수 있다.

이어서, 제1 개구부들(OP1) 및 제2 개구부들(OP2) 내에 제1 절연막들(73)을 형성한다. 여기서, 제1 절연막들(73)은 제1 개구부들(OP1) 및 제2 개구부들(73)의 내면을 따라 형성되며, 제2 개구부들(OP2)을 완전히 채우지 않는 두께로 형성된다.

이어서, 제1 절연막들(73) 상에 제2 절연막들(74)을 형성한다. 여기서, 제2 절연막들(74)은 제1 개구부들(OP1) 및 제2 개구부들(OP2) 내에 형성되며, 제2 개구부들(OP2)을 완전히 채우는 두께로 형성될 수 있다. 제2 절연막들(74)은 제1 절연막들(73)에 대해 식각 선택비가 큰 물질을 포함한다. 예를 들어, 제1 절연막들(73)은 산화막이고 제2 절연막들(74)은 질화막일 수 있다.

도 15b를 참조하면, 제2 절연막들(74)을 선택적으로 식각하여 제2 절연 패턴들(74A)을 형성한다. 예를 들어, 드라이 세정 공정을 이용하여 제2 절연막들(74) 중 제1 개구부들(OP1) 내에 형성된 영역을 식각한다. 이를 통해, 제2 개구부들(OP2) 내에 각각 위치된 제2 절연 패턴들(74A)이 형성된다.

도 15c를 참조하면, 제2 절연 패턴들(74A)을 식각 베리어로 제1 절연막들(73)을 식각한다. 예를 들어, 습식 식각 공정, 건식 세정 공정 등을 이용하여 제1 절연막들(73)을 선택적으로 식각한다. 이때, 각각의 제1 절연막들(73) 중 제2 개구부들(OP2) 내에 형성된 영역은 제2 절연 패턴들(74A)에 의해 보호되므로, 식각되지 않고 잔류된다. 따라서, 제2 개구부들(OP2) 내에 각각 위치된 제1 절연 패턴들(73A)을 형성할 수 있다. 여기서, 제1 절연 패턴들(73A)은 제2 절연 패턴들(74A)을 각각 감싸는 형태를 갖는다. 또한, 동일한 제2 개구부(OP2) 내에 형성된 제1 절연 패턴(73A)과 제2 절연 패턴(74A)이 하나의 루프 패턴(75)를 구성하게 된다.

이어서, 제1 개구부들(OP1) 내에 콘택 플러그들(76)을 형성한다. 이어서, 본 도면에는 도시되지 않았으나, 앞서 설명한 분리 패턴, 슬릿, 도전막 등을 형성할 수 있다.

한편, 본 실시예에서는 루프 패턴(75)가 이중막으로 형성된 경우에 대해 설명되었으나, 루프 패턴이 삼중막 이상의 다층 구조를 갖는 것도 가능하다. 또한, 본 실시예에서는 앞서 도 2d 및 도 3d를 참조하여 설명한 실시예에 따른 콘택 플러그들 및 절연 스페이서들을 형성하는 방법에 대해 설명하였는데, 제조 방법은 그 외의 실시예들을 참조하여 다양하게 변경될 수 있다.

도 16은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.

도 16을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.

메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 15c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 15c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 배선 구조; 상기 배선 구조 상에 위치된 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물을 관통하여 상기 배선 구조와 전기적으로 연결된 콘택 플러그들; 및 각각의 상기 콘택 플러그들의 측벽을 감싸는 링 구조의 루프 패턴들을 포함하는 절연 스페이서들을 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.

컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.

컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.

여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.

CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.

호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.

ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.

메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.

이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.

도 17은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.

도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.

메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 15c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 15c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 배선 구조; 상기 배선 구조 상에 위치된 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물을 관통하여 상기 배선 구조와 전기적으로 연결된 콘택 플러그들; 및 각각의 상기 콘택 플러그들의 측벽을 감싸는 링 구조의 루프 패턴들을 포함하는 절연 스페이서들을 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.

또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.

이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.

도 18은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.

도 18을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.

메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.

여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 15c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 15c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 배선 구조; 상기 배선 구조 상에 위치된 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물을 관통하여 상기 배선 구조와 전기적으로 연결된 콘택 플러그들; 및 각각의 상기 콘택 플러그들의 측벽을 감싸는 링 구조의 루프 패턴들을 포함하는 절연 스페이서들을 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.

또한, 메모리 장치(2100)은 도 17을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.

이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable MultimediaPlayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.

이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.

도 19는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

도 19를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.

운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.

파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.

본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.

변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.

메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 15c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 15c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 배선 구조; 상기 배선 구조 상에 위치된 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물을 관통하여 상기 배선 구조와 전기적으로 연결된 콘택 플러그들; 및 각각의 상기 콘택 플러그들의 측벽을 감싸는 링 구조의 루프 패턴들을 포함하는 절연 스페이서들을 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.

이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.

이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.

본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

11: 도전막 12: 절연막
13: 콘택 플러그 14: 절연 스페이서
14a: 연결 패턴 14b: 루프 패턴
15a: 채널막 15b: 더미 채널막
16a: 메모리막 16b: 더미 메모리막
17a: 갭필 절연막 17b: 더미 갭필 절연막
18: 분리 패턴 19: 슬릿 절연막
20: 제1 기판 21: 패드
30: 제2 기판 31: 게이트 절연막
32: 게이트전극 33: 정션
34: 소자분리막 35: 배선
36: 콘택 플러그 41: 지지 플러그
42: 지지 스페이서 42A: 연결 패턴
42B: 루프 패턴 51: 제1 물질막
52: 제2 물질막 53: 절연 스페이서
54: 콘택 플러그 55: 분리 패턴
56: 도전막

Claims

배선 구조;
상기 배선 구조 상에 위치된 적층물;
상기 적층물을 수직 방향으로 관통하는 채널 구조들;
상기 적층물을 관통하여 상기 배선 구조와 전기적으로 연결된 콘택 플러그들;
상기 콘택 플러그들의 측벽을 감싸고, 상기 콘택 플러그들의 측벽을 따라 적층된 루프 패턴들을 포함하는 절연 스페이서들; 및
상기 적층물의 일부를 관통하고, 상기 절연 스페이서들과 연결되는 분리 패턴을 포함하는 반도체 장치.
제1항에 있어서,
각각의 상기 절연 스페이서들은 상기 콘택 플러그들의 측벽을 각각 감싸고 상기 루프 패턴들을 연결시키는 연결 패턴을 포함하는
반도체 장치.
제1항에 있어서,
각각의 상기 루프 패턴들은 다층막 구조를 갖는
반도체 장치.
제1항에 있어서,
각각의 상기 루프 패턴들은,
제1 절연 패턴;
상기 제1 절연 패턴 내에 형성되고, 상기 제1 절연 패턴에 대해 식각 선택비가 큰 물질을 포함하는 제2 절연 패턴을 포함하는
반도체 장치.
제1항에 있어서,
이웃한 절연 스페이서들의 루프 패턴들이 상호 연결된
반도체 장치.
제5항에 있어서,
이웃한 콘택 플러그들의 사이에서 상기 상호 연결된 루프 패턴들과 절연막들이 교대로 적층된
반도체 장치.
제1항에 있어서,
상기 적층물은 교대로 적층된 도전막들 및 절연막들을 포함하고, 상기 루프 패턴들은 상기 도전막들과 대응되는 레벨에 위치된
반도체 장치.
제1항에 있어서,
상기 콘택 플러그들은 상이한 간격으로 배열되고, 상대적으로 좁게 배열된 콘택 플러그들의 절연 스페이서들은 상호 연결되고, 상대적으로 넓게 배열된 콘택 플러그들의 절연 스페이서들은 상호 분리된
반도체 장치.
제1항에 있어서,
상기 콘택 플러그들은 제1 내지 제2n 콘택 플러그들을 포함하고, 제1 내지 제n 콘택 플러그들의 제1 내지 제n 절연 스페이서들은 상호 연결되고, 제n 콘택 플러그의 제n 절연 스페이서와 제n+1 콘택 플러그의 제n+1 절연 스페이서는 상호 분리되고, 제n+1 내지 제2n 콘택 플러그들의 제n+1 내지 제2n 절연 스페이서들은 상호 연결되고, 상기 n은 2 이상의 정수인
반도체 장치.
제1항에 있어서,
상기 적층물을 관통하는 더미 채널 구조들을 더 포함하고,
상기 더미 채널구조들은 상기 절연 스페이서들과 중첩된
반도체 장치.
제1항에 있어서,
상기 적층물을 관통하는 더미 채널 구조들을 더 포함하고,
상기 분리 패턴은 상기 더미 채널 구조들과 중첩되는
반도체 장치.
제1항에 있어서,
상기 절연 스페이서들 중 상기 분리 패턴과 직접 연결된 절연 스페이서는,
상기 분리 패턴과 접하는 제1 루프 패턴들; 및
상기 적층물과 접하는 제2 루프 패턴들을 포함하고,
상기 제2 루프 패턴들은 상기 제1 루프 패턴들에 비해 더 돌출된
반도체 장치.
제1항에 있어서,
상기 채널 구조들은 상기 적층물의 셀 영역에 위치되고 상기 콘택 플러그들은 상기 채널 구조들의 사이에 위치된
반도체 장치.
제1항에 있어서,
상기 채널 구조들은 상기 적층물의 셀 영역에 위치되고 상기 콘택 플러그들은 상기 적층물의 콘택 영역에 위치된
반도체 장치.
제1항에 있어서,
상기 적층물을 관통하여 일 방향으로 확장된 슬릿 절연막들을 더 포함하고,
상기 절연 스페이서들은 상기 슬릿 절연막들과 중첩된
반도체 장치.
제1항에 있어서,
상기 적층물을 관통하는 지지 플러그들; 및
각각의 상기 지지 플러그들의 측벽을 감싸는 연결 패턴 및 상기 연결 패턴으로부터 돌출된 루프 패턴들을 포함하는 지지 스페이서들
을 더 포함하는 반도체 장치.
적층물;
상기 적층물을 적층 방향으로 관통하는 플러그들;
상기 플러그들을 각각 감싸고, 상기 플러그들의 측벽을 따라 적층된 루프 패턴들을 포함하는 스페이서들; 및
상기 적층물의 일부를 관통하고, 상기 스페이서들과 연결되는 분리 패턴을 포함하고,
이웃한 스페이서들의 루프 패턴들이 상호 연결된
반도체 장치.
제17항에 있어서,
각각의 상기 스페이서들은 상기 플러그들의 측벽을 각각 감싸고 상기 루프 패턴들을 연결시키는 연결 패턴을 포함하는
반도체 장치.
제17항에 있어서,
상기 적층물의 하부에 위치되고, 상기 플러그들과 전기적으로 연결된 주변회로
를 더 포함하는 반도체 장치.
배선 구조를 형성하는 단계;
상기 배선 구조 상에, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
상기 적층물을 관통하는 제1 개구부들을 형성하는 단계;
상기 제1 개구부들을 통해 노출된 상기 제1 물질막들을 일부 두께 식각하여, 제2 개구부들을 형성하는 단계;
상기 제2 개구부들 내에 각각 위치된 루프 패턴들을 포함하는 절연 스페이서들을 형성하는 단계;
상기 제1 개구부들 내에, 상기 배선 구조와 전기적으로 연결된 콘택 플러그들을 형성하는 단계; 및
상기 적층물을 일부 깊이 관통하고 일 방향으로 확장된 분리 패턴을 형성하는 단계를 포함하고,
상기 분리 패턴은 상기 절연 스페이서들과 연결된
반도체 장치의 제조 방법.
제20항에 있어서,
상기 절연 스페이서들을 형성하는 단계는,
상기 제2 개구부들을 각각 채우는 상기 루프 패턴들 및 상기 제1 개구부들 내의 연결 패턴을 포함하는 절연 스페이서들을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
제20항에 있어서,
상기 절연 스페이서들을 형성하는 단계는,
상기 제1 및 제2 개구부들 내에 절연막을 형성하는 단계; 및
건식 세정 공정으로 상기 절연막을 식각하여, 상기 제2 개구부들을 각각 채우는 상기 루프 패턴들을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
제20항에 있어서,
상기 절연 스페이서들을 형성하는 단계는,
상기 제1 및 제2 개구부들 내에 제1 절연막을 형성하는 단계;
상기 제2 개구부들 내에 각각 위치된 제2 절연 패턴들을 형성하는 단계; 및
상기 제2 절연 패턴들을 식각 베리어로 상기 제1 절연막을 식각하여, 상기 제2 개구부들 내에 각각 위치된 제1 절연 패턴들을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
제20항에 있어서,
상기 제2 개구부들을 형성하는 단계는,
이웃한 제1 개구부들이 상호 연결되도록 상기 제1 물질막들의 식각 깊이를 조절하는
반도체 장치의 제조 방법.
제20항에 있어서,
상기 제2 개구부들을 형성하는 단계는,
이웃한 제1 개구부들이 상호 분리되도록 상기 제1 물질막들의 식각 깊이를 조절하는
반도체 장치의 제조 방법.
삭제
제20항에 있어서,
상기 적층물을 관통하는 채널 구조들을 형성하는 단계; 및
상기 적층물을 관통하는 더미 채널 구조들을 형성하는 단계를 더 포함하고,
상기 분리 패턴을 형성하는 단계는,
상기 더미 채널 구조들과 중첩된 상기 분리 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
제27항에 있어서,
상기 더미 채널 구조들은 상기 절연 스페이서들과 중첩된
는 반도체 장치의 제조 방법.
제20항에 있어서,
상기 적층물을 관통하는 지지 플러그들을 형성하는 단계; 및
상기 지지 플러그들을 각각 감싸는 지지 스페이서들을 형성하는 단계
를 더 포함하고,
상기 지지 플러그들은 상기 콘택 플러그들의 형성 시에 함께 형성되고, 상기 지지 스페이서들은 상기 절연 스페이서들의 형성 시에 함께 형성되는
반도체 장치의 제조 방법.
제29항에 있어서,
각각의 상기 지지 스페이서들은,
각각의 상기 지지 플러그들의 측벽을 감싸는 연결 패턴 및 상기 연결 패턴으로부터 돌출된 루프 패턴들을 포함하는
반도체 장치의 제조 방법.
제20항에 있어서,
상기 적층물을 관통하여 일 방향으로 확장된 슬릿 절연막들을 형성하는 단계
를 더 포함하고,
상기 절연 스페이서들은 상기 슬릿 절연막들과 중첩된
반도체 장치의 제조 방법.
적층물을 형성하는 단계;
상기 적층물을 관통하는 제1 개구부들을 형성하는 단계;
상기 제1 개구부들의 측벽으로부터 돌출된 제2 개구부들을 형성하는 단계;
상기 제2 개구부들을 채우는 루프 패턴들을 포함하는 스페이서들을 형성하는 단계;
상기 제1 개구부들 내에 플러그들을 형성하는 단계; 및
상기 적층물을 일부 깊이 관통하고 일 방향으로 확장된 분리 패턴을 형성하는 단계
를 포함하고,
이웃한 제1 개구부들의 제2 개구부들은 상호 연결되고,
상기 분리 패턴은 상기 스페이서들과 연결된
반도체 장치의 제조 방법.
제32항에 있어서,
상기 스페이서들을 형성하는 단계는,
상기 제2 개구부들을 각각 채우는 상기 루프 패턴들 및 상기 제1 개구부들 내의 연결 패턴을 포함하는 절연 스페이서들을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
제32항에 있어서,
상기 스페이서들을 형성하는 단계는,
상기 제1 및 제2 개구부들 내에 절연막을 형성하는 단계; 및
건식 세정 공정으로 상기 절연막을 식각하여, 상기 제2 개구부들을 각각 채우는 상기 루프 패턴들을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
제32항에 있어서,
상기 스페이서들을 형성하는 단계는,
상기 제1 및 제2 개구부들 내에 제1 절연막을 형성하는 단계;
상기 제2 개구부들 내에 각각 위치된 제2 절연 패턴들을 형성하는 단계; 및
상기 제2 절연 패턴들을 식각 베리어로 상기 제1 절연막을 식각하여, 상기 제2 개구부들 내에 각각 위치된 제1 절연 패턴들을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
제32항에 있어서,
상기 적층물은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하고, 상기 제2 개구부들은 상기 제1 개구부들을 통해 노출된 제1 물질막들을 선택적으로 식각하여 형성된
반도체 장치의 제조 방법.
제32항에 있어서,
상기 적층물을 형성하기 전에, 배선 구조를 형성하는 단계
를 더 포함하고,
상기 플러그들은 상기 배선 구조와 전기적으로 연결된 콘택 플러그들인
반도체 장치의 제조 방법.
제32항에 있어서,
이웃한 스페이서들의 루프 패턴들은 상호 연결된
반도체 장치의 제조 방법.