KR20230135367A - 3차원 반도체 장치 및 이를 제조하는 방법 - Google Patents

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Abstract

3차원 반도체 장치 및 그의 제조 방법을 제공한다. 3차원 반도체 장치는 교번 수직 적층된 절연막들 및 도전막들을 포함하는 제1 적층 구조물, 제1 수직 적층물 상에서, 교번 수직 적층된 절연막들 및 도전막들을 포함하는 제2 적층 구조물, 제1 적층 구조물 및 제2 적층 구조물을 관통하는 채널 플러그들, 및 채널 플러그들 사이에서, 제1 적층 구조물을 관통하는 원통 구조의 제1 절연 패턴 및 제2 적층 구조물을 관통하며 일 방향으로 연장하는 바 구조를 가지며 제1 절연 패턴과 접하는 제2 절연 패턴을 포함하는 제1 분리 패턴을 포함한다.

Description

3차원 반도체 장치 및 이를 제조하는 방법{3D SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 3차원 반도체 장치 및 제조하는 방법에 관한 것으로, 보다 상세하게 3차원 반도체 장치 및 이를 제조하는 방법에 관한 것이다.
3차원 반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정된다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 3차원 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 적층하는 3차원 반도체 장치가 제안되고 있다. 또한, 이러한 3차원 반도체 장치의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 실시 예들은 높은 집적도를 갖는 3차원 반도체 장치 및 이를 제조하는 방법을 제공하는 것이다.
본 발명의 일 실시 예에 따른 3차원 반도체 장치는, 교번 수직 적층된 절연막들 및 도전막들을 포함하는 제1 적층 구조물, 상기 제1 수직 적층물 상에서, 교번 수직 적층된 절연막들 및 도전막들을 포함하는 제2 적층 구조물, 상기 제1 적층 구조물 및 제2 적층 구조물을 관통하는 채널 플러그들, 및 상기 채널 플러그들 사이에서, 상기 제1 적층 구조물을 관통하는 원통 구조의 제1 절연 패턴 및 상기 제2 적층 구조물을 관통하며 일 방향으로 연장하는 바 구조를 가지며 상기 제1 절연 패턴과 접하는 제2 절연 패턴을 포함하는 제1 분리 패턴을 포함한다.
본 발명의 일 실시 예에 따른 3차원 반도체 장치의 제조 방법은, 제1 절연막들 및 제1 희생막들이 교번 수직 적층된 제1 적층 구조물을 형성하는 단계, 상기 제1 적층 구조물을 관통하는 원통형의 더미 패턴을 형성하는 단계, 상기 제1 적층 구조물 상에 제2 절연막들 및 제2 희생막들이 교번 수직 적층된 제2 적층 구조물을 형성하는 단계, 상기 제1 및 제2 적층 구조물들을 관통하는 채널 플러그들을 형성하는 단계, 상기 제1 및 제2 적층 구조물을 식각하여, 일 방향으로 연장하는 트렌치를 형성하는 단계, 상기 제2 적층 구조물을 식각하여, 상기 더미 패턴을 노출시키도록 일 방향으로 연장하는 개구를 형성하는 단계, 상기 개구에 의해 노출된 더미 패턴을 제거하여 더미 홀을 형성하는 단계, 상기 트렌치, 개구, 및 더미 홀을 통해 상기 제1 희생막들 및 제2 희생막들을 제거하여 상기 제1 절연막들 및 제2 절연막들 사이에 갭들을 형성하는 단계, 및 상기 갭들을 채우는 도전막들을 형성하는 단계를 포함한다.
본 발명의 실시 예들의 3차원 반도체 장치 및 이를 제조하는 방법에 의하면, 슬릿 영역의 트렌치와 셀 어레이 영역의 더미 홀 및 개구를 이용하여 적층 구조물의 희생막을 완전하게 제거할 수 있어, 메모리 셀 특성을 개선하고 균일성을 확보할 수 있다.
도 1a 및 1b는 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 설명하기 위한 도면들이다.
도 2a 내지 도 12b는 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 제조방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하에서는, 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 도면을 참조하여 상세하게 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 설명하기 위한 도면들이다. 도 1a는 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 설명하기 위한 평면도이고, 도 1b는 도 1a의 3차원 반도체 장치를 A-A'로 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 3차원 반도체 장치는, 적층 구조물(ST1, ST2), 슬릿 구조물(136), 채널 플러그들(122, 124), 제1 분리 패턴(126), 및 제2 분리 패턴(138)을 포함할 수 있다.
적층 구조물(ST1, ST2)은 복수의 절연막들 및 복수의 도전막들이 교번 적층된 구조를 가질 수 있다. 일 실시 예에 따르면, 도시되지 않았으나, 복수 개의 적층 구조물(ST1, ST2)들이 슬릿 구조물(136)에 의해 분리될 수 있다. 본 실시 예에서는 하나의 적층 구조물(ST1, ST2)을 예시적으로 설명하기로 한다.
적층 구조물(ST1, ST2)은 수직 적층된 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)을 포함할 수 있다. 3차원 반도체 장치의 집적도를 향상시키기 위하여 적층 구조물(ST1, ST2)을 수직으로 높게 제공하게 되는데, 적층 구조물(ST1, ST2)을 관통하는 채널 구조물들을 위한 관통 홀을 한번에 형성하기 어렵다는 문제가 있다. 따라서, 제1 적층 구조물(ST1)을 형성한 후, 제1 적층 구조물(ST1)을 관통하는 제1 홀들(104)을 형성하고, 제2 적층 구조물(ST2)을 형성한 후, 제1 적층 구조물(ST1)을 관통하는 제1 홀들(104) 각각의 적어도 일부와 겹치도록 제2 적층 구조물(ST2)을 관통하는 제2 홀들(114)을 형성할 수 있다. 제1 홀들(104) 각각은 아래로 갈수록 그 폭이 좁아지는 원통 형을 가지며, 제2 홀들(114) 각각도 아래로 갈수록 그 폭이 좁아지는 원통 형을 가질 수 있다. 제1 홀들(104) 및 제2 홀들(114) 각각은 서로 대응하는 제1 홀(104) 및 제2 홀(114)은 연통된 구조를 가질 수 있다.
채널 플러그들(122, 124) 각각은 서로 대응하는 제1 홀(104) 및 제2 홀(114) 내부에 배치될 수 있다. 채널 플러그들(122, 124) 각각은 서로 연통하는 제1 홀(104) 및 제2 홀(114)의 구조에 대응되는 구조를 가질 수 있다. 채널 플러그들(122, 124) 각각은 채널막, 채널막을 감싸는 메모리막(122)을 포함할 수 있다. 메모리막(122)은 채널막을 감싸는 터널 절연막(120), 터널 절연막(120)을 감싸는 전하 저장막(118), 및 전하 저장막(118)을 감싸는 전하 차단막(116)을 포함할 수 있다. 일 실시 예에 따르면, 채널 플러그들(122, 124) 각각은 채널막 내부를 관통하는 코어를 더 포함할 수 있다. 즉, 채널막이 코어를 감싸는 구조를 가질 수 있다.
일 실시예에 따르면, 채널 플러그들(122, 124)은 m개(m은 2보다 큰 자연수)의 열들 및 n개(n은 2보다 큰 자연수)의 행들로 배열될 수 있다. 제m-1 열의 일 채널 플러그(122, 124)는 제m 열의 인접한 두 개의 채널 플러그들(122, 124) 사이에 배치되는 배열을 가질 수 있다. 또한, 제n-1 행의 일 채널 플러그(122, 124)는 제n 행의 인접한 두 개의 채널 플러그들(122, 124) 사이에 배치되는 배열을 가질 수 있다.
제1 분리 패턴(126)은 평면적 관점에서 일 방향으로 연장하는 바(bar) 구조를 가질 수 있다. 도시된 실시 예에서 제1 분리 패턴(126)은 두 개가 도시되나, 본 발명에서, 제1 분리 패턴(126)의 수량을 이로 한정하지 않는다. 제1 분리 패턴들(126) 각각은 절연물을 포함할 수 있다. 또한, 제1 분리 패턴들(126) 각각은 채널 플러그들(122, 124)과 접하지 않도록 제1 적층 구조물(ST1)에 배치되고, 제2 적층 구조물(ST2)으로 연장되지 않을 수 있다.
제2 분리 패턴(138)은 평면적 관점에서 일 방향으로 연장하는 바 구조를 가질 수 있다. 제2 분리 패턴(138)은 이웃하는 슬릿 구조물(136)들 사이에 배치되며, 평면적 관점에서 적층 구조물(ST1, ST2)의 가운데를 관통하며 배치될 수 있다. 또한, 제1 분리 패턴들(126) 각각은 슬릿 구조물(136) 및 제2 분리 패턴(138) 사이에 배치될 수 있다.
본 발명의 일 실시 예에 따르면, 제2 분리 패턴(138)은 제1 적층 구조물(ST1)을 관통하며 서로 이격되어 배치된 원통형의 절연 플러그들과, 제2 적층 구조물(ST2)을 관통하며 절연 플러그들과 접하며 평면적 관점에서 일 방향으로 연장하는 바 구조의 절연 패턴을 포함할 수 있다.
전술된 바와 같이, 채널 플러그들(122, 124)은 m개(m은 2보다 큰 자연수)의 열들 및 n개(n은 2보다 큰 자연수)의 행들로 배열될 수 있다. 제2 분리 패턴(138)은 m개의 열들 및 n개의 행들로 이루어진 배열 일부에 편입된 구조를 가질 수 있다. 일 예로, 제k 열(k는 1보다 크고 m보다 작은 자연수)에 제2 분리 패턴(138)이 배치되는 경우, 제2 절연 패턴(138)의 절연 플러그는 제k-1 열의 인접한 두 개의 채널 플러그들(122, 124) 사이에 배치될 수 있다.
이때, 제1 분리 패턴들(126) 및 제2 분리 패턴(128)은 드레인 선택 라인(Drain Selective Line, 도시되지 않음)의 게이트를 형성할 때, 게이트를 위한 도전 물질(예컨대, 금속)의 통로로 이용될 수 있다. 보다 상세하게 설명하면, 제1 분리 패턴들(126)을 위한 개구들이 제2 분리 패턴(128)을 위한 개구보다 먼저 형성하고, 희생 물질을 도전 물질로 치환할 때 도전 물질의 통로로 사용된 후, 절연물을 채워 제1 분리 패턴들(126) 및 제2 분리 패턴(128)으로 형성될 수 있다.
여기에서, 본 발명의 일 실시예에 따르면, 제2 분리 패턴(128)을 위한 개구가 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)을 함께 관통하여 형성함으로써, 드레인 선택 라인의 게이트 형성을 위한 통로로의 기능 뿐만 아니라, 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2) 각각의 게이트 전극을 위한 통로로도 기능할 수 있다.
이하에서는, 도 1a 및 도 1b에 도시된 3차원 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 2a 내지 도 12a는 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 12b는 도 2a 내지 도 12a의 3차원 반도체 장치를 A-A'으로 절단한 단면도들이다.
도 2a 및 도 2b를 참조하면, 제1 절연막들(100) 및 제1 희생막들(102)을 교번하여 적층하여 제1 적층 구조물(ST1)을 형성할 수 있다. 제1 절연막들(100) 각각은 산화물, 예컨대, 실리콘 산화물을 포함할 수 있다. 제1 희생막들(102) 각각은 제1 절연막과 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 희생막들(102) 각각은 질화물, 예컨대, 실리콘 질화물을 포함할 수 있다.
제1 적층 구조물(ST1)은 셀 어레이 영역(CR)과 인접한 셀 어레이 영역(CR)들을 구분하는 슬릿 영역(SL)을 포함할 수 있다.
제1 적층 구조물(ST1)을 식각하여 홀들을 형성할 수 있다. 홀들은 셀 어레이 영역(CR)에만 형성될 수 있다. 홀들 각각은 아래로 갈수록 작아지는 지름을 가지며, 그 지름의 평균을 홀의 지름이라 한다. 홀들 각각은 제1 지름을 가질 수 있다. 일 실시 예에 따르면, 홀들은 제1 홀들(104) 및 더미 홀들(104D)을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 제1 홀들(104) 및 더미 홀들(104D) 내부를 도전물로 채워, 제1 플러그들(106) 및 더미 플러그들(106D)을 형성할 수 있다. 도전물은 제1 절연막들(100) 및 제1 희생막들(102)과 일 에천트에 대하여 식각 선택비를 갖는 물질일 수 있다.
도 4a 및 4b를 참조하면, 제1 플러그들(106) 및 더미 플러그들(106D)이 형성된 제1 적층 구조물(ST1) 상에 제2 절연막들(110) 및 제2 희생막들(112)을 교번하여 적층하여 제2 적층 구조물(ST2)을 형성할 수 있다. 제2 절연막들(110) 각각은 제1 절연막의 물질과 동일한 물질을 포함하되, 예컨대 실리콘 산화물을 포함할 수 있다. 제2 희생막들(112) 각각은 제2 희생막과 동일한 물질을 포함하되, 예컨대 실리콘 질화물을 포함할 수 있다.
제2 적층 구조물(ST2)을 식각하여 제2 홀들(114)을 형성할 수 있다. 제2 홀들(114) 각각은 대응하는 각각의 제1 플러그들(106)의 적어도 일부를 노출시킬 수 있다. 더미 플러그들(106D)이 형성된 부분은 식각되지 않아, 제2 적층 구조물(ST2)에 의해 더미 플러그들(106D)은 덮일 수 있다.
제2 홀들(114) 각각은 아래로 갈수록 작아지는 지름을 가지며, 그 지름의 평균을 제2 홀의 지름이라 한다. 제2 홀들(114) 각각은 제1 지름보다 작은 제2 지름을 가질 수 있다.
도 5a 및 도 5b를 참조하면, 제2 홀들(114)에 의해 노출된 제1 플러그들(106)을 제거하여, 제1 적층 구조물(ST1) 내에 제1 홀들(104)을 다시 정의할 수 있다. 제1 플러그들(106)이 제거되는 동안, 더미 플러그들(106D)은 제2 적층 구조물(ST2)에 의해 덮인 상태로 잔존할 수 있다.
제1 홀들(104) 각각에 대응하는 제2 홀들(114) 각각은 서로 연통된 구조를 가질 수 있다. 이하에서는, 연통된 제1 홀 및 제2 홀을 채널 홀(104, 114)이라 한다.
도 6a 및 도 6b를 참조하면, 채널 홀들(104, 114) 각각 내부에 채널 홀(104, 114)을 완전하게 채우지 않으면서 컨포멀하게 메모리막(122)을 형성할 수 있다.
메모리막(122)은, 채널 홀(104, 114) 내부에 전하 차단막(116), 전하 저장막(118), 및 터널 절연막(120)을 순차적으로 형성할 수 있다. 전하 차단막(116)은 전하 차단이 가능한 산화물을 포함하며, 전하 저장막(118)은 전하 트랩 질화물을 포함하며, 터널 절연막(120)은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 메모리막(122)이 형성된 채널 홀(104, 114)을 채널막(124)으로 채워, 채널 플러그들(122, 124)을 형성할 수 있다.
채널막(124)은 폴리실리콘, 게르마늄, 나노 구조의 반도체 물질을 포함할 수 있다. 일 실시 예에서는, 채널막(124)이 메모리막(122)이 형성된 채널 홀(104, 114)을 완전하게 매립하지 않게 컨포멀하게 형성한 후, 메모리막(122) 및 채널막(124)이 형성된 채널 홀(104, 114)을 매립하는 코어를 더 형성할 수 있다. 코어는 산화물과 같은 절연물을 포함할 수 있다.
셀 어레이 영역(CR)에는 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)을 관통하는 복수의 채널 플러그들(122, 124)이 형성되고, 복수의 채널 플러그들(122, 124) 사이에서 제1 적층 구조물(ST1)을 관통하는 더미 플러그들(106D)이 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 셀 어레이 영역(CR)에 제2 적층 구조물(ST2)을 식각하여 제1 적층 구조물(ST1)의 일부를 노출시키면서 일 방향으로 연장하는 제1 개구들을 형성할 수 있다. 제1 개구들은 채널 플러그들(122, 124) 사이를 가로지르되, 채널 플러그들(122, 124)을 외부로 노출시키지 않을 수 있다.
제1 개구들을 절연물로 채워 제1 분리 패턴들(126)을 형성할 수 있다. 제1 분리 패턴들(126)은 제2 적층 구조물(ST2) 내에서 제2 적층 구조물(ST2)에 형성된 채널 플러그들(122, 124) 사이를 가로지르며 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)을 식각하여, 슬릿 영역(SL)에 일 방향으로 연장하는 트렌치(128)를 형성할 수 있다. 트렌치(128)에 의해 복수의 셀 어레이 영역(CR)들이 정의될 수 있다.
도 10a 및 도 10b를 참조하면, 셀 어레이 영역(CR)에 제2 적층 구조물(ST2)을 식각하여 더미 플러그들(106D)을 노출시키면서 일 방향으로 연장하는 제2 개구(130)를 형성할 수 있다. 제2 개구(130)는 채널 플러그들(122, 124) 사이를 가로지르되, 인접한 제1 분리 패턴들(126) 사이에 배치될 수 있다.
제2 개구(130)는 인접한 복수의 더미 플러그들(106D)을 노출시킬 수 있다. 본 실시 예에서는, 제2 개구(130)가 두 개의 더미 플러그들(106D)을 노출시키는 것으로 도시하나 이에 한정하되 않는다.
제2 개구(130)에 의해 노출된 더미 플러그들(106D)을 제거하여, 제1 적층 구조물(ST1) 내에 더미 홀들(104D)을 다시 정의할 수 있다. 더미 홀들(104D) 및 제2 개구(130)는 연통된 구조를 가질 수 있다.
도 11a 및 도 11b를 참조하면, 트렌치(128), 제2 개구(130), 및 더미 홀들(104D)에 의해 노출된 제1 희생막들(102) 및 제2 희생막들(112)을 식각하여, 제1 절연막들(100) 및 제2 절연막들(110) 사이에 복수의 갭들(132)을 정의할 수 있다.
제1 희생막들(102) 및 제2 희생막들(112)을 식각하기 위한 식각액이, 트렌치(128)뿐만 아니라 제2 개구(130) 및 더미 홀들(104D)을 통해 이동함으로써, 제1 희생막들(102) 및 제2 희생막들(112)을 보다 용이하며 완전하게 제거할 수 있다.
도 12a 및 도 12b를 참조하면, 제1 층간 절연막들 및 제2 절연막들(110) 사이에 정의된 복수의 갭들(132)을 도전물로 채워 도전 패턴들(134)을 형성할 수 있다.
도전 패턴의 도전물은 트렌치(128), 제2 개구(130), 및 더미 홀들(104D)을 통해 갭들(132) 내부에 보다 용이하며 완전하게 채울 수 있다.
다시, 도 1a 및 도 1b를 참조하면, 제2 개구(130) 및 더미 홀들(104D)을 절연물로 매워 제2 분리 패턴(138)을 형성할 수 있다. 제2 분리 패턴(138)은 제1 적층 구조물(ST1)을 관통하는 더미 홀들(104D) 및 제2 적층 구조물(ST2)을 관통하는 제2 개구(130)와 동일한 구조를 가질 수 있다.
슬릿 영역(SL)에 형성된 트렌치(128)를 절연물로 매립하여 슬릿 구조물(136)을 형성할 수 있다. 이 경우, 제2 분리 패턴(138) 및 슬릿 구조물(136)은 함께 형성될 수 있다. 다른 실시 예에서, 슬릿 영역(SL)에 형성된 트렌치(128) 내부에 절연 스페이서를 형성한 후, 절연 스페이서가 형성된 트렌치(128) 내부를 도전물로 채워 소스 콘택 플러그를 형성할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1000)은 장치(1200)와 컨트롤러(1100)를 포함한다.
장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 장치(1200)는 도 1a 내지 도 12b에 도시된 바와 같이, 제2 분리 패턴을 위한 더미 홀들 및 제2 개구를 통해 희생막을 완전하게 제거하여, 후속 완성되는 메모리 셀 특성을 개선하고 균일성이 확보된 장치일 수 있다.
컨트롤러(1100)는 호스트 및 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120)의 동작 메모리, 장치(1200)와 호스트 간의 캐시 메모리, 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(Multi Media Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(도시되지 않음)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱(interfacing)을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 실시 예에 따른 메모리 시스템(1000)은 절연성 브릿지에 의해 메모리 블록들의 구조적 결함이 해소되어, 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 14를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1000')은 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
장치(1200')는 비휘발성 메모리일 수 있다. 본 발명의 실시 예에 따른 장치(1200')는 도 1a 내지 도 12b에 도시된 바와 같이, 제2 분리 패턴을 위한 더미 홀들 및 제2 개구를 통해 희생막을 완전하게 제거하여, 후속 완성되는 메모리 셀 특성을 개선하고 균일성이 확보된 장치일 수 있다.
또한, 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 실시 예에 따른 메모리 시스템(1000')은 메모리막의 각진 부위의 형성을 방지하여 메모리 셀 특성을 개선하고 균일성이 확보된 장치일 수 있다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(2000)은 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 장치(2100)는 컨트롤러(도시되지 않음)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 장치(2100)는 도 1a 내지 도 12b에 도시된 바와 같이, 제2 분리 패턴을 위한 더미 홀들 및 제2 개구를 통해 희생막을 완전하게 제거하여, 후속 완성되는 메모리 셀 특성을 개선하고 균일성이 확보된 장치일 수 있다. 또한, 장치(2100)은 본 실시 예의 장치들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 테블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크(telematics network)를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(2000)은 워드 라인의 집적 밀도를 개선하여, 컴퓨터 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
장치(3500)는 도 1a 내지 도 12b에 도시된 바와 같이, 제2 분리 패턴을 위한 더미 홀들 및 제2 개구를 통해 희생막을 완전하게 제거하여, 후속 완성되는 메모리 셀 특성을 개선하고 균일성이 확보된 장치일 수 있다. 이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(3000)은 워드 라인의 집적 밀도를 개선할 수 있다.
이상 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100: 제1 절연막 102: 제1 희생막 104: 제1 홀
104D: 제1 더미 홀 106: 제1 플러그 106D: 더미 플러그
110: 제2 절연막 112: 제2 희생막 114: 제2 홀
116: 전하 차단막 118: 전하 저장막 120: 터널 절연막
122: 메모리막 124: 채널막 126: 제1 분리 패턴
128: 트렌치 130: 제2 개구 132: 갭
134: 도전 패턴 136: 슬릿 구조물 138: 제2 분리 패턴
CR: 셀 어레이 영역 SL: 슬릿 영역 ST1, ST2: 제1,제2 적층 구조물

Claims (13)

  1. 교번 수직 적층된 절연막들 및 도전막들을 포함하는 제1 적층 구조물;
    상기 제1 수직 적층물 상에서, 교번 수직 적층된 절연막들 및 도전막들을 포함하는 제2 적층 구조물;
    상기 제1 적층 구조물 및 제2 적층 구조물을 관통하는 채널 플러그들; 및
    상기 채널 플러그들 사이에서, 상기 제1 적층 구조물을 관통하는 원통 구조의 제1 절연 패턴 및 상기 제2 적층 구조물을 관통하며 일 방향으로 연장하는 바 구조를 가지며 상기 제1 절연 패턴과 접하는 제2 절연 패턴을 포함하는 제1 분리 패턴을 포함하는 3차원 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 절연 패턴은 복수 개로 제공되며,
    상기 복수의 제1 절연 패턴들은 서로 이격되며, 상기 제1 절연 패턴들은 상기 제2 절연 패턴에 접하는 3차원 반도체 장치.
  3. 제1항에 있어서,
    상기 채널 플러그들 각각은, 상기 제1 적층 구조물에 배치되는 원통형의 제1 부분; 및
    상기 제1 부분으로부터 연장되고 상기 제2 적층 구조물에 배치되는 원통형의 제2 부분을 포함하는 3차원 반도체 장치.
  4. 제3항에 있어서,
    상기 채널 플러그들 각각의 제2 부분은 상기 제1 부분과 적어도 일부 겹치는 3차원 반도체 장치.
  5. 제3항에 있어서,
    상기 채널 플러그들은 m개(m은 2보다 큰 자연수)의 열들 및 n개(n은 1보다 큰 자연수)의 행들로 배열되며,
    제m-1 열의 일 채널 플러그는 제m 열의 인접한 두 개의 채널 플러그들 사이에 배치되는 배열을 가지며,
    제k 열(k는 2보다 크고 m보다 작은 자연수)에 상기 제1 분리 패턴의 제1 절연 패턴이 배치되는 경우, 상기 제1 절연 패턴은 제k-1 열의 인접한 두 개의 채널 플러그들 사이에 배치되는 3차원 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 및 제2 적층 구조물들의 양단부에 배치되는 슬릿 구조물들을 더 포함하되,
    상기 제1 분리 패턴은 상기 슬릿 구조물들 사이에서 상기 제2 적층 구조물의 가운데에 배치되고,
    상기 제2 분리 패턴은 상기 슬릿 구조물 및 제1 분리 패턴 사이에 배치되는 3차원 반도체 장치.
  7. 제1항에 있어서,
    상기 채널 플러그들 및 상기 제1 분리 패턴과 이격되며, 상기 제2 적층 구조물을 관통하여 일 방향으로 연장하는 바 구조의 제2 분리 패턴을 더 포함하는 3차원 반도체 장치.
  8. 제1 절연막들 및 제1 희생막들이 교번 수직 적층된 제1 적층 구조물을 형성하는 단계;
    상기 제1 적층 구조물을 관통하는 원통형의 더미 패턴을 형성하는 단계;
    상기 제1 적층 구조물 상에 제2 절연막들 및 제2 희생막들이 교번 수직 적층된 제2 적층 구조물을 형성하는 단계;
    상기 제1 및 제2 적층 구조물들을 관통하는 채널 플러그들을 형성하는 단계;
    상기 제1 및 제2 적층 구조물을 식각하여, 일 방향으로 연장하는 트렌치를 형성하는 단계;
    상기 제2 적층 구조물을 식각하여, 상기 더미 패턴을 노출시키도록 일 방향으로 연장하는 개구를 형성하는 단계;
    상기 개구에 의해 노출된 더미 패턴을 제거하여 더미 홀을 형성하는 단계;
    상기 트렌치, 개구, 및 더미 홀을 통해 상기 제1 희생막들 및 제2 희생막들을 제거하여 상기 제1 절연막들 및 제2 절연막들 사이에 갭들을 형성하는 단계; 및
    상기 갭들을 채우는 도전막들을 형성하는 단계를 포함하는 3차원 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 더미 패턴을 형성하는 단계는,
    상기 제1 적층 구조물을 관통하는 일 배열을 갖는 복수의 제1 홀들을 형성하는 단계; 및
    상기 제1 홀들 중 적어도 하나를 일 물질로 채워 더미 패턴을 형성하는 단계를 포함하되,
    상기 더미 패턴을 제외한 나머지 제1 홀들은 상기 채널 플러그들 각각의 하부를 위하여 제공되는 3차원 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 채널 플러그들을 형성하는 단계는,
    상기 제2 적층 구조물을 관통하며, 상기 나머지 제1 홀들의 적어도 일부와 연통되도록 일 배열을 갖는 복수의 제2 홀들을 형성하는 단계;
    상기 연통된 제1 홀들 및 제2 홀들 각각에 메모리막들을 형성하는 단계; 및
    상기 메모리막들 각각 상에 채널막들을 형성하는 단계를 포함하는 3차원 반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 제2 적층 구조물을 관통하며, 일 방향으로 연장하는 바 구조의 제1 분리 패턴을 형성하는 단계를 더 포함하는 3차원 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 더미 홀 및 개구를 절연물로 채워 제2 분리 패턴을 형성하는 단계를 더 포함하는 3차원 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 분리 패턴은 상기 트렌치 및 제2 분리 패턴 사이에 배치되는 3차원 반도체 장치의 제조 방법.
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