KR20230135364A

KR20230135364A - 3차원 반도체 장치 및 이를 제조하는 방법

Info

Publication number: KR20230135364A
Application number: KR1020220032728A
Authority: KR
Inventors: 정성욱
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2022-03-16
Filing date: 2022-03-16
Publication date: 2023-09-25
Also published as: CN116782657A; US20230301098A1

Abstract

3차원 반도체 장치 및 이를 제조하는 방법을 제공한다. 3차원 반도체 장치는, 교대로 수직 적층된 도전막들 및 절연막들을 포함하는 적층 구조체, 적층 구조체를 수직 관통하는 채널 필라, 적층 구조체의 일 측에 배치되는 슬릿 구조체, 및 슬릿 구조체에 인접하게 배치되는 더미 필라를 포함하되, 채널 필라는 채널 절연막 및 채널막을 포함하고, 더미 필라는 적어도 하나의 도전막, 채널 절연막, 및 채널막을 포함한다.

Description

3차원 반도체 장치 및 이를 제조하는 방법{3D SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 장치 및 제조하는 방법에 관한 것으로, 보다 상세하게 3차원 반도체 장치 및 이를 제조하는 방법에 관한 것이다.

반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정된다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 적층하는 3차원 반도체 장치가 제안되고 있다. 또한, 이러한 반도체 장치의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.

본 발명의 실시 예들은 높은 집적도를 갖는 3차원 반도체 장치 및 이를 제조하는 방법을 제공하는 것이다.

본 발명의 일 실시 예에 따른 3차원 반도체 장치는, 교대로 수직 적층된 도전막들 및 절연막들을 포함하는 적층 구조체, 상기 적층 구조체를 수직 관통하는 채널 필라, 상기 적층 구조체의 일 측에 배치되는 슬릿 구조체, 및 상기 슬릿 구조체에 인접하게 배치되는 더미 필라를 포함하되, 상기 채널 필라는 채널 절연막 및 채널막을 포함하고, 상기 더미 필라는 적어도 하나의 상기 도전막, 상기 채널 절연막, 및 상기 채널막을 포함한다.

본 발명의 일 실시 예에 따른 3차원 반도체 장치의 제조 방법은, 교대로 적층된 질화 희생막들 및 절연막들을 포함하는 적층 구조체를 형성하는 단계, 상기 희생막들 및 절연막들을 관통하며, 복수의 열들 및 행들의 배열을 갖는 홀들을 형성하는 단계, 상기 홀들을 질화물을 포함하는 채널 절연막 및 채널막으로 채워, 채널 필라들을 형성하는 단계, 상기 인접한 두 열의 채널 필라들의 일부를 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 통해, 상기 질화 희생막들을 제거하여 상기 절연막들 사이에 개구들이 정의되는 단계, 상기 질화 희생막들이 제거되는 동안 상기 식각된 두 열의 채널 필라들의 질화물이 제거되어 상기 채널 절연막들에 갭들이 정의되는 단계, 상기 개구들 및 상기 갭들 내에 도전막을 형성하는 단계, 및 상기 트렌치 내부에 슬릿 구조체를 형성하는 단계를 포함한다.

본 발명의 실시 예들에 따르면, 슬릿 구조체의 폭을 감소시켜, 반도체 장치의 크기를 감소시킬 수 있다. 또한, 더미 플러그들이 슬릿 구조체에 인접한 채널 플러그들이 인접하게 배치됨으로써, 슬릿 구조체에 인접한 채널 플러그들에서 발생되는 문제들(휨, 선폭 변화, 오픈불량, 및 특이 패턴 발성 등)을 해결할 수 있다.

도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 설명하기 위한 도면들이다.
도 2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 및 9b는 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 제조방법을 설명하기 위한 도면들이다.
도 10a 내지 도 10c는 본 발명의 다른 실시 예에 따른 3차원 반도체 장치를 설명하기 위한 도면들이다.
도 10d 내지 도 10f는 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 더미 플러그의 다양한 변형예들이다.
도 11a, 11b, 11c. 11d. 12a. 12b, 12c. 12d. 12e. 13a. 13b. 13c. 13d. 13e. 및 13f는 본 발명의 다른 실시예에 따른 3차원 반도체 장치를 제조하는 방법을 설명하기 위한 도면들이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 15은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 16는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 17은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

이하에서는, 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 도면을 참조하여 상세하게 설명하기로 한다.

도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 설명하기 위한 도면들이다. 도 1a는 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 설명하기 위한 평면도이고, 도 1b는 도 1a의 3차원 반도체 장치를 A-A'으로 자른 단면도이다.

도 1a 및 도 1b를 참조하면, 3차원 반도체 장치는, 적층 구조체들(ST), 채널 플러그들(CH), 및 슬릿 구조체(122)를 포함할 수 있다.

적층 구조체들(ST) 각각은 교대로 수직 적층된 도전막들(CL) 및 도전막들(CL) 사이를 절연하는 절연막들(100)을 포함할 수 있다. 이때, 수직 방향은 제1 방향일 수 있다. 도전막들(CL)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있다. 도전막들(CL)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 절연막들(100)은 산화물, 질화물, 및 에어 갭 등의 절연 물질을 포함할 수 있다.

도전막들(CL) 각각은 복수의 층으로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 도전막들(CL) 각각은 제1 물질막(116), 제2 물질막(118), 및 금속막(120)을 포함할 수 있다. 제2 물질막(118)은 금속막(120)을 감싸고, 제1 물질막(116)이 제2 물질막(118)을 감싸는 구조를 가질 수 있다. 제1 물질막(116) 및 제2 물질막(118)은 금속 산화물, 금속 질화물, 또는 금속 산질화물을 포함하거나, 이들의 조합을 포함할 수 있다. 제1 물질막(116) 및 제2 물질막(118)은 서로 상이한 물질을 포함할 수 있다. 예컨대, 제1 물질막(116) 및 제2 물질막(118)은, 알루미늄 산화물, 실리콘 질화물, 티타늄 산화물, 티타늄 질화물, 티타늄 산질화물, 탄탈륨 산화물, 탄탈륨 질화물, 탄탈륨 산질화물, 몰리브덴 산화물, 몰리브덴 질화물, 몰리브덴 산질화물, 텅스텐 산화물, 텅스텐 질화물 또는 텅스텐 산질화물을 포함하거나, 이들을 조합하여 포함할 수 있다.

채널 플러그들(CH)은 각 적층 구조체(ST)를 수직 방향으로 관통하며 제공될 수 있다. 채널 플러그들(CH) 각각은 원통형 구조를 가질 수 있다. 도 1a 및 도 1b에 도시된 일 실시예에 의하면, 채널 플러그들(CH) 각각은 상부에서 하부까지 실질적으로 동일한 지름을 가질 수 있다. 이때, 채널 플러그들(CH) 각각의 지름을 제1 지름(D1)이라 한다. 다른 예에 따르면, 채널 플러그들(CH) 각각은 상부에서 하부로 갈수록 그 지름이 작아지는 구조를 가질 수 있다. 이 경우, 제1 지름(D1)은 채널 플러그의 평균 지름일 수 있다.

평면적 관점에서, 즉, 제1 방향에 수직인 제2 방향 및 제3 방향으로 정의된 평면적 관점에서, 채널 플러그들(CH)은 n개 열들 및 m개의 행들을 따라 배열될 수 있다. 채널 플러그들(CH)은 서로 등간격 이격되어 배열될 수 있다. 일 실시예에 따르면, 제i 행 및 제j 열의 채널 플러그(CH)와 제i+1 행 및 제j+1 열의 채널 플러그(CH) 사이의 거리는 제i+1 행 및 제j+1 열의 채널 플러그(CH)와 제i+2 행 및 제j+2 열의 채널 플러그(CH) 사이의 거리와 동일할 수 있다. 이때, i는 n보다 작은 정수이며, j는 m보다 작은 정수이다. 또한, 제j 열의 채널 플러그들(CH)의 배열과 제j+2 열의 채널 플러그들(CH)의 배열이 동일하고, 제i 행의 채널 플러그들(CH)의 배열과 제i+2 행의 채널 플러그들(CH)의 배열이 동일할 수 있다. 예컨대, 제1 행 및 제1 열의 채널 플러그(CH)와 제2 행 및 제2 열의 채널 플러그(CH) 사이의 거리와, 제2 행 및 제2 열의 채널 플러그(CH)와 제3 행 및 제3 열의 채널 플러그(CH) 사이의 거리가 동일하게 이격될 수 있다. 또한, 제1 행의 채널 플러그들(CH)의 배열이 제3 행의 채널 플러그들(CH)의 배열과 동일하고 제1 열의 채널 플러그들(CH)의 배열이 제3 열의 채널 플러그들(CH)의 배열과 동일할 수 있다.

채널 플러그들(CH) 각각은 채널막(110) 및 채널막(110)을 감싸는 메모리막(104, 106, 108)을 포함할 수 있다. 본 실시예에 따르면, 채널 플러그들(CH) 각각은 채널막(110) 내부를 관통하는 코어(112)를 더 포함할 수 있다. 채널막(110)은 실리콘, 게르마늄, 나노 구조 등의 반도체 물질을 포함할 수 있다. 메모리막(104, 106, 108)은 채널 및 도전막들(CL) 사이에 개재될 수 있다. 일 예로, 메모리막(104, 106, 108)은 채널막(110)을 감싸는 터널 절연막(108), 터널 절연막(108)을 감싸는 데이터 저장막(106), 및 데이터 저장막(106)을 감싸는 블로킹 절연막(104)을 포함할 수 있다. 데이터 저장막(106)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 일 실시 예에 따르면, 데이터 저장막(106)은 전하 트랩 질화물을 포함할 수 있다. 블로킹 절연막(104)은 전하 차단이 가능한 산화물을 포함할 수 있다. 터널 절연막(108)은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다. 코어(112)는 산화물과 같은 절연물을 포함할 수 있다.

슬릿 구조체(122)는 두 개의 인접한 적층 구조체들(ST)을 제2 방향으로 이격시키며 배치될 수 있다. 또한, 슬릿 구조체(122)는 제3 방향으로 연장되는 구조를 가질 수 있다.

일 실시예에 따르면, 슬릿 구조체(122)는 절연 물질만으로 구성될 수 있다. 다른 실시예에 따르면, 슬릿 구조체(122)는 소스 콘택 플러그 및 소스 콘택 플러그의 측벽을 감싸는 절연 스페이서를 포함할 수 있다.

더미 플러그들(DM)은 적층 구조체들(ST) 및 슬릿 구조체(122) 사이에 배치될 수 있다. 더미 플러그들(DM)은 제1 열의 더미 플러그들(DM_1) 및 제2 열의 더미 플러그들(DM_2)을 포함할 수 있다.

슬릿 구조체(122)는 제1 열의 더미 플러그들(DM_1)과 제2 열의 더미 플러그들(DM_2) 사이에 배치될 수 있다. 이처럼 슬릿 구조체(122)가 제1 열의 더미 플러그들(DM_1) 및 제2 열의 더미 플러그들(DM_2) 사이에 배치됨으로써, 슬릿 구조체(122)의 폭을 감소시켜, 반도체 장치의 크기를 감소시킬 수 있다.

더미 플러그들(DM)은 채널 플러그들(CH)의 배열에 편입될 수 있다. 일 실시예에 따르면, 제1 열의 더미 플러그들(DM_1)은 n-1번째 열의 채널 플러그들(CH(n-1))의 배열과 동일한 배열을 가지며, 제2 열의 더미 플러그들(DM_2)은 n번째 열의 채널 플러그들(CH(n))의 배열과 동일한 배열을 가질 수 있다. 이처럼 더미 플러그들(DM)이 슬릿 구조체(122)에 인접한 채널 플러그들(CH)이 인접하게 배치됨으로써, 슬릿 구조체(122)에 인접한 채널 플러그들(CH)에서 발생되는 문제들(휨, 선폭 변화, 오픈불량, 및 특이 패턴 발성 등)을 해결할 수 있다.

평면적으로 보면, 더미 플러그들(DM) 각각은 일부가 절단된 원형의 구조를 가질 수 있다. 예시적으로 더미 플러그들(DM) 각각이 반원 형상으로 도시하였으나, 본 발명은 이로 한정되지 않는다. 더미 플러그들(DM) 각각의 절단된 부분을 연결하여 가상의 원을 만들 때, 가상의 원의 지름은 채널 플러그들(CH) 각각의 지름과 동일한 지름을 가질 수 있다.

더미 플러그들(DM) 각각은 도전막들(CL) 각각을 구성하는 물질 중 하나를 포함할 수 있다. 일 실시예에 따르면, 더미 플러그들(DM) 각각은 제1 물질막(116)을 포함할 수 있으며, 예를 들면, 알루미늄 산화물을 포함할 수 있다. 더미 플러그들(DM) 각각은 블로킹 절연막(104)을 구성하는 물질, 및 터널 절연막(108)을 구성하는 물질, 채널막(110)을 구성하는 물질 중 적어도 하나를 더 포함할 수 있다.

예시적으로, 더미 플러그들(DM) 각각은 제1 막(104), 제2 막(116), 제3 막(108), 제4 막(110), 및 제5 막(112)을 포함할 수 있다. 제1 막(104)은 제2 막(116)을 감싸고 제2 막(116)을 제3 막(108)을 감싸고, 제3 막(108)은 제4 막(110)을 감싸고, 제4 막(110)은 제5 막(112)을 감싸는 구조를 가질 수 있다. 제1 막(104)은 블로킹 절연막(104)을 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다. 제2 막(116)은 제1 물질막(116)을 구성하는 물질과 동일한 예컨대, 알루미늄 산화물을 포함할 수 있다. 제3 막(108)은 터널 절연막(108)을 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다. 제4 막(110)은 채널막(110)을 구성하는 물질과 동일한 예컨대, 폴리실리콘을 포함할 수 있다. 제5 막(112)은 코어(112)를 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다.

적어도 제1 물질막(116)을 구성하는 물질을 포함하는 더미 플러그들(DM)이 슬릿 구조체(122)에 인접한 채널 플러그들(CH)이 인접하게 배치됨으로써, 더미 플러그들(DM)이 지지대 역할을 하여, 슬릿 구조체(122)에 인접한 채널 플러그들(CH)에서 발생되는 휨 현상을 억제하고, 전체적으로 반도체 장치의 휨 현상을 방지할 수 있다.

이하, 본 발명의 일 실시 예에 따른 3차원 반도체 장치를 제조하는 방법에 대하여 도면을 참조하여 설명하기로 한다.

도 2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 및 9b는 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 및 9a는 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 제조방법을 설명하기 위한 평면들이고, 도 2b, 3b, 4b, 5b, 6b, 7b, 8b, 및 9b는 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 및 9a을 A-A'으로 절단한 단면도들이다.

도 2a 및 도 2b를 참조하면, 절연막들(100) 및 희생막들(102)을 교번하여 적층할 수 있다. 절연막들(100)은 각각은 산화물을 포함할 수 있다. 희생막들(102) 각각은 절연막과 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 희생 패턴들 각각은 질화물을 포함할 수 있다.

적층된 절연막들(100) 및 희생막들(102)은 셀 영역(CA) 및 슬릿 영역(SA)을 포함할 수 있다.

도 3a 및 도 3b를 참조하면, 적층된 절연막들(100) 및 희생막들(102)을 식각하여, 절연막들(100) 및 희생막들(102)을 관통하는 복수의 홀들(HL_C, HL_D)을 형성할 수 있다. 홀들(HL_C, HL_D) 각각은 원통형일 수 있다.

평면적 관점에서, 홀들(HL_C, HL_D)은 복수의 열들 및 행들로 서로 이격되어 배열될 수 있다. 일 실시예에 따르면, 제i 행 및 제j 열의 홀(HL_C, HL_D)과 제i+1 행 및 제j+1 열의 홀(HL_C, HL_D) 사이의 거리는 제i+1 행(HL_C, HL_D) 및 제j+1 열의 홀(HL_C, HL_D)과 제i+2 행 및 제j+2 열의 홀(HL_C, HL_D) 사이의 거리와 동일할 있다. 또한, 제j 열의 홀들(HL_C, HL_D)의 배열과 제j+2 열의 홀들의 배열(HL_C, HL_D)이 동일하고, 제i 행의 홀들(HL_C, HL_D)의 배열과 제i+2 행의 홀들(HL_C, HL_D)의 배열이 동일할 수 있다.

홀들(HL_C, HL_D)은 셀 영역(CA)에 형성된 셀 홀들(HL_C) 및 슬릿 영역(SA)에 형성된 더미 홀들(DM_H)을 포함할 수 있다. 슬릿 영역(SA)에 형성된 더미 홀들(DM_H)은 제1 열의 더미 홀들(DM_H) 및 제2 열의 더미 홀들(DM_H)을 포함할 수 있다.

도 4a 및 도 4b를 참조하면, 셀 홀들(HL_C) 및 더미 홀들(DM_H)을 매립하는 셀 채널 플러그들(CH_C) 및 더미 채널 플러그들(CH_D)을 각각 형성할 수 있다.

셀 채널 플러그들(CH_C) 및 더미 채널 플러그들(CH_D)을 함께 동일한 공정으로 형성할 수 있다. 일 예로, 셀 홀들(HL_C) 및 더미 홀들(DM_H) 내부에 각 홀을 매립하지 않도록 컨포멀하게 메모리막(104, 106, 108) 및 채널막(110)을 형성하고, 메모리막(104, 106, 108) 및 채널막(110)이 형성된 홀 내부를 절연물을 채워 코어(112)를 형성할 수 있다.

일 실시예에 따르면, 메모리막(104, 106, 108)은 블로킹 절연막(104), 데이터 저정막(106), 및 터널 절연막(108)을 포함하며, 블로킹 절연막(104)은 산화물, 데이터 저정막(106)은 질화물, 및 터널 절연막(108)을 산화물을 포함할 수 있다. 또한, 채널막(110)은 폴리실리콘을 포함하고, 코어(112)는 산화물을 포함할 수 있다.

셀 채널 플러그들(CH_C)이 형성되는 동안, 더미 채널 플러그들(CH_D)이 함께 형성됨으로써, 후속하여 형성될 슬릿 구조체(122)에 인접한 셀 채널 플러그들(CH_C)(외곽 채널 플러그들)의 구조와 그 외 영역에 형성된 셀 채널 플러그들(CH_C)의 구조가 일정하게 유지될 수 있다.

도 5a 및 도 5b를 참조하면, 셀 채널 플러그들(CH_C) 및 더미 채널 플러그들(CH_D)이 형성된 절연막들(100) 및 희생막들(102)을 식각하여, 슬릿 영역(SA)에 트렌치(TR)를 형성할 수 있다. 트렌치(TR)를 형성함으로써, 복수의 적층 구조체들(ST)이 정의될 수 있다.

일 실시예에 따르면, 트렌치(TR)는 두 개의 열을 따라 형성된 더미 채널 플러그들(CH_D)을 가로지르며 식각될 수 있다. 또한, 트렌치(TR)의 양 단부에 더미 채널 플러그들(CH_D)이 부분적으로 식각되어 트렌치(TR)에 의해 노출될 수 있다.

이처럼, 트렌치(TR)를 두 개의 열을 따라 형성된 더미 채널 플러그들(CH_D) 사이로 한정하여 형성함으로써, 후속하여 트렌치(TR)를 매립하여 형성될 슬릿 구조체(122)의 크기를 감소시킬 수 있다.

도 6a 및 도 6b를 참조하면, 적층 구조체들(ST)의 희생막들(102)을 제거하여, 절연막들(100) 사이에 개구들(OP)이 정의될 수 있다.

본 발명의 일 실시예에 따르면, 희생막(102)은 질화물을 포함할 수 있다. 따라서, 질화물을 포함하는 질화물을 제거하는 동안, 트렌치(TR)에 의해 노출된 더미 채널 플러그들(CH_D) 각각의 질화물도 함께 제거될 수 있다. 즉, 더미 채널 플러그들(CH_D) 각각의 데이터 저장막(106)이 제거되어, 블로킹 절연막(104) 및 터널 절연막(108) 사이에 갭(GP)이 정의될 수 있다.

도 7a 및 도 7b를 참조하면, 적층 구조체들(ST)의 개구들(OP)을 완전하게 매립하지 않고 컨포멀하게 제1 물질막(116)을 형성할 수 있다.

제1 물질막(116)이 개구들(OP)에 컨포멀하게 형성되는 동안, 제1 물질막(116)은 트렌치(TR)에 의해 노출된 더미 채널 플러그들(CH_D) 각각의 갭(GP)을 채워, 더미 플러그들(DM)을 형성할 수 있다.

제1 물질막(116)을 구성하는 물질을 포함하는 더미 플러그들(DM)이 형성됨에 따라, 더미 플러그들(DM)이 지지대의 역할을 하여 트렌치(TR)에 인접하여 발생하는 휨 현상을 억제할 수 있다.

도 8a 및 도 8b를 참조하면, 제1 물질막(116) 상에, 제1 물질막(116)이 형성된 개구들(OP)을 완전하게 매립하지 않고 컨포멀하게 제2 물질막(118)을 형성한 후, 제2 물질막(118)이 형성된 개구들(OP)을 채우는 금속막(120)을 형성할 수 있다.

제2 물질막(118)은 실리콘 질화물, 티타늄 산화물, 티타늄 질화물, 티타늄 산질화물, 탄탈륨 산화물, 탄탈륨 질화물, 탄탈륨 산질화물, 몰리브덴 산화물, 몰리브덴 질화물, 몰리브덴 산질화물, 텅스텐 산화물, 텅스텐 질화물 또는 텅스텐 산질화물을 포함하거나, 이들을 조합하여 포함할 수 있다. 금속막(120)은 텅스텐, 몰리브덴 등을 포함할 수 있다.

이어서, 적층 구조체들(ST) 각각의 상부면이 노출되도록 제1 물질막(116), 제2 물질막(118), 및 금속막(120)을 식각하여, 개구들(OP) 각각에 도전막들(CL)을 형성할 수 있다. 이로써, 적층 구조체들(ST) 각각은 도전막들(CL) 및 절연막들(100)이 교번 적층된 구조를 가질 수 있다.

도 9a 및 도 9b를 참조하면, 적층 구조체들(ST) 사이를 정의하는 트렌치(TR)에 슬릿 구조체(122)를 형성할 수 있다. 일 예로, 슬릿 구조체(122)는 절연물을 포함할 수 있다. 다른 예로, 슬릿 구조체(122)는 절연 스페이서를 형성한 후, 절연 스페이서가 형성된 트렌치(TR) 내부를 도전물로 채워 소스 콘택 플러그를 형성할 수 있다.

도 10a 내지 도 10c는 본 발명의 다른 실시 예에 따른 3차원 반도체 장치를 설명하기 위한 도면들이다. 도 10a는 본 발명의 다른 실시예에 따른 3차원 반도체 장치를 설명하기 위한 평면도이고, 도 10b는 도 10a의 3차원 반도체 장치를 A-A'으로 자른 단면도이고, 도 10c는 도 10a의 3차원 반도체 장치를 B-B'으로 자른 단면도이다.

도 10a 내지 도 10c에 도시된 3차원 반도체 장치는, 도 1a 및 도 1b에 도시된 3차원 반도체 장치에서 더미 플러그들 및 슬릿 구조물에 인접한 적층 구조체들의 구조를 제외하고는 실질적으로 동일하다. 따라서, 이하에서는 동일한 구조에 대해서는 도 1a 및 도 1b에서 사용한 동일한 도면 부호를 사용하며, 상세한 설명은 삭제하기로 한다.

도 10a 내지 도 10c를 참조하면, 3차원 반도체 장치는, 적층 구조체들(ST), 채널 플러그들(CH), 및 슬릿 구조체(122)를 포함할 수 있다.

적층 구조체들(ST) 각각은 교대로 수직 적층된 도전막들(CL) 및 도전막들(CL) 사이를 절연하는 절연막들(100)을 포함할 수 있다. 도전막들(CL) 각각은 제1 물질막(116), 제2 물질막(118), 및 금속막(120)을 포함할 수 있다. 제2 물질막(118)은 금속막(120)을 감싸고, 제1 물질막(116)이 제2 물질막(118)을 감싸는 구조를 가질 수 있다.

채널 플러그들(CH)은 각 적층 구조체(ST)를 수직 방향으로 관통하며 제공될 수 있다. 채널 플러그들(CH) 각각은 채널막(110) 및 채널막(110)을 감싸는 메모리막(104, 106, 108)을 포함할 수 있다.

슬릿 구조체(122)는 두 개의 인접한 적층 구조체들(ST)을 제2 방향으로 이격시키며 배치될 수 있다. 본 발명의 일 실시예에 따르면, 적층 구조체에서, 슬릿 구조체와 접하는 부분에서, 서로 접하는 도전막 및 절연막 계면에 돌출 산화막이 형성될 수 있다. 돌출 산화막은 슬릿 구조체에 접하며, 서로 접하는 도전막 및 절연막 사이 계면에 부분적으로 형성될 수 있다.

더미 플러그들(DM)은 제1 열의 더미 플러그들(DM1) 및 제2 열의 더미 플러그들(DM2)을 포함할 수 있다. 제1 열의 더미 플러그들(DM1) 및 제2 열의 더미 플러그들(DM2) 각각이 슬릿 구조체 양단부에 접하여 배치됨으로써, 슬릿 구조체(122)에 인접한 채널 플러그들(CH)에서 발생되는 문제들(휨, 선폭 변화, 오픈불량, 및 특이 패턴 발성 등)을 해결할 수 있다.

도 10d 내지 도 10f는 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 더미 플러그의 다양한 변형예들이다.

도 10d를 참조하면, 더미 플러그들(DM) 각각은 제1 막(104), 제2 막(106E), 제3 막(108), 제4 막(110), 및 제5 막(112)을 포함할 수 있다. 제1 막(104)은 제2 막(106E)을 감싸고 제2 막(106E)을 제3 막(108)을 감싸고, 제3 막(108)은 제4 막(110)을 감싸고, 제4 막(110)은 제5 막(112)을 감싸는 구조를 가질 수 있다. 제1 막(104)은 블로킹 절연막(104)을 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다. 제2 막(106E)은 데이터 저장막(106)을 구성하는 물질과 동일한 예컨대, 질화물을 포함할 수 있다. 제3 막(108)은 터널 절연막(108)을 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다. 제4 막(110)은 채널막(110)을 구성하는 물질과 동일한 예컨대, 폴리실리콘을 포함할 수 있다. 제5 막(112)은 코어(112)를 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다. 일 실시예에 따르면, 제1 막(104) 및 제3 막(108)은 돌출 산화막에 의해 서로 연결될 수 있다. 이때, 제2 막(106E)은 내측으로 오목하게 들어가, 슬릿 구조물(122)과 접하지 않는 구조를 가질 수 있다.

도 10e를 참조하면, 더미 플러그들(DM) 각각은 제1 막(104), 제2 막(116T), 제3 막(108), 제4 막(110), 및 제5 막(112)을 포함할 수 있다. 제1 막(104)은 제2 막(116T)을 감싸고 제2 막(116T)을 제3 막(108)을 감싸고, 제3 막(108)은 제4 막(110)을 감싸고, 제4 막(110)은 제5 막(112)을 감싸는 구조를 가질 수 있다. 제1 막(104)은 블로킹 절연막(104)을 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다. 제2 막(116T)은 제1 물질막(116)을 구성하는 물질과 동일한 예컨대, 알루미늄 산화물을 포함할 수 있다. 제3 막(108)은 터널 절연막(108)을 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다. 제4 막(110)은 채널막(110)을 구성하는 물질과 동일한 예컨대, 폴리실리콘을 포함할 수 있다. 제5 막(112)은 코어(112)를 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다. 일 실시예에 따르면, 돌출 산화막은 제1 막(104)으로부터 제3 막(108)을 향해 돌출되는 제1 돌출 산화막(AO_1) 및 제3 막(108)으로부터 제1 막(104)으로 돌출된 제2 돌출 산화막(AO_2)을 포함할 수 있다. 제1 돌출 산화막(AO_1) 및 제2 돌출 산화막(AO_2)은 서로 접하지 않고, 제1 돌출 산화막(AO_1) 및 제2 돌출 산화막(AO_2) 사이에 제2 막(116T)이 연장된 구조를 가질 수 있다. 제2 막(116T)은 제1 막(104) 및 제3 막(108) 사이에서는 제1 두께를 가지며, 제1 돌출 산화막(AO_1) 및 제2 돌출 산화막(AO_2) 사이에서는 제1 두께보다 작은 제2 두께를 가질 수 있다. 한편, 제2 막(116T)은 슬릿 구조물(122)에 접하는 구조를 가질 수 있다.

도 10f를 참조하면, 더미 플러그들(DM) 각각은 제1 막(104), 제2 막(106R_1), 제3 막(116T), 제4 막(160R_2), 제5 막(108), 제6 막(110) 및 제7 막(112)을 포함할 수 있다. 제1 막(104)은 제2 막(106R_1)을 감싸고 제2 막(106R_1)은 제3 막(116T)을 감싸고, 제3 막(116T)은 제4 막(106R_2)을 감싸고, 제4 막(106R_2)은 제5 막(108)을 감싸고, 제5 막(108)은 제6 막(110)을 감싸고, 제6 막(110)은 제7 막(112)을 감싸는 구조를 가질 수 있다. 제1 막(104)은 블로킹 절연막(104)을 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다. 제2 막(106R_1)은 데이터 저장막(106)을 구성하는 물질과 동일한 예컨대, 질화물을 포함할 수 있다. 제3 막(116T)은 제1 물질막(116)을 구성하는 물질과 동일한 예컨대, 알루미늄 산화물을 포함할 수 있다. 제4 막(106R_2)은 데이터 저장막(106)을 구성하는 물질과 동일한 예컨대, 질화물을 포함할 수 있다. 제5 막(108)은 터널 절연막(108)을 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다. 제6 막(110)은 채널막(110)을 구성하는 물질과 동일한 예컨대, 폴리실리콘을 포함할 수 있다. 제7 막(112)은 코어(112)를 구성하는 물질과 동일한 예컨대, 산화물을 포함할 수 있다. 일 실시예에 따르면, 돌출 산화막은 제1 막(104)으로부터 제5 막(108)을 향해 돌출되는 제1 돌출 산화막(AO_1) 및 제5 막(108)으로부터 제1 막(104)으로 돌출된 제2 돌출 산화막(AO_2)을 포함할 수 있다. 제1 돌출 산화막(AO_1) 및 제2 돌출 산화막(AO_2)은 서로 접하지 않고, 제1 돌출 산화막(AO_1) 및 제2 돌출 산화막(AO_2)사이에 제3 막(116T)이 연장된 구조를 가질 수 있다. 한편, 제2 막(106R_1)은 제1 막(104)과 제1 돌출 산화막(AO_1)에 의해 덮인 구조이며 슬릿 구조물(122)과는 접하지 않는 구조를 가질 수 있다. 제3 막(106R_2)은 제4 막(108)과 제2 돌출 산화막(AO_2)에 의해 덮인 구조이며 슬릿 구조물(122)과는 접하지 않는 구조를 가질 수 있다.

이하에서는 도 10a 내지 도 10f에 도시된 3차원 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.

도 11a, 11b, 11c. 11d. 12a. 12b, 12c. 12d. 12e. 13a. 13b. 13c. 13d. 13e. 및 13f는 본 발명의 다른 실시예에 따른 3차원 반도체 장치를 제조하는 방법을 설명하기 위한 도면들이다. 도 11a, 12a, 및 13a는 도 10a의 3차원 반도체 장치를 제조하는 방법을 설명하기 위한 평면도이고, 도 11b, 12b, 및 13b은 도 11a, 12a, 및 13a을 A-A'으로 절단한 단면도들이고, 도 11c, 12c, 및 13c는 도 11a, 12a, 및 13a을 B-B'으로 절단한 단면도들이다. 한편, 도 11d, 12d, 12e, 13d, 13e, 및 도 13f는 도 11a, 12a, 및 13a의 더미 플러그들을 설명하기 위한 도면들이다.

우선, 절연막들 및 희생 질화막들을 포함하는 적층 구조물을 관통하는 셀 채널 플러그들 및 더미 채널 플러그들을 형성한 후, 슬릿 영역에 트렌치를 형성할 수 있다. 적층 구조물, 셀 채널 플러그들, 더미 채널 플러그들, 및 트렌치는 도 2a 내지 도 5b에서 설명된 바와 동일하여, 그 상세한 설명은 생략하기로 한다.

도 11a 내지 도 11d를 참조하면, 트렌치(TR)에 의해 노출된 희생막들(102E)을 부분적으로 식각할 수 있다. 희생막(102E)이 부분적으로 식각되어, 인접한 두 개의 절연막들(100) 사이에 공간(EP)이 정의될 수 있다.

희생막들(102E)이 부분적으로 식각되는 동안, 더미 채널 플러그(CH_D)들 중에서도 질화물을 포함하는 제2 막(106E)들이 부분적으로 식각될 수 있다. 더미 채널 플러그(CH_D)들 각각에서 제2 막(106E)의 일부가 식각되어 제1 막(104) 및 제3 막(108) 사이에 공간(EP)이 정의될 수 있다.

도 12a 내지 도 12e를 참조하면, 선택적 산화 공정을 수행하여 추가적으로 돌출 산화막(AO)을 형성할 수 있다.

적층 구조물에서, 돌출 산화막(AO)들 각각은, 희생막(102E)이 식각되어 정의된 공간(EP)에 의해 노출된 절연막들(100)에 선택적으로 형성될 수 있다. 인접한 두 개의 희생막들 사이에 돌출된 절연막(100)의 측면, 상면, 및 하면에 돌출 산화막(AO)이 형성될 수 있다.

더미 채널 플러그(CH_D)들 각각에서, 제2 막(106E)이 식각되어 정의된 공간(EP)에 돌출 산화막(AO)들이 형성될 수 있다. 도 12d에 따르면, 돌출 산화막(AO) 각각이 제2 막(106E)이 식각된 부분을 완전하게 매립할 수 있다. 도 12e에 따르면, 돌출 산화막(AO) 각각은 제2 막(106E)의 식각된 부분에 형성되나, 제2 막(106E)의 식각된 부분을 완전하게 채우지 않을 수 있다.

도 13a 내지 도 13f를 참조하면, 트렌치(TR)를 통해 희생막들(102E)을 제거할 수 있다. 희생막들(102E)이 제거됨으로써, 인접한 두 개의 절연막들(100) 사이에는 개구(OP)가 정의될 수 있다.

더미 채널 플러그(CH_D)들 각각에서, 도 13d에 따르면 돌출 산화막(AO)이 제2 막(106E)이 식각된 부분을 완전하게 매립함으로써, 부분적으로 식각된 제2 막(106E)은 식각되지 않을 수 있다. 도 13e를 참조하면, 도 12e에 도시된 바와 같이 제1 돌출 산화막(AO_1) 및 제2 돌출 산화막(AO_2) 사이와 제1 막(104) 및 제3 막(108) 사이에 배치된 제2 막(106E)이 완전하게 제거될 수 있다. 도 13f를 참조하면, 도 12e에 도시된 바와 같이 제2 막(106E)이 완전하게 제거되지 않고 제1 막(104) 및 제3 막(108) 사이에 잔류할 수 있다.

이후, 공정은 도 6a 내지 도 9b에서 기재된 방법을 참조하여 수행함으로써, 도 10a 내지 도 10f에 도시된 3차원 반도체 장치를 완성할 수 있다.

도 14는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.

도 14를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1000)은 장치(1200)와 컨트롤러(1100)를 포함한다.

장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 장치(1200)는 도 1a 내지 도 13f에 도시된 바와 같이, 더미 플러그들 사이에 슬릿 구조체가 형성되어 슬릿 구조체의 크기를 감소시키고, 알루미늄 산화물 또는 질화물을 포함하는 더미 플러그들에 의해 휨 현상이 억제된 장치일 수 있다.

절연성 브릿지를 갖는 슬릿에 의해 분리된 메모리 블록들을 포함할 수 있다.

컨트롤러(1100)는 호스트 및 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.

컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1160), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.

여기서, RAM(1110)은 CPU(1120)의 동작 메모리, 장치(1200)와 호스트 간의 캐시 메모리, 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.

CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.

호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(Multi Media Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.

ECC 회로(1160)는 오류 정정 코드(ECC)를 이용하여 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.

메모리 인터페이스(1150)는 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(도시되지 않음)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱(interfacing)을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.

이와 같이, 본 발명의 실시 예에 따른 메모리 시스템(1000)은, 더미 플러그들 사이에 슬릿 구조체가 형성되어 슬릿 구조체의 크기를 감소시키고, 알루미늄 산화물을 포함하는 더미 플러그들에 의해 휨 현상이 억제되어 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다.

도 15는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.

도 15를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1000')은 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1160), 메모리 인터페이스(1150) 등을 포함한다.

장치(1200')는 비휘발성 메모리일 수 있다. 본 발명의 실시예에 따른 장치(1200')는 도 1a 내지 도 13f에 도시된 바와 같이, 더미 플러그들 사이에 슬릿 구조체가 형성되어 슬릿 구조체의 크기를 감소시키고, 알루미늄 산화물 또는 질화물을 포함하는 더미 플러그들에 의해 휨 현상이 억제된 장치일 수 있다.

또한, 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.

이와 같이, 본 발명의 실시 예에 따른 메모리 시스템(1000')은 더미 플러그들 사이에 슬릿 구조체가 형성되어 슬릿 구조체의 크기를 감소시키고, 알루미늄 산화물을 포함하는 더미 플러그들에 의해 휨 현상이 억제된 장치일 수 있다.

도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.

도 16을 참조하면, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(2000)은 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.

장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 장치(2100)는 컨트롤러(도시되지 않음)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.

여기서, 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 장치(2100)는 도 1a 내지 도 13f에 도시된 바와 같이, 더미 플러그들 사이에 슬릿 구조체가 형성되어 슬릿 구조체의 크기를 감소시키고, 알루미늄 산화물 또는 질화물을 포함하는 더미 플러그들에 의해 휨 현상이 억제된 장치일 수 있다. 또한, 장치(2100)은 본 실시 예의 장치들로 구성된 멀티-칩 패키지일 수 있다.

이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 테블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크(telematics network)를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.

이와 같이, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(2000)은 더미 플러그들 사이에 슬릿 구조체가 형성되어 슬릿 구조체의 크기를 감소시키고, 알루미늄 산화물을 포함하는 더미 플러그들에 의해 휨 현상이 억제시켜, 컴퓨터 시스템(2000)의 특성 또한 향상시킬 수 있다.

도 17은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

도 17을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 장치(3500) 등의 하드웨어 계층을 포함한다.

운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.

파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.

본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.

변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.

장치(3500)는 도 1a 내지 도 13f에서 설명된 비휘발성 메모리 일 수 있다. 이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.

이와 같이, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(3000)은 더미 플러그들 사이에 슬릿 구조체가 형성되어 슬릿 구조체의 크기를 감소시키고, 알루미늄 산화물을 포함하는 더미 플러그들에 의해 휨 현상이 억제시킬 수 있다.

이상 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

CH: 채널 플러그
DM: 더미 플러그
ST: 스택 구조체
CL: 도전막
OP: 개구
GP: 갭
100: 절연막
102: 희생막
104: 블로킹 절연막
106: 데이터 저장막
108: 터널 절연막
110: 채널막
112: 코어
116: 제1 물질막
118: 제2 물질막
120: 금속막

Claims

교대로 수직 적층된 도전막들 및 절연막들을 포함하는 적층 구조체;
상기 적층 구조체를 수직 관통하는 채널 필라;
상기 적층 구조체의 일 측에 배치되는 슬릿 구조체; 및
상기 슬릿 구조체에 인접하게 배치되는 더미 필라를 포함하되,
상기 채널 필라는 채널 절연막 및 채널막을 포함하고,
상기 더미 필라는 적어도 하나의 상기 도전막, 상기 채널 절연막, 및 상기 채널막을 포함하는 3차원 반도체 장치.
제1항에 있어서,
상기 채널 필라는 복수개로 구성되며 n개의 열들 및 m개의 행들로 배열되며,
상기 더미 필라는 복수개로 배열되며 상기 채널 플러그들의 n-1번째 열의 배열과 동일하게 배열되는 3차원 반도체 장치.
제1항에 있어서,
상기 더미 필라는 평면적으로 일부가 제거된 원의 구조를 가지며, 상기 원의 지름은 상기 채널 필라의 지름과 동일한 3차원 반도체 장치.
제1항에 있어서,
상기 더미 필라는 상기 채널막을 구성하는 물질들 중 적어도 하나를 더 포함하는 3차원 반도체 장치.
제1항에 있어서,
상기 채널 필라는 복수개로 구성되며, n개의 열들 및 m개의 행들로 배열되며,
제i 행 및 제j 열(i는 n보다 작은 정수이며, j는 m보다 작은 정수)의 채널 필라와 제i+1 행 및 제j+1 열의 채널 필라 사이의 거리는 상기 제i+1 행 및 제j+1 열의 채널 필라와 제i+2 행 및 제j+2 열의 채널 필라 사이의 거리와 동일하며,
상기 제j 열의 채널 필라들의 배열과 상기 제j+2 열의 채널 필라들의 배열이 동일하고, 상기 제i 행의 채널 필라들의 배열과 상기 제i+2 행의 채널 필라들의 배열이 동일한 3차원 반도체 장치.
제5항에 있어서,
상기 더미 필라는 복수개로 구성되며, 상기 더미 필라들은,
제1 열의 더미 필라들 및 제2 열의 더미 필라들을 포함하며,
상기 제1 열의 더미 필라들은 제n-1 열의 채널 필라들과 동일한 배열을 가지며,
상기 제2 열의 더미 필라들은 제n 열의 채널 필라들과 동일한 배열을 갖는 3차원 반도체 장치.
제1항에 있어서,
상기 더미 필라는 복수개로 구성되며, 상기 더미 필라들은,
제1 열의 더미 필라들 및 제2 열의 더미 필라들을 포함하며,
상기 슬릿 구조체는 상기 제1 열 및 제2 열의 더미 필라들 사이에 배치되는 3차원 반도체 장치.
제1항에 있어서,
서로 접하는 도전막 및 절연막의 계면에서 상기 슬릿 구조체와 접하는 돌출 산화막을 더 포함하되, 상기 돌출 산화막은 상기 서로 접하는 도전막 및 절연막 사이에 부분적으로 형성되는 3차원 반도체 장치.
교대로 적층된 질화 희생막들 및 절연막들을 포함하는 적층 구조체를 형성하는 단계;
상기 희생막들 및 절연막들을 관통하며, 복수의 열들 및 행들의 배열을 갖는 홀들을 형성하는 단계;
상기 홀들을 질화물을 포함하는 채널 절연막 및 채널막으로 채워, 채널 필라들을 형성하는 단계;
상기 인접한 두 열의 채널 필라들의 일부를 식각하여 트렌치를 형성하는 단계;
상기 트렌치를 통해, 상기 질화 희생막들을 제거하여 상기 절연막들 사이에 개구들이 정의되는 단계;
상기 질화 희생막들이 제거되는 동안 상기 식각된 두 열의 채널 필라들의 질화물이 제거되어 상기 채널 절연막들에 갭들이 정의되는 단계;
상기 개구들 및 상기 갭들 내에 도전막을 형성하는 단계; 및
상기 트렌치 내부에 슬릿 구조체를 형성하는 단계를 포함하는 3차원 반도체 장치의 제조 방법.
제9항에 있어서,
상기 채널 절연막들을 형성하는 단계는,
상기 홀들이 형성된 적층 구조체에 컨포멀하게 산화물을 포함하는 블로킹 절연막을 형성하는 단계;
상기 블로킹 절연막 상에 컨포멀하게 상기 질화물을 포함하는 데이터 저장막을 형성하는 단계; 및
상기 데이터 저장막 상에 컨포멀하게 산화물을 포함하는 터널 절연막을 형성하는 단계를 포함하는 3차원 반도체 장치의 제조 방법.
제10항에 있어서,
상기 갭들 각각은 상기 블로킹 절연막 및 상기 터널 절연막 사이에 정의되며,
상기 도전막이 상기 블로킹 절연막 및 상기 터널 절연막 사이에 형성됨으로써, 상기 식각된 두 열의 채널 필라들이 더미 필라들로 형성되는 3차원 반도체 장치의 제조 방법.
제9항에 있어서,
상기 도전막을 형성하는 단계는,
상기 개구들 내에 컨포멀하게 제1 물질막을 형성하는 단계;
상기 제1 물질막 상에 상기 개구들 내에 컨포멀하게 제2 물질막을 형성하는 단계; 및
상기 제2 물질막 상에 상기 개구들을 채우는 금속막을 형성하는 단계를 포함하되,
상기 갭들은 상기 제1 물질막에 의해 채워지는 3차원 반도체 장치의 제조 방법.
제12항에 있어서,
상기 식각된 두 열의 채널 필라들이, 상기 제1 물질막이 상기 갭들을 채움으로써 더미 필라들로 형성되는 3차원 반도체 장치의 제조 방법.
제9항에 있어서,
상기 트렌치를 형성한 후,
상기 질화 희생막들을 부분적으로 식각하는 단계; 및
상기 절연막들에 선택적 산화 공정을 수행하여, 돌출 산화막을 형성하는 단계를 더 포함하는 3차원 반도체 장치의 제조 방법.
제14항에 있어서,
상기 돌출 산화막에 의해 상기 갭들 내에 질화 희생막들이 잔류하는 3차원 반도체 장치의 제조 방법.
제15항에 있어서,
상기 도전막은 상기 질화 희생막들이 잔류하는 갭들 내에 형성되는 3차원 반도체 장치의 제조 방법.