TW202301568A - 半導體裝置和製造半導體裝置的方法 - Google Patents

半導體裝置和製造半導體裝置的方法 Download PDF

Info

Publication number
TW202301568A
TW202301568A TW111119138A TW111119138A TW202301568A TW 202301568 A TW202301568 A TW 202301568A TW 111119138 A TW111119138 A TW 111119138A TW 111119138 A TW111119138 A TW 111119138A TW 202301568 A TW202301568 A TW 202301568A
Authority
TW
Taiwan
Prior art keywords
support structure
semiconductor device
layer
auxiliary support
hole
Prior art date
Application number
TW111119138A
Other languages
English (en)
Inventor
方丙燦
朴鎭澤
李晶允
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW202301568A publication Critical patent/TW202301568A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本揭示內容涉及半導體裝置和製造半導體裝置的方法。所述半導體裝置包括：堆疊結構，所述堆疊結構包括交替堆疊的多個層間絕緣層和多個閘極導電層；通道插塞，所述通道插塞至少部分地穿過單元區域上的所述堆疊結構；以及多個支撐結構，所述多個支撐結構至少部分地穿過接觸區域上的所述堆疊結構。

Description

半導體裝置和製造半導體裝置的方法
本揭示內容涉及一種電子裝置，更具體地，涉及一種半導體裝置和製造該半導體裝置的方法。 相關申請的交叉引用
本申請主張於2021年6月15日提交的韓國專利申請10-2021-0077473的優先權，該專利申請通過引用全部合併於此。
非揮發性記憶體元件是即使切斷電源也能維持儲存的數據的記憶體元件。近年來，隨著在基板上在單層中形成記憶體單元的二維非揮發性記憶體元件的整合度的改進達到極限，已經提出了在基板上垂直地堆疊記憶體單元的三維非揮發性記憶體元件。
三維非揮發性記憶體元件包括交替堆疊的層間絕緣層和閘極電極以及穿過層間絕緣層和閘極電極的通道層，並且記憶體單元沿著通道層堆疊。為了改進具有這種三維結構的非揮發性記憶體元件的可靠性，已經開發了各種結構和製造方法。
根據本揭示內容的實施方式，一種半導體裝置可以包括：堆疊結構，所述堆疊結構包括交替堆疊的多個層間絕緣層和多個閘極導電層；通道插塞，所述通道插塞至少部分地穿過單元區域上的所述堆疊結構；以及多個支撐結構，所述多個支撐結構至少部分地穿過接觸區域上的所述堆疊結構。所述多個支撐結構包括線型的第一支撐結構和孔型的第二支撐結構。
根據本揭示內容的實施方式，一種半導體裝置可以包括：堆疊結構，所述堆疊結構包括交替堆疊的多個層間絕緣層和多個閘極導電層；第一通道插塞和第二通道插塞，所述第一通道插塞和所述第二通道插塞通過垂直地穿過所述堆疊結構的一部分或全部而形成在單元區域上；多個支撐結構，所述多個支撐結構通過垂直地穿過所述堆疊結構的一部分或全部而形成在接觸區域上；以及輔助支撐結構，所述輔助支撐結構設置在所述堆疊結構和所述多個支撐結構上。
根據本揭示內容的實施方式，一種製造半導體裝置的方法可以包括：形成堆疊結構，在所述堆疊結構中，多個層間絕緣層和多個犧牲層交替地堆疊在包括單元區域和接觸區域的基板上；蝕刻所述接觸區域上的所述堆疊結構以一起形成用於形成穿過所述堆疊結構的一部分或全部的接觸插塞的第一孔、用於形成第一支撐結構的溝槽和用於形成第二支撐結構的第二孔；通過用屏障層和導電層填充所述第一孔來形成接觸插塞；用所述屏障層和所述導電層填充所述溝槽和所述第二孔；在所述堆疊結構上形成輔助支撐結構，所述輔助支撐結構包括與所述溝槽的一部分和所述第二孔的一部分重疊的多個開口區域；移除保留在通過所述輔助支撐結構的所述多個開口區域曝露的所述溝槽和所述第二孔中的用於閘極的所述屏障層和所述導電層；以及通過用絕緣層填充所述溝槽和所述第二孔來形成所述第一支撐結構和所述第二支撐結構。
根據本說明書或本申請中公開的概念的實施方式的具體結構或功能描述僅被示出以描述根據本揭示內容的概念的實施方式。根據本揭示內容的概念的實施方式可以以各種形式來執行，並且不應被解釋為限於本說明書或申請中描述的實施方式。
在下文中，將參照附圖詳細描述本揭示內容的實施方式。
本揭示內容的實施方式提供一種具有穩定結構和改進特性的半導體裝置以及製造該半導體裝置的方法。
根據本技術，可以製造具有穩定結構的半導體裝置，並且因此可以改進半導體裝置的特性。
圖1A和圖1B是示意性地示出根據本揭示內容的實施方式的半導體裝置的方塊圖。
參照圖1A和圖1B，根據本揭示內容的實施方式的半導體裝置中的每一個可以包括設置在基板SUB上的周圍電路結構PC和單元陣列CAR。
基板SUB可以是單晶半導體層。例如，基板SUB可以是塊材矽基板、絕緣體上矽基板、鍺基板、絕緣體上鍺基板、矽-鍺基板或者通過選擇性磊晶生長方法形成的磊晶薄層。
單元陣列CAR可以包括多個記憶體區塊。記憶體區塊中的每一個可以包括多個單元串。單元串中的每一個電連接到位元線、源極線、字元線和選擇線。單元串中的每一個可以包括串聯連接的記憶體單元和選擇電晶體。選擇線中的每一個被用作與其對應的選擇電晶體的閘極電極，並且字元線中的每一個被用作與其對應的記憶體單元的閘極電極。
周圍電路結構PC可以包括電連接到單元陣列CAR的NMOS電晶體和PMOS電晶體、電阻器和電容器。NMOS電晶體和PMOS電晶體、電阻器和電容器可以用作配置行解碼器、列解碼器、頁緩衝器和控制電路的元件。
如圖1A所示，周圍電路結構PC可以設置在基板SUB的不與單元陣列CAR重疊的部分區域上。
替代地，如圖1B所示，周圍電路結構PC可以設置在單元陣列CAR和基板SUB之間。在這種情況下，由於周圍電路結構PC與單元陣列CAR重疊，因此可以減小由單元陣列CAR和周圍電路結構PC佔據的基板SUB的面積。
圖2是示意性地示出周圍電路結構的橫截面圖。
圖2所示的周圍電路結構PC可以被包括在圖1A所示的周圍電路結構中，或者可以被包括在圖1B所示的周圍電路結構中。
參照圖2，周圍電路結構PC可以包括周圍閘極電極PEG、周圍柵絕緣層PGI、接面Jn、周圍電路線PCL和周圍接觸插塞PCP。周圍電路結構PC可以用形成在基板SUB上的周圍電路絕緣層PIL覆蓋。
周圍閘極電極PEG中的每一個可以用作周圍電路結構PC的NMOS電晶體和PMOS電晶體的閘極電極。周圍柵絕緣層PGI設置在周圍閘極電極PEG中的每一個與基板SUB之間。
接面Jn是通過將n型或p型雜質植入到基板SUB的主動區中而限定的區域，接面Jn設置在周圍閘極電極PEG中的每一個的兩側，並且用作源極接面或汲極接面。該基板SUB的主動區可以由形成在該基板SUB中的分隔層ISO所分隔。分隔層ISO由絕緣材料形成。
周圍電路線PCL可通過周圍接觸插塞PCP電連接到構成周圍電路結構PC的電路的電晶體、電阻器和電容器。
周圍電路絕緣層PIL可以包括以多層堆疊的絕緣層。
圖3A至圖3D是根據本揭示內容的實施方式的半導體裝置的平面圖和橫截面圖。
參照圖3A，半導體裝置的圖1A和圖1B的單元陣列CAR可以包括單元區域Cell和接觸區域CT。多個通道插塞CP1和CP2可以規則地佈置在單元區域Cell上。另外，設置在多個通道插塞CP1和CP2之間的線形的第一垂直結構VS1可以佈置在單元區域Cell的中心部分中，並且第二垂直結構VS2可以設置在單元區域Cell的兩端處。多個通道插塞CP1和CP2可以佈置在第二垂直結構VS2之間。多個通道插塞CP1和CP2中的每一個可以包括通道層112和圍繞通道層112的記憶體層111。第一垂直結構VS1和第二垂直結構VS2可以是絕緣層，並且可以由例如氧化物層形成。
多個接觸插塞CT1和CT2可以規則地佈置在接觸區域CT上。另外，至少一個支撐結構119和第二垂直結構VS2可佈置在接觸區域CT上的多個接觸插塞CT1和CT2之間的空間中。支撐結構119可以由與第一垂直結構VS1相同的材料形成。支撐結構119可以是絕緣層，並且可以由例如氧化物層形成。支撐結構119可以包括線型的第一支撐結構119A和第二支撐結構119B以及孔型的第三支撐結構119C。第一支撐結構119A的寬度X1可以比第二支撐結構119B的寬度X2寬。也就是說，支撐結構119可以包括具有不同寬度的線型的支撐結構和孔型的支撐結構。線型的第一支撐結構119A和第二支撐結構119B以及孔型的第三支撐結構119C被設置成平行於第二垂直結構VS2並且彼此不相交和重疊。
參照圖3B，橫截面A-A’為單元區域的橫截面，而橫截面B-B’為接觸區域CT的橫截面。
在半導體裝置的單元區域Cell上，可以包括並配置源極線層101、堆疊在源極線層101上的堆疊結構SS、通過在垂直方向上穿過堆疊結構SS的一部分或全部而接觸源極線層101的通道插塞CP1和CP2、垂直地設置在堆疊結構SS的兩端上並接觸源極線層101的第二垂直結構VS2、以及通過穿過堆疊結構SS的設置在通道插塞CP1和CP2之間的部分而設置的第一垂直結構VS1。
源極線層101可以是摻雜半導體層。例如，源極線層101可以是摻雜有n型雜質的半導體層。作為實施方式，源極線層101可以通過將雜質植入圖1A所示的基板SUB的表面中而形成，或者可以通過在基板SUB上沉積至少一層摻雜矽層而形成。作為實施方式，源極線層101可通過在圖1B所示的周圍電路結構PC上形成絕緣層，然後在絕緣層上沉積至少一層摻雜矽層來形成。
堆疊結構SS可以包括多個閘極導電層123和層間絕緣層105交替地堆疊在其中的結構，並且在一些實施方式中，具有其中層間絕緣層105設置在堆疊結構SS的最下端和最上端處的結構。設置在閘極導電層123的最下端處的至少一個閘極導電層可以是源極選擇線SSL，設置在閘極導電層123的最上端處的至少一個閘極導電層是汲極選擇線DSL，並且其餘的閘極導電層可以是字元線WL。
通道插塞CP1和CP2可以通過穿過堆疊結構SS而垂直地佈置，並且可以包括通道層112和圍繞通道層112的記憶體層111。
第一垂直結構VS1可以設置成穿過用作汲極選擇線DSL的至少一個閘極導電層123，並且設置在被設置在通道插塞CP1和CP2之間的堆疊結構SS的最上部分處。也就是說，第一垂直結構VS1將用於連接到第一通道插塞CP1的汲極選擇線DSL的閘極導電層123與用於連接到第二通道插塞CP2的汲極選擇線DSL的閘極導電層123電分離。
在半導體裝置的接觸區域CT上，可以包括和配置源極線層101、接觸墊層103、設置在源極線層101和接觸墊層103之間的絕緣層102、堆疊在絕緣層102和接觸墊層103上的堆疊結構SS、通過在垂直方向上穿過堆疊結構SS的一部分或全部而與接觸墊層103接觸的接觸插塞CT1和CT2、通過在垂直方向上穿過堆疊結構SS的一部分或全部而接觸源極線層101的第二垂直結構VS2、以及至少一個支撐結構119。
源極線層101和接觸墊層103形成在同一層上，並且源極線層101和接觸墊層103通過設置在源極線層101和接觸墊層103之間的絕緣層102彼此電分離。絕緣層102可以由絕緣層例如氧化物層形成。接觸墊層103可以電連接到圖1A和圖1B中所示的周圍電路結構PC。
接觸插塞CT1和CT2中的每一個可包括用於接觸插塞的導電層116和圍繞用於接觸插塞的導電層116的屏障層115。屏障層115也可以形成在支撐結構119的側壁上。
圖3C和圖3D是半導體裝置的平面圖和橫截面圖，示出了其中輔助支撐結構117設置在上述圖3A和圖3B所示的半導體裝置的接觸區域CT的堆疊結構SS上的結構。
參照圖3C和圖3D，輔助支撐結構117可以設置在形成在半導體裝置的接觸區域CT中的堆疊結構SS和支撐結構119上。輔助支撐結構117可以具有多個開口區域OP，並且多個開口區域OP可以與支撐結構119重疊。例如，多個開口區域OP可以被設置成與第一支撐結構119A、第二支撐結構119B和第三支撐結構119C重疊。多個開口區域OP可以具有擋板（dash）結構。輔助支撐結構117可以形成為網狀結構。多個開口區域OP可以被設置成矩陣結構。多個開口區域OP之中的至少一個開口區域OP可以被設置成與第一支撐結構119A重疊。多個開口區域OP之中的至少一個開口區域OP可以被設置成與第二支撐結構119B重疊。多個第三支撐結構119C中的至少一個第三支撐結構119C可以與一個開口區域OP重疊。也就是說，至少一個第三支撐結構119C可以與一個開口區域OP重疊。
輔助支撐結構117可以包括與用於形成在半導體裝置的單元區域上形成的圖3A和圖3B的第一垂直結構VS1的遮罩圖案相同的材料。
在根據上述本揭示內容的實施方式的半導體裝置中，用於支撐堆疊結構SS的支撐結構119可以設置在接觸區域CT中，並且支撐結構119由線型和孔型的結構形成。因此，在一些實施方式中，可以抑制支撐結構119由於在隨後的製程期間產生的熱而在一個方向上膨脹和傾斜的問題。另外，在一些實施方式中，通過在支撐結構119上形成輔助支撐結構117，可以抑制支撐結構119的上部分的膨脹。
圖4至圖11是示出根據本揭示內容的實施方式的製造半導體裝置的方法的橫截面圖和平面圖。
參照圖4，在半導體裝置的單元區域Cell和接觸區域CT上形成源極線層101。源極線層101可以是摻雜半導體層，例如，摻雜有n型雜質的半導體層。作為實施方式，可以通過將雜質植入圖1A所示的基板SUB的表面中，或者通過在基板SUB上沉積至少一層摻雜矽層，來形成源極線層101。作為實施方式，源極線層101可通過在圖1B所示的周圍電路結構PC上形成絕緣層，然後在絕緣層上沉積至少一層摻雜矽層來形成。
之後，蝕刻形成在接觸區域CT上的源極線層101的一部分，以形成待在其中形成接觸墊層的區域。待在其中形成接觸墊層的區域可以被定義為電連接到圖1A和圖1B中所示的周圍電路結構PC的區域。此後，在蝕刻並移除源極線層101的部分中形成接觸墊層103。絕緣層102形成在接觸墊層103和源極線層101之間，以將接觸墊層103和源極線層101電分離。絕緣層102可以由絕緣層例如氧化物層形成。
此後，在單元區域Cell和接觸區域CT上形成其中第一材料層105和第二材料層107交替地堆疊的堆疊物105和107。第二材料層107可以用於形成諸如字元線、選擇線和墊的導電層，並且第一材料層105可以用於使堆疊的導電層彼此絕緣。
第一材料層105由相對於第二材料層107具有高蝕刻選擇性的材料形成。例如，第一材料層105可以包括諸如氧化物的絕緣材料，並且第二材料層107可以包括諸如氮化物的犧牲材料。
參照圖5A和圖5B，在單元區域Cell和接觸區域CT的堆疊物105和107上形成第一遮罩圖案109。第一遮罩圖案109形成為使得在單元區域Cell中待形成通道插塞的部分具有第一開口OP1。
參照圖6A和圖6B，通過使用第一遮罩圖案作為屏障來蝕刻堆疊物105和107，以形成穿過堆疊物105和107的一部分或全部的第一孔H1。此時，接觸區域CT由於第一遮罩圖案而沒有被蝕刻，因此沒有形成孔。
此後，移除第一遮罩圖案。
此後，在第一孔H1中形成包括通道層112和圍繞通道層112的記憶體層的通道插塞CP1和CP2。例如，在第一孔H1的側壁上形成記憶體層111。記憶體層111可以包括電荷阻擋層、數據記憶體層和穿隧絕緣層中的至少一種，並且數據記憶體層可以包括諸如矽的浮置閘極、諸如氮化物的電荷捕獲材料、相變材料、奈米點等。此後，通過用通道層112完全填充第一孔H1直到中心區域來形成通道插塞CP1和CP2。作為另一實施方式，通道層112可形成為這樣的結構，在該結構中第一孔H1的中心區域是打開的，並且間隙填充層可形成在打開的中心區域中。
之後，在單元區域Cell的通道插塞CP1和CP2及堆疊物105和107上並在接觸區域CT的堆疊物105和107上形成第二遮罩圖案113。第二遮罩圖案113形成為使得在接觸區域CT中待形成接觸插塞的部分和待形成支撐結構的部分具有第二開口OP21至OP24。例如，對應於接觸插塞的第二開口OP21可具有孔型，而對應於支撐結構的第二開口OP22和OP23可具有線型。線型的第二開口OP22和OP23的寬度X1和X2可以彼此不同。
在本揭示內容的實施方式中，描述了其中支撐結構形成為線形並且四邊形結構為孔型的示例，但是本揭示內容不限於此，並且支撐結構可以形成為各種圖案，諸如圓形、橢圓形、菱形等。
參照圖7，使用第二遮罩圖案作為屏障來蝕刻接觸區域CT上的堆疊物105和107，以形成穿過堆疊物105和107的一部分或全部的第二孔H2和第三孔H3以及線形的第一溝槽T1和第二溝槽T2。此時，通過第二遮罩圖案防止或減輕單元區域Cell被蝕刻。第一溝槽T1和第二溝槽T2的寬度可以彼此不同。
此後，可以移除第二遮罩圖案。
此後，在第二孔H2的側壁上形成屏障層115，並且通過用接觸插塞的導電層116填充第二孔H2的內部來形成連接到接觸墊層103的接觸插塞CT1和CT2。此時，用於接觸插塞的屏障層115和導電層116可以形成在第三孔H3以及線形的第一溝槽T1和第二溝槽T2內部。
參照圖8A和圖8B，在單元區域Cell的通道插塞CP1和CP2以及堆疊物105和107上並且在接觸區域CT的接觸插塞CT1和CT2以及堆疊物105和107上形成輔助支撐結構117。輔助支撐結構117可以用作用於形成第一垂直結構的第三遮罩圖案。輔助支撐結構117形成為具有第三開口OP3，在該第三開口中，在單元區域Cell中的通道插塞CP1和CP2之間的區域與待形成接觸區域CT的支撐結構之處的區域之間的部分區域被打開。也就是說，輔助支撐結構117形成為具有第三開口OP3，穿過該第三開口，待形成通道插塞CP1和CP2之間的第一垂直結構之處的區域以及待形成支撐結構之處的區域的一部分被打開。待形成第一垂直結構之處的區域的第三開口OP3可以形成為線形，如圖8B所示。
形成在接觸區域CT上的輔助支撐結構117可以形成為網狀結構。也就是說，接觸區域CT上的第三開口OP3可以設置成矩陣結構。接觸區域CT上的第三開口OP3中的每一個可以具有擋板結構。接觸區域CT上的第三開口OP3中的每一個可以設置成與待形成第一支撐結構之處的第一溝槽T1、待形成第二支撐結構之處的第二溝槽T2、以及待形成第三支撐結構之處的第三孔H3重疊。接觸區域CT上的第三開口OP3中的至少一個可以設置成與第一溝槽T1的一部分或全部重疊，接觸區域CT上的第三開口OP3中的至少一個可以設置成與第二溝槽T2的一部分或全部重疊，並且接觸區域CT上的第三開口OP3中的至少一個可以設置成與多個第三孔H3中的至少一個的一部分或全部重疊。也就是說，至少一個第三孔H3可與一個第三開口OP3重疊。
參照圖9，使用輔助支撐結構117作為遮罩圖案蝕刻形成在單元區域Cell的通道插塞CP1和CP2之間的堆疊物105和107的上端的一部分以形成第一狹縫，並在第一狹縫中填充絕緣層以形成第一垂直結構VS1。第一垂直結構VS1形成為穿過設置在堆疊物105和107的待形成汲極選擇線的最上端處的至少一個第二材料層107。
此後，在接觸區域CT中，移除在穿過輔助支撐結構117的圖8A和圖8B的第三開口OP3曝露的第一溝槽、第二溝槽和第三孔中形成的用於接觸插塞的導電層116和屏障層115。此後，在第一溝槽、第二溝槽和第三孔中填充絕緣層，以形成第一支撐結構119A、第二支撐結構119B和第三支撐結構119C。
可以在使用輔助支撐結構117作為遮罩圖案在單元區域Cell中形成第一狹縫的蝕刻製程之後執行上述移除用於接觸插塞的導電層116和屏障層115的製程。另外，在第一溝槽、第二溝槽和第三孔中填充絕緣層的製程可以與在第一狹縫中填充絕緣層的製程一起執行。第一垂直結構VS1和支撐結構119可以由氧化物層形成。
參照圖10A和圖10B，在單元區域Cell和接觸區域CT上的輔助支撐結構117上形成第四遮罩圖案121。第四遮罩圖案121形成為具有第四開口OP4，穿過該第四開口，通道插塞CP1和CP2在單元區域Cell中的設置區域的兩端以及接觸區域CT的支撐結構119之間的區域被打開。也就是說，第四遮罩圖案121形成為具有第四開口OP4，穿過該第四開口，在通道插塞CP1和CP2的設置區域的兩端處的待形成第二垂直結構的區域以及支撐結構119之間的待形成第二垂直結構的區域被打開。將形成第二垂直結構的區域的第四開口OP4可以形成為如圖10B所示的線形，並且可以設置成彼此平行或垂直。另外，根據實施方式，第四開口OP4可以形成為各種形狀。
此後，蝕刻在單元區域Cell的通道插塞CP1和CP2的設置區域的兩端處形成的圖9的輔助支撐結構117和堆疊物105和107以及在接觸區域CT的支撐結構119之間形成的圖9的輔助支撐結構117和堆疊物105和107，以形成第二狹縫SI2。第二狹縫SI2蝕刻圖9的堆疊物105和107以曝露圖9的第一材料層105和第二材料層107的側壁。
此後，移除圖9的第二材料層107，該第二材料層的側壁穿過第二狹縫SI2被曝露，並在移除圖9的第二材料層107的空間中形成閘極導電層123。設置在閘極導電層123的最下端處的至少一個閘極導電層123是下選擇線（源極選擇線），設置在最上端處並由第一垂直結構VS1分離的至少一個閘極導電層123是上選擇線（汲極選擇線），並且其餘的閘極導電層123是字元線。
參照圖11，通過用絕緣層填充第二狹縫形成第二垂直結構VS2。第二垂直結構VS2可以由氧化物層形成。
如上所述，根據製造根據本揭示內容的實施方式的半導體裝置的方法，由於支撐結構119由與第一垂直結構VS1相同的材料形成，即由氧化物層形成，所以可以抑制支撐結構119通過後續製程期間產生的熱被氧化和膨脹的問題。另外，通過將支撐結構119形成為線型和孔型，可以抑制支撐結構119在一個方向上傾斜的問題。另外，在一些實施方式中，通過在支撐結構119上形成輔助支撐結構117，可以抑制支撐結構119的上部分的膨脹。
圖12A和圖12B是半導體裝置的平面圖，示出了根據本揭示內容的另一實施方式的半導體裝置。
參照圖12A，可設置包括突起P的線形的支撐結構119D和孔型的支撐結構119C。在實施方式中，包括突起P的線形的支撐結構119D可以抑制構成支撐結構119D的絕緣層由於熱而在一個方向上的膨脹。另外，孔型的支撐結構119C可如圖中所示與第二垂直結構VS2相鄰地設置成一排，並且另外可設置在接觸插塞之間的空間中（即，在接觸插塞CT1與CT1之間以及在接觸插塞CT2與CT2之間）。
另外，作為另一實施方式，孔型的支撐結構119C可以以除了四邊形形狀之外的各種形狀形成和設置，例如圓形形狀、橢圓形形狀和十字形形狀（+）。
參照圖12B，包括突起P的線形的支撐結構119D和119E可以相鄰地設置。此時，線形的相鄰支撐結構119D和119E中的每一個的突起P可以被設置成不面對彼此。
圖13是示出根據本揭示內容的實施方式的包括在半導體裝置中的記憶體區塊的圖示。
半導體裝置可以包括多個記憶體區塊BLK1至BLKz。記憶體區塊BLK1至BLKz可以被佈置成沿著位元線BLK至BLM延伸的方向Y彼此間隔開。例如，第一記憶體區塊BLK1至第Z記憶體區塊BLKz可被佈置成沿第二方向Y彼此間隔開，並可包括沿第三方向Z堆疊的多個記憶體單元。此時，第一記憶體區塊BLK1至第Z記憶體區塊BLKz可使用狹縫彼此間隔開。
多個記憶體區塊BLK1至BLKz中的每一個可以包括多個通道插塞、接觸插塞和支撐結構，如圖3A和圖3B或圖12A和圖12B所示。
圖14是示出根據本發明的實施方式的記憶體系統的配置的方塊圖。
參照圖14，根據本揭示內容的實施方式的記憶體系統1000包括記憶體裝置1200和控制器1100。
記憶體裝置1200用於儲存具有各種數據類型的數據信息，例如文本、圖形和軟體代碼。記憶體裝置1200可以是參照圖1A、圖1B、圖2、圖3A至圖3D、圖12A或圖12B描述的半導體裝置，並且可以根據參照圖4至圖11描述的製造方法來製造。由於記憶體裝置1200的結構和製造記憶體裝置1200的方法與上述相同，因此將省略其詳細描述。
控制器1100連接到主機和記憶體裝置1200，並且被配置為響應於來自主機的請求而存取記憶體裝置1200。例如，控制器1100被配置為控制記憶體裝置1200的讀取、寫入、抹除和後臺操作等。
控制器1100包括隨機存取記憶體（RAM）1110、中央處理單元（CPU）1120、主機介面1130、錯誤校正碼電路1140、記憶體介面1150等。
這裡，RAM 1110可以用作CPU 1120的操作記憶體、記憶體裝置1200和主機之間的高速緩存記憶體、記憶體裝置1200和主機之間的緩衝記憶體等。作為參考，RAM 1110可以用靜態隨機存取記憶體（SRAM）、唯讀記憶體（ROM）等來代替。
CPU 1120被配置為控制所述控制器1100的整體操作。例如，CPU 1120被配置為操作韌體，例如儲存在RAM 1110中的快閃轉換層（FTL）。
主機介面1130被配置為執行與主機的對接。例如，控制器1100通過各種介面協議中的至少一種與主機通信，所述介面協議例如通用串行匯流排（USB）協議、多媒體卡（MMC）協議、周圍周圍部件互連（PCI）協議、PCI Express（PCI-E）協議、先進技術附件（ATA）協議、串列ATA協議、平行ATA協議、小型電腦系統介面（SCSI）協議、增強小型磁盤介面（ESDI）協議、整合驅動電子（IDE）協議和私有協議。
ECC電路1140被配置為使用錯誤校正碼（ECC）檢測和校正被包括在從記憶體裝置1200讀取的數據中的錯誤。
記憶體介面1150被配置為執行與記憶體裝置1200的對接。例如，記憶體介面1150包括反及型介面或反或型介面。
作為參考，控制器1100還可以包括用於臨時儲存數據的緩衝記憶體（未示出）。這裡，緩衝記憶體可以用於臨時儲存通過主機介面1130被傳輸到外部的數據，或者臨時儲存通過記憶體介面1150從記憶體裝置1200傳輸的數據。此外，控制器1100還可包括ROM，該ROM儲存用於與主機對接的代碼數據。
如上所述，由於根據本揭示內容的實施方式的記憶體系統1000包括具有改進的整合度和改進的特性的記憶體裝置1200，所以也可以改進記憶體系統1000的整合度和特性。
圖15是示出根據本揭示內容的實施方式的記憶體系統的配置的方塊圖。以下，將省略與上述描述重複的描述。
參照圖15，根據本揭示內容的實施方式的記憶體系統1000’包括記憶體裝置1200’和控制器1100。另外，控制器1100包括RAM 1110、CPU 1120、主機介面1130、ECC電路1140、記憶體介面1150等。
記憶體裝置1200’可以是非揮發性記憶體。記憶體裝置1200’可以是上面參照圖1A、圖1B、圖2、圖3A至圖3D、圖12A或圖12B描述的半導體裝置，並且可以根據參照圖4至圖11描述的製造方法來製造。由於記憶體裝置1200’的結構和製造記憶體裝置1200’的方法與上述相同，因此將省略其詳細描述。
另外，記憶體裝置1200’可以是由多個記憶體晶片配置的多晶片封裝。多個記憶體晶片被劃分為多個組，並且多個組被配置為通過第一至第k通道CH1至CHk與控制器1100通信。另外，屬一個組的記憶體晶片被配置為通過公共通道與控制器1100通信。作為參考，記憶體系統1000’可以被修改，使得一個記憶體晶片連接到一個通道。
如上所述，由於根據本揭示內容的實施方式的記憶體系統1000’包括具有改進的整合度和改進的特性的記憶體裝置1200’，所以也可以改進記憶體系統1000’的整合度和特性。具體地，通過將記憶體裝置1200’配置在多晶片封裝中，可以增加記憶體系統1000’的數據儲存容量，並且可以提高驅動速度。
圖16是示出根據本揭示內容的實施方式的計算系統的配置的方塊圖。以下，將省略與上述描述重複的描述。
參照圖16，根據本揭示內容的實施方式的計算系統2000包括記憶體裝置2100、CPU 2200、RAM 2300、使用者介面2400、電源2500、系統匯流排2600等。
記憶體裝置2100儲存通過使用者介面2400提供的數據、由CPU 2200處理的數據等。另外，記憶體裝置2100通過系統匯流排2600電連接到CPU 2200、RAM 2300、使用者介面2400、電源2500等。例如，記憶體裝置2100可通過控制器（未圖示）連接到系統匯流排2600或可直接連接到系統匯流排2600。當記憶體裝置2100直接連接到系統匯流排2600時，控制器的功能可以由CPU 2200、RAM 2300等執行。
這裡，記憶體裝置2100可以是非揮發性記憶體。記憶體裝置2100可以是上面參照圖1A、圖1B、圖2、圖3A至圖3D、圖12A或圖12B描述的半導體裝置，並且可以根據參照圖4至圖11描述的製造方法來製造。由於記憶體裝置2100的結構和製造記憶體裝置2100的方法與上述相同，因此將省略其詳細描述。
另外，記憶體裝置2100可以是包括如參照圖15所描述的多個記憶體晶片的多晶片封裝。
具有這種配置的計算系統可以是電腦、超移動PC（UMPC）、工作站、上網本、個人數位助理（PDA）、便攜式電腦、網絡平板、無線電話、行動電話、智能電話、電子書、便攜式多媒體播放器（PMP）、便攜式遊戲機、導航裝置、黑盒、數位相機、3維電視、數位音頻記錄器、數位音頻播放器、數位圖片記錄器、數位圖片播放器、數位視頻記錄器、數位視頻播放器、能夠在無線環境中發送和接收信息的裝置、配置家庭網絡的各種電子裝置中的一種、配置電腦網絡的各種電子裝置中的一種、配置遠程信息處理網絡的各種電子裝置中的一種、RFID裝置等。
如上所述，由於根據本揭示內容的實施方式的計算系統2000包括具有改進的整合度和改進的特性的記憶體裝置2100，所以也可以改進計算系統2000的特性。
圖17是示出根據本揭示內容的實施方式的計算系統的方塊圖。
參照圖17，根據本揭示內容的實施方式的計算系統3000包括軟體層，該軟體層包括作業系統3200、應用3100、檔案系統3300、轉換層3400等。另外，計算系統3000包括諸如記憶體裝置3500的硬體層。
作業系統3200用於管理計算系統3000的軟體、硬體資源等，並且可以控制中央處理單元的程序執行。應用3100可以是在計算系統3000上執行的各種應用程序，並且可以是由作業系統3200執行的實用程序。
檔案系統3300是指用於管理存在於計算系統3000中的數據、檔案等的邏輯結構，並且根據規則組織要儲存在記憶體裝置3500中的檔案或數據。檔案系統3300可以根據在計算系統3000中使用的作業系統3200來確定。例如，當作業系統3200是微軟公司的Windows系統時，檔案系統3300可以是檔案分配表（FAT）、NT檔案系統（NTFS）等。另外，當作業系統3200是Unix/Linux系統時，檔案系統3300可以是擴展檔案系統（EXT）、Unix檔案系統（UFS）、日誌型檔案系統（JFS）等。
儘管在本附圖中將作業系統3200、應用3100和檔案系統3300示出為單獨的方塊，但是應用3100和檔案系統3300可以被包括在作業系統3200中。
轉換層3400響應於來自檔案系統3300的請求，將地址轉換為適合於記憶體裝置3500的形式。例如，轉換層3400將由檔案系統3300產生的邏輯地址轉換為記憶體裝置3500的物理地址。這裡，邏輯地址和物理地址的映射信息可以儲存在地址轉換表中。例如，轉換層3400可以是快閃轉換層（FTL）、通用快閃儲存鏈路層（ULL）等。
記憶體裝置3500可以是非揮發性記憶體。記憶體裝置3500可以是上面參照圖1A、圖1B、圖2、圖3A至圖3D、圖12A或圖12B描述的半導體裝置，並且可以根據參照圖4至圖11描述的製造方法來製造。由於記憶體裝置3500的結構和製造記憶體裝置3500的方法與上述相同，因此將省略其詳細描述。
具有這種配置的計算系統3000可以被劃分為在較高級別區域中執行的作業系統層和在較低級別區域中執行的控制器層。這裡，應用3100、作業系統3200和檔案系統3300可以被包括在作業系統層中，並且可以由計算系統3000的操作記憶體驅動。另外，轉換層3400可以被包括在作業系統層或控制器層中。
如上所述，由於根據本揭示內容的實施方式的計算系統3000包括具有改進的整合度和改進的特性的記憶體裝置3500，所以也可以改進計算系統3000的特性。
101:源極線層 102:絕緣層 103:接觸墊層 105:第一材料層/層間絕緣層 107:第二材料層 109:第一遮罩圖案 111:記憶體層 112:通道層 113:第二遮罩圖案 115:屏障層 116:導電層 117:輔助支撐結構 119:支撐結構 119A:第一支撐結構 119B:第二支撐結構 119C:第三支撐結構 119D、119E:支撐結構 121:第四遮罩圖案 123:閘極導電層 1000、1000’:記憶體系統 1100:控制器 1110:RAM 1120:CPU 1130:主機介面 1140:ECC電路 1150:記憶體介面 1200、1200’:記憶體裝置 2000:計算系統 2100:記憶體裝置 2200:CPU 2300:RAM 2400:使用者介面 2500:電源 2600:系統匯流排 3000:計算系統 3100:應用 3200:作業系統 3300:檔案系統 3400:轉換層 3500:記憶體裝置 CT1、CT2:接觸插塞 CP1、CP2:通道插塞 Cell:單元區域 CT:接觸區域 CAR:單元陣列 DSL:汲極選擇線 H1:第一孔 H2:第二孔 H3:第三孔 ISO:分隔層 Jn:接面 OP:開口區域 OP1:第一開口 OP21、OP22、OP23、OP24:第二開口 OP3:第三開口 OP4:第四開口 PEG:周圍閘極電極 PGI:周圍柵絕緣層 PCL:周圍電路線 PCP:周圍接觸插塞 PIL:周圍電路絕緣層 PC:周圍電路結構 SUB:基板 SSL:源極選擇線 SS:堆疊結構 SI2:第二狹縫 T1:第一溝槽 T2:第二溝槽 VS1:第一垂直結構 VS2:第二垂直結構 WL:字元線
[圖1A和圖1B]是示意性地示出根據本揭示內容的實施方式的半導體裝置的方塊圖。
[圖2]是示意性地示出周圍電路結構的橫截面圖。
[圖3A、圖3B、圖3C和圖3D]是根據本揭示內容的實施方式的半導體裝置的平面圖和橫截面圖。
[圖4、圖5A、圖5B、圖6A、圖6B、圖7、圖8A、圖8B、圖9、圖10A、圖10B和圖11]是示出根據本揭示內容的實施方式的製造半導體裝置的方法的橫截面圖和平面圖。
[圖12A和圖12B]是示出根據本揭示內容的另一實施方式的半導體裝置的平面圖。
[圖13]是示出根據本揭示內容的實施方式的包括在半導體裝置中的記憶體區塊的圖示。
[圖14]是示出根據本揭示內容的實施方式的記憶體系統的配置的方塊圖。
圖15]是示出根據本揭示內容的實施方式的記憶體系統的配置的方塊圖。
[圖16]是示出根據本揭示內容的實施方式的計算系統的配置的方塊圖。
[圖17]是示出根據本揭示內容的實施方式的計算系統的方塊圖。
117:輔助支撐結構
119A:第一支撐結構
119B:第二支撐結構
119C:第三支撐結構
CT1、CT2:接觸插塞
VS2:第二垂直結構
OP:開口區域

Claims (20)

  1. 一種半導體裝置，所述半導體裝置包括： 堆疊結構，所述堆疊結構包括交替堆疊的多個層間絕緣層和多個閘極導電層； 通道插塞，所述通道插塞至少部分地穿過單元區域上的所述堆疊結構；以及 多個支撐結構，所述多個支撐結構至少部分地穿過接觸區域上的所述堆疊結構， 其中，所述多個支撐結構包括線型的第一支撐結構和孔型的第二支撐結構。
  2. 根據請求項1所述的半導體裝置，所述半導體裝置還包括： 輔助支撐結構，所述輔助支撐結構形成在所述接觸區域上的所述堆疊結構、所述第一支撐結構和所述第二支撐結構上。
  3. 根據請求項2所述的半導體裝置，其中，所述輔助支撐結構包括多個開口區域，並且所述多個開口區域具有擋板結構。
  4. 根據請求項3所述的半導體裝置，其中，所述多個開口區域被佈置成矩陣結構。
  5. 根據請求項2所述的半導體裝置，其中，所述輔助支撐結構具有網狀結構。
  6. 根據請求項2所述的半導體裝置，所述半導體裝置還包括： 線形的垂直結構，所述垂直結構在所述單元區域的中心部分處穿過所述堆疊結構的上部分。
  7. 根據請求項6所述的半導體裝置，其中，所述輔助支撐結構延伸到所述單元區域，並且具有與所述垂直結構重疊的開口區域以曝露所述垂直結構的一部分。
  8. 根據請求項6所述的半導體裝置，其中，所述垂直結構穿過所述多個閘極導電層中的作為汲極選擇線的至少一個閘極導電層。
  9. 一種半導體裝置，所述半導體裝置包括： 堆疊結構，所述堆疊結構包括交替堆疊的多個層間絕緣層和多個閘極導電層； 第一通道插塞和第二通道插塞，所述第一通道插塞和所述第二通道插塞通過垂直地穿過所述堆疊結構的一部分或全部而形成在單元區域上； 多個支撐結構，所述多個支撐結構藉由垂直地穿過所述堆疊結構的一部分或全部而形成在接觸區域上；以及 輔助支撐結構，所述輔助支撐結構設置在所述堆疊結構和所述多個支撐結構上。
  10. 根據請求項9所述的半導體裝置，其中，所述多個支撐結構包括線型的第一支撐結構和孔型的第二支撐結構。
  11. 根據請求項9所述的半導體裝置，其中，所述輔助支撐結構形成為包括多個開口區域的網狀結構。
  12. 根據請求項11所述的半導體裝置，其中，所述多個開口區域中的每一個具有擋板結構。
  13. 根據請求項9所述的半導體裝置，所述半導體裝置還包括： 線形的垂直結構，所述垂直結構在所述單元區域的中心部分處穿過所述堆疊結構的上部分。
  14. 根據請求項13所述的半導體裝置，其中，所述輔助支撐結構包括曝露所述垂直結構的開口區域。
  15. 一種製造半導體裝置的方法，所述方法包括以下步驟： 形成堆疊結構，在所述堆疊結構中，多個層間絕緣層和多個犧牲層交替地堆疊在包括單元區域和接觸區域的基板上； 蝕刻所述接觸區域上的所述堆疊結構以一起形成用於形成穿過所述堆疊結構的一部分或全部的接觸插塞的第一孔、用於形成第一支撐結構的溝槽和用於形成第二支撐結構的第二孔； 通過用屏障層和導電層填充所述第一孔來形成接觸插塞； 用所述屏障層和所述導電層填充所述溝槽和所述第二孔； 在所述堆疊結構上形成輔助支撐結構，所述輔助支撐結構包括與所述溝槽的一部分和所述第二孔的一部分重疊的多個開口區域； 移除保留在通過所述輔助支撐結構的所述多個開口區域曝露的所述溝槽和所述第二孔中的用於閘極的所述屏障層和所述導電層；以及 通過用絕緣層填充所述溝槽和所述第二孔來形成所述第一支撐結構和所述第二支撐結構。
  16. 根據請求項15所述的方法，其中，形成所述輔助支撐結構的步驟包括將所述輔助支撐結構形成為使得所述多個開口區域中的每一個具有擋板結構。
  17. 根據請求項15所述的方法，其中，形成所述輔助支撐結構的步驟包括將所述輔助支撐結構形成為使得所述輔助支撐結構在所述單元區域上的所述堆疊結構上方延伸以曝露所述單元區域的一部分。
  18. 根據請求項17所述的方法，所述方法還包括在移除保留在所述溝槽和所述第二孔中的用於所述閘極的所述屏障層和所述導電層之前： 通過部分地蝕刻穿過所述輔助支撐結構曝露的所述單元區域上的所述堆疊結構的上端來形成狹縫。
  19. 根據請求項18所述的方法，其中，在形成所述第一支撐結構和所述第二支撐結構時，將所述絕緣層填充在所述狹縫中以形成垂直結構。
  20. 根據請求項15所述的方法，其中，所述第一支撐結構形成為線形，並且所述第一支撐結構中的每一個的寬度彼此不同。
TW111119138A 2021-06-15 2022-05-23 半導體裝置和製造半導體裝置的方法 TW202301568A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0077473 2021-06-15
KR1020210077473A KR20220168000A (ko) 2021-06-15 2021-06-15 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
TW202301568A true TW202301568A (zh) 2023-01-01

Family

ID=84192411

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111119138A TW202301568A (zh) 2021-06-15 2022-05-23 半導體裝置和製造半導體裝置的方法

Country Status (5)

Country Link
US (1) US20220399289A1 (zh)
KR (1) KR20220168000A (zh)
CN (1) CN115483214A (zh)
DE (1) DE102022204551A1 (zh)
TW (1) TW202301568A (zh)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210077473A (ko) 2019-12-17 2021-06-25 주식회사 텔레칩스 테스트 제품을 위한 버그 검출 시스템 및 방법

Also Published As

Publication number Publication date
DE102022204551A1 (de) 2022-12-15
CN115483214A (zh) 2022-12-16
US20220399289A1 (en) 2022-12-15
KR20220168000A (ko) 2022-12-22

Similar Documents

Publication Publication Date Title
US11437390B2 (en) Semiconductor device and method of manufacturing the same
US10243001B2 (en) Semiconductor device and method of manufacturing the same
US20190363100A1 (en) Semiconductor device and manufacturing method thereof
CN109346469B (zh) 半导体器件及其制造方法
KR20180129457A (ko) 반도체 장치 및 그 제조 방법
CN111863831B (zh) 半导体装置的制造方法
CN112201659B (zh) 半导体装置以及制造半导体装置的方法
US11610915B2 (en) Semiconductor device and manufacturing method of the semiconductor device
US20220246641A1 (en) Semiconductor device and manufacturing method of the semiconductor device
CN112310098B (zh) 半导体装置及其制造方法
TW202301568A (zh) 半導體裝置和製造半導體裝置的方法
CN113078162A (zh) 半导体装置及该半导体装置的制造方法
US20240088021A1 (en) Semiconductor device and manufacturing method thereof
US12041780B2 (en) Semiconductor device and method of manufacturing the semiconductor device
US20230292500A1 (en) Semiconductor device and method of manufacturing the semiconductor device
CN116782657A (zh) 三维半导体装置及其制造方法
KR20230135367A (ko) 3차원 반도체 장치 및 이를 제조하는 방법